JPH0795227B2 - 表示制御装置及び方法 - Google Patents
表示制御装置及び方法Info
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- JPH0795227B2 JPH0795227B2 JP60124132A JP12413285A JPH0795227B2 JP H0795227 B2 JPH0795227 B2 JP H0795227B2 JP 60124132 A JP60124132 A JP 60124132A JP 12413285 A JP12413285 A JP 12413285A JP H0795227 B2 JPH0795227 B2 JP H0795227B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のメモリに記憶された内容を読み出し、
それらを論理演算して表示する表示制御装置及び方法に
関するものである。
それらを論理演算して表示する表示制御装置及び方法に
関するものである。
［開示の概要］ 本明細書及び図面は、複数のメモリに記憶した情報を表
示する表示制御装置及び方法であって、第１の情報が格
納される第１のメモリと、 第２の情報が格納される第２のメモリと、 前記第１のメモリのアドレスを指示するアドレス指示手
段と、 前記アドレス指示手段から出力されるアドレスに基づい
て前記第１のメモリから情報を読み出す第１の読出手段
と、 前記アドレス指示手段から出力されるアドレス中の任意
の区間のアドレスに基づいて前記第２のメモリから情報
を読み出す第２の読出手段と、 コマンドを格納するコマンド格納手段と、 前記第１及び第２の読出手段で読み出したそれぞれの情
報を、前記コマンド格納手段に格納されたコマンドに基
づいて論理演算を行って合成する演算手段と、 前記演算手段で論理演算を行って合成された情報を表示
する表示手段とを有する表示制御装置及び方法を開示す
るものである。
示する表示制御装置及び方法であって、第１の情報が格
納される第１のメモリと、 第２の情報が格納される第２のメモリと、 前記第１のメモリのアドレスを指示するアドレス指示手
段と、 前記アドレス指示手段から出力されるアドレスに基づい
て前記第１のメモリから情報を読み出す第１の読出手段
と、 前記アドレス指示手段から出力されるアドレス中の任意
の区間のアドレスに基づいて前記第２のメモリから情報
を読み出す第２の読出手段と、 コマンドを格納するコマンド格納手段と、 前記第１及び第２の読出手段で読み出したそれぞれの情
報を、前記コマンド格納手段に格納されたコマンドに基
づいて論理演算を行って合成する演算手段と、 前記演算手段で論理演算を行って合成された情報を表示
する表示手段とを有する表示制御装置及び方法を開示す
るものである。
［従来の技術］ 従来１つの画面に複数の独立した画像を表示するいわゆ
るマルチウインドウ表示は、現在表示中のビデオメモリ
の内容を書き換えることにより行つていたため、ウイン
ドウの内容や位置を変更したり、さらにウインドウを追
加するような処理を行う場合、ビデオメモリの内容を全
て書き換えねばならないため、多くの処理時間を必要と
していた。
るマルチウインドウ表示は、現在表示中のビデオメモリ
の内容を書き換えることにより行つていたため、ウイン
ドウの内容や位置を変更したり、さらにウインドウを追
加するような処理を行う場合、ビデオメモリの内容を全
て書き換えねばならないため、多くの処理時間を必要と
していた。
［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みてなされたもので、複数のメ
モリの内容同士に所望の論理演算を施して合成して表示
できる表示制御装置及び方法を提供することを目的とす
る。
モリの内容同士に所望の論理演算を施して合成して表示
できる表示制御装置及び方法を提供することを目的とす
る。
［課題を解決するための手段］ 上記目的を達成するために本発明の表示制御装置は以下
のような構成を備える。即ち、 第１の情報が格納される第１のメモリと、第２の情報が
格納される第２のメモリと、前記第１のメモリのアドレ
スを指示するアドレス指示手段と、前記アドレス指示手
段から出力されるアドレスに基づいて前記第１のメモリ
から情報を読み出す第１の読出手段と、前記アドレス指
示手段から出力されるアドレス中の任意の区間のアドレ
スに基づいて前記第２のメモリから情報を読み出す第２
の読出手段と、コマンドを格納するコマンド格納手段
と、前記第１及び第２の読出手段で読み出したそれぞれ
の情報を、前記コマンド格納手段に格納されたコマンド
に基づいて論理演算を行って合成する演算手段と、前記
演算手段で論理演算を行って合成された情報を表示する
表示手段とを有する。
のような構成を備える。即ち、 第１の情報が格納される第１のメモリと、第２の情報が
格納される第２のメモリと、前記第１のメモリのアドレ
スを指示するアドレス指示手段と、前記アドレス指示手
段から出力されるアドレスに基づいて前記第１のメモリ
から情報を読み出す第１の読出手段と、前記アドレス指
示手段から出力されるアドレス中の任意の区間のアドレ
スに基づいて前記第２のメモリから情報を読み出す第２
の読出手段と、コマンドを格納するコマンド格納手段
と、前記第１及び第２の読出手段で読み出したそれぞれ
の情報を、前記コマンド格納手段に格納されたコマンド
に基づいて論理演算を行って合成する演算手段と、前記
演算手段で論理演算を行って合成された情報を表示する
表示手段とを有する。
また他の発明の表示制御方法は以下のような工程を備え
る。即ち、 第１の情報を第１のメモリに格納し、第２の情報を第２
のメモリに格納し、前記第１のメモリのアドレスを指示
し、該指示に基づき前記第１のメモリから第１の情報を
読み出し、前記第１のメモリの指示されたアドレス中の
任意の区間のアドレスに基づき前記第２のメモリから前
記第２の情報を読み出し、読み出した第１の情報と第２
の情報とを、コマンド格納手段に格納されたコマンドに
基づいて論理演算を実行して合成し、論理演算を行って
合成した情報を表示手段に表示する。
る。即ち、 第１の情報を第１のメモリに格納し、第２の情報を第２
のメモリに格納し、前記第１のメモリのアドレスを指示
し、該指示に基づき前記第１のメモリから第１の情報を
読み出し、前記第１のメモリの指示されたアドレス中の
任意の区間のアドレスに基づき前記第２のメモリから前
記第２の情報を読み出し、読み出した第１の情報と第２
の情報とを、コマンド格納手段に格納されたコマンドに
基づいて論理演算を実行して合成し、論理演算を行って
合成した情報を表示手段に表示する。
［作用］ 以上の構成において、第１のメモリのアドレスを指示し
て第１のメモリより第１の情報を読み出し、そのアドレ
スに基づく第２のメモリのアドレスより第２の情報を読
み出し、これら第１及び第２の情報を、コマンド格納手
段に格納されたコマンドに基づいて論理演算を行って合
成した情報を表示するように動作する。
て第１のメモリより第１の情報を読み出し、そのアドレ
スに基づく第２のメモリのアドレスより第２の情報を読
み出し、これら第１及び第２の情報を、コマンド格納手
段に格納されたコマンドに基づいて論理演算を行って合
成した情報を表示するように動作する。
［実施例］ 以下、添付図面に従つて本発明の実施例を詳細に説明す
る。
る。
［全体構成図の説明（第１図）（第２図（Ａ）
（Ｂ））］ 第１図は本発明に係る表示制御を行う一実施例を示す図
で、１は全体の制御を司どるCPU、２はCPU1の制御プロ
グラムやデータを内蔵したROM、３はCPU1のデータの一
時格納等を行うRAMである。４はCPU1のアドレスバス、
５はデータバスでCPU1の制御ラインはここでは図示して
いない。６はウインドウ表示用のウインドウメモリ、７
はウインドウを表示する前の画面情報を格納している表
示用のメモリでベース画面メモリである。
（Ｂ））］ 第１図は本発明に係る表示制御を行う一実施例を示す図
で、１は全体の制御を司どるCPU、２はCPU1の制御プロ
グラムやデータを内蔵したROM、３はCPU1のデータの一
時格納等を行うRAMである。４はCPU1のアドレスバス、
５はデータバスでCPU1の制御ラインはここでは図示して
いない。６はウインドウ表示用のウインドウメモリ、７
はウインドウを表示する前の画面情報を格納している表
示用のメモリでベース画面メモリである。
８はデコーダラツチで各種制御信号を作成する。9,10は
メモリへのアドレス信号の切り換えを行うセレクタで、
デコーダラツチ８よりの信号22がLOWレベルのときCPU1
のアドレスバス４がメモリに供給されるようになつてい
る。12は発振器（OSC）でその出力はカウンタ11,13に供
給され、各カウンタの出力は信号22がHIGHレベルのとき
セレクタ9,10を通してそれぞれメモリ6,7のアドレス信
号として供給される。
メモリへのアドレス信号の切り換えを行うセレクタで、
デコーダラツチ８よりの信号22がLOWレベルのときCPU1
のアドレスバス４がメモリに供給されるようになつてい
る。12は発振器（OSC）でその出力はカウンタ11,13に供
給され、各カウンタの出力は信号22がHIGHレベルのとき
セレクタ9,10を通してそれぞれメモリ6,7のアドレス信
号として供給される。
14,15は並列−直列変換回路、16は後述するウインドウ
表示の開始アドレスをセツトするアドレスレジスタ、17
はカウンタ11の出力信号23を加算器40の出力と比較する
比較器、18は比較器17の一致信号28をラツチするラツチ
回路、19はウインドウの表示様式を決定するためのコマ
ンドレジスタ、20はウインドウメモリ６とベース画面メ
モリ７の間でデータの論理演算を行う演算回路、40はア
ドレスデータ23-1を信号24の立上りタイミングで加算し
ていく加算器で、その加算値がアドレスレジスタ16の値
Ｘ以下のときはアドレスデータ23-1の加算を行い、その
加算値がＸ以上になると、アドレスレジスタ16の値Ｘと
アドレスデータ23-1とを加算して、各ラインにおけるウ
インドウの合成を開始するアドレスを求めている。
表示の開始アドレスをセツトするアドレスレジスタ、17
はカウンタ11の出力信号23を加算器40の出力と比較する
比較器、18は比較器17の一致信号28をラツチするラツチ
回路、19はウインドウの表示様式を決定するためのコマ
ンドレジスタ、20はウインドウメモリ６とベース画面メ
モリ７の間でデータの論理演算を行う演算回路、40はア
ドレスデータ23-1を信号24の立上りタイミングで加算し
ていく加算器で、その加算値がアドレスレジスタ16の値
Ｘ以下のときはアドレスデータ23-1の加算を行い、その
加算値がＸ以上になると、アドレスレジスタ16の値Ｘと
アドレスデータ23-1とを加算して、各ラインにおけるウ
インドウの合成を開始するアドレスを求めている。
第２図（Ａ）はカウンタ11の構成を示した図で、30はメ
モリ6,7が１ワード16ビツトのメモリの場合で、ドツト
クロツク信号29を16分周して16ドツト毎にｎ進の水平カ
ウンタ31をカウントアツプさせる16分周カウンタ、32は
垂直方向のドツトライン数をカウントするｍ進の垂直ド
ツトカウンタで、信号22がLOWレベルのときはカウンタ3
1,32はクリアされるようになつている（n,mは自然
数）。信号22がLOWレベルのときはカウンタ31,32は共に
０にクリアされ、カウンタ31,32の合成した出力信号23
がセレクタ９を通してベース画面メモリ７の読み出しア
ドレスとなる。
モリ6,7が１ワード16ビツトのメモリの場合で、ドツト
クロツク信号29を16分周して16ドツト毎にｎ進の水平カ
ウンタ31をカウントアツプさせる16分周カウンタ、32は
垂直方向のドツトライン数をカウントするｍ進の垂直ド
ツトカウンタで、信号22がLOWレベルのときはカウンタ3
1,32はクリアされるようになつている（n,mは自然
数）。信号22がLOWレベルのときはカウンタ31,32は共に
０にクリアされ、カウンタ31,32の合成した出力信号23
がセレクタ９を通してベース画面メモリ７の読み出しア
ドレスとなる。
第２図（Ｂ）はカウンタ13の構成を示した図で、第２図
（Ａ）と異なるところは垂直ドツトカウンタ32がカウン
タ11よりの水平方向の終了信号24によつてカウントアツ
プされ、かつ16分周カウンタ30がラツチ18よりの信号25
がオンのときのみ計数を行い、水平カウンタ31が信号25
がオフになると０にクリアされる。またカウンタ31,32
の合成した出力信号がセレクタ10に供給され、ウインド
ウメモリ６のアドレス信号となる。
（Ａ）と異なるところは垂直ドツトカウンタ32がカウン
タ11よりの水平方向の終了信号24によつてカウントアツ
プされ、かつ16分周カウンタ30がラツチ18よりの信号25
がオンのときのみ計数を行い、水平カウンタ31が信号25
がオフになると０にクリアされる。またカウンタ31,32
の合成した出力信号がセレクタ10に供給され、ウインド
ウメモリ６のアドレス信号となる。
［ウインドウ表示例 第３図（Ａ）〜（Ｃ）］ 第３図（Ａ）〜（Ｃ）はウインドウ表示の一例を示す図
で、第３図（Ａ）はもとの画像で即ちベース画面メモリ
７に格納されている画像、第３図（Ｂ）はウインドウで
ウインドウメモリ６に格納されている画像、第３図
（Ｃ）はベース画面メモリ７とウインドウメモリ６をア
ドレスＸ点を基準にして合成した画像である。
で、第３図（Ａ）はもとの画像で即ちベース画面メモリ
７に格納されている画像、第３図（Ｂ）はウインドウで
ウインドウメモリ６に格納されている画像、第３図
（Ｃ）はベース画面メモリ７とウインドウメモリ６をア
ドレスＸ点を基準にして合成した画像である。
［制御手順の説明（第１図）〜（第４図）］ 以下、第４図のフローチヤートをもとに第３図（Ａ）〜
（Ｃ）に示す画面に基づいて制御手順の説明を行う。
（Ｃ）に示す画面に基づいて制御手順の説明を行う。
まずステツプS1でデコーダラツチ８にデータを書き込
み、信号22をLOWレベルにする。これによりセレクタ9,1
0はアドレスバス４の信号を選択して各メモリ6,7に供給
する。一方カウンタ11,13は共に０クリアされている。
つづいてステツプS2でベース画面メモリ７に表示データ
を書き込み、ステツプS3でウインドウメモリ６に表示デ
ータを書き込む。その後、ステツプS4でアドレスレジス
タ16にアドレスＸを書き込み、ステツプS5で信号22をHI
GHレベルにして表示を開始する。
み、信号22をLOWレベルにする。これによりセレクタ9,1
0はアドレスバス４の信号を選択して各メモリ6,7に供給
する。一方カウンタ11,13は共に０クリアされている。
つづいてステツプS2でベース画面メモリ７に表示データ
を書き込み、ステツプS3でウインドウメモリ６に表示デ
ータを書き込む。その後、ステツプS4でアドレスレジス
タ16にアドレスＸを書き込み、ステツプS5で信号22をHI
GHレベルにして表示を開始する。
これにより画面メモリ７のアドレス０より順次データが
カウンタ11の歩進に従つて読み出され、並直変換回路14
を通してクロツク信号29に同期したデータ27として順次
演算回路20に出力されていく。演算回路20はラツチ回路
18よりの信号25がオフのときはデータ27をそのまま信号
21としてCRTに出力する。
カウンタ11の歩進に従つて読み出され、並直変換回路14
を通してクロツク信号29に同期したデータ27として順次
演算回路20に出力されていく。演算回路20はラツチ回路
18よりの信号25がオフのときはデータ27をそのまま信号
21としてCRTに出力する。
カウンタ11がカウントアツプされ加算器40の出力値Ｘと
同じになると、比較器17の一致信号28がオンになり、ラ
ツチ回路18がセツトされる。これによりカウンタ13が計
数可能となり、ウインドウメモリ６の内容が読み出さ
れ、クロツク信号29に同期して並直変換回路15を通し
て、データ26として演算回路20に入力される。演算回路
20は信号25がオンになると、コマンドレジスタ19の内容
によりビツトごとに論理和、論理積などの演算を行つて
CRTに出力する。第３図（Ｃ）の場合は論理和回路が選
択される。
同じになると、比較器17の一致信号28がオンになり、ラ
ツチ回路18がセツトされる。これによりカウンタ13が計
数可能となり、ウインドウメモリ６の内容が読み出さ
れ、クロツク信号29に同期して並直変換回路15を通し
て、データ26として演算回路20に入力される。演算回路
20は信号25がオンになると、コマンドレジスタ19の内容
によりビツトごとに論理和、論理積などの演算を行つて
CRTに出力する。第３図（Ｃ）の場合は論理和回路が選
択される。
CRTの水平方向１ライン分が終了すると、水平カウンタ3
1のキヤリイ信号24がオンとなり、これによりカウンタ1
3の垂直ドツトカウンタ32が＋１され、ラツチ回路18が
リセツトされる。またカウンタ13の水平カウンタ31と16
分周カウンタ30も信号25により０クリアされる。
1のキヤリイ信号24がオンとなり、これによりカウンタ1
3の垂直ドツトカウンタ32が＋１され、ラツチ回路18が
リセツトされる。またカウンタ13の水平カウンタ31と16
分周カウンタ30も信号25により０クリアされる。
加算器40では最初にアドレスレジスタ16によつてセツト
された値に水平カウンタの出力信号23-1の値がキヤリイ
信号24の立上りによつて加算され、記憶される。これに
より次のラインのウインドウ開始アドレス（Ｘ＋（水平
方向のドツト数））が得られ、次の表示ラインに対して
も前述と同様の動作が行なわれる。
された値に水平カウンタの出力信号23-1の値がキヤリイ
信号24の立上りによつて加算され、記憶される。これに
より次のラインのウインドウ開始アドレス（Ｘ＋（水平
方向のドツト数））が得られ、次の表示ラインに対して
も前述と同様の動作が行なわれる。
［他の実施例（第５図）（第６図）］ 第６図に示すようにウインドウ60を表示して、そのウイ
ンドウ60の横幅をXL、縦方向の長さをYLとする。第５図
は第６図を実現するために第１図に付加される回路ブロ
ツク図で、50はＸ軸方向のウインドウ60の長さを指定す
るXLレジスタ、51はＹ軸方向のウインドウ60の長さを指
定するYLレジスタ、52はクロツク信号29を計数するカウ
ンタ、53,54は比較器、55はラツチ回路18の出力をカウ
ントするカウンタである。本実施例においては、アドレ
ス点61から、Ｘ方向にXL,Y方向にYLの大きさの画像を合
成するものである。
ンドウ60の横幅をXL、縦方向の長さをYLとする。第５図
は第６図を実現するために第１図に付加される回路ブロ
ツク図で、50はＸ軸方向のウインドウ60の長さを指定す
るXLレジスタ、51はＹ軸方向のウインドウ60の長さを指
定するYLレジスタ、52はクロツク信号29を計数するカウ
ンタ、53,54は比較器、55はラツチ回路18の出力をカウ
ントするカウンタである。本実施例においては、アドレ
ス点61から、Ｘ方向にXL,Y方向にYLの大きさの画像を合
成するものである。
CPU1はアドレスレジスタ16に点61のアドレスを書き込む
と共に、XLレジスタ50にXL、YLレジスタにYLを書き込み
表示を開始すると、比較器53にはXLレジスタ50より値XL
が入力され、比較器17によつて点61のアドレスに到達し
たことがわかると、ウインドウメモリ６の読み出しが開
始される。ラツチ回路18の出力がオンになるとカウンタ
52はクロツク信号29の計数を開始し、カウンタ52の値が
XLに等しくなると信号56が出力されてラツチ回路18をリ
セツトして、カウンタ52もクリアされる。これによりＸ
軸方向に点61よりXL分だけウインドウが表示される。こ
れは各水平方向の走査線に対しても同様に行なえる。
と共に、XLレジスタ50にXL、YLレジスタにYLを書き込み
表示を開始すると、比較器53にはXLレジスタ50より値XL
が入力され、比較器17によつて点61のアドレスに到達し
たことがわかると、ウインドウメモリ６の読み出しが開
始される。ラツチ回路18の出力がオンになるとカウンタ
52はクロツク信号29の計数を開始し、カウンタ52の値が
XLに等しくなると信号56が出力されてラツチ回路18をリ
セツトして、カウンタ52もクリアされる。これによりＸ
軸方向に点61よりXL分だけウインドウが表示される。こ
れは各水平方向の走査線に対しても同様に行なえる。
一方Ｙ軸方向はラツチ回路18の出力信号の数をカウンタ
55で計数して、その値とＹ軸方向の値YLとを比較器54で
比較を行つている。これによりYL分主走査方向の表示が
なされると比較器54の出力信号57が出力され、ウインド
ウメモリ６をデイスイネーブルするためウインドウメモ
リ６の読み出しは停止する。従つてウインドウは60の部
分だけ表示されることになる。
55で計数して、その値とＹ軸方向の値YLとを比較器54で
比較を行つている。これによりYL分主走査方向の表示が
なされると比較器54の出力信号57が出力され、ウインド
ウメモリ６をデイスイネーブルするためウインドウメモ
リ６の読み出しは停止する。従つてウインドウは60の部
分だけ表示されることになる。
なお本実施例では画面の合成は論理和演算を行うように
説明したが、これに限定されるものでなく、反転や排他
的論理和をとるなどの応用が考えられる。またウインド
ウは１つとして説明したがウインドウメモリと回路を追
加すればマルチウインドウ処理も可能である。また表示
装置としてはCRTに限定されるものでなくビツトマツプ
表示が可能なものであれば液晶、プラズマ等を用いても
良い。
説明したが、これに限定されるものでなく、反転や排他
的論理和をとるなどの応用が考えられる。またウインド
ウは１つとして説明したがウインドウメモリと回路を追
加すればマルチウインドウ処理も可能である。また表示
装置としてはCRTに限定されるものでなくビツトマツプ
表示が可能なものであれば液晶、プラズマ等を用いても
良い。
［発明の効果］ 以上説明したように本発明によれば、第２のメモリに格
納されている、第１のメモリの内容に合成される情報
を、第１のメモリに供給されるメモリアドレスを用いて
読み出し、両メモリから読み出した情報に所望の論理演
算を行って合成して表示できるという効果がある。
納されている、第１のメモリの内容に合成される情報
を、第１のメモリに供給されるメモリアドレスを用いて
読み出し、両メモリから読み出した情報に所望の論理演
算を行って合成して表示できるという効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す全体構成のブロツク
図、 第２図（Ａ）（Ｂ）は第１図におけるアドレスカウンタ
のブロツク図、 第３図（Ａ）〜（Ｃ）は画面合成を説明するための図、 第４図は画面合成を行うための処理手順を示すフローチ
ヤート、 第５図は他の実施例を実現するためのブロツク図、 第６図は他の画面合成の実施例を説明するための図であ
る。 図中、１……CPU、６……ウインドウメモリ、７……ベ
ース画面メモリ、８……デコーダラツチ、9,10……セレ
クタ、11,13……カウンタ、16……アドレスレジスタ、1
9……コマンドレジスタ、17……比較器、20……演算回
路、50……XLレジスタ、51……YLレジスタ、52,55……
カウンタ、53,54……比較器である。
図、 第２図（Ａ）（Ｂ）は第１図におけるアドレスカウンタ
のブロツク図、 第３図（Ａ）〜（Ｃ）は画面合成を説明するための図、 第４図は画面合成を行うための処理手順を示すフローチ
ヤート、 第５図は他の実施例を実現するためのブロツク図、 第６図は他の画面合成の実施例を説明するための図であ
る。 図中、１……CPU、６……ウインドウメモリ、７……ベ
ース画面メモリ、８……デコーダラツチ、9,10……セレ
クタ、11,13……カウンタ、16……アドレスレジスタ、1
9……コマンドレジスタ、17……比較器、20……演算回
路、50……XLレジスタ、51……YLレジスタ、52,55……
カウンタ、53,54……比較器である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/38 Ｚ 9471−5Ｇ (56)参考文献 特開 昭56−67446（ＪＰ，Ａ) 特開 昭56−67445（ＪＰ，Ａ) 特開 昭58−189688（ＪＰ，Ａ) 特開 昭59−48792（ＪＰ，Ａ) 特開 昭56−164386（ＪＰ，Ａ) 特開 昭51−9532（ＪＰ，Ａ) 特開 昭57−207280（ＪＰ，Ａ) 特開 昭58−160983（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１の情報が格納される第１のメモリと、 第２の情報が格納される第２のメモリと、 前記第１のメモリのアドレスを指示するアドレス指示手
段と、 前記アドレス指示手段から出力されるアドレスに基づい
て前記第１のメモリから情報を読み出す第１の読出手段
と、 前記アドレス指示手段から出力されるアドレス中の任意
の区間のアドレスに基づいて前記第２のメモリから情報
を読み出す第２の読出手段と、 コマンドを格納するコマンド格納手段と、 前記第１及び第２の読出手段で読み出したそれぞれの情
報を、前記コマンド格納手段に格納されたコマンドに基
づいて論理演算を行って合成する演算手段と、 前記演算手段で論理演算を行って合成された情報を表示
する表示手段と、 を有することを特徴とする表示制御装置。 - 【請求項２】第１の情報を第１のメモリに格納し、 第２の情報を第２のメモリに格納し、 前記第１のメモリのアドレスを指示し、 該指示に基づき前記第１のメモリから第１の情報を読み
出し、 前記第１のメモリの指示されたアドレス中の任意の区間
のアドレスに基づき前記第２のメモリから前記第２の情
報を読み出し、 読み出した第１の情報と第２の情報とを、コマンド格納
手段に格納されたコマンドに基づいて論理演算を実行し
て合成し、 論理演算を行って合成した情報を表示手段に表示するこ
とを特徴とする表示制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124132A JPH0795227B2 (ja) | 1985-06-10 | 1985-06-10 | 表示制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124132A JPH0795227B2 (ja) | 1985-06-10 | 1985-06-10 | 表示制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61282888A JPS61282888A (ja) | 1986-12-13 |
| JPH0795227B2 true JPH0795227B2 (ja) | 1995-10-11 |
Family
ID=14877710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124132A Expired - Fee Related JPH0795227B2 (ja) | 1985-06-10 | 1985-06-10 | 表示制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795227B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5667445A (en) * | 1979-11-06 | 1981-06-06 | Toshiba Corp | Editing device for video information |
| JPS5667446A (en) * | 1979-11-06 | 1981-06-06 | Toshiba Corp | Editor for video information |
| JPS58189688A (ja) * | 1982-04-28 | 1983-11-05 | 富士通株式会社 | 画像表示方式 |
| JPS5948792A (ja) * | 1982-09-13 | 1984-03-21 | 株式会社日立メデイコ | 画像表示装置 |
-
1985
- 1985-06-10 JP JP60124132A patent/JPH0795227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61282888A (ja) | 1986-12-13 |
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