JPH0388022A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、表示画面イメージデータをより大きな表示画
面にはめ込んでマルチウィンドウ表示させる画像表示装
置に関する。

（従来の技術） 表示画面のイメージデータを、より大きな表示画面には
め込んでマルチウィンドウ表示する場合は、第１１図に
示す手段によって実現していた。

同図で１１は全体の動作制御を司るＣＰＵ５１２はビデ
オ信号を記憶する第１のＶＲＡＭ、１３は第１のＶＲＡ
Ｍ１２の続出制御を行なう第１のコントローラ、１４は
第１のコントローラ１３によって第１のＶＲＡＭ１２か
ら読出されたビデオ信号を表示する第１のＣＲＴ、１５
はパスライン、１６はビデオ信号を記憶する第２のＶＲ
ＡＭ１１７は第２のＶＲＡＭ１６の読出制御を行なう第
２のコントローラ、１８は上記第１のＣＲＴ　１４より
大きな表示画面を有し、第２のコントローラ１７によっ
て第２のＶＲＡＭ１Ｂから読出されたビデオ信号を表示
する第２のＣＲＴである。

このような構成にあって、ＣＰＵＩＩは図示しないメモ
リに格納されたソフトウェアに従って生成した画面イメ
ージデータを第１のＶＲＡＭ１２に書込む。この第１の
ＶＲＡＭ１２に書込まれた画面イメージデータは第１の
コントローラ１３により表示タイミングに合わせて読出
され、ビデオ信号に変換されて第１のＣＲＴ　１４に送
出され、表示出力される。

一方、ＣＰＵＩＩが有するＤＭＡ （Ｄｉｒｅｃｔ　　Ｍｅｍｏｒｙ　　Ａｃｃｅｓｓ：ダ
イレクトメモリアクセス）機能により第１のＶＲＡＭ１
２に記憶される画面イメージデータはパスライン１５を
介して第２のＶＲＡＭ１８に定期的に転送されるよう制
御される。第２のＶＲＡＭ１６の内容は第２のコントロ
ーラＩ７によって第２のＣＲＴ　１８の表示タイミング
に従って読出され、ビデオ信号に変換されて第２のＣＲ
Ｔ　１８で表示出力される。

このようにして、第１２図（Ａ）に示す上記第１のＣＲ
Ｔ　１４で表示される画面イメージデータＮが第１２図
（Ｂ）に示す上記第２のＣＲＴ　１８の画面イメージデ
ータＭ中にはめ込み表示によるマルチウィンドウとして
表示されるようになるものである。

（発明が解決しようとする課題） しかして、上記ＣＰＵＩＩのＤＭＡ機能により第１のＶ
ＲＡＭ１２が定期的にアクセスされるために、本来の第
１のＶＲＡＭ１２の更新が妨げられ、表示速度が低下し
てしまう。

また、第１（７）ＶＲＡＭ１２から第２のＶＲＡＭ（６
へのデータ転送のためにパスライン１５が定期的に使用
されるので、パスライン１５を使用する他のデータ処理
速度も低下してしまう。

このような不都合を解消するためには、第１（７）ＶＲ
ＡＭ１２、第２（ＤＶＲＡＭｌＢで（７）データノ読出
し、書込みを制御するソフトウェアを変更しなくてはな
らない。

本発明は上記のような実情に鑑みてなされたもので、そ
の目的とするところは、既存のソフトウェアによって制
御される表示画面イメージデータを、ソフトウェアを変
えることなしに、また、周辺回路への割込み等により他
のデータ処理速度を低下させることなしに、より大きな
表示画面にはめ込んでマルチウィンドウ表示することが
可能な画像表示装置を提供することにある。

［発明の構成］ （課題を解決するための手段及び作用）本発明は、既存
のソフトウェアによって制御され、表示データを記憶す
る第１及び第２のリフレッシュメモリと、上記第１のリ
フレッシュメモリに記憶された表示データをビットシリ
アルなビデオ信号に変換する第１の変換手段と、上記第
２のリフレッシュメモリに記憶された表示データをビッ
トシリアルなビデオ信号に変換する第２の変換手段と、
上記第１の変換手段の出力するビデオ信号をビットパラ
レルなデータに変換すると共に、そのビットマツプの縦
横両方向の長さを算出する算出手段と、この算出手段で
得られたビットパラレルなビデオ信号を順次巡回的に記
憶するバッファメモリと、密度変換の倍率を設定する設
定手段と、この設定手段による倍率に応じて上記バッフ
ァメモリへのアクセスと上記第２のリフレッシュメモリ
へのアクセスのアドレス制御を行なうアドレス制御手段
と、上記バッファメモリから読出したビデオ信号を上記
設定手段による倍率に応じて拡大する拡大手段と、この
拡大手段で得られたビデオ信号の上記第２のリフレッシ
ュメモリへの転送を巡回的に制御する転送制御手段とを
備え、上記第１のリフレッシュメモリから読出したビデ
オ信号をソフトウェアの介在なしに密度変換して拡大し
てから上記第２のリフレッシュメモリに書込み、表示出
力するようにしたもので、既存のソフトウェアを変える
ことなく大きな画面に表示画面イメージデータをはめ込
んでマルチウィンドウ表示させることができる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は一実施例の全体回路構成を示すもので、２１は
全体の動作制御を司るＣＰＵ、２２は既存のソフトウェ
アによって制御され、表示データを記憶する第１のＶＲ
ＡＭ、２３は第１の第１のＶＲＡＭ２２の続出制御を行
ない、読出した表示データをビットシリアルなビデオ信
号に変換する第１のコントローラ、２４は第１のコント
ローラ２３によって第１のＶＲＡＭ２２から読出された
ビデオ信号を表示する第１のＣＲＴ、２５は第１のコン
トローラ２３から読出されたビデオ信号をビットパラレ
ルな表示データに変換すると共に、そのビットマツプの
縦横両方向の長さを算出して、内蔵するバッファメモリ
に順次巡回的に記憶し、密度変換の倍率を設定してその
設定倍率に応じて該バッファメモリのアクセスのアドレ
ス制御を行なう第３のコントローラ、２６は第３のコン
トローラ２５から読出されてくる表示データを後述する
第２のＶＲＡＭ２７に書込む第４のコントローラ、２７
は第４のコントローラ２６のアドレス制御に従って表示
データ信号を記憶する第２のＶＲＡＭ、２８は第２のＶ
ＲＡＭ２７の読出制御を行ない、読出した表示データを
ビットシリアルなビデオ信号に変換する第２のコントロ
ーラ、２９は上記第１のＣＲＴ２４より大きな表示画面
を有し、第２のコントローラ２８によって第２のＶＲＡ
Ｍ２７から読出されたビデオ信号を表示する第２のＣＲ
Ｔ、３０はＣＰ　Ｕ　２１．第１のＶＲＡＭ２２及び第
４のコントローラ２６に接続されたパスラインである。

上記第１のＣＲＴ　１４は、第２のＣＲＴ２９を備える
場合には図に破線で示すように省略してもよい。

次いで第２図及び第３図により上記第３のコントローラ
２５、第４のコントローラ２Ｂの詳細な構成について説
明する。

第２図において、３１〜３５は第１のコントローラ２３
から第３のコントローラ２５に送られる各信号であり、
３１は第１のＶＲＡＭ２２から読出されてきたビットシ
リアルなビデオ信号（ＶＩＤＥＯ）、３２はドツトクロ
ック（ＣＫ）、３３は垂直同期信号（ＶＳＹＮＣ）　、
３４は水平掃引期間で表示期間だけＨ”となるブランキ
ング信号（ＢＬＡＮＫ）、３５は上記垂直同期信号３３
を１ドツトクロツクだけ遅延させた遅延垂直同期信号（
ＤＶＳＹＮＣ）である。

いま、フリップフロップ（以下ｒＦ／ＦＪと略称する）
３６のＤ端子にはブランキング信号３４が、クロック端
子にはドツトクロック３２が入力され、ブランキング信
号３４を１ドツトクロツク分だけ遅延した信号をそのＱ
端子からシリ／バラ変換器３７のリセット（Ｒ）端子、
ドツトカウンタ３８のＣ端子とリセット（Ｒ）端子、ワ
ードカウンタ３９のリセット（Ｒ）端子に送出する。ド
ツトカウンタ３８、ワードカウンタ３９はこの信号によ
ってリセットされ、ドツトクロック３２をカウントする
。また、上記ビデオ信号３■もＦ　／　Ｆ　３１３のＱ
端子からの出力信号によりリセットされ、ドツトクロッ
ク３２を動作クロックとしてビデオ信号３１を入力し、
ビットパラレルな表示データに変換して出力する。上記
ドツトカウンタ３８は、ドツトクロック３２を１６ドツ
ト分計数した時点でキャリー信号をＣ端子から上記ワー
ドカウンタ３９のＣ端子及びアドレスカウンタ４０のク
ロック端子ＣＫに出力し、ワードカウンタ３９をカウン
ト許可すると共にアドレスカウンタ４０を「＋１」カウ
ントアツプする。Ｆ　／　Ｆ　３ＢのＱ端子からの信号
が立下がるとき、同Ｆ　／　Ｆ　３８のＱ端子からの出
力信号の立上がりに同期してドットレジスタ４１、ワー
ドレジスタ４２がドツトカウンタ３８、ワードカウンタ
３９のカウント値を入力保持する。このドツトレジスタ
４１．ワードレジスタ４２の値が表示画像の横方向の長
さを示す信号ＬＸＷ＋ＬＸＤとなる。

一方、遅延垂直同期信号３５はカウンタ４３のリセット
（Ｒ）端子に人力されてこれをリセットするもので、カ
ウンタ４３はブランキング信号３４をカウントし、その
カウント値をレジスタ４４に出力する。このレジスタ４
４は、垂直同期信号８３を動作クロックとしてカウンタ
４３のカウント値を人力保持するもので、このレジスタ
４４の保持値が表示画像の縦方向の長さを示す信号ＬＹ
Ｗとなる。

なお、上記アドレスカウンタ４０のカウント値は、その
まま後述するバッファメモリの指定アドレスとして出力
される。

以上、第２図に示した構成により、ビットシリアルな表
示データがビットパラレルなビデオ信号に変換され、こ
こでは図示しない制御回路によって後述するバッファメ
モリに格納されていく。

続く第３図において、４５は初期化信号ｌＮｌＴｌによ
りクリアされた後に順次カウント値をｒ＋ＩＪしていく
ソースアドレスカウンタ（図ではｒＢＡｓＥＪと示す）
、４６はパスライン３０　（ａ　）を介して送られてく
るプログラムにより初期値を与えられるデスティネーシ
ョンアドレスレジ（以下「Ｄレジスタ」と略称する）、
４７はパスライン３０（ｂ）を介して送られてくるプロ
グラムにより初期値を与えられ、Ｄレジスタ４６のアド
レスの刻み幅を決めるＳレジスタである。ソースアドレ
スカウンタ４５の値は上記アドレスカウンタ４０のカウ
ント値と共にセレクタ４８に人力され、その一方がバッ
ファメモリ４９の指定アドレスとして選択される。バッ
ファメモリ４９は、この指定アドレスに従って上記シリ
／パラ変換器３７からの表示データを格納するもので、
その内容はデータ加工部５０に送られる。

また、上記Ｄレジスタ４６の保持値は演算器５Ｉの出力
と共にセレクタ５２に入力され、セレクタ５２の選択出
力がレジスタ５３を介して該演算器５１とセレクタ５４
とに出力される。演算器５１にはまた、上記Ｓレジスタ
４７の保持値が入力されており、制御信号発信部５５か
らのスキップ（ＳＫＩＰ）信号及び「＋１」信号に対応
して演算を実行する。上記セレクタ５４は、上記パスラ
イン３０ｂを介して送られてくるプログラムにより与え
られる初期値とレジスタ５３の保持出力とのいずれか一
方を選択して上記第２のＶＲＡＭ２７に出力する。

また、５６は上記制御信号発信部５５からの初期化信号
ＩＮＩＴ２によりクリアされた後に同制御信号発信部５
５からのオペレーション信号ＯＰによって順次カウント
アツプされるＬＸカウンタ、５７は制御信号発信部５５
からの初期化信号ｌＮｌＴｌによりクリアされた後に制
御信号発信部５５からのスキップ信号によって順次カウ
ントアツプされるＬＹカウンタである。ＬＸカウンタ５
Ｂの保持内容はコンパレータ５８に読出され、ここで上
記表示画像の横方向の長さを示す信号Ｌ　ｘｗ／　Ｌ　
ｘｏと比較されて、その比較結果が制御信号発信部５５
と上記データ加工部５０とに出力されるものである。Ｌ
Ｙカウンタ５７の保持内容はコンパレータ５９に読出さ
れ、ここで上記表示画像の縦方向の長さを示す信号ＬＹ
Ｗと比較されて、その比較結果が制御信号発信部５５に
出力される。

データ加工部５０では、パスライン３０ａを介して送ら
れてくるプログラムに従ってバッファメモリ４９からの
表示データとレジスタＢＯからの表示データとを合成し
、その合成出力をセレクタ６１に送出する。このセレク
タ６１にはまた、パスライン３０ｇを介して表示データ
が送られてくるもので、これらのいずれかを選択し、そ
の選択出力を上記第２のＶ　ＲＡ　Ｍ　２７、レジスタ
６ｏ及びパスライン３０ｂに保持内容を出力するレジス
タ６２のそれぞれに送出する。

上記データ加工部５０は、第４図（Ａ）に示すようにレ
ジスタ８３、加算器６４、モードレジスタ６５及び演算
器６６から構成されている。レジスタ６３は、バッファ
メモリ４９から読出した表示データを保持して演算器６
６のＢ入力端子に送出する。加算器６４は、ソース側の
横方向の長さの端数（１６ビットに満たない部分）Ｌｘ
ｏとデスティネーション側の展開開始アドレスの端数部
分ＤＡＤＲＤとを加算するもので、コンパレータ５８か
らの横方向の最後のデータを第２のＶＲＡＭ２７に書込
み展開するときに入力される信号が場合はマスクオフ、
ある場合はマスクパターンをオンしてマスクパターンと
して演算器６６のＣ入力端子に送出する。また、モード
レジスタＢ５は演算モードを指定するレジスタであり、
ここではマスクオフの場合は演算器６６のＡ入力端子に
入力されているレジスタ６０の保持内容、マスクオンの
場合はＢ入力端子に人力されているレジスタ６３の保持
内容を出力を優先して選択させる。

さらに加算器６４は、第４図（Ｂ）に示す如く全加算器
６４ａとレジスタ８４ｂとから構成されるもので、全加
算器６４ａがＡ入力端子に入力されるＬＸＤとＢ入力端
子に入力されるＤＡＤＲＤとをコンパレータ５８の出力
により加算し、その出力をレジスタ６４ｂに一時保持し
た後に演算器６６へ出力させる。

上記のような構成にあって、以下その動作について説明
する。

第２図において、シリ／バラ変換器３７に人力されるビ
ットシリアルなビデオ信号３１が第５図（Ａ）に（１）
で示すような波形であるとする。

これに対してブランキング信号３４は第５図（Ａ）で（
２）に示すようにその水平掃引期間で表示期間だけ１Ｈ
”となる。今、Ｆ　／　Ｆ　３Ｂは、第５図（Ｃ）で（
８）に示すようにブランキング信号３４を１ドツトクロ
ック遅らせた信号をドツトカウンタ３８に出力する。こ
の信号によってドツトカウンタ３８、ワードカウンタ３
９は第５図（５）に示すドツトクロック３２をカウント
する。さらに、シリ／バラ変換器３７がビデオ信号３１
をビットパラレルなデータに変換し、表示データとして
バッファメモリ４９に出力する。ドツトカウンタ３８が
ドツトクロック３２を１６ドツト分カウントした時点で
ワードカウンタ３９にキャリー信号が出力され、ワード
レジスタ４２がそのカウント動作を許可されると共に、
アドレスカウンタ４０が「＋１」される。Ｆ　／　Ｆ　
３６のＱ端子からの出力信号が再び立下がるとき、すな
わち、Ｆ／Ｆ３［１のＱ端子の出力信号が立上がりによ
ってドツトカウンタ３８、ワードカウンタ３９の内容が
ドツトレジスタ４１、ワードレジスタ４２に保持される
。このドツトレジスタ４１、ワードレジスタ４２の保持
値が表示画像の横方向の長さＬｘｗ及びその端数ＬｘＤ
となった次段のコンパレータ５８に送出される。

一方、第５図（Ａ）の（４）に示す遅延垂直同期信号３
５によってカウント値をクリアされてｒＯＪとされたカ
ウンタ４３は、ブランキング信号３４によって順次カウ
ントアツプされるもので、そのカウント値が垂直同期信
号３３によってレジスタ４４に保持される。このレジス
タ４４の保持値が表示画像の縦方向の長さＬＹＷとなり
、次段のコンパレータ５９に送出される。

以上のようにしてビット処理あるなビデオ信号３１がビ
ットパラレルな表示データに変換され、順次第３図のバ
ッファメモリ４９に格納されていく。

なお、１画面分のビデオ信号３１が出力されるまでの間
に、該バッファメモリ４９にはすべてその信号が格納さ
れると共に、画像の横、縦それぞれの大きさを示す信号
も得られていることとなる。

一方、バッファメモリ４９の格納する表示データの循環
的な読出しはここでは図示しない周知の回路の制御によ
り自動的になされるものとする。

第３図においては、ソース側のバッファメモリ４９の内
容を順次読出すオペレーションと、デスティネーション
側の第２のＶＲＡＭ２７にＤレジスタ４Ｂの値で始まる
アドレス値から書込み、横方向の長さＬ　ｘｗ／　Ｌ　
ｘｏ分を移し終えると、次にソース側から読出したデー
タを刻み幅分だけ加えたアドレスからＬ　ｘｗ／　Ｌ　
ｘｏ分移すという動作を表示画像の縦方向の長さＬＹＷ
の部分だけ繰返した後、初期化して再び上記動作を循環
的に繰返すことで、矩形エリアの表示データを転送する
機能を実現している。

すなわち、ソースアドレスカウンタ４５のカウント値が
セレクタ４８を介してバッファメモリ４９に指定アドレ
スとして与えられる。このバッファメモリ４９へのアク
セスの競合制御は図示しないアービタ回路によって行わ
れるが、マルチボートメモリにより独立して別々に行わ
せてもよい。バッファメモリ４９から読出された表示デ
ータはデータ加工部５０に送出され、これでソース側の
オペレーションが１つ終えたこととなる。

次にデスティネーション側のオペレーションが行われる
。まずＤレジスタ４Ｇの内容がセレクタ５２で選択され
てレジスタ５３に保持される。この値はセレクタ５４を
介して第２のＶＲＡＭ２７に送られる。ここでは図示し
ない制御回路によって第２のＶＲＡＭ２７の当該アドレ
スの内容が一旦読出され、レジスタ８０に保持される。

このレジスタ８０の保持値はデータ加工部５０に送出さ
れ、データ加工部５０では上記２つの人力データにより
合成を行なう。

以下、その合成動作について説明する。

第４図（Ａ）においては、上述した如く加算器６４がソ
ース側の横方向の長さの端数（１６ビツトに満たない部
分）Ｌｘｏとデスティネーション側の展開掛止アドレス
の端数部分ＤＡＤＲＤとの加算を行ない、コンパレータ
５８からの入力のないときはマスクオフ、人力のあると
きは和の値に対応したマスクパターンをオンして演算器
８Ｂに出力する。ドツトカウンタ８８からの信号は横方
向の最後のデータを第２のＶＲＡＭ２７に書込み展開す
るときに出力されるもので、この信号によりはめ込み画
像の後端側の重ね合わせが制御される。また、第４図（
Ｃ）に示すデスティネーション側の展開開始アドレスの
端数部分ＤＡＤＲＤによる左端の端数マスク処理はここ
では詳細を示さないが、周知の技術により実現可能であ
ることは明らかである。

そして。重ね合わせにより合成された表示データが第２
のＶＲＡＭ２７に書込まれる。

上記バッファメモリ４９、第２のＶＲＡＭ２７のアドレ
ス制御について説明すると、まずバッファメモリ４９へ
のアドレスはソースアドレスカウンタ４５によって与え
られ、このソースアドレスカウンタ４５の内容は順次制
御信号発信部５５からの信号により「＋１」ずつインク
リメントされる。一方、第２のＶＲＡＭ２７のアドレス
はＤレジスタ４Ｂによって与えられ、通常は順次制御信
号発信部５５からの信号で「＋１」ずつインクリメント
されるが、１マスク分の転送が終了するとコンパレータ
５Ｂから１ラスク終了の信号が出力され、制御信号発信
部５５からスキップ信号５ＫＩＰが出力されて演算器５
１に送られる。演算器５１はこのスキップ信号５ＫＩＰ
によりレジスタ５３の内容とＳレジスタ４７の内容とを
加算器として加算し、その和をセレクタ５２を介してレ
ジスタ５３に保持させる。

同一ラスク内での動作中は制御信号発信部５５からオペ
レーション信号ＯＰが出力され、一連の動作の起動信号
となり、また、横方向の長さをカウントするＬＸカウン
タ５６をカウントアツプさせる。また、スキップ信号５
ＫＩＰは上記動作の他に縦方向の長さをカウントするＬ
Ｙカウンタ５７をカウントアツプさせる。これらＬＸカ
ウンタ５６、ＬＹカウンタ５７のカウント値はコンパレ
ータ５８゜５９によりそれぞれドツトレジスタ４１．ワ
ードレジスタ４２及びレジスタ４４の保持値である表示
画像の横方向の長さＬｘＷ及びその端数ＬＸＤｓ縦方向
の長さＬＹｗと比較され、アドレス制御、動作制御終了
を行なうのに使用される。

以上のようにして表示データの合成が実行され、画像の
はめ込み表示が行われるものである。

なお、上記実施例ではビットシリアルなビデオ信号をビ
ットパラレルな表示データに変換して第２のＶＲＡＭ２
７の指定エリアにそのまま書込む場合の構成及び動作に
ついて説明したが、大容量の画面に小画面をはめ込む場
合に見易さを向上させるために密度変換処理を行った後
に第２のＶＲＡＭ２７に書込む場合の他の実施例につい
て説明する。

第６図は上記第３図と同様、主として第４のコントロー
ラ２Ｂの詳細な構成を示すもので、第３図と基本的な構
成は等しいため、同一部分には同一符号を付してその説
明は省略する。

しかして、コンパレータ５８．５９の比較出力を受けて
他の各回路に制御信号を発信する制御信号発信部６７は
第７図に示すように、バッファメモリ４９のアドレス制
御を行なうためのソースアドレスカウンタ６８に対して
初期化信号ｌＮｌＴｌ、カウントアツプ信号＋１の他に
密度変換に応じた信号Ｘ−ＦＥＲＩ、２を、ＬＸカウン
タ５６に対して初期化信号ＩＮＩＴ２の他にオペレーシ
ョン信号ＯＰＣを、ＬＹカウンタ５７に対してスキップ
信号ＳＫ　Ｉ　ＰＣを、表示データのはめ込み合成を行
なうデータ加工部６９に対してステートメント信号５Ｔ
ＡＴＥをそれぞれ出力する。

ソースアドレスカウンタ６８は、第８図に示すように２
個のレジスタ６８ａ、　６８ｂを有し、レジスタ８８ａ
に制御信号発信部６７からの初期化信号ｌＮｌＴｌ、信
号Ｘ−ＦＥＲＩ、カウントアツプ信号＋１が入力され、
レジスタ６８ｂに制御信号発信部６７からの信号Ｘ−Ｆ
ＥＲ２が人力される。レジスタ８８ａの内容はレジスタ
６８ｂ及びセレクタ４８を介してバッファメモリ４９に
出力され、レジスタ６８ｂの内容はレジスタ６８ａに出
力される。

また、上記データ加工部６９の内部では、第９図（Ａ）
に示すようにバッファメモリ４９からの表示データが拡
大回路７０に人力される。この拡大回路７０にはまた、
パスライン３０ａからの倍率データがレジスタ７１で一
旦保持された後に入力される一方、制御信号発信部６７
からもステートメント信号５ＴＡＴＥが入力される。

さらに拡大回路７０の内部では、第９図（Ｂ）に示すよ
うなマスク生成回路が構成される。すなわち、レジスタ
７１を介して送られてくるパスライン３０ｇからの倍率
データが乗算器７０ａのＢ入力端子に、ソース側の横方
向の長さの端数ＬｘＩ）が乗算器７０ａのＡ入力端子に
それぞれ人力されるもので、乗算器７０ａの積は加算器
７０ｂのＡ入力端子に、デスティネーション側の展開開
始アドレスの端数部分ＤＡＤＲＤは加算器７０ｂのＢ端
子に人力され、コンパレータ５８の出力によって加算さ
れたその和がパターン作成部７０ｃに送られ、ここでマ
スクパターンが作成されるものである。

次に上記他の実施例の動作について説明する。

上記第８図で示したソースアドレスカウンタ６８はバッ
ファメモリ４９のアドレスを制御するためのもので、１
ラスタ目のアクセス時のアドレスはレジスタ８８ａによ
って与えられる。設定される密度変換倍率に応じて１ラ
スタ分のアクセスの最後に制御信号発信部６７から信号
Ｘ−ＦＥＲＩまたはＸ−ＦＥＲ２が出力されるようにな
っており１．２倍の指定では１ラスタ分の最後のアクセ
ス後は信号Ｘ−ＦＥＲＩが出力され、レジスタ６８ｂの
内容がレジスタ６８ａに転送される。次の１ラスタ分の
最後のアクセス後は信号Ｘ−ＦＥＲ２が出力され、レジ
スタ８８ｇの内容がレジスタ６８ｂに転送される。この
ようにして倍率に応じた分だけソース側の同一ラスタの
アクセスが行われる。

一方、デスティネーション側では、１回のソース側のア
クセスに対して倍率に応じた回数の第２のＶＲＡＭ２７
のアクセスが行われる。動作を起動する制御信号発信部
６７の信号ＯＰは、上記倍率に応じた回数出力されると
共に、長さをカウントするＬＸカウンタ５６のカウント
アツプ信号となる信号ＯＰＣは１回のソース側のアクセ
スに対して制御信号発信部６７から１回出力されるよう
になる。

バッファメモリ４９から読出された表示データがデータ
加工部６９に入力されると、データ加工部６９では上記
第９図（Ａ）に示したようにその表示データ、レジスタ
７１に保持される倍率データ及びデスティネーションア
クセスのサイクル番号の入力により拡大回路７０で拡大
処理を行なう。なお、このうちの倍率データはＣＰＵ２
１よりパスライン３０ａを介して予めレジスタ７１に与
えられている。

第１０図はこの拡大処理の原理を示すもので、この鉤で
は上記入力を一連のアドレス入力とするＲＯＭで実現す
るものを示す。すなわち、デスティネーションアクセス
のサイクル番号に従って拡大されたデータが順次出力さ
れるように構成されるものである。

第９図（Ｂ）に示すマスク生成回路では、ラスタの最後
のアクセス時にマスク信号が出力される。まず、ソース
側の横方向の長さの端数ＬＸＤがレジスタ７１の倍率デ
ータより乗算器７０ａで乗算され、その積が加算器７０
ｂでデスティネーション側の展開開始アドレスの端数部
分ＤＡＤＲＤと加算される。この和に対応したマスクパ
ターンがパターン作成部７０ｃで作成され、マスク値と
して出力される。

第９図（Ｃ）にソース側の横方向の長さの端数ＬＸＤｓ
デスティネーション側の展開開始アドレスの端数部分Ｄ
ＡＤＲＤの３倍時のマスクパターンの生成される仕組み
を例示する。

なお、この他の実施例でも、はめ込み表示の左端の処理
等の部分については、一実施例の等倍の処理と同様であ
る。

また、密度変換をする場合の他の実施例については、整
数倍についてのみ説明したが、これに限ることなく、ソ
ース側のアドレシングとデスティネーション側のアドレ
シングとを任意の倍率に゛・対応して行ない、データの
拡大処理を行なうことで、任意の倍率によるはめ込み表
示が可能となることは勿論である。

［発明の効果］ 以上詳記した如く本発明によれば、既存のソフトウェア
によって制御され、表示データを記憶する第１及び第２
のリフレッシュメモリと、上記第１のリフレッシュメモ
リに記憶された表示データをビットシリアルなビデオ信
号に変換する第１の変換手段と、上記第２のリフレッシ
ュメモリに記憶された表示データをビットシリアルなビ
デオ信号に変換する第２の変換手段と、上記第１の変換
手段の出力するビデオ信号をビットパラレルなデータに
変換すると共に、そのビットマツプの縦横両方向の長さ
を算出する算出手段と、この算出手段で得られたビット
パラレルなビデオ信号を順次巡回的に記憶するバッファ
メモリと、密度変換の倍率を設定する設定手段と、この
設定手段による倍率に応じて上記バッファメモリへのア
クセスと上記第２のリフレッシュメモリへのアクセスの
アドレス制御を行なうアドレス制御手段と、上記バッフ
ァメモリから読出したビデオ信号を上記設定手段による
倍率に応じて拡大する拡大手段と、この拡大手段で得ら
れたビデオ信号の上記第２のリフレッシュメモリへの転
送を巡回的に制御する転送制御手段とを備え、上記第１
のリフレッシュメモリから読出したビデオ信号をソフト
ウェアの介在なしに密度変換して拡大してから上記第２
のリフレッシュメモリに書込み、表示出力するようにし
たので、既存のソフトウェアを変えることなく大きな画
面に表示画面イメージデータをはめ込んでマルチウィン
ドウ表示させることが可能な画像表示装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路構成を示すブロッ
ク図、第２図は第１図の第３のコントローラの詳細な回
路構成を示すブロック図、第３図は第１図の主に第４の
コントローラの詳細な回路構成を示すブロック図、第４
図（Ａ）は第３図のデータ加工部の回路構成を示すブロ
ック図、第４図（Ｂ）は同図（Ａ）の加算器の回路構成
を示すブロック図、第４図（Ｃ）は画像のはめ込み合成
の原理を示す図、第５図は第２図の各信号の処理タイミ
ングを示すタイミングチャート、第６図は他の実施例に
よる主に第４のコントローラの詳細な回路構成を示すブ
ロック図、第７図は第６図の制御信号発信部を示す図、
第８図は第６図のソースアドレスカウンタの回路構成を
示すブロック図、第９図（Ａ）は第６図のデータ加工部
の回路構成を示すブロック図、第９図（Ｂ）はマスク生
成回路の構成を示すブロック図、第９図（Ｃ）はマスク
パターンの生成される仕組みを例示する図、第１０図は
拡大処理の原理を示す図、第１１図は従来の画像表示装
置の回路構成を示すブロック図、第１２図は画像のはめ
込み表示を示す図である。 １１、２１・・・ＣＰ　Ｕ、　１２．２２・・・第１の
ＶＲＡＭ、１３゜２３・・・第１のコントローラ、１４
．２４・・・第１のＣＲＴ。 ！５．３０．３０ａ　、　８０ｂ−・・パスライン、１
８．２７−・・第２（７）　Ｖ　ＲＡ　Ｍ、　１７．２
８−・・第２のコントローラ、１８゜２９・・・第２の
ＣＲＴ、２５・・・第３のコントローラ、２Ｂ・・・第
４のコントローラ、　３１・・・ビデオ信号、３２・・
・ドツトクロック、３３・・・垂直同期信号、３４・・
・ブランキング信号、３５・・・遅延垂直同期信号、３
６・・・フリップフロップ（Ｆ／Ｆ）　、３７・・・シ
リ／バラ変換器、３９・・・ワードカウンタ、４０・・
・アドレスカウンタ、４１・・・ドツトレジスタ、４２
・・・ワードレジスタ、４３・・・カウンタ、４４．５
３．８０．８２．６Ｂ、　８８ａ、　Ｈｂ、　７１−レ
ジスタ、４５．　Ｈ・・・ソースアドレスカウンタ、４
６・・・デスティネーション（Ｄ）レジスタ、４７・・
・Ｓレジスタ、４ｇ、　５２．５４．８１・・・セレク
タ、４９・・・バッファメモリ、５０．６９・・・デー
タ加工部、５１．６８・・・演算器、５５、８７・・・
制御信号発信部、５Ｂ・・・ＬＸカウンタ、５７・・・
ＬＹカウンタ、５８．５９・・・コンパレータ、６４・
・・加算器、６５・・・モードレジスタ、７０・・・拡
大回路、７０ｃ・・・パターン作成部。

Claims (1)

1. 【特許請求の範囲】 表示データを記憶する第１及び第２のリフレッシュメモ
   リと、 上記第１のリフレッシュメモリに記憶された表示データ
   をビットシリアルなビデオ信号に変換する第１の変換手
   段と、 上記第２のリフレッシュメモリに記憶された表示データ
   をビットシリアルなビデオ信号に変換する第２の変換手
   段と、 上記第１の変換手段の出力するビデオ信号をビットパラ
   レルなデータに変換すると共に、そのビットマップの縦
   横両方向の長さを算出する算出手段と、 この算出手段で得られたビットパラレルなビデオ信号を
   順次巡回的に記憶するバッファメモリと、密度変換の倍
   率を設定する設定手段と、 この設定手段による倍率に応じて上記バッファメモリへ
   のアクセスと上記第２のリフレッシュメモリへのアクセ
   スのアドレス制御を行なうアドレス制御手段と、 上記バッファメモリから読出したビデオ信号を上記設定
   手段による倍率に応じて拡大する拡大手段と、 この拡大手段で得られたビデオ信号の上記第２のリフレ
   ッシュメモリへの転送を巡回的に制御する転送制御手段
   と を具備し、上記第１のリフレッシュメモリから読出した
   ビデオ信号を密度変換して拡大してから上記第２のリフ
   レッシュメモリに書込むことを特徴とする画像表示装置
   。