JPH06167966A - 表示回路 - Google Patents

表示回路

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JPH06167966A
JPH06167966A JP4155085A JP15508592A JPH06167966A JP H06167966 A JPH06167966 A JP H06167966A JP 4155085 A JP4155085 A JP 4155085A JP 15508592 A JP15508592 A JP 15508592A JP H06167966 A JPH06167966 A JP H06167966A
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enlargement
rotation
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multiplication
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JP4155085A
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Kazuaki Inoue
和明 井上
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Hudson Soft Co Ltd
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Seiko Epson Corp
Hudson Soft Co Ltd
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    • G—PHYSICS
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    • G09G2340/0464—Positioning

Abstract

(57)【要約】 【目的】画像メモリ上に描画されたビットマップ画像デ
ータを表示装置上に表示をする表示回路において、表示
メモリの内容を書き換えることなく、ドットやライン、
フレームに同期して回転や拡大、縮小表示を行なう回路
を提供する。 【構成】アドレスカウンタ出力とタイミング信号を入力
とし、乗算は水平または垂直の帰線期間などに行ない、
ドットおよびラインごとの累積加算によって表示メモリ
のアドレスを演算する。 【効果】ドットクロックごとの高速な乗算を行なうこと
なく、一表示フレームまたは一表示ラインに一度の乗算
とドットごとまたは一表示ラインに一度の累積加算によ
りスムーズな回転動画などの表示を実現することができ
る。乗算器は低速動作のものでよく、乗算器の時分割動
作が可能であるため、回路規模は小さくて済みかつ安価
に製造することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像メモリ上に描画さ
れたビットマップ画像データを表示装置上に回転や拡
大、縮小表示をする表示回路において、その表示回路の
構成と表示メモリ上のアドレスを計算するアドレス演算
回路にかかわるものである。
【０００２】
【従来の技術】従来の表示回路は、図２に示すように水
平、垂直の表示アドレスカウンタの出力を表示メモリに
与え、表示メモリの出力をもって表示装置に表示を行な
うものであった。したがって、回転や拡大、縮小表示を
行なう場合は中央処理装置１４（以下ＣＰＵという）が
データの処理を行なうか、演算回路８でデータの演算処
理を行なって表示メモリに回転や拡大、縮小の処理後の
データを書き込んでいた。
【０００３】
【発明が解決しようとする課題】前述の従来の技術は以
下のような欠点を有していた。
【０００４】すなわち、表示データの回転や拡大、縮小
はＣＰＵが直接または演算回路を介して、表示メモリの
内容を実際に書き換えることによって行なわれるので、
処理に時間がかかり、画素単位やラスタ、フレーム単位
での表示のタイミングに正確に同期をさせて回転角や拡
大、縮小率を制御することができなかった。従って、フ
レームごとに回転角を変えるスムーズな回転動画や、画
素、ラスタ単位で拡大率の異なる遠近感のある表示がで
きなかった。
【０００５】
【課題を解決するための手段】本発明の表示回路は、 （１）アドレスカウンタの出力をデータ入力とし、垂直
同期信号またはフレームに同期した信号と、水平同期信
号またはラインに同期した信号と、ドットクロックまた
は画素に同期した信号と、回転、拡大または縮小表示の
パラメータを制御入力とし、前記表示メモリ上に描画さ
れた表示データのアドレスを出力する演算回路を有し、
そのアドレスのデータを読みだして表示を行なう手段を
有することを特徴とする。また、演算回路は （２）垂直帰線期間にアドレスと回転、拡大、縮小パラ
メータの乗算を行なう手段と、ドットクロックまたはそ
の整数倍のクロックのレートで、前記の乗算の結果と回
転、拡大、縮小パラメータの累積加算を行なう手段、ま
たは水平同期信号またはそれに同期した信号をクロック
として前記の乗算の結果と回転、拡大、縮小パラメータ
の累積加算を行なう手段または （３）水平帰線期間にアドレスと回転、拡大、縮小パラ
メータの乗算を行なう手段と、ドットクロックまたはそ
の整数倍のクロックのレートで、前記の乗算の結果と回
転、拡大、縮小パラメータの累積加算を行なう手段、ま
たは水平同期信号またはそれに同期した信号をクロック
として前記の乗算の結果と回転、拡大、縮小パラメータ
の累積加算を行なう手段または （４）一フレーム期間にアドレスと回転、拡大、縮小パ
ラメータの乗算を行なう手段と、前記の乗算の結果を垂
直同期信号または一フレームに同期した信号でラッチす
る手段と、ドットクロックまたはその整数倍のクロック
のレートで、前記ラッチの出力と回転、拡大、縮小パラ
メータの累積加算を行なう手段、または水平同期信号ま
たはそれに同期した信号をクロックとして前記の乗算の
結果と回転、拡大、縮小パラメータの累積加算を行なう
手段または （５）一ライン期間にアドレスと回転、拡大、縮小パラ
メータの乗算を行なう手段と、前記の乗算の結果を水平
同期信号または一ラインに同期した信号でラッチする手
段と、ドットクロックまたはその整数倍のクロックのレ
ートで、前記ラッチの出力と回転、拡大、縮小パラメー
タの累積加算を行なう手段、または水平同期信号または
それに同期した信号をクロックとして前記の乗算の結果
と回転、拡大、縮小パラメータの累積加算を行なう手段
を有することを特徴とする。さらに （６）演算回路は表示フレームまたは表示ラインに同期
したタイミング信号を入力しマルチプレクサによって時
分割に動作する手段 （７）アドレスと回転、拡大、縮小パラメータの乗算を
マルチプレクサによって時分割に動作する手段と、ドッ
トクロックまたはその整数倍のクロックのレートで前記
の乗算の結果と回転、拡大、縮小パラメータの累積加算
を行なう手段、または水平同期信号またはそれに同期し
た信号をクロックとして前記の乗算の結果と回転、拡
大、縮小パラメータの累積加算を行なう手段を有するこ
とを特徴とする。
【０００６】
【実施例】以下実施例にしたがって本発明を詳細に説明
する。
【０００７】図１は本発明の表示回路で、１が回転、拡
大、縮小表示を行なうための演算回路である。表示メモ
リ２は読みだし書き込みメモリ（以下ＲＡＭという）で
構成した場合の例であり、ＲＡＭには回転などの処理が
されていない原画のデータがＣＰＵ７から書き込まれて
いる。水平表示アドレスカウンタ４、垂直アドレスカウ
ンタ５は、表示装置３の表示位置に対応したアドレスを
計数するもので、水平方向の位置はドットクロックＤＣ
ＬＫを、垂直方向の位置は水平同期信号ＨＳＹＮＣをク
ロックとして計数動作する。
【０００８】回転などの処理が行なわれない場合はこれ
らのアドレスカウンタ４、５の出力がそのままアドレス
として表示メモリに与えられ、対応するデータが表示装
置に送られる。一方、回転、拡大、縮小表示を行なう場
合は演算回路１がアドレスカウンタの出力を演算処理
し、変換して表示アドレスを表示メモリ２に与える。表
示メモリからは変換後の表示アドレスに対応したデータ
が読みだされ、結果、表示装置には回転、拡大または縮
小表示が行なわれる。
【０００９】ここで、演算回路１が行なう回転、拡大ま
たは縮小表示を行なうための演算式について簡単に説明
する。パラメータレジスタ６は回転角や回転中心、拡
大、縮小の割合を決めるパラメータを与えるものであ
る。演算回路１ではアフィン変換と呼ばれる以下の演算
式の動作が行なわれる。
【００１０】
【数１】
【００１１】行列を展開して数式で表わすと以下のとお
りとなる。
【００１２】 Ｘ２＝Ａ（Ｘ１−Ｘ０）＋Ｂ（Ｙ２−Ｙ０）＋Ｘ０ ・・・ 式（２） Ｙ２＝Ｃ（Ｘ１−Ｘ０）＋Ｄ（Ｙ２−Ｙ０）＋Ｙ０ ・・・ 式（３） 上式においてＸ０、Ｙ０は回転の中心、Ｘ１、Ｙ１はア
ドレスカウンタからの出力アドレス値、Ｘ２、Ｙ２は回
転等の処理後のメモリ上のアドレス値であり、Ａ、Ｂ、
ＣおよびＤは回転角、拡大、縮小率に対応するパラメー
タで、回転角をθ、Ｘ方向の拡大、縮小率、Ｙ方向の拡
大、縮小率をそれぞれα、βとすれば以下のように表わ
される。
【００１３】Ａ＝αｃｏｓθ ・・・ 式（４） Ｂ＝−βｓｉｎθ ・・・ 式（５） Ｃ＝αｓｉｎθ ・・・ 式（６） Ｄ＝βｃｏｓθ ・・・ 式（７） 従って、演算回路１はアドレスカウンタの出力Ｘ１、Ｙ
１を入力して、メモリ上のアドレスを前述の演算式に従
って計算して求めるてやればよい。
【００１４】図３、図４は本発明の表示回路の演算回路
の回路図であり、図３は前記式（２）を、図４は前記式
（３）をそれぞれ具現化したものである。演算後のアド
レスＸ２、Ｙ２がそれぞれの回路から出力される。図で
はアドレス値Ｘ、Ｙとしてともに８ビットの場合、すな
わち表示の解像度としてＸ、Ｙともに２５６ドットの場
合を例に用いた。また回転、拡大、縮小パラメータとし
て、８ビットの精度の場合を例とした。
【００１５】図３において、回転の中心座標Ｘ０、Ｙ０
はビット反転回路１５、１９でそれぞれ各ビット毎に反
転され、＋１回路１６、２０により１を加えられ２の補
数表現の負の数となる。次にアドレスカウンタの出力Ｘ
１、Ｙ１とこれらの結果とがそれぞれ加算器１７、２１
で加算される。加算結果と回転角、拡大、縮小率にかか
わるパラメータＡ、Ｂが乗算器１８、２２によって乗算
され、さらにこれらの結果とＸ０が加算器２３によって
加算され回転、拡大、縮小処理後のメモリのアドレスＸ
２となる。前記式（２）と図３の動作を照らし合わせて
みれば明らかなように、図３は式（２）をそのまま回路
にしたものである。Ｙ２を求める式（３）についても全
く同様にして図４のように回路化することができる。本
実施例では、Ｙ２は８ビットシフトしＸ２と加算して図
１における表示メモリのアドレスとなる。
【００１６】また、図３、図４は回路構成がほぼ同じで
あるため、高速で動作する乗算器、加算器を用いるか、
低解像度の表示装置においては回路を共用し、時分割で
用いることができ、回路の規模を小さくすることができ
る。図５はこの回路例である。３３、３４、３５はマル
チプレクサでドットクロックの”Ｈ”または”Ｌ”の期
間に対応して、回転、拡大、縮小のパラメータをそれぞ
れＸ２用のＡ、Ｂ、Ｘ０またはＹ２用のＣ、Ｄ、Ｙ０と
切り替える。演算結果の出力はそれぞれＤＣＬＫの立ち
下がり、立ち上がりエッジでＤＦＦ４５、４６に取り込
まれる。図６はこの様子をタイミングチャートに示した
ものである。
【００１７】以上の説明のように、本発明によればＣＰ
Ｕは回転、拡大、縮小のために表示メモリ２を書き換え
る必要がない。従って、例えば回転についてみると、
Ａ、Ｂ、Ｃ、Ｄのわずか４個のパラメータを例えば垂直
帰線期間に書き変えるだけで、スムーズな回転動画を行
なうことなどができる。また、図１からも明らかなよう
に水平表示アドレスカウンタ４はドットクロックＤＣＬ
Ｋで、垂直表示アドレスカウンタ５は水平同期信号ＨＳ
ＹＮＣで動作する。従って、４個のパラメータをＤＣＬ
ＫやＨＳＹＮＣでタイミングをとって変更すれば、原画
のデータは変えることなくさまざまな形状の遠近感のあ
る表示を実現することができる。
【００１８】次に別の実施例について述べる。前述の実
施例は、水平、垂直の表示アドレスカウンタ４、５のス
キャンの順序によらず、瞬時に回転処理後の表示アドレ
スを求めることができるものであるが、改良すべき点も
残されていた。
【００１９】すなわち、図３、図４の実施例においては
ドットクロック周期で動作する乗算器が４個、図５の例
ではドットクロックの１／２の周期で動作する乗算器が
２個必要であった。年々表示装置は高解像度および多色
表示の傾向にあり、１００万画素を２４ビットのフルカ
ラー表示するような装置もあり、表示回路もこれに対応
する性能が求められてきている。前述の実施例では、８
ビットのアドレスの低解像度の場合を例に説明したが、
このような高解像度の表示において精度のよい演算結果
を得るためには１０ビットから２０ビットの乗算および
加算を行なう必要がある。一方、表示にかかる時間は表
示一フレームを６０〜７０Ｈｚで行なうとすれば、ドッ
トクロックは６０〜７０ＭＨｚとなり、一画素にあてら
れる時間は１５ｎｓ前後である。このような短い時間に
上述の演算、特に乗算において桁上げに対しても高速で
動作させるためには高速で動作する素子を用いて回路を
組むか、大規模なキャリー回路を組む必要があり、製造
コストの上昇、消費電力の増大につながってしまう。従
って、高解像度、多色表示で回転、拡大、縮小表示がで
きる表示装置の製造上の妨げとなる課題が残されてい
た。
【００２０】そこで以下に、低速の乗算器でも同様の演
算結果がえられる、本発明の表示装置の演算回路の別の
回路例について説明する。
【００２１】前述のアフィン変換の演算式（２）、
（３）を変形すると以下のようになる。
【００２２】 Ｘ２＝ＡＸ１＋ＢＹ１＋Ｘｉ ・・・ 式（８） Ｙ２＝ＣＸ１＋ＤＹ１＋Ｙｉ ・・・ 式（９） ここで、Ｘｉ、Ｙｉは初期値であり、 Ｘｉ＝（１−Ａ）Ｘ０−ＢＹ０ ・・・ 式（１０） Ｙｉ＝−ＣＸ０＋（１−Ｄ）Ｙ０ ・・・ 式（１１） である。
【００２３】ＣＲＴ表示装置などの点順次表示装置や、
ＬＣＤ表示装置などの線順次表示装置の場合は表示アド
レスカウンタはゼロからシーケンシャルにカウントアッ
プされる。カウンタの出力値Ｘ１、Ｙ１は各フレームの
最初はゼロであり１ドットクロック毎にＸ１が＋１さ
れ、１水平同期信号毎にＹ１が＋１される。従って、あ
らかじめ、式（１０）、（１１）に従って、初期値Ｘ
ｉ、Ｙｉを求めておけば、演算後の求めるべきアドレス
はＸ２、Ｙ２は次のようにして求めることができる。す
なわち、水平方向のアドレスＸ２については、初期値Ｘ
ｉに１ドットクロック毎にＡを、１水平同期信号毎にＢ
を加えることによって、また、垂直方向のアドレスＹ２
については、初期値Ｙｉに１ドットクロック毎にＣを、
１水平同期信号毎にＤを加えることによって求められ
る。実際のメモリのアドレスはＹ２をビットシフトしＸ
２をそれに加えることによって求められる。従って、ド
ットクロック毎の演算は加算だけで処理され、乗算の必
要がない。
【００２４】このようにＣＲＴ表示装置などの点順次表
示装置や、ＬＣＤ表示装置などの線順次表示装置の場合
は表示アドレスカウンタがゼロからシーケンシャルにカ
ウントアップするという点に着目すれば、演算回路の規
模は小さくすることができる。この本発明の別の実施例
を図７以降に述べる。前述した本発明の効果にくわえて
さらに、大規模な回路と高速で動作する素子が必要な高
速乗算器を用いる必要がないという利点があり、低消費
電力や低コストの実現が可能となるものである。
【００２５】以下に実際の回路の例について、ブロック
図、タイミングチャート図などを用いて、より詳しく説
明する。
【００２６】まず初期値Ｘｉ、Ｙｉを演算する回路につ
いて説明する。前述のように初期値Ｘｉ、Ｙｉは式（１
０）、（１１）により求めることができる。図７および
図８はそれぞれこれらを具現化したもので、前述の実施
例と同様にアドレス、パラメータとも８ビットの精度の
場合を示した。
【００２７】図７において、回転、拡大、縮小のパラメ
ータＡ、Ｂはビット反転回路４７、５１でそれぞれ各ビ
ット毎に反転され、＋１回路４８、５２により１を加え
られ２の補数表現の負の数となる。次に負数表現された
Ａについては１をくわえ、回転の中心座標Ｘ０、Ｙ０と
これらの結果とがそれぞれ乗算器５０、５３で乗算さ
れ、さらにこれらの結果が加算器５４によって加算され
初期値Ｘｉとなる。Ｙｉについても全く同様にして図８
のように回路化することができる。
【００２８】次にドットクロックＤＣＬＫおよび水平同
期信号ＨＳＹＮＣのレートで加算を行ない、目的のアド
レスＸ２、Ｙ２を演算する回路について説明する。
【００２９】図９、図１０はそれぞれ式（８）、式
（９）を回路化したもので回路構成は全く同様である。
図７の回路で演算した結果の初期値Ｘｉはマルチプレク
サ６５に入力され垂直帰線期間にはＤＦＦ６６のデータ
入力となって、垂直同期信号ＶＳＹＮＣの立ち上がりエ
ッジをクロックとして取り込まれる。垂直表示期間にお
いて、水平表示期間のタイミングではＤＦＦ６６の出力
と回転、拡大、縮小のパラメータＡが選択されて加算器
６４により加算されデータ入力に与えられ、ドットクロ
ックＤＣＬＫの立ち上がりエッジによりＤＦＦ６６に取
り込まれる。式（８）における第一項の演算に相当する
回路動作である。垂直表示期間において、水平帰線期間
にはマルチプレクサ６３によりＢが選択され加算、入力
されて水平同期信号ＨＳＹＮＣの立ち上がりエッジによ
りＤＦＦ６６に取り込まれる。式（８）における第二項
の演算に相当する回路動作である。このようにして、初
期値Ｘｉに対して回転、拡大、縮小のパラメータＡまた
はＢが累積加算されて求めるべきアドレスＸ２となる。
図９の回路の動作をタイミングチャートで示したものが
図１１である。
【００３０】図１０の回路動作原理も、与えるアドレス
の初期値や回転、拡大、縮小パラメータが異なるだけで
全く同様であり、アドレスＹ２についても累積加算で算
出することができる。
【００３１】このようにある特定の表示タイミングにお
けるアドレスの演算結果は、式（１０）、式（１１）の
初期値をあらかじめ乗算と加算によって求めておけば、
その初期値に対しアドレスカウンタの計数に同期してド
ットクロックおよび水平同期信号をクロックとしてそれ
ぞれ対応する回転、拡大、縮小パラメータを累積加算す
ることによって求めることができる。図９、図１０から
明らかなようにこの回路はデータをラッチするフリップ
フロップとマルチプレクサおよび加算器で構成されてお
り回路規模は小さくて済むものである。またドットクロ
ックで動作するのは加算演算だけであるので、高解像度
の表示における高速のドットクロックにも対応できるも
のである。
【００３２】つぎに乗算動作が必要となる初期値の演算
回路の動作タイミングについて述べる。
【００３３】例としてスムーズな回転動画を表示する場
合を考えると、ＣＰＵ７が表示メモリ２にあらかじめ被
回転体の表示データを書き込んでおき、表示のフレーム
ごとに回転角を、すなわち回転、拡大、縮小パラメータ
Ａ、Ｂ、Ｃ、Ｄを変えることにより実現できる。前述の
実施例の図９、図１０においては垂直同期信号ＶＳＹＮ
Ｃの立ち上がりエッジで初期値Ｘｉ、ＹｉがそれぞれＤ
ＦＦ６５、７３に取り込まれる。従ってパラメータの書
き換えは該当する表示フレーム期間が終了した垂直帰線
期間に行なえばよい。
【００３４】図１２にこれを簡単に示した。７７は回
転、拡大、縮小パラメータＡ、Ｂ、Ｃ、ＤおよびＸ０、
Ｙ０をラッチするパラメータレジスタである。ＣＰＵは
割り込みまたはポーリングによって垂直帰線期間の始ま
りを検出し、書き込み信号を発生して次のフレーム用の
パラメータセットに書き換える。初期値Ｘｉ、Ｙｉの演
算回路７８は新しいパラメータセットを入力して、次の
フレーム用の初期値を演算する。演算結果は垂直同期信
号ＶＳＹＮＣの立ち上がりまでに確定していればよく、
図９または図１０の累積加算回路に与えられる。
【００３５】図１２の例ではＣＰＵは垂直帰線期間の始
まりを何らかの形で検出しなければならなかった。図１
３は別の例でありパラメータレジスタがラッチ８０によ
り、ダブルバッファレジスタの形式になっているもので
ある。そのためＣＰＵは垂直帰線期間の始まりを検出す
る必要がなく、任意のタイミングでパラメータレジスタ
の値を書き換えることができる。またラッチ８０のクロ
ックは垂直同期信号ＶＳＹＮＣの立ち上がりエッジで動
作するため、ＣＰＵがこれを検出してパラメータレジス
タの値を書き換えれば、初期値Ｘｉ、Ｙｉの演算回路８
１には一フレーム時間である約１６ｍｓと最大の演算時
間が許容されるため、回路に動作速度が要求されず構成
上有利である。
【００３６】次にほかの表示の例として、表示ラインご
とに回転、拡大、縮小パラメータＡ、Ｂ、Ｃ、Ｄを書き
換える場合を考える。表示メモリ２に物体を正面から見
た画像をデータとして格納しておく。Ｘ方向の拡大率に
相当するパラメータを表示ラインごとに書き換えて、表
示の上部ほど拡大率を高く下部ほど低く設定すれば表示
は物体は手前に倒れかかった表示となり、さらに拡大率
の差の割合をフレームごとに大きくすれば表示メモリを
書き換えることなく物体が倒れてくる表示を実現でき
る。
【００３７】表示ラインごとに回転、拡大、縮小パラメ
ータＡ、Ｂ、Ｃ、Ｄを書き換える必要があるため、その
前のラインまで累積加算を行なった結果の加算値をアド
レス演算に用いることができない。パラメータの書き換
えを行なうタイミングで改めて初期値をセットする必要
がある。例としてｎライン目まではフレームの開始でセ
ットしたパラメータに従って累積加算し（ｎ＋１）ライ
ン目からパラメータの書き換えを行なう場合を考える。
書き換えた後のパラメータをそれぞれＡ’、Ｂ’、
Ｃ’、Ｄ’およびＸ０’、Ｙ０’とすればアフィン変換
の演算式は Ｘ２＝Ａ’Ｘ１＋Ｂ’Ｙ１＋Ｘｉ ・・・ 式（１２） Ｙ２＝Ｃ’Ｘ１＋Ｄ’Ｙ１＋Ｙｉ ・・・ 式（１３） となる。ここで、Ｘｉ、Ｙｉは式（１４）、式（１５）
で表わされる初期値であり、フレームの最初にセットさ
れたと仮定した場合の値である。
【００３８】 Ｘｉ＝（１−Ａ’）Ｘ０’−Ｂ’Ｙ０’ ・・・ 式（１４） Ｙｉ＝−Ｃ’Ｘ０’＋（１−Ｄ’）Ｙ０’ ・・・ 式（１５） 実際にはｎラインの後にセットされるので、水平方向の
アドレスＸ２についてみるとＢ’がｎ回、Ａ’がｎ×ｗ
回累積加算された値を（ｎ＋１）ライン目からの初期値
として用いることになる。ここでｗは一ラインの水平ド
ット数である。従って、（ｎ＋１）ライン目からの初期
値をそれぞれＸｊ、Ｙｊとすれば Ｘｊ＝（１−Ａ’）Ｘ０’−Ｂ’Ｙ０’＋ｎｗＡ’＋ｎＢ’ ・・ 式（１４） Ｙｊ＝−Ｃ’Ｘ０’＋（１−Ｄ’）Ｙ０’＋ｎｗＣ’＋ｎＤ’・・ 式（１５） となる。
【００３９】初期値を求める回路は各フレームに一回書
き換える場合に比べやや複雑になりそれぞれ図１４、図
１５のようになる。これらは式（１４）、式（１５）の
第３項、第４項に相当する演算回路を図７、図８に追加
したものである。
【００４０】初期値を演算した後の累積加算の回路は前
述の図９、図１０と全く同様である。図９、図１０では
マルチプレクサ６５、７２によって垂直帰線期間に初期
値がセットされるが、これを水平帰線期間にセットする
ことのみ異なる。また図１３で説明したようにダブルバ
ッファ方式の回路とし水平同期信号ＨＳＹＮＣでパラメ
ータをラッチすれば図１４、図１５の演算は一水平走査
期間の約６３μｓの間に初期値を演算すればよく、とく
に高速の素子を用いて回路を構成する必要はない。 つ
ぎに乗算動作が必要となる初期値の演算回路の構成につ
いてさらに述べる。
【００４１】前述の説明からあきらかなように初期値を
求めるための乗算はドットクロックのレートで行なう必
要はないので低速の動作の素子および回路でかまわな
い。しかしながらたとえば図７と図８の初期値の演算回
路を並列にもつと乗算器が４個必要であり回路規模が大
きくなる。そこでこれらの回路が全く同一の回路構成で
あることに着目して、時分割で使うことが考えられる。
図１６にその回路例を示した。図中のＦＲＡＭＥは表示
フレームに同期した信号で、本実施例ではデューティー
５０％の場合で示してある。マルチプレクサ１０２、１
０６、１０８、１１２はＦＲＡＭＥの”Ｈ”または”
Ｌ”のレベルに対応して、それぞれＡまたはＤ、Ｘ０ま
たはＹ０、ＢまたはＣ、Ｙ０またはＸ０を選択する。従
って、加算器１１３は表示フレームの前半はＸｉを後半
はＹｉを出力する。ＤＦＦ１１４、１１５はこれらをラ
ッチして図９と図１０の累積加算回路にそれぞれ初期値
として与える。このように時分割で回路を動作させても
表示の一フレーム時間は十分長いので、高速動作が必要
となるものではなくかつ回路規模を小さくすることがで
きる。
【００４２】
【発明の効果】以上の説明のように本発明によれば、 （１）ＣＰＵが表示メモリを書き換えることなく、回
転、拡大、縮小表示を表示装置上に行なうことができ
る。
【００４３】（２）ドットクロックごとの高速な乗算を
行なうことなく、一表示フレームまたは一表示ラインに
一度の乗算とドットごとまたは一表示ラインに一度の累
積加算によりスムーズな回転動画などの表示を実現する
ことができる。
【００４４】（３）乗算器は低速動作のものでよく、乗
算器の時分割動作が可能であるため、回路規模は小さく
て済みかつ安価に製造することができる。
【００４５】などの効果を持つものである。
【図面の簡単な説明】
【図１】本発明の表示回路のブロック図。
【図２】従来の表示回路のブロック図。
【図３】表示メモリ上の水平表示アドレスを演算する本
発明の演算回路図。
【図４】表示メモリ上の垂直表示アドレスを演算する本
発明の演算回路図。
【図５】表示メモリ上の水平、垂直表示アドレスを時分
割動作により演算する本発明の演算回路図。
【図６】図５の回路の動作を示すタイミングチャート。
【図７】表示メモリ上の水平表示アドレスの初期値を演
算する本発明の演算回路図。
【図８】表示メモリ上の垂直表示アドレスの初期値を演
算する本発明の演算回路図。
【図９】表示メモリ上の水平表示アドレスを累積加算に
よって演算する本発明の演算回路図。
【図１０】表示メモリ上の垂直表示アドレスを累積加算
によって演算する本発明の演算回路図。
【図１１】図９の回路の動作を示すタイミングチャー
ト。
【図１２】図７、図８の初期値の演算回路にパラメータ
をあたえるブロック図。
【図１３】図７、図８の初期値の演算回路にパラメータ
をダブルバッファ回路によりあたえるブロック図。
【図１４】表示メモリ上の水平表示アドレスのｎライン
目の初期値を演算する本発明の演算回路図。
【図１５】表示メモリ上の垂直表示アドレスのｎライン
目の初期値を演算する本発明の演算回路。
【図１６】表示メモリ上の水平、垂直表示アドレスのｎ
ライン目の初期値を時分割動作により演算する本発明の
演算回路図。
【図１７】図１６の回路の動作を示すタイミングチャー
ト。
【符号の説明】
１、８ 演算回路 ２、９ 表示メモリ ３、１０ 表示装置 ４、１１ 水平表示アドレスカウンタ ５、１２ 垂直表示アドレスカウンタ ６、１３ パラメータレジスタ ７、１４ 中央処理装置 １５、１９、２４、２８、３６、４０、４７、５１、５
５、５９、８２、８６、９２、９６、１０３、１０９
ビット反転回路 １６、２０、２５、２９、３７、４１、４８、５２、５
６、６０、８３、８７、９３、９７、１０４、１１０
＋１加算器 １７、２１、２３、２６、３０、３２、３８、４２、４
４、４９、５４、５７、６２、６４、７１、８４、９
１、９４、１０１、１０５、１１３ 加算器 １８、２２、２７、３１、３９、４３、５０、５３、５
８、６１、８５、８８、８９、９０、９５、９８、９
９、１００、１０７、１１１ 乗算器 ３３、３４、３５、６３、６５、７０、７２、１０２、
１０６、１０８、１１２ マルチプレクサ ４５、４６、６６、７３、１１４、１１５ Ｄフリップ
フロップ ６７、６８、７４、７５ ＡＮＤゲート ６９、７６ ＯＲゲート ７７、７９ パラメータレジスタ ７８、８１ 初期値演算回路 ８０ ラッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/12 8121−5Ｇ 5/18 8121−5Ｇ Ｈ０４Ｎ 5/262 7337−5Ｃ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】画像表示データを記憶する表示メモリと、
    ラスタスキャンまたは線順次走査型の表示装置と、表示
    装置上のアドレスを計数するアドレスカウンタを有し、
    表示の回転、拡大または縮小などの表示を行なう表示回
    路において、前記アドレスカウンタの出力をデータ入力
    とし、垂直同期信号またはフレームに同期した信号と、
    水平同期信号またはラインに同期した信号と、ドットク
    ロックまたは画素に同期した信号と、回転、拡大または
    縮小表示のパラメータを制御入力とし、前記表示メモリ
    上に描画された表示データのアドレスを出力する演算回
    路を有し、そのアドレスのデータを読みだして表示を行
    なう手段を有することを特徴とする表示回路。
  2. 【請求項２】請求項１記載の演算回路は、垂直帰線期間
    にアドレスと回転、拡大、縮小パラメータの乗算を行な
    う手段と、ドットクロックまたはその整数倍のクロック
    のレートで前記の乗算の結果と回転、拡大、縮小パラメ
    ータの累積加算を行なう手段、または水平同期信号また
    はそれに同期した信号をクロックとして前記の乗算の結
    果と回転、拡大、縮小パラメータの累積加算を行なう手
    段を有することを特徴とする表示回路。
  3. 【請求項３】請求項１記載の演算回路は、水平帰線期間
    にアドレスと回転、拡大、縮小パラメータの乗算を行な
    う手段と、ドットクロックまたはその整数倍のクロック
    のレートで前記の乗算の結果と回転、拡大、縮小パラメ
    ータの累積加算を行なう手段、または水平同期信号また
    はそれに同期した信号をクロックとして前記の乗算の結
    果と回転、拡大、縮小パラメータの累積加算を行なう手
    段を有することを特徴とする表示回路。
  4. 【請求項４】請求項１記載の演算回路は、一フレーム期
    間にアドレスと回転、拡大、縮小パラメータの乗算を行
    なう手段と、前記の乗算の結果を垂直同期信号または一
    フレームに同期した信号でラッチする手段と、ドットク
    ロックまたはその整数倍のクロックのレートで前記ラッ
    チの出力と回転、拡大、縮小パラメータの累積加算を行
    なう手段、または水平同期信号またはそれに同期した信
    号をクロックとして前記の乗算の結果と回転、拡大、縮
    小パラメータの累積加算を行なう手段を有することを特
    徴とする表示回路。
  5. 【請求項５】請求項１記載の演算回路は、一ライン期間
    にアドレスと回転、拡大、縮小パラメータの乗算を行な
    う手段と、前記の乗算の結果を水平同期信号または一ラ
    インに同期した信号でラッチする手段と、ドットクロッ
    クまたはその整数倍のクロックのレートで前記ラッチの
    出力と回転、拡大、縮小パラメータの累積加算を行なう
    手段、または水平同期信号またはそれに同期した信号を
    クロックとして前記の乗算の結果と回転、拡大、縮小パ
    ラメータの累積加算を行なう手段を有することを特徴と
    する表示回路。
  6. 【請求項６】請求項１記載の演算回路は、表示フレーム
    または表示ラインに同期したタイミング信号を入力しマ
    ルチプレクサによって時分割に動作する手段を有するこ
    とを特徴とする表示回路。
  7. 【請求項７】請求項１記載の演算回路は、アドレスと回
    転、拡大、縮小パラメータの乗算をマルチプレクサによ
    って時分割に動作する手段と、ドットクロックまたはそ
    の整数倍のクロックのレートで前記の乗算の結果と回
    転、拡大、縮小パラメータの累積加算を行なう手段、ま
    たは水平同期信号またはそれに同期した信号をクロック
    として前記の乗算の結果と回転、拡大、縮小パラメータ
    の累積加算を行なう手段を有することを特徴とする表示
    回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127999A (en) * 1996-07-30 2000-10-03 Nec Corporation Graphic image display apparatus with high speed inversion of graphic image
WO2006009352A1 (en) * 2004-07-16 2006-01-26 Samsung Electronics Co., Ltd. Display apparatus and control method thereof
JP2016188986A (ja) * 2015-03-30 2016-11-04 Hoya株式会社 画像処理装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034689A (en) * 1996-06-03 2000-03-07 Webtv Networks, Inc. Web browser allowing navigation between hypertext objects using remote control
US6417866B1 (en) * 1997-02-26 2002-07-09 Ati Technologies, Inc. Method and apparatus for image display processing that reduces CPU image scaling processing
JP4105257B2 (ja) * 1997-07-30 2008-06-25 ソニー株式会社 記憶装置および記憶方法
JPH11109911A (ja) * 1997-09-30 1999-04-23 Fuurie Kk 表示装置
US6337717B1 (en) 1997-11-21 2002-01-08 Xsides Corporation Alternate display content controller
US6018332A (en) * 1997-11-21 2000-01-25 Ark Interface Ii, Inc. Overscan user interface
US6686936B1 (en) 1997-11-21 2004-02-03 Xsides Corporation Alternate display content controller
US6639613B1 (en) 1997-11-21 2003-10-28 Xsides Corporation Alternate display content controller
US6330010B1 (en) 1997-11-21 2001-12-11 Xsides Corporation Secondary user interface
US6437809B1 (en) 1998-06-05 2002-08-20 Xsides Corporation Secondary user interface
US6426762B1 (en) 1998-07-17 2002-07-30 Xsides Corporation Secondary user interface
JP3602343B2 (ja) 1998-09-02 2004-12-15 アルプス電気株式会社 表示装置
US6262751B1 (en) * 1998-10-26 2001-07-17 Seiko Epson Corporation Hardware rotation of an image on a computer display
JP3602355B2 (ja) 1998-11-27 2004-12-15 アルプス電気株式会社 表示装置
US6590592B1 (en) 1999-04-23 2003-07-08 Xsides Corporation Parallel interface
AU5276800A (en) 1999-05-21 2000-12-12 Xsides Corporation Parallel graphical user interface
US6630943B1 (en) 1999-09-21 2003-10-07 Xsides Corporation Method and system for controlling a complementary user interface on a display surface
US6727918B1 (en) 2000-02-18 2004-04-27 Xsides Corporation Method and system for controlling a complementary user interface on a display surface
US20040226041A1 (en) * 2000-02-18 2004-11-11 Xsides Corporation System and method for parallel data display of multiple executing environments
JP3655824B2 (ja) * 2000-12-07 2005-06-02 日本電気株式会社 携帯情報端末装置及びその表示方法
US6985642B2 (en) * 2002-01-31 2006-01-10 International Business Machines Corporation Image size reduction method and system
US6847385B1 (en) 2002-06-01 2005-01-25 Silicon Motion, Inc. Method and apparatus for hardware rotation
US7305680B2 (en) * 2002-08-13 2007-12-04 Sharp Laboratories Of America, Inc. Listening module for asynchronous messages sent between electronic devices of a distributed network
US20050249435A1 (en) * 2004-05-06 2005-11-10 Rai Barinder S Apparatuses and methods for rotating an image
US7889191B2 (en) * 2006-12-01 2011-02-15 Semiconductor Components Industries, Llc Method and apparatus for providing a synchronized video presentation without video tearing
US20100060588A1 (en) * 2008-09-09 2010-03-11 Microsoft Corporation Temporally separate touch input

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2119197B (en) * 1982-03-19 1986-02-05 Quantel Ltd Video processing system for picture rotation
GB2130855B (en) * 1982-11-03 1986-06-04 Ferranti Plc Information display system
US4920504A (en) * 1985-09-17 1990-04-24 Nec Corporation Display managing arrangement with a display memory divided into a matrix of memory blocks, each serving as a unit for display management
JPS62256089A (ja) * 1986-04-30 1987-11-07 Toshiba Corp 画像処理装置
JPS6340189A (ja) * 1986-08-05 1988-02-20 ミノルタ株式会社 アドレス変換方式
JPS63178287A (ja) * 1987-01-20 1988-07-22 株式会社東芝 表示装置
JPS63279293A (ja) * 1987-05-11 1988-11-16 三菱電機株式会社 画像表示装置
US5146211A (en) * 1990-08-10 1992-09-08 Ncr Corporation Bit mapped color cursor
US5067167A (en) * 1990-10-10 1991-11-19 Cornell Research Foundation, Inc. Apparatus and method for rotating of three-dimensional images

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127999A (en) * 1996-07-30 2000-10-03 Nec Corporation Graphic image display apparatus with high speed inversion of graphic image
WO2006009352A1 (en) * 2004-07-16 2006-01-26 Samsung Electronics Co., Ltd. Display apparatus and control method thereof
JP2016188986A (ja) * 2015-03-30 2016-11-04 Hoya株式会社 画像処理装置

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