JP3226939B2 - 画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＲＴやＬＣＤ等の表
示装置に表示された画像を水平方向に移動させる画像表
示装置に関する。

【０００２】

【従来の技術】一般に、ＣＲＴ（陰極線管）やＬＣＤ
（液晶表示器）等の表示部に文字やパターンを表示させ
るいわゆるグラフィックディスプレイ装置においては、
並列データ入出力方式のフレームメモリの表示データを
読み出し、表示データを水平方向にドット単位で移動し
た後、別に設けたビデオＲＡＭに転送して表示させるこ
とができるように構成されている。この種の従来装置の
一例として特開平１−５４７２８号公報に示すように、
撮像管からの画像データを水平方向にドット単位で移動
し、主記憶メモリからの画像データと合成して、表示す
る装置が開示されている。

【０００３】この画像表示装置は、主記憶メモリからの
画像データを第１および第３のビデオＲＡＭにＤＭＡ転
送する第１の転送手段と、撮像管からの画像データを記
憶するフレームメモリと、フレームメモリの画像データ
を水平移動するためにドット整列する手段と、撮像管か
らの画像データをフレームメモリからドット整列手段を
介して第２のビデオＲＡＭにＤＭＡ転送する第２の転送
手段と、主記憶メモリ、フレームメモリからそれぞれ第
１および第３のビデオＲＡＭ、第２のビデオＲＡＭに対
する転送を二次元で行うための加算アドレスを発生する
アドレス手段等により構成されている。

【０００４】したがって、上記構成によれば、撮像管か
らの画像データは、フレームメモリから第２のビデオＲ
ＡＭに転送される際に、ドット整列手段により水平シフ
トの処理を施され、画面上で水平方向にドット単位で移
動する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の画像表示装置では、画像を水平方向にドット単位で
移動するために、画像データをシフト処理を行って第２
のビデオＲＡＭに転送するためのハードウェアやソフト
ウェアを必要とするので、第２のビデオＲＡＭの容量が
増大するばかりでなく、処理時間が表示サイクルより長
くなり、表示画質が劣化するという問題がある。

【０００６】なお、表示画像を垂直方向にドット単位で
スクロールするいわゆるスムーススクロールを行う場
合、通常、表示開始アドレスを１ラインずつインクリメ
ントまたはデクリメントする方法が知られているが、こ
の方法により水平方向のアドレスをインクリメントまた
はデクリメントすると文字単位での移動となり、ドット
単位で移動することはできない。

【０００７】本発明は上記従来の問題点に鑑み、表示サ
イクルに同期して画像を水平方向にドット単位で移動す
ることにより表示画質を向上させることができる画像表
示装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、並列の表示データを記憶する第１の
記憶手段と、予め水平方向のシフト量を規定する第１，
第２のシフトデータが設定される第２の記憶手段と、前
記第２の記憶手段に設定された前記第１のシフトデータ
に応じた数のパルスを表示タイミングに同期して出力す
る第１のカウンタと、前記第１のカウンタが前記パルス
を出力した後、前記第２の記憶手段に設定された前記第
２のシフトデータに応じた数のパルスを表示タイミング
に同期して出力する第２のカウンタと、前記第１の記憶
手段から並列の表示データを表示タイミングに同期して
読み出すとともに、この表示データの水平方向の前記第
１，第２のシフトデータを前記第２の記憶手段に設定す
る表示制御手段と、前記第１の記憶手段から読み出され
た並列の表示データをロードし、前記第１，第２のカウ
ンタのパルス数に応じて水平方向にシフトするパラレル
インシリアルアウトの第１のシフトレジスタと、前記第
１のシフトレジスタから出力されるシリアル表示データ
を入力し、前記第１，第２のカウンタのパルス数に応じ
て水平方向にシフトするシリアルインパラレルアウトの
第２のシフトレジスタと、前記第１のカウンタのパルス
数に応じて水平方向にシフトされたときの前記第２のレ
ジスタから出力されるパラレル表示データをラッチする
シフトデータラッチとを備えたことを特徴とする。

【０００９】上記目的を達成するために、第２の手段
は、前記表示データの水平方向のシフト量を前記表示制
御手段にプログラム可能に設定するＣＰＵを備え、前記
表示制御手段は、前記ＣＰＵにより設定されたシフト量
を前記第２の記憶手段に設定することを特徴とする。

【００１０】

【作用】第１の手段では、第１の記憶手段の並列の表示
データは、表示制御手段により表示タイミングに同期し
て読み出され、第１、第２のシフトレジスタにより表示
タイミングに同期した第１，第２のカウンタのパルスに
より水平方向にシフトされ、第１のカウンタのパルスに
よるシフト後の第２のシフトレジスタの並列の表示デー
タをシフトデータラッチにラッチして出力するものであ
るから、水平方向にシフトした画像の表示画質を向上さ
せることができる。

【００１１】第２の手段では、表示データの水平方向の
シフト量は、ＣＰＵによりプログラム可能に表示制御手
段に設定され、表示制御手段により第２の記憶手段に設
定される。したがって、水平方向にシフトされるドット
数がプログラム可能であるので、水平方向のスムースス
クロールを実現することができる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明に係る画像表示装置の一実施例を示
すブロック図、図２は図１の水平シフト回路の詳細な構
成を示すブロック図、図３および図４は図１の画像表示
装置と図２の水平シフト回路における主要信号を示すタ
イミングチヤート、図５および図６は水平方向にスムー
ススクロールするためのＣＰＵのプログラムリストであ
る。

【００１３】図１において、ＣＰＵ１は、不図示の表示
部のみならず装置全体を制御し、このＣＰＵ１のプログ
ラムはＲＯＭ２に予め格納されている。このプログラム
は、キャラクタ表示のためのキャラクタコードを含み、
また、ＲＯＭ２には、グラフィック表示のための各パタ
ーンに対応するグラフィックコードが予め格納されてい
る。なお、本実施例では、１つのキャラクタコードは１
６ビットで構成されている。

【００１４】グラフィックコード（ＧＣ）用のＲＡＭ
（ＧＣ．ＲＡＭ）３、キャラクタコード（ＣＣ）用のＲ
ＡＭ（ＣＣ．ＲＡＭ）４は共にフレームバッファ（ビデ
オＲＡＭ）であり、それぞれ、バスドライバ６を介して
ＣＰＵ１の１６ビットのデータバス５の上位バイト（Ｄ
８〜Ｄ１５）、下位バイト（Ｄ０〜Ｄ７）に接続されて
いる。なお、ＣＰＵ１は、ＧＣ．ＲＡＭ３とＣＣ．ＲＡ
Ｍ４をワークエリアおよびスタックエリアとしても使用
する。

【００１５】ＣＰＵ１のデータバス５はまた、ＲＯＭ２
と表示制御回路７の各データ入力端子に接続されてい
る。ＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４はまた、それぞれ
マルチプレクサ８，９を介してＣＰＵ１のアドレスバス
（Ａ０〜Ａ１５）または表示制御回路７のアドレス端子
ＧＡ０〜１４およびＣＡ０〜１４に選択的に接続され
る。

【００１６】表示制御回路７は、表示アドレスジェネレ
ータからなり、タイミングジェネレータ１０が発生する
タイミング信号Ｔ１にしたがってＣＰＵ１とは非同期で
規則的な表示制御を行う。すなわち、ＧＣ．ＲＡＭ３、
ＣＣ．ＲＡＭ４に対するアクセスは、表示制御回路７が
ＣＰＵ１より優先権を有し、この目的のために、表示制
御回路７がＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４にアクセス
しないときにＣＰＵ１がアクセスするように、タイミン
グジェネレータ１０がタイミング信号Ｔ２，Ｔ３，Ｔ４
をそれぞれＣＰＵ１、マルチプレクサ８，９に出力する
（サイクルスティールアクセス制御）。

【００１７】なお、ＣＰＵ１は、グラフィック表示とキ
ャラクタ表示のために表示開始アドレス、水平方向文字
数、垂直方向文字数、キャラクタ表示のラスタ数と水平
方向のシフト量をデータバス５を介して表示制御回路７
に設定する。表示制御回路７はこの各設定値をタイミン
グジェネレータ１０に送り、タイミングジェネレータ１
０は表示のための各種のタイミング信号Ｔ１〜Ｔ７、Ｃ
ＬＫ１，ＣＬＫ２，ＣＬＫ３、ＦＬＭ（図１ではＴ１と
同じ）を発生する。

【００１８】ＣＰＵ１はまた、表示の前に予めグラフィ
ックコードとキャラクタコードをＲＯＭ２から読み出
し、バスドライバ６を介してそれぞれＧＣ．ＲＡＭ３、
ＣＣ．ＲＡＭ４に書き込む。なお、ＧＣ．ＲＡＭ３に書
き込まれたグラフィックコードはそのまま表示データと
なり、他方、キャラクタコードに対応する表示データは
予めキャラクタジェネレータ（ＣＧ）用ＲＯＭ１１に格
納され、本実施例では、ＣＧ．ＲＯＭ１１の各キャラク
タの表示データは８×８ビットで構成されている。

【００１９】ここで、キャラクタコードは１６ビットで
あり、ＣＣ．ＲＡＭ４に対するデータバスは８ビット幅
であるが、表示制御回路７は、ＣＣ．ＲＡＭ４から１文
字分のキャラクタコードを読み出す場合に、下位８ビッ
トと上位８ビットを連続して読み出すためにアドレスを
「＋１」ずつインクリメントし、アドレスバス１９、マ
ルチプレクサ９を介してＣＣ．ＲＡＭ４に出力する。し
たがって、上位８ビット、下位８ビットのキャラクタコ
ードがそれぞれタイミングジェネレータ１０のタイミン
グ信号Ｔ５，Ｔ６でラッチ１２，１３によりラッチされ
る。

【００２０】ラッチ１２，１３にそれぞれラッチされた
上位８ビット、下位８ビットのキャラクタコードは、Ｃ
Ｇ．ＲＯＭ１１のアドレスとして出力され、また、表示
制御回路７から３ビットのラスタアドレスがＣＧ．ＲＯ
Ｍ１１に出力される。また、ＧＣ．ＲＡＭ３に書き込ま
れたグラフィック用の表示データは、表示制御回路７が
その読み出しアドレスをアドレスバス１８、マルチプレ
クサ８を介して出力すると、キャラクタ用表示データと
グラフィック用表示データは、１バイトずつ同時に読み
出される。

【００２１】ＣＧ．ＲＯＭ１１のキャラクタ用表示デー
タとＧＣ．ＲＡＭ３のグラフィック用の表示データはそ
れぞれ、図２に詳しく示すような水平シフト回路１６，
１７に出力され、水平シフト回路１６，１７はそれぞ
れ、表示制御回路７により設定された水平シフト量に応
じてキャラクタ用表示データ、グラフィック用の表示デ
ータを水平方向にドット単位で移動させる。次いで、こ
の各表示データは、タイミングジェネレータ１０のタイ
ミング信号Ｔ７でラッチ１４によりラッチされ、表示デ
ータ合成回路１５により論理和演算されて合成される。
なお、ラッチ１４と表示データ合成回路１５は順番を逆
にして接続してもよい。

【００２２】なお、表示装置がＣＲＴである場合には、
表示データ合成回路１５の出力信号がパラレル信号であ
るのでパラレル−シリアル変換が必要であり、他方ドッ
トマトリクスＬＣＤである場合には上位４ビットと下位
４ビットに分けて出力しなければならない場合がある。

【００２３】図２において、キャラクタ表示用の水平シ
フト回路１６とグラフィック表示用の水平シフト回路１
７は同一の構成であるので１つの回路のみが記載されて
いる。

【００２４】タイミングジェネレータ１０は、前述した
タイミング信号Ｔ１〜Ｔ７の他に、図３に示すようなク
ロック信号ＣＬＫ１〜ＣＬＫ３を水平シフト回路１６，
１７に出力する。なお、クロック信号ＣＬＫ２は、クロ
ック信号ＣＬＫ１が１／２に分周された１ドットの表示
タイミング信号であり、クロック信号ＣＬＫ３は、クロ
ック信号ＣＬＫ２が１／８に分周された８ドット分すな
わち１文字分の表示タイミング信号である。タイミング
ジェネレータ１０または、画面の一区切りを示すフレー
ム信号ＦＬＭ（Ｔ１）を表示制御回路７に出力する。

【００２５】図２に示す水平シフト回路１６，１７の各
シフトタイミングジェネレータ２０は、このクロック信
号ＣＬＫ１〜ＣＬＫ３により水平シフトに必要な各種タ
イミング信号を発生する。

【００２６】前述したように、本実施例ではサイクルス
ティールによりＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４をアク
セスするので、クロック信号ＣＬＫ３がローレベルの時
にＣＰＵ１がアクセスし、ハイレベルのときに表示制御
回路７がアクセスする。水平シフト回路を持たない回路
構成では表示制御回路７はフレーム同期信号ＦＬＭによ
り、表示開始アドレスを出力して最初の表示データを取
り込んで、以下、この動作を繰り返すが、水平シフトを
行う場合には１文字分の表示が遅れるので、実際の表示
開始アドレスの１つ前のアドレスから順次出力する。

【００２７】また、表示制御回路７は、ＣＰＵ１により
設定された水平シフト量ＳＦＴを予め８ビットでシフト
量レジスタ２１に設定する。この水平シフト量データＳ
ＦＴは、フロントシフト用の４ビットデータＦ．ＳＦＴ
とバックシフト用の４ビットデータＢ．ＳＦＴより構成
されている。フロントシフト用データＦ．ＳＦＴは、シ
フトデータラッチ２４がシフトデータをラッチする前の
シフト量を設定し、バックシフト用データＢ．ＳＦＴ
は、ラッチした後のシフト量を設定する。なお、水平シ
フト量データＳＦＴは、特殊効果表示の場合を除いて和
が８ドットになるように構成される。

【００２８】図３および図４に示すように、表示制御回
路７はクロック信号ＣＬＫ３がハイレベルのときにグラ
フィックコード用の読み出しアドレスＧＡ０〜１４、キ
ャラクタコード用の読み出しアドレスＣＡ０〜１４をそ
れぞれアドレスバス１８，１９、マルチプレクサ８，９
を介してＧＣ．ＲＡＭ３、ＣＣ．ＲＡＭ４に出力する
と、ＧＣ．ＲＡＭ３のグラフィックコードが読み出さ
れ、クロック信号ＣＬＫ３の立ち下がりで水平シフト回
路１７のパラレルイン（Ｐ−ＩＮ）シリアルアウト（Ｓ
−ＯＵＴ）のシフトレジスタ２５にロードされる。

【００２９】同様に、ＣＣ．ＲＡＭ４のキャラクタコー
ドが読み出されてラッチ１２，１３にラッチされ、この
キャラクタコードの表示データがＣＧ．ＲＯＭ１１から
読み出され、水平シフト回路１６のシフトレジスタ２５
にロードされる。

【００３０】この後、水平シフト回路１６，１７の各シ
フト量レジスタ２１に設定されたフロントシフト量デー
タＦ．ＳＦＴがフロントシフトカウンタ２２にロードさ
れ、次いでフロントシフトカウンタ２２により、フロン
トシフト量データＦ．ＳＦＴに応じた数であってクロッ
ク信号ＣＬＫ１に同期したパルスがシフトレジスタ２５
とシリアルインパラレルアウトのシフトレジスタ２６に
出力される。したがって、各シフトレジスタ２５にロー
ドされた表示データは、フロントシフトカウンタ２２の
出力するパルス数に従ったドット数だけシフトレジスタ
２６に順次シフトされ、シフトデータラッチ２４にラッ
チされる。

【００３１】この後、水平シフト回路１６，１７の各シ
フト量レジスタ２１に設定されたバックシフト用データ
Ｂ．ＳＦＴがバックシフトカウンタ２３にロードされ、
同様に、バックシフト量データＢ．ＳＦＴに応じたパル
ス数分の表示データがシフトレジスタ２５からシフトレ
ジスタ２６に順次シフトされる。ここで、前述したよう
にフロントシフト量データＦ．ＳＦＴとバックシフト量
データＢ．ＳＦＴの合計が８ドットであるので、８ビッ
トの全ての表示データがシフトレジスタ２５からシフト
レジスタ２６にシフトされる。

【００３２】この動作により１文字分のシフト動作が終
了して次のクロック信号ＣＬＫ３の立ち下がりで次の表
示データがシフトレジスタ２５にロードされる。この場
合、シフトレジスタ２５にロードされた次の表示データ
とシフトレジスタ２６に残つている前の表示データはシ
リアルに連続しており、再びフロントシフトを行うと、
２文字分の表示データがシリアルに同時にシフトされ、
合成されたシフトデータがシフトデータラッチ２４にラ
ッチされ、図１に示すラッチ１４に出力される。

【００３３】したがって、このような処理を繰り返すこ
とにより表示データが欠落したり、重複することなく表
示タイミングに同期して水平方向にシフトすることがで
きる。なお、フロントシフト量データＦ．ＳＦＴとバッ
クシフト量データＢ．ＳＦＴの合計ビット数を８ドット
未満または８ドット以上にすれば表示データが欠落した
り、重複するので特殊効果として表示することができ
る。

【００３４】また、上記シフト量はＣＰＵ１が表示制御
回路７に設定するので、ＣＰＵ１がシフト量を定期的に
インクリメントまたはデクリメントすることにより、水
平方向のスムーススクロールを実現することができる。

【００３５】図５は左方向にスクロールする場合のＣＰ
Ｕ１のプログラムを示し、図６は右方向にスクロールす
る場合のプログラムを示す。図５、図６において、「ｆ
ｌｇ ｈｌ ｓｃｌ」、「ｆｌｇ ｈｒ ｓｃｌ」はそれ
ぞれ左、右方向を示すフラグ、「ｄｅｌａｙ ｌ」はス
クロールのスピードを調整するための定数、「ｄｓｐ
ｓｔ ｃａｓ」はシフト量を示す変数である。

【００３６】データ「ｃ ｓｆｔ」は表示制御回路７に
実際に設定され、その下位バイトがフロントシフト量デ
ータＦ．ＳＥＴであり、上位バイトがバックシフト量デ
ータＢ．ＳＥＴである。「ｄｓｐ ｓｔ ｘ」は表示開
始アドレスであり、この例では１０００Ｈ番地に設定さ
れている。また、左方向のスクロールでは水平方向のシ
フト量がインクリメントして８ドットになると次に表示
開始アドレスがインクリメントし、同時にシフト量が８
ビットから１ビットに戻る。

【００３７】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、並列の表示データを記憶する第１の記憶手
段と、予め水平方向のシフト量を規定する第１，第２の
シフトデータが設定される第２の記憶手段と、前記第２
の記憶手段に設定された前記第１のシフトデータに応じ
た数のパルスを表示タイミングに同期して出力する第１
のカウンタと、前記第１のカウンタが前記パルスを出力
した後、前記第２の記憶手段に設定された前記第２のシ
フトデータに応じた数のパルスを表示タイミングに同期
して出力する第２のカウンタと、前記第１の記憶手段か
ら並列の表示データを表示タイミングに同期して読み出
すとともに、この表示データの水平方向の前記第１，第
２のシフトデータを前記第２の記憶手段に設定する表示
制御手段と、前記第１の記憶手段から読み出された並列
の表示データをロードし、前記第１，第２のカウンタの
パルス数に応じて水平方向にシフトするパラレルインシ
リアルアウトの第１のシフトレジスタと、前記第１のシ
フトレジスタから出力されるシリアル表示データを入力
し、前記第１，第２のカウンタのパルス数に応じて水平
方向にシフトするシリアルインパラレルアウトの第２の
シフトレジスタと、前記第１のカウンタのパルス数に応
じて水平方向にシフトされたときの前記第２のレジスタ
から出力されるパラレル表示データをラッチするシフト
データラッチとを備えたので、表示タイミングに同期し
て表示データが水平方向にシフトされ、したがって、表
示画質が向上する。

【００３８】請求項２記載の発明によれば、前記表示デ
ータの水平方向のシフト量を前記表示制御手段にプログ
ラム可能に設定するＣＰＵを備え、前記表示制御手段
は、前記ＣＰＵにより設定されたシフト量を前記第２の
記憶手段に設定するので、水平方向にシフトされるドッ
ト数がプログラム可能であり、したがって、水平方向の
スムーススクロールを実現することができる。

【図面の簡単な説明】

【図１】本発明に係る画像表示装置の一実施例を示すブ
ロック図である。

【図２】図１の水平シフト回路の詳細な構成を示すブロ
ック図である。

【図３】図１の画像表示装置と図２の水平シフト回路に
おける主要信号を示すタイミングチヤートの一部であっ
て、図４と一体で一つのタイミングを示す。

【図４】図１の画像表示装置と図２の水平シフト回路に
おける主要信号を示すタイミングチヤートの一部であっ
て、図３と一体で一つのタイミングを示す。

【図５】水平方向左にスムーススクロールするためのＣ
ＰＵのプログラムを示す説明図である。

【図６】水平方向右にスムーススクロールするためのＣ
ＰＵのプログラムを示す説明図である。

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ ＧＣ．ＲＡＭ ４ ＣＣ．ＲＡＭ ７ 表示制御回路 １０ タイミングジェネレータ １１ キャラクタジェネレータＲＯＭ １６，１７ 水平シフト回路 ２０ シフトタイミングジェネレータ ２１ シフト量レジスタ ２２，２３ カウンタ ２５ パラレルインシリアルアウトレジスタ ２６ シリアルインパラレルアウトレジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 並列の表示データを記憶する第１の記憶
   手段と、 予め水平方向のシフト量を規定する第１，第２のシフト
   データが設定される第２の記憶手段と、 前記第２の記憶手段に設定された前記第１のシフトデー
   タに応じた数のパルスを表示タイミングに同期して出力
   する第１のカウンタと、前記第１のカウンタが前記パルスを出力した後、前記第
   ２の記憶手段に設定された前記第２のシフトデータに応
   じた数のパルスを表示タイミングに同期して出力する第
   ２のカウンタと、 前記第１の記憶手段から並列の表示データを表示タイミ
   ングに同期して読み出すとともに、この表示データの水
   平方向の前記第１，第２のシフトデータを前記第２の記
   憶手段に設定する表示制御手段と、 前記第１の記憶手段から読み出された並列の表示データ
   をロードし、前記第１，第２のカウンタのパルス数に応
   じて水平方向にシフトするパラレルインシリアルアウト
   の第１のシフトレジスタと、 前記第１のシフトレジスタから出力されるシリアル表示
   データを入力し、前記第１，第２のカウンタのパルス数
   に応じて水平方向にシフトするシリアルインパラレルア
   ウトの第２のシフトレジスタと、前記第１のカウンタのパルス数に応じて水平方向にシフ
   トされたときの前記第２のシフトレジスタから出力され
   るパラレル表示データをラッチするシフトデータラッチ
   と を備えた画像表示装置。
2. 【請求項２】 前記表示データの水平方向のシフト量を
   前記表示制御手段にプログラム可能に設定するＣＰＵを
   備え、前記表示制御手段は、前記ＣＰＵにより設定され
   たシフト量を前記第２の記憶手段に設定することを特徴
   とする請求項１記載の画像表示装置。