JP3124166B2 - Ｖｒａｍの表示アドレス演算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示器の表示画面に表す
る画像データを記憶するＶＲＡＭに対する読出アドレス
を演算するＶＲＡＭ表示アドレス演算回路に関する。

【０００２】

【従来の技術】情報処理システムに組込まれているＣＲ
Ｔ表示装置や液晶表示装置等の各種の表示器に画像を表
示する場合に、この表示器に表示中の画像データをビッ
トデータ形式で記憶保持するビデオメモリとして、大記
憶容量を有したＲＡＭ（随時書込み読出可能な記憶素
子）で構成されたＶＲＡＭ（ビデオＲＡＭ）が使用され
る。

【０００３】さらに、このような半導体メモリであるＶ
ＲＡＭとして、ＣＰＵなどがアクセスするためのランダ
ムアクセスポートと、表示器の駆動回路がアクセスする
シリアルアクセスポートとを有するデュアルポートＲＡ
Ｍが使用されている。このようなデュアルポートを有し
たＶＲＡＭを使用して回路を設計する設計者にとって
は、回路設計が簡単で、また描画と表示の動作を同時に
実行できる。

【０００４】一方、プロセス制御装置の表示装置のなか
には、記憶部内に表示装置における表示領域（面積）を
超えた大きな仮想画面イメージを持ち、表示領域をスム
ーズに１ドット単位で移動させるスクロール機能を持つ
ものがある。

【０００５】このスクロール機能を実現するためには、
図３（ａ）に示すように、記憶部に形成される仮想画面
イメージそのものを前述したＶＲＡＭ１で構成し、この
ＶＲＡＭ１内に表示領域２を指定し、スクロール操作に
応動して、この表示領域２をＶＲＡＭ１内で矢印で示す
上下方向に移動させることによって、表示器の表示画像
をスムースにスクロールが可能となる。この場合、ＶＲ
ＡＭ１内の表示アドレスを順番に移動していけばよい。

【０００６】しかし、図３（ａ）に示す手法において、
例えば、表示器の表示可能面積に対して４倍のスクロー
ル範囲を確保するためには、多くのメモリ素子が必要
で、スペース的にも、かつ実装上も、さらに、金銭的に
も効率的ではない。

【０００７】また、このＶＲＡＭ１を適用してソフトウ
ェアにてスクロール動作させた場合、ＶＲＡＭ１にはア
クセスの高速化を図るため特定の領域を一括してアクセ
スできるようなモード等も備えてはいるが、上述した広
範囲な領域をアクセスするには、それなりの時間が必要
であった。したがって、高いスクロール速度を得ること
が困難であった。

【０００８】このような不都合を解消するために、図３
（ｂ）に示すように、通常のデータメモリ３内における
表示領域２のデータのみを別途設けられたＶＲＡＭ１ａ
へ複写することによって、高価な部品であるＶＲＡＭ１
ａの必要とする記憶容量を表示画面１枚分の容量に節減
できる。

【０００９】例えば、前記１画面分のデータ記憶容量を
有するＶＲＡＭを用いたスクロール可能な表示装置は図
４に示すように構成されている。

【００１０】表示制御プロセッサ４は内部に図３（ｂ）
に示すデータメモリ３を有しており、表示アドレス演算
回路５を介して移動画面用ＶＲＡＭ６ａ及び固定画面用
ＶＲＡＭ６ｂへアドレスＡＤを印加すると共に、バス７
を介して表示すべきデータＤ及び各種の制御信号を印加
する。

【００１１】各ＶＲＡＭ６ａ，６ｂに記憶されたビット
データ形式の画像データは、表示出力制御部８によって
各ラスター毎に各ＶＲＡＭ６ａ，６ｂのシリアルポート
からシリアルデータとして読出されて、Ｄ／Ａ変換部９
でアナログ信号に変換されて表示器１０へ送出されて、
この表示器１０に二次元表示される。

【００１２】図５は前記各ＶＲＡＭ６ａ，６ｂの概略構
成を示すブロック図である。

【００１３】表示器１０の１表示画面分のデータを格納
する容量を有したセルアレイ１１に対して、前記表示制
御プロセッサ４がアクセスするランダムアクセスポート
のカラムアドレス端子およびローアドレス端子にカラム
デコーダ１２およびローデコーダ１３が接続されてい
る。カラムデコーダ１２，ローデコーダ１３にはカラム
アドレスバッファ１２ａ及びローアドレスバッファ１３
ａを介して前記表示アドレス演算回路５からアドレスＡ
０〜Ａ８が入力される。カラムデコーダ１２には前記バ
ス７を介して表示制御プロセッサ４からデータが入出力
される入力バッファ１４ａ及び出力バッファ１４ｂが接
続されている。

【００１４】また、前記セルアレイ１１のもう一方に端
子には、セルアレイ１１のデータをＳＡＭ（シリアル・
アクセス・メモリ）１６へ転送するための転送ポート１
５が接続されている。ＳＡＭ１６に転送されたデータは
シリアルアドレスカウンタ１８で駆動されるシリアルセ
レクタ１９によってシリアルデータとして読出されてシ
リアル出力バッファ２０ａを介して前記表示出力制御部
８へ出力される。なお、必要に応じて、シリアルデータ
をシリアル入力バッファ２０ｂを介して入力して、セル
アレイ１１に書込むことも可能である。

【００１５】また、表示制御プロセッサ４からバス７を
介して送出された各種制御信号はタイミングジェネレー
タ２１へ入力される。

【００１６】このようなデュアルポートを有したＶＲＡ
Ｍ６ａ，６ｂにおいては、表示制御プロセッサ４がこの
ＶＲＡＭ６ａ，６ｂに対してデータを書込む場合は、図
６に示す書込サイクルを実行する。また、表示制御プロ
セッサ４がこのＶＲＡＭ６ａ，６ｂからデータを読出す
る場合は、図７に示す読出サイクルを実行する。

【００１７】さらに、表示制御プロセッサ４がこのＶＲ
ＡＭ６ａ，６ｂに記憶されたデータをシリアルデータと
して表示出力制御部８へ出力させる場合は、図８に示す
転送サイクルを実行する。

【００１８】図９は前記表示器１０における表示タイミ
ングを示す図である。表示画面１０ａの表示データを格
納する図５のＶＲＡＭ６ａ，６ｂのセルアレイ１１のカ
ラムアドレスＡＤ_C は表示画面１０ａの水平方向（Ｘ軸
方向）に対応し、ローアドレスＡＤ_R は表示画面１０ａ
の垂直方向（Ｙ軸方向）に対応する。

【００１９】ＶＲＡＭ６ａ，６ｂのセルアレイ１１に格
納された１ラスタ分のデータを表示するためには、その
表示開始アドレス、すなわち転送開始アドレスをＶＲＡ
Ｍ６ａ，６ｂのカラムアドレスバッファ１２ａ及びロー
アドレスバッファ１３ａに印加し、前述した図８に示す
転送サイクルを実行することにより、所望の１ラスタに
対応するローアドレスに所属する全データを転送ポート
１５を介してＳＡＭ１６に一括転送する。転送されれ
ば、あとは、シリアルセレクタ１９へ入力されるシリア
ルアドレスカウンタ１８からのクロックにより自動的に
読出される。

【００２０】したがって、通常の転送サイクルは、図８
に示すように、表示画面１０ａの水平方向の各ラスタを
走査する先頭のタイミングで実行する。

【００２１】よって、表示画面１０ａに表示された画像
をスクロールさせるには、この転送サイクル時の先頭ア
ドレス（転送開始アドレス）を演算したのち、移動画面
用ＶＲＡＭ６ａに入力すればよい。

【００２２】このスクロール時におけるアドレス計算は
表示アドレス演算回路５で実施される。

【００２３】図１０は表示アドレス演算回路５の概略構
成図である。

【００２４】表示制御プロセッサ４から出力されるアド
レスＡＤのローアドレスＡＤ_R は加算器５ａにて垂直方
向（Ｙ方向）のスクロール値Ｙが加算（ＡＤ_R ＋Ｙ）さ
れて、マルチプレクサ５ｄの一方に入力される。また、
アドレスＡＤのカラムアドレスＡＤ_C は加算器５ｂにて
水平方向（Ｘ方向）のスクロール値Ｘが加算（ＡＤ_C＋
Ｘ）されて、マルチプレクサ５ｄの他方に入力される。
マルチプレクサ５ｄはマルチプレクスタイミング信号ａ
に同期して演算後の各アドレス値を所定のタイミングで
次のマルチプレクサ５ｅへ送出する。このマルチプレク
サ５ｅにはスクロールを実施しない固定画面用ＶＲＡＭ
６ａに対するマルチプレクサ５ｃからのアドレスが入力
されている。

【００２５】マルチプレクサ５ｅは選択信号ｂが指定指
定する例えばマルチプレクサ５ｄからのアドレスを移動
画面用ＶＲＡＭ６ａのカラムアドレスバッファ１２ａ及
びローアドレスバッファ１３ａへ送出する。

【００２６】図１１は図１０に示す表示アドレス演算回
路５の動作を示すタイムチャートである。

【００２７】マルチプレクサ５ｄから演算後のローアド
レス（ＡＤ_R ＋Ｙ）が出力された後にロードアドレス・
ストロープ信号ＲＡＳが出力され、その後にマルチプレ
クスタイミング信号ａが反転する。その後にマルチプレ
クサ５ｄから演算後のカラムアドレス（ＡＤ_C ＋Ｘ）が
出力される、そして、カラムアドレス・ストローブ信号
ＣＡＳが出力される。

【００２８】

【発明が解決しようとする課題】しかしながら、図１０
に示した表示アドレス演算回路５においてもまだ改良す
べき次のような課題があった。

【００２９】すなわち、前述したように、ＶＲＡＭ６
ａ，６ｂの１ラスタ分のデータを表示器１０に表示させ
るためには、前述した転送サイクルを利用する。スクロ
ール機能がない場合には、表示制御プロセッサ４から、
１ラスタ分のデータの先頭アドレス（転送開始アドレ
ス）をそのまま指定すれぱ、後は前述した転送サイクル
が自動的に実行されて１ラスタ分のデータがＳＡＭ１６
にまとめて転送され、ＳＡＭ１６から順次シリアルデー
タとして読出されて表示器１０に表示される。

【００３０】しかし、スクロール機能を実行するために
は、図１０，図１１に示すように、表示制御プロセッサ
４から出力されたアドレスＡＤのローアドレスＡＤ_R 及
びカラムアドレスＡＤ_C に対して、それぞれスクロール
値Ｘ，Ｙを加算する加算処理が入る。

【００３１】したがって、１ラスタ分のデータ表示処理
が終了すると、次の１ラスタ分のデータを転送する場合
におけるアドレス値の計算処理時間が各転送サイクルの
先頭部分に挿入される。

【００３２】データ転送時間はＶＲＡＭ６ａの仕様によ
りほぼ一定であり、データの表示時間も水平同期信号の
周波数でほぼ固定されている。したがって、上述したス
クロール機能を実現するための上述したアドレス値の演
算時間を極く短時間に実施する必要がある。

【００３３】通常、加算器やアドレスラッチ、マルチプ
レクサ等は、たとえこれ等がゲートアレイで構成されて
いたとしても、伝搬遅延時間があり、図１０に示すよう
に複数段直列に接続すると、次段回路のセットアップタ
イムやホールドタイムを満足することができなくなると
いう問題が発生する。

【００３４】したがって、上述したアドレス値の演算処
理を極く短時間に終了するためには、図１０に示す加算
回路５ａ，５ｂを高速の演算素子に置換える必要があ
る。しかし、このような高速の演算素子は実用化が難し
く、たとえ実現できたとしても、コンピュータを使用し
た非常に高価なものになり、表示装置全体の製造費が大
幅に増大する。

【００３５】本発明はこのような事情に鑑みてなされた
ものであり、転送サイクル時に表示制御プロセッサから
与えられるアドレス値を次の転送サイクルまで記憶保持
することによって、次の転送サイクルに使用するアドレ
スを前もって演算でき、たとえ高価でかつ高速の演算素
子を使用しなかったとしても、１表示画面分のデータ記
憶容量を有するＶＲＡＭにおいて、十分にスクロール機
能を発揮できるＶＲＡＭの表示アドレス演算回路を提供
することを目的とする。

【００３６】

【課題を解決するための手段】本発明は、表示制御プロ
セッサから順次出力されるアドレス値に外部から入力さ
れたスクロール値を加算してＶＲＡＭ（ビテオＲＡＭ）
に転送開始アドレスとして印加することによって、この
ＶＲＡＭのセルアレイに記憶された１ラスタ分のデータ
を転送サイクル期間中にＳＡＭ（シリアル・アクセス・
メモリ）に転送させた後、このＳＡＭに転送されたデー
タをシリアル信号に変換して表示器に表示させるＶＲＡ
Ｍの表示アドレス演算回路に適用される。

【００３７】そして、上記課題を解消するために本発明
のＶＲＡＭの表示アドレス演算回路においては、表示制
御プロセッサから順次入力されるアドレス値を次の転送
サイクル開始まで保持するラッチ手段と、今回の転送サ
イクル期間中及び今回の転送サイクルで転送されたデー
タの表示期間中に、ラッチ手段にラッチされたアドレス
値にスクロール値を加算する第１の加算手段と、ラッチ
手段にラッチされたアドレス値に規定値を加算する第２
の加算手段と、第１及び第２の加算手段にてスクロール
値及び規定値が加算されたアドレス値を次の転送サイク
ルに対する転送開始アドレスとしてＶＲＡＭに印加する
タイミング制御手段とを備えたものである。

【００３８】また、請求項２においては、前記規定値を
１としている。

【００３９】

【作用】このように構成されたＶＲＡＭの表示アドレス
演算回路においては、表示制御プロセッサからは、一つ
の転送サイクルが開始される前に、この転送サイクルに
おいて、セルアレイからＳＡＭへ転送される１ラスタ分
のデータの先頭アドレス、すなわち転送開始アドレスが
指定される。転送開始アドレスが指定されると、この転
送開始アドレス以下の１ラスタ分のデータが自動的にＳ
ＡＭへ転送されて、最終的に表示器に表示される。

【００４０】この場合、スクロールを実施する場合は、
表示制御プロセッサから指定される転送開始アドレスに
対してスクロール値だけ加算したアドレス値を改めて転
送アドレスとしてＶＲＡＭに印加する必要がある。

【００４１】一般に、表示器に水平同期信号に同期して
順番に表示される各１ラスタ分のデータの先頭アドレス
（転送開始アドレス）は規定アドレスおきの値であるの
で、表示制御プロセッサから転送サイクル毎に出力され
る各アドレス値は、一つ前の転送サイクル時に出力した
アドレス値に規定値を加算したアドレス値である。

【００４２】このことは、今回の転送サイクルで出力さ
れたアドレス値が確定すれば、次の転送サイクルで出力
されるアドレス値が一義的に定まる。

【００４３】したがって、表示制御プロセッサから転送
サイクル毎に出力される各アドレス値を次の転送サイク
ル開始までラッチしておけば、このラッチされたアドレ
ス値に前述した規定値を加算すれば、次の転送サイクル
における正しいアドレス値が前もって得られる。そし
て、この得られたアドレス値に対してスクロール値を加
算すれば、次の転送サイクルにおける転送開始アドレス
が得られる。

【００４４】よって、次の転送サイクルが開始される
と、直ちに先に算出した転送開始アドレスをＶＲＡＭに
印加できる。したがって、一つ先の転送サイクルに使用
する転送開始アドレスを前もって作成できるので、スク
ロール値をアドレス値に加算する処理は、次の転送サイ
クルが開始されるまでの間に実施すればよいので、特に
高速な演算素子を用いる必要がない。

【００４５】なお、表示制御プロセッサから出力される
アドレスを表示画面の垂直方向（Ｙ軸）を示すローアド
レスと水平方向（Ｘ軸方向）を示すカラムアドレスとに
分割して、垂直（Ｙ方向）方向及び水平方向（Ｘ軸方
向）に個別にスクロール値を印加する場合は、表示制御
プロセッサから出力されるアドレスのローアドレスは１
づつ増加していくので、前記規定値は［１］となる。

【００４６】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００４７】図１は実施例のＶＲＡＭの表示アドレス演
算回路の概略構成を示すブロック図である。

【００４８】なお、この表示アドレス演算回路以外の表
示装置を構成する、表示制御プロセッサ４，移動画面用
ＶＲＡＭ６ａ，固定画面用ＶＲＡＭ６ｂ，表示出力制御
部８，Ｄ／Ａ変換器９，及び表示器１０は図４に示す従
来の表示装置と同じであるので重複する詳細説明を省略
する。

【００４９】また、移動画面用ＶＲＡＭ６ａ及び固定画
面用ＶＲＡＭ６ｂの詳細構成も図５で説明した通りであ
る。

【００５０】図１に示す実施例の表示アドレス演算回路
内には、前述したように、スクロール機能を持つ移動画
面用ＶＲＡＭ６ａとスクロール機能を持たない固定画面
用ＶＲＡＭ６ｂを同時に扱えるように、２種類のアドレ
ス発生回路が組込まれている。

【００５１】表示制御プロセッサ４から図２に示す水平
同期信号に応動する転送サイクルがが到来する毎に出力
されるアドレスＡＤは固定画面用アドレス発生回路３１
及び移動画面用アドレス発生回路３２へ入力される。

【００５２】固定画面用アドレス発生回路３１へ入力さ
れたアドレスＡＤのローアドレスＡＤ_R はそれぞれ個別
のマルチプレクタ３１ａ，３１ｂの一方の端子に入力さ
れる。また、アドレスＡＤのカラムアドレスＡＤ_C は各
マルチプレクタ３１ａ，３１ｂの他方の端子へ入力され
る。各マルチプレクサ３１ａ，３１ｂはマルチプレクス
タイミング信号ａ₁ に同期して、ローアドレスＡＤ_R 及
びカラムアドレスＡＤ_C を出力する。

【００５３】マルチプレクサ３１ａから出力されるロー
アドレスＡＤ_R 及びカラムアドレスＡＤ_C は固定画面用
ＶＲＡＭ６ｂのローアドレスバッファ１３ａ及びカラム
アドレスバッファ１２ａへ印加される。また、マルチプ
レクサ３１ａから出力されるローアドレスＡＤ_R 及びカ
ラムアドレスＡＤ_C は別のマルチプレクサ３３の一方端
に入力される。このマルチプレクサ３３の他方端には、
移動画面用アドレス発生回路３２から出力されるローア
ドレスＡＤ_R 及びカラムアドレスＡＤ_C が入力される。

【００５４】マルチプレクサ３３はタイミング発生回路
４５から出力される選択信号ｂが指定する側のアドレス
発生回路３１，３２からのローアドレスＡＤ_R 及びカラ
ムアドレスＡＤ_C を移動画面用ＶＲＡＭ６ａのローアド
レスバッファ１３ａ及びカラムアドレスバッファ１２ａ
へ印加する。

【００５５】なお、タイミング発生回路４５は、表示制
御プロセッサ４が移動画面用ＶＲＡＭ６ａに対する通常
の書込サイクル及び読出サイクルと、データを読出して
表示器１０に表示する場合に実行される転送サイクルと
を切換える前述した選択信号ｂを送出する。すなわち、
マルチプレクサ３３は通常の書込サイクル及び読出サイ
クルと、転送サイクルとを切換える機能を有する。

【００５６】表示制御プロセッサ４から移動画面用アド
レス発生回路３２へ入力したアドレスＡＤの垂直方向
（Ｙ方向）に対応するローアドレスＡＤ_R はラッチ回路
３４へ入力される。また、アドレスＡＤの水平方向（Ｘ
方向）に対応するカラムアドレスＡＤ_C は別のラッチ回
路３５へ入力される。各ラッチ回路３４，３５はラッチ
タイミング発生回路３６からのタイミング信号ｃで各ア
ドレスＡＤ_R ，ＡＤ_C をラッチする。また、タイミング
信号ｃはインバータ３７を介してラッチ回路３８を制御
する。

【００５７】ラッチタイミング発生回路３６は表示制御
プロセッサ４から次のアドレスＡＤが出力されるまで各
ラッチ回路３４，３５，３８のラッチ状態を維持させる
タイミング信号ｃを出力する。

【００５８】ラッチ回路３８にラッチされたローアドレ
スＡＤ_R は加算回路３９の一端に入力される。外部から
入力されてＹ軸レジスタ４０に記憶された垂直方向（Ｙ
方向）のスクロール値Ｙは加算回路４１にて、規定値と
しての［１］が加算されて、［１＋Ｙ］値となって、加
算回路３９の他端に入力される。

【００５９】加算回路３９はラッチされているローアド
レスＡＤ_R に、１を加算したスクロール値［１＋Ｙ］を
加算して新しい転送開始のローアドレス［ＡＤ_R ＋１＋
Ｙ］を算出して、次のマルチプレクサ４２の一端へ送出
する。

【００６０】したがって、加算回路４１，３９は第１，
第２の加算手段を構成する。

【００６１】一方、外部から入力されてＸ軸レジスタ４
３に記憶されたＸ方向のスクロール値Ｘは加算回路４４
にて、ラッチ回路３５にラッチされたカラムアドレスＡ
Ｄ_Cに加算される。加算回路４４は加算した新たなカラ
ムアドレス［ＡＤ_C ＋Ｘ］を次のマルチプレクサ４２の
他端へ送出する。

【００６２】なお、表示画面１０ａに対して水平方向
（Ｘ方向）にスクロールしない状態においては、Ｘ＝０
であるので、加算回路４４における加算演算は実行され
ずに、ラッチ回路３５にラッチされているカラムアドレ
スＡＤ_C がそのままマルチプレクサ４２に印加される。

【００６３】マルチプレクス４２は、前述したマルチプ
レクスタイミング信号ａ₁ に同期して、加算処理後のロ
ーアドレス［ＡＤ_R ＋１＋Ｙ］及びカラムアドレス［Ａ
Ｄ_C＋Ｘ］を次のマルチプレクサ３３へ出力する。

【００６４】次に、このように構成されたＶＲＡＭの表
示アドレス演算回路の動作を説明する。

【００６５】表示制御プロセッサ４が、移動画面用ＲＡ
Ｍ６ａ，固定画面用ＶＲＡＭ６ｂに対して、データの書
込処理及び読出処理を実行する場合には、タイミング発
生回路４５から出力される選択信号ｂを通常の書込サイ
クル及び読出サイクル側に設定して、マルチプレクサ３
３を固定画面用アドレス発生回路３１からのローアドレ
スＡＤ_R 及びカラムアドレスＡＤ_C を選択させる。

【００６６】この状態で、図６及び図７に示す書込サイ
クル及び読出サイクルを実施することによって、各ＶＲ
ＡＭ５ａ，６ｂに対してデータを任意に書込，読出でき
る。

【００６７】次に、移動画像用ＲＶＡＭ６ａのセルアレ
イ１１に記憶されているデータを表示器１０の表示画面
１０ａに表示させる表示処理を実行する場合は、タイミ
ング発生回路４５から出力される選択信号ｂを転送サイ
クル側に設定して、マルチプレクサ３３を移動画像画面
アドレス発生回路３２からのローアドレスＡＤ_R 及びカ
ラムアドレスＡＤ_C を選択させる。

【００６８】そして、この場合の表示制御プロセッサ４
及び表示アドレス演算回路の動作を図２の全体表示タイ
ムチャート及び図８の転送サイクルのタイムチャートを
用いて説明する。

【００６９】表示制御プロセッサ４は図２に示す垂直同
期信号内の各水平同期信号に同期して、水平同期信号期
間に表示すべき１ラスタ分のデータの先頭アドレス（転
送開始アドレス）ＡＤを表示アドレス演算回路へ送出す
る。

【００７０】この１ラスタ分のデータの先頭アドレスＡ
ＤのローアドレスＡ_R 及びカラムアドレスＡＤ_C は各ラ
ッチ回路３４，３８，３５にて次の転送サイクル開始時
までラッチされる。

【００７１】ラッチされたローアドレスＡ_R は各加算回
路４１，３９によって、スクロール値Ｙ及び１が加算さ
れた新たな転送開始アドレスＡＤのローアドレス［ＡＤ
_R ＋Ｙ＋１］としてマルチプレクサ４２へ印加される。

【００７２】また、ラッチされたカラムアドレスＡ_C は
加算回路４４によって、スクロール値Ｘが加算された新
たな転送開始アドレスＡＤのカラムアドレス［ＡＤ_C ＋
Ｘ］としてマルチプレクサ４２へ印加される。

【００７３】次の水平同期信号が入力して、次の転送サ
イクルが開始されると、表示制御プロセッサ４から次の
１ラスタ分のデータの先頭アドレスＡＤがに入力され
る。そして、該当アドレスＡＤのローアドレスＡＤ_R 及
びカラムアドレスＡＤ_C は各ラッチ回路３４，３８，３
５にラッサされる。

【００７４】この次の転送サイクル時に入力されるアド
レスＡＤは先に入力されたアドレスに対して１ラスタ分
離れた位置のアドレスであり、同期方式がノンインタレ
ース（各ラスタが上から順次走査される方式）の場合、
前回のアドレスＡＤのローアドレスＡＤ_R に［１］を加
えた値である。

【００７５】同時に、マルチプレクサ４２に印加されて
いる先にスクロール値Ｙ及び１が加算されたローアドレ
スＡＤ_R がマルチプレクサ３３を介して移動画面用ＶＲ
ＡＭ６ａのローアドレスバッファ１３ａに印加され、続
いて、マルチプレクサ４２に印加されている先にスクロ
ール値Ｘが加算されたカラムアドレスＡＤ_C が移動画面
用ＶＲＡＭ６ａのカラムアドレスバッフア１２ａに印加
される。その結果、図８に示すように、セルアレイ１１
のローアドレスＡＤ_R 及びカラムアドレスＡＤ_C で示さ
れる先頭アドレス（転送開始アドレス）に記憶されてい
るデータから１ラスタ分のデータが順次転送ポート１５
を介してＳＡＭ１６へ読出される。そして、このＳＡＭ
１６に転送されたデーテはシリアルデータ・フオーマッ
トで読出されて、表示器１０に表示される。

【００７６】この転送サイクル及びデータの表示期間中
に今回入力してラッチされているアドレスＡＤのローア
ドレスＡＤ_R 及びカラムアドレスＡＤ_C に対して前述し
た各加算器４，３９，４４にてスクロール処理に関する
加算演算処理を実施できる。

【００７７】よって、図２のタイムチャートに示すよう
に、転送サイクル期間中に該当転送サイクルで使用する
スクロール後の先頭アドレス（転送開始アドレス）の演
算処理を実施する必要がないので、転送サイクルを、セ
ルアレイ１１から１ラスタ分のデータをＳＡＭ１６へ読
出すのに必要な時間まで短縮できる。

【００７８】このように、「前回転送した１ラスタ分の
データの先頭アドレスＡＤのローアドレスＡＤ_R に
［１］を加算したアドレスが、現在転送している１ラス
タ分のデータの先頭アドリスのローアドレスＡＤ_R にな
る」ということを利用すれば、加算／減算処理はすでに
前回の転送サイクル時に実施されており、その値を用い
る次の転送サイクル時には余裕を持って準備することが
できる。このことは、通常のＣＭＯＳゲートアレイでも
充分に適用することが可能であり、回路構成が容易で、
安価、低消費電力，発熱の低減などなどの種々の長所を
有する。

【００７９】なお、本発明の上述した原理を応用する
と、データ転送サイクルの表示アドレスのインクリメン
トのような、予め決まった順序で値が変化するようなス
テートマシンに適用可能である。

【００８０】

【発明の効果】以上説明したように本発明のＶＲＡＭの
表示アドレス演算回路においては、転送サイクル時に表
示制御プロセッサから与えられるアドレス値を次の転送
サイクルまで記憶保持することによって、次の転送サイ
クルに使用するアドレスを前もって演算でき、たとえ高
価でかつ高速の演算素子を使用しなかったとしても、１
表示画面分のデータ記憶容量を有するＶＲＡＭにおいて
十分にスクロール機能を発揮できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるにＶＲＡＭの表示
アドレス演算回路を示すブロック図

【図２】 同実施例回路の動作を説明するためのタイム
チャート

【図３】 一般的なメモリとＶＲＡＭとの関係を示す模
式図

【図４】 一般的な表示装置全体を示すブロッ図

【図５】 一般的なＶＲＡＭの構成を示すブロック図

【図６】 同ＶＲＡＭにおける書込サイクルを示す図

【図７】 同ＶＲＡＭにおける読出サイクルを示す図

【図８】 同ＶＲＡＭにおける転送サイクルを示す図

【図９】 表示装置に組込まれた表示器の表示画面を示
す図

【図１０】 従来の表示アドレス演算回路を示すブロッ
ク図

【図１１】 同従演算回路の動作を示すタイムチャート

【符号の説明】

４…表示制御プロセッサ、５…表示アドレス演算回路、
６ａ…移動画面用ＶＲＡＭ、６ｂ…固定画面用ＶＲＡ
Ｍ、８…表示出力制御部、９…Ｄ／Ａ変換部、１０…表
示器、１１…セルアレイ、１２ａ…カラムアドレスバッ
ファ、１３ａ…ローアドレスバッファ、１５…転送ポー
ト、１６…ＳＡＭ、３１…固定画面用アドレス発生回
路、３２…移動画面用アドレス発生回路、３１ａ．３１
ｂ，３３，４２…マルチプレクサ、３４．３５，３８…
ラッチ回路、３９，４１，４４…加算回路、４０…Ｙ軸
レジスタ、４３…Ｘ軸レジスタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 表示制御プロセッサから順次出力される
   アドレス値に外部から入力されたスクロール値を加算し
   てＶＲＡＭ（ビテオＲＡＭ）に転送開始アドレスとして
   印加することによって、このＶＲＡＭのセルアレイに記
   憶された１ラスタ分のデータを転送サイクル期間中にＳ
   ＡＭ（シリアル・アクセス・メモリ）に転送させた後、
   このＳＡＭに転送されたデータをシリアル信号に変換し
   て表示器に表示させるＶＲＡＭの表示アドレス演算回路
   において、 前記表示制御プロセッサから順次入力されるアドレス値
   を次の転送サイクル開始まで保持するラッチ手段と、 今回の転送サイクル期間中及び今回の転送サイクルで転
   送されたデータの表示期間中に、前記ラッチ手段にラッ
   チされたアドレス値に前記スクロール値を加算する第１
   の加算手段と、 前記ラッチ手段にラッチされたアドレス値に規定値を加
   算する第２の加算手段と、 前記第１及び第２の加算手段にて前記スクロール値及び
   規定値が加算されたアドレス値を次の転送サイクルに対
   する転送開始アドレスとして前記ＶＲＡＭに印加するタ
   イミング制御手段とを備えたＶＲＡＭの表示アドレス演
   算回路。
2. 【請求項２】 前記規定値は１であることを特徴とする
   請求項１記載のＶＲＡＭの表示アドレス演算回路。