JPS60117327A - ディスプレイ装置 - Google Patents
ディスプレイ装置Info
- Publication number
- JPS60117327A JPS60117327A JP58224064A JP22406483A JPS60117327A JP S60117327 A JPS60117327 A JP S60117327A JP 58224064 A JP58224064 A JP 58224064A JP 22406483 A JP22406483 A JP 22406483A JP S60117327 A JPS60117327 A JP S60117327A
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- Japan
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- memory
- data
- access
- cpu
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置によって表示を制御されるディス
プレイ装置に関する。
プレイ装置に関する。
ワードプロセッサ等に使用されるディスプレイ装置では
、中央処理装置（以下ＣＰＵという）の制御のもとにＣ
ＲＴ等の表示部にデータの表示を行っている。表示され
るデータはメモリに格納される。カーソルの移動のよう
に表示内容が変化する場合には、ＣＰＵがメモリ内のデ
ータを変化させ、このメモリから読み出されたデータの
内容がＣＲＴ等に逐次表示されることになる。
、中央処理装置（以下ＣＰＵという）の制御のもとにＣ
ＲＴ等の表示部にデータの表示を行っている。表示され
るデータはメモリに格納される。カーソルの移動のよう
に表示内容が変化する場合には、ＣＰＵがメモリ内のデ
ータを変化させ、このメモリから読み出されたデータの
内容がＣＲＴ等に逐次表示されることになる。
第１図は従来のディスプレイ装置の構成を表わしたもの
である。第１のマルチプレクサ１１は、ＣＰＵ１２のア
ドレスバス（Ａ、Ｂ、）１３とＣＲＴコントローラ（Ｃ
ＲＴ−、Ｃ）１４のアドレスバス１５の双方からアドレ
スデータ１６．１７の供給を受けるようになっており、
メモリコントローラ１８から供給される選択信号１９に
よってアドレスデータ１６．１７の選択を行う。メモリ
２１は、ＣＰＬ１１２からデータ（ライトデータ）２２
の供給を受け、選択されたアドレスデータ２３の示すア
ドレスにこれを書き込む。
である。第１のマルチプレクサ１１は、ＣＰＵ１２のア
ドレスバス（Ａ、Ｂ、）１３とＣＲＴコントローラ（Ｃ
ＲＴ−、Ｃ）１４のアドレスバス１５の双方からアドレ
スデータ１６．１７の供給を受けるようになっており、
メモリコントローラ１８から供給される選択信号１９に
よってアドレスデータ１６．１７の選択を行う。メモリ
２１は、ＣＰＬ１１２からデータ（ライトデータ）２２
の供給を受け、選択されたアドレスデータ２３の示すア
ドレスにこれを書き込む。
一方、メモリ２１から出力されるデータ（リードデータ
）２４は、第２のマルチプレクサ２５に供給され、選択
信号１９によって２つの出力端の供給され、ＣＰ［Ｊ１
２による処理が行われる。他方の出力端から出力される
読み出しデータ２７は、パラレル・シリアル変換器２９
に供給され、シリ゛ア次なビデオ信号３０としてＣＲ’
Ｔ、３．１に供給され、その内容が表示される。ＣＲＴ
コントローラ１４からシリアル・パラレル変換器２９に
は、クロック信号、ロード信号、クリア信号等の制御信
号３３が供給される。またＣＲＴコントローラ１４から
ＣＲ’ｒ ：３．１に対しては、水平、垂直９両回期信
号３４が供給される。 ” このディスプレイ装置においてＣＰＵがデータを書き込
む場合を示すと第２図のようになる。すなわち第１のマ
ルチプレクサ１１は、ＣＰＵ１２から送られてきたアド
レスデータ１６を選択後のアドレスデータ２３としてメ
モリ２１に供給し、データ２２の書き込みを行う。
）２４は、第２のマルチプレクサ２５に供給され、選択
信号１９によって２つの出力端の供給され、ＣＰ［Ｊ１
２による処理が行われる。他方の出力端から出力される
読み出しデータ２７は、パラレル・シリアル変換器２９
に供給され、シリ゛ア次なビデオ信号３０としてＣＲ’
Ｔ、３．１に供給され、その内容が表示される。ＣＲＴ
コントローラ１４からシリアル・パラレル変換器２９に
は、クロック信号、ロード信号、クリア信号等の制御信
号３３が供給される。またＣＲＴコントローラ１４から
ＣＲ’ｒ ：３．１に対しては、水平、垂直９両回期信
号３４が供給される。 ” このディスプレイ装置においてＣＰＵがデータを書き込
む場合を示すと第２図のようになる。すなわち第１のマ
ルチプレクサ１１は、ＣＰＵ１２から送られてきたアド
レスデータ１６を選択後のアドレスデータ２３としてメ
モリ２１に供給し、データ２２の書き込みを行う。
ＣＰＵ１２がメモリ２１からデータの読み出しを行う場
合は第３図に示すようになる。すなわち−アルチプーク
サ１１は、ＣＰＵ１２がら送られて蕎ｈアドレスデータ
１６を選択後のアドレスデータ２３としてメモリ２Ｉに
供給する。メモリ２Ｉは読み出し状態となっており、該
当する□アドレス、のデータ２４は第２のマルチプレク
サ２５に供給される。第２のマルチプレクサ２５ではメ
モリコントローラ１８の制御によってデータ２６をデー
タバス２８段出力する。
合は第３図に示すようになる。すなわち−アルチプーク
サ１１は、ＣＰＵ１２がら送られて蕎ｈアドレスデータ
１６を選択後のアドレスデータ２３としてメモリ２Ｉに
供給する。メモリ２Ｉは読み出し状態となっており、該
当する□アドレス、のデータ２４は第２のマルチプレク
サ２５に供給される。第２のマルチプレクサ２５ではメ
モリコントローラ１８の制御によってデータ２６をデー
タバス２８段出力する。
これに対して第４図はＣＲＴコントローラ１４、からデ
ータの読み出しが行われる場合を表わしている。こ、の
場合、第１のマルチプレクサ１１はＣ’、” Ｒ’Ｔ
：］ ：／トローラ１４から゛送られてきたアドレスデ
ータ１７を、選択後のアドレスデータ２３としてメモリ
２１に供給する。メモリ２Ｉがら読み出されたデータ２
４は、データ２７として第２のマルチプレクサ２７から
出力され、パラレル・シリアル変換器２９に供給される
。ＣＲＴ３１ではシリアルなビデオ信号３ｏを入力しメ
モリ２１の内容を表示する。
ータの読み出しが行われる場合を表わしている。こ、の
場合、第１のマルチプレクサ１１はＣ’、” Ｒ’Ｔ
：］ ：／トローラ１４から゛送られてきたアドレスデ
ータ１７を、選択後のアドレスデータ２３としてメモリ
２１に供給する。メモリ２Ｉがら読み出されたデータ２
４は、データ２７として第２のマルチプレクサ２７から
出力され、パラレル・シリアル変換器２９に供給される
。ＣＲＴ３１ではシリアルなビデオ信号３ｏを入力しメ
モリ２１の内容を表示する。
さて以上説明した装置の各動作において両マルチプレク
サ１１．２５の切り換え動作は、・第５図に示すように
ＣＰＵＬ２あるいはＣＲＴコントローラ１４が出力する
メモリ要□求信号３６．３７に基づきメモリコントロー
ラ１８が行う。従ってもしＣＰＵ１２とＣＲＴコントロ
ーラ１４が同時にメモリ２１のアクセスを行えば、同図
に示すように異なる２種類のアドレス情報が競合するこ
とになり、装置の制御が不可能となる。
サ１１．２５の切り換え動作は、・第５図に示すように
ＣＰＵＬ２あるいはＣＲＴコントローラ１４が出力する
メモリ要□求信号３６．３７に基づきメモリコントロー
ラ１８が行う。従ってもしＣＰＵ１２とＣＲＴコントロ
ーラ１４が同時にメモリ２１のアクセスを行えば、同図
に示すように異なる２種類のアドレス情報が競合するこ
とになり、装置の制御が不可能となる。
そこでこのような事態を回避させるために・、従来から
幾つかのメモリアクサス制御が行われている。このうち
の■同期バス方式と呼ばれ・る制御では、第６図に示す
ようにＣＰＵのアクセス期間（同図ａ）とＣＲＴコント
ローラのアクセス期間を交互に切り換えるようにしたも
のである。ところがこのような制御はＣＰＵのバスが同
期式であることが条件となり、すべてのＣＰＵに適用で
きるものではない。
幾つかのメモリアクサス制御が行われている。このうち
の■同期バス方式と呼ばれ・る制御では、第６図に示す
ようにＣＰＵのアクセス期間（同図ａ）とＣＲＴコント
ローラのアクセス期間を交互に切り換えるようにしたも
のである。ところがこのような制御はＣＰＵのバスが同
期式であることが条件となり、すべてのＣＰＵに適用で
きるものではない。
この他の制御として■ＣＲＴのブランキング時のみにＣ
ＰＵがアクセスする方式がある。この方式ではＣＲＴの
水平帰線（ｈｏｒｉｚｏｎｔａｌ ｒｅｔｒａｃｅ）お
よび垂直帰線（ｖｅｒｔｉｃａｌ ｒｅｔｒａｃｅ）の
各期間中にＣＲＴコントローラがメモリのアクセスを行
わないことを利用し、ｃＰＵがこの期間中のみメモリへ
アクセスできるようにしたものである。ところがこの方
式では、メモリへのｃＰＵのアクセス効率゛が非常に、
悪い。また■ＣＲＴコントローラが常に優先権をもつ方
式では、ＣＲＴコントローラがいつでもメモリをアクセ
スでき、これ以外のときにＣＰＵのアクセスが許される
。従ってこの場合もメモリへのＣＰ［Ｊのアクセス効率
が悪くなる。
ＰＵがアクセスする方式がある。この方式ではＣＲＴの
水平帰線（ｈｏｒｉｚｏｎｔａｌ ｒｅｔｒａｃｅ）お
よび垂直帰線（ｖｅｒｔｉｃａｌ ｒｅｔｒａｃｅ）の
各期間中にＣＲＴコントローラがメモリのアクセスを行
わないことを利用し、ｃＰＵがこの期間中のみメモリへ
アクセスできるようにしたものである。ところがこの方
式では、メモリへのｃＰＵのアクセス効率゛が非常に、
悪い。また■ＣＲＴコントローラが常に優先権をもつ方
式では、ＣＲＴコントローラがいつでもメモリをアクセ
スでき、これ以外のときにＣＰＵのアクセスが許される
。従ってこの場合もメモリへのＣＰ［Ｊのアクセス効率
が悪くなる。
これに対して■ＣＰＵが常に優先権をもつ方式ではＣＰ
Ｕのアクセス効率が一番良くなる。しかしながらこの場
合には、ＣＲＴコントローラが必要なときメモリをアク
セスできる保証がない。従ってＣＲＴの画面にチラッキ
が生ずる場合があり、非常に見づらくなる。
Ｕのアクセス効率が一番良くなる。しかしながらこの場
合には、ＣＲＴコントローラが必要なときメモリをアク
セスできる保証がない。従ってＣＲＴの画面にチラッキ
が生ずる場合があり、非常に見づらくなる。
本発明はこのような事情に鑑み、ｃＰＵとＣＲＴコント
ローラが互にメモリのアクセスに制約を受けることのな
いディスプレイ装置を提供することをその目的とする。
ローラが互にメモリのアクセスに制約を受けることのな
いディスプレイ装置を提供することをその目的とする。
本発明では、ディスプレイ装置に第１のメモリ領域と第
２のメモリ領域の二つのメモリ領域を設ける。そしてＣ
ＲＴ等の表示部に対するデータの読み出しを第１のメモ
リ領域から行い、中央処理装置によるデータの読み出し
および書き込みを第２のメモリ領域により行う。第２の
メモリ領域から第１のメモリ領域に対するデータの転送
は、中央処理装置が第２のメモリ領域をアクセスしてい
ないときにデータ転送手段によって行う。
２のメモリ領域の二つのメモリ領域を設ける。そしてＣ
ＲＴ等の表示部に対するデータの読み出しを第１のメモ
リ領域から行い、中央処理装置によるデータの読み出し
および書き込みを第２のメモリ領域により行う。第２の
メモリ領域から第１のメモリ領域に対するデータの転送
は、中央処理装置が第２のメモリ領域をアクセスしてい
ないときにデータ転送手段によって行う。
以下実施例につき本発明の詳細な説明する。
第７図は本実施例のディスプレイ装置の構成を表わした
ものである。第１図〜第５図と同一部分には同一の符号
を付し、それらの説明を適宜省略する。このディスプレ
イ装置では、データの格納用に２つのメモ’Ｊ ２１１
．．４１を備えている。メモリ２１（第２のメモリ領域
）は従来と同様なもので、アドレスデータ２３によって
アドレスを指定され、データ２２の書き込みあるいはデ
ータ２４の読み出しを行う。もう１つのメモリ（第１の
メモリ領域）４１（よＣＲＴコントローラ１４からアド
レスデータ１７の供給を受け、第２のマルチプレクサ２
５から出力されるデータ２７の書き込みあるいはデータ
４２の読み出しを行う。パラレル・シリアル変換器２９
はデータ４２の入力を行い、ビデオ信号４３としてＣＲ
Ｔ３１に出力する。
ものである。第１図〜第５図と同一部分には同一の符号
を付し、それらの説明を適宜省略する。このディスプレ
イ装置では、データの格納用に２つのメモ’Ｊ ２１１
．．４１を備えている。メモリ２１（第２のメモリ領域
）は従来と同様なもので、アドレスデータ２３によって
アドレスを指定され、データ２２の書き込みあるいはデ
ータ２４の読み出しを行う。もう１つのメモリ（第１の
メモリ領域）４１（よＣＲＴコントローラ１４からアド
レスデータ１７の供給を受け、第２のマルチプレクサ２
５から出力されるデータ２７の書き込みあるいはデータ
４２の読み出しを行う。パラレル・シリアル変換器２９
はデータ４２の入力を行い、ビデオ信号４３としてＣＲ
Ｔ３１に出力する。
第８図はこの装置でＣＰＵがメモリにデータの書き込み
を行う場合を表わしたものである。、第１のマルチプレ
クサ１１はＣＰＵ１２から送られてきたアドレスデータ
１６をアドレスデータ２３としてメモリ２１に供給し、
データ２２の書き込みを行う。ＣＲＴコントローラ１４
が読み出しを行う場合には、メモリ４１からデータ４２
が出力される。すなわちＣＲＴコントローラ１４はＣＰ
Ｕ１２の書き込み動作と並行してデータの表示を行うこ
とができる。
を行う場合を表わしたものである。、第１のマルチプレ
クサ１１はＣＰＵ１２から送られてきたアドレスデータ
１６をアドレスデータ２３としてメモリ２１に供給し、
データ２２の書き込みを行う。ＣＲＴコントローラ１４
が読み出しを行う場合には、メモリ４１からデータ４２
が出力される。すなわちＣＲＴコントローラ１４はＣＰ
Ｕ１２の書き込み動作と並行してデータの表示を行うこ
とができる。
第９図はＣＰＵがメモリからデータの読み出しを行う場
合を表わしたものである。マルチプレクサ１１は、アド
レスデータ１６を選択後のアドレスデータ２３としてメ
モリ２１に供給する。第２のマルチプレクサ２５はメモ
リ２１の出力するデータ２４をデータ２６としてデータ
バス２８へ出力する。この場合にも、ＣＲＴコントロー
ラー４はＣＰＬ１１２の動作と並行してデータの表示を
行うことかできる。すなわちＣＲＴ３１には画面のチラ
ッキが生じない。
合を表わしたものである。マルチプレクサ１１は、アド
レスデータ１６を選択後のアドレスデータ２３としてメ
モリ２１に供給する。第２のマルチプレクサ２５はメモ
リ２１の出力するデータ２４をデータ２６としてデータ
バス２８へ出力する。この場合にも、ＣＲＴコントロー
ラー４はＣＰＬ１１２の動作と並行してデータの表示を
行うことかできる。すなわちＣＲＴ３１には画面のチラ
ッキが生じない。
ところでこのディスプレイ装置では２つのメモリ２１．
４１を備えているので、表示専用のメモリ４１に他のメ
モリ２１からデータの書き込みを行うことが必要になる
。第１０図はこの様子を表わしだものである。ＣＲＴコ
ントローラー４がメモリ４１をアクセスするときにＣＰ
Ｕ１２がメモリ２１をアクセスしていない場合がある。
４１を備えているので、表示専用のメモリ４１に他のメ
モリ２１からデータの書き込みを行うことが必要になる
。第１０図はこの様子を表わしだものである。ＣＲＴコ
ントローラー４がメモリ４１をアクセスするときにＣＰ
Ｕ１２がメモリ２１をアクセスしていない場合がある。
このような場合、ＣＲＴコントローラー４から出力され
るアドレスデータ１７は両メモリ２１．４１に送られる
。このときメモリ４１からは古いデータが読み出され、
パラレル・シリアル変換器２９を経てＣ，Ｒ，、Ｔａ２
に送られ、表示される。メモリ２１から読み出された新
しいデータはメモリ４１の同一アドレスに書き込まれる
。ＣＲＴコントローラ１４は順次アドレスを指定してい
くので、これに伴ってメモリ２１の内容がメモリ４１に
転送されることになる。
るアドレスデータ１７は両メモリ２１．４１に送られる
。このときメモリ４１からは古いデータが読み出され、
パラレル・シリアル変換器２９を経てＣ，Ｒ，、Ｔａ２
に送られ、表示される。メモリ２１から読み出された新
しいデータはメモリ４１の同一アドレスに書き込まれる
。ＣＲＴコントローラ１４は順次アドレスを指定してい
くので、これに伴ってメモリ２１の内容がメモリ４１に
転送されることになる。
午のようなデータ転送は、ディスプレイ装置にダイナミ
ック、・ランダム・アクセス・メモリを使用したとき、
リード・モディファイ・ライト・サイクル（ＲＥＡ、Ｄ
−ＭＯＩ）ＩＦＹ−ＷＲＩＴＥ。
ック、・ランダム・アクセス・メモリを使用したとき、
リード・モディファイ・ライト・サイクル（ＲＥＡ、Ｄ
−ＭＯＩ）ＩＦＹ−ＷＲＩＴＥ。
ＣＹＣＬＥ）と呼ばれるモードによって実現することが
できる。
できる。
第１１図において同図（Ａ）はメモ’Ｊ２２の、また同
図（Ｂ）はメモリ４１のタイミングを表わしたものであ
る。リード・モディファイ・ライト・サイクルでは、Ｃ
ＡＳ入力（同図８２、ｂ２）よりもＷＥ人力（同図ｂ４
）の方が時間的に後から立ち下がる。従って一方のメモ
リ２１から読み出された新しいデータ２４（同図ａ６）
を他方のメモリ４１の書き込み用のデータ（同図ｂ５）
とし０ て転送し、ＷＥ大入力同図ｂ４）の立ち下がりによって
セットすることができる。メモリ４１に書き込まれてい
た古いデータ４２（同図ｂ６）はこれよりも先に読み出
され、ＣＲＴに表示されることになる。
図（Ｂ）はメモリ４１のタイミングを表わしたものであ
る。リード・モディファイ・ライト・サイクルでは、Ｃ
ＡＳ入力（同図８２、ｂ２）よりもＷＥ人力（同図ｂ４
）の方が時間的に後から立ち下がる。従って一方のメモ
リ２１から読み出された新しいデータ２４（同図ａ６）
を他方のメモリ４１の書き込み用のデータ（同図ｂ５）
とし０ て転送し、ＷＥ大入力同図ｂ４）の立ち下がりによって
セットすることができる。メモリ４１に書き込まれてい
た古いデータ４２（同図ｂ６）はこれよりも先に読み出
され、ＣＲＴに表示されることになる。
ＣＲＴコントローラ１４がメモリ２１をアクセスしてい
る途中でＣＰＬ１１２がこのメモリ２１のアクセスを開
始する場合がある。このような事態が発生すると、ＣＲ
Ｔコントローラ１４が出力したアドレス情報に対応させ
てメモリ２１からデータの読み出しを行うことが不可能
となる。このようなときは、メモリ４１へのデータの書
き込みを中止する。
る途中でＣＰＬ１１２がこのメモリ２１のアクセスを開
始する場合がある。このような事態が発生すると、ＣＲ
Ｔコントローラ１４が出力したアドレス情報に対応させ
てメモリ２１からデータの読み出しを行うことが不可能
となる。このようなときは、メモリ４１へのデータの書
き込みを中止する。
これを第１１図で具体的に説明する。同図（Ａ）におい
てアスタリスク＊の付された時点まで、ＣＰＵ１２がメ
モリ２１のアクセスを行わなかったとする。このときに
は、メモリ２１の内容が正しく読み出される。読み出さ
れたデータ２４はメモリ４１に書き込まれる。これに対
して、アスタリスク＊の付された時点よりも前にＣＰＵ
１２がメ１ モリ２１のアクセスを開始した場合には、データ２４の
正しい読み出しが不可能となる。そこでこのような場合
には、ＷＥ大入力同図ｂ４）を破線４５で示すように不
活性のままとする。これにより一方のメモリ２１から読
み出されたデータ２４が他方のメモリ４１に書き込まれ
ることを禁止することができる。
てアスタリスク＊の付された時点まで、ＣＰＵ１２がメ
モリ２１のアクセスを行わなかったとする。このときに
は、メモリ２１の内容が正しく読み出される。読み出さ
れたデータ２４はメモリ４１に書き込まれる。これに対
して、アスタリスク＊の付された時点よりも前にＣＰＵ
１２がメ１ モリ２１のアクセスを開始した場合には、データ２４の
正しい読み出しが不可能となる。そこでこのような場合
には、ＷＥ大入力同図ｂ４）を破線４５で示すように不
活性のままとする。これにより一方のメモリ２１から読
み出されたデータ２４が他方のメモリ４１に書き込まれ
ることを禁止することができる。
以上説明したように本発明では、一般に価格が急激に低
下しつつあるメモリをデータ蓄積用に２面分備えるだけ
で、これらメモリに対するＣＰＬＩのアク七ス効率を最
大まで引き上げることができる。またこの種メモリのア
クセスに起因する表示画面のチラッキを解消させること
ができる。
下しつつあるメモリをデータ蓄積用に２面分備えるだけ
で、これらメモリに対するＣＰＬＩのアク七ス効率を最
大まで引き上げることができる。またこの種メモリのア
クセスに起因する表示画面のチラッキを解消させること
ができる。
第１図は従来のディスプレイ装置のブロック図、第２図
はこの装置でＣＰＵがデータの書き込みを行う場合を表
わした説明図、第３図はこの装置でＣＰＵがデータの読
み出しを行う場合を表わした説明図、第４図はこの装置
でＣＲＴコントローラ２ がデータの読み出しを行う場合を表わした説明図、第５
図はこの装置でＣＰＬＩとＣＲＴコントローラが同時に
アクセスした場合を表わした説明図、第６図は従来のデ
ィスプレイ装置における同期バス方式と呼ばれるメモリ
アクセス制御を示すタイミング図、第７図〜第１１図は
本発明の一実施例を説明するためのもので、このうち第
７図はディスプレイ装置のブロック図、第８図はＣＰＵ
がデータの書き込みを行う場合を表わした説明図、第９
図はＣＰＵがデータの読み出しを行う場合を表わした説
明図、第１０図はＣＲＴコントローラがデータの読み出
しと新しいデータの書き込みを行う場合を表わした説明
図、第１１図（Ａ）、（Ｂ）は第１０図に示した場合に
おける各メモリの動作をそれぞれ説明するための各種タ
イミング図である。 １２・・・・・・ＣＰＬＩ。 １４・・・・・・ＣＲＴコントローラ、２１・・・・・
・メモリ（第２のメモリ領域）、３１・・・・・・ＣＲ
ｊ（表示部）、 ３ ４ 手続補正書 （方式） 昭和５９年３月３ Ｅｌ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年特許願 第２２４０６４号 ２、発明の名称 ディスプレイ装置 ３、補正をする者 事件との関係 特許出願人 氏名（名称） 富士ゼロックス株式会社４、代理人 ■１５１ 宮（３２０）０９６９ ファクシミリ （３
２０）０９５２昭和５９年２月２８日（発送日） ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容
はこの装置でＣＰＵがデータの書き込みを行う場合を表
わした説明図、第３図はこの装置でＣＰＵがデータの読
み出しを行う場合を表わした説明図、第４図はこの装置
でＣＲＴコントローラ２ がデータの読み出しを行う場合を表わした説明図、第５
図はこの装置でＣＰＬＩとＣＲＴコントローラが同時に
アクセスした場合を表わした説明図、第６図は従来のデ
ィスプレイ装置における同期バス方式と呼ばれるメモリ
アクセス制御を示すタイミング図、第７図〜第１１図は
本発明の一実施例を説明するためのもので、このうち第
７図はディスプレイ装置のブロック図、第８図はＣＰＵ
がデータの書き込みを行う場合を表わした説明図、第９
図はＣＰＵがデータの読み出しを行う場合を表わした説
明図、第１０図はＣＲＴコントローラがデータの読み出
しと新しいデータの書き込みを行う場合を表わした説明
図、第１１図（Ａ）、（Ｂ）は第１０図に示した場合に
おける各メモリの動作をそれぞれ説明するための各種タ
イミング図である。 １２・・・・・・ＣＰＬＩ。 １４・・・・・・ＣＲＴコントローラ、２１・・・・・
・メモリ（第２のメモリ領域）、３１・・・・・・ＣＲ
ｊ（表示部）、 ３ ４ 手続補正書 （方式） 昭和５９年３月３ Ｅｌ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年特許願 第２２４０６４号 ２、発明の名称 ディスプレイ装置 ３、補正をする者 事件との関係 特許出願人 氏名（名称） 富士ゼロックス株式会社４、代理人 ■１５１ 宮（３２０）０９６９ ファクシミリ （３
２０）０９５２昭和５９年２月２８日（発送日） ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容
Claims (1)
- データの表示を行う表示部と、この表示部に表示する内
容を書き込んだ第１のメモリ領域と、前記表示部に表示
すべきデータの処理を行う中央処理装置と、この中央処
理装置によるデータの読み出しおよび書き込みのために
設けられた第２のメモリ領域と、中央処理装置が第２の
メモリ領域をアクセスしていないときこの領域に書き込
まれた表示用のデータを前記第１のメモリ領域に書き込
むデータ転送手段とを具備することを特徴とするディス
プレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224064A JPS60117327A (ja) | 1983-11-30 | 1983-11-30 | ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224064A JPS60117327A (ja) | 1983-11-30 | 1983-11-30 | ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117327A true JPS60117327A (ja) | 1985-06-24 |
Family
ID=16808000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224064A Pending JPS60117327A (ja) | 1983-11-30 | 1983-11-30 | ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117327A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182097A2 (en) * | 1984-11-19 | 1986-05-28 | International Business Machines Corporation | Serially attached video adapter |
| JPS6242228A (ja) * | 1985-08-19 | 1987-02-24 | Nec Corp | 表示情報処理システム |
| EP0228745A2 (en) * | 1985-12-30 | 1987-07-15 | Koninklijke Philips Electronics N.V. | Raster scan video controller provided with an update cache, update cache for use in such video controller, and CRT display station comprising such controller |
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