JP4553998B2 - バス制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサ等に使用され、複数のメモリアクセス装置のメモリへのアクセスを制御するバス制御装置およびバス制御方法に関する。
【０００２】
【従来の技術】
図７は、従来のバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【０００３】
同図において従来のバス制御装置は、CPU３１に内蔵され、OSD３２と、バスリクエスト信号３０３、バスグラント信号３０４によって接続されている。また、CPU３１およびOSD３２は、データバス３００、アドレスバス３０１、制御信号３０２によってROM３４と接続されている。OSD３２は、テレビ画面の表示等に用いられる文字データをROM３４から読み出す装置であり、CPU３１とROM３４を共有している。ここで、ROM３４をOSD３２とCPU３１とで共有しているのは、CPU３１の命令とOSD３２の扱う文字情報とを好きな割合でROM３４に実装するためである。
【０００４】
以上の構成をもつ従来のバス制御装置を含むデータ処理装置において、OSD３２がROM３４をアクセスする場合、OSD３２はバス制御装置３９に対してバスリクエスト信号３０３を出力し、バス制御装置３９はCPU３１がROM３４を使用していなければバスグラント信号３０４を出力し、OSD３２はバスグラント信号３０４によりROM３４の使用が許可されたことを知りROM３４をアクセスする。OSD３２はROM３４のアクセスが完了するとバスリクエスト信号の出力を中止することでCPU３１にアクセスが完了したことを知らせる。
【０００５】
【発明が解決しようとする課題】
OSD３２は１走査線が終わるまでに所定の文字データの読み出しを完了することが要求される。また、バスリクエスト信号とバスグラント信号とを用いるバス制御は本来DMAとCPUとでRAMを共有する場合の機能でありCPU３１が複数サイクルに渡る例外処理を行うときにDMAはCPU３１が処理中のデータ領域へ別の値を書いてCPU３１の例外処理に悪影響を与える可能性があるが、OSD３２はCPU３１とROM３４を共有しており読み出ししか行わないので、CPU３１が複数サイクルに渡る例外処理を行っている最中にOSD３２がROM３４をアクセスしたとしても問題は起こらない。ところが、CPU３１が複数サイクルに渡る例外処理を行う場合、OSD３２がバスリクエスト信号を出力してもバス制御装置はCPU３１の処理が終わるまでバスグラント信号を出力しないため、OSD３２は１走査線が終わるまでに所定の文字データを読み出すことができなくなる。
【０００６】
本発明はかかる課題に鑑み、CPUが複数サイクルに渡る例外処理を行っている最中にOSDがROMへアクセスできるようにして、OSDのアクセスが待たされることをなくし、非常に応答性の良いバス制御装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するため本発明のバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、
前記バス制御装置は、前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器と、
前記第１のアクセス装置の前記記憶装置へのアクセス時のアクセスサイクル数を格納する第１のレジスタと、
前記第２のアクセス装置のアクセスサイクル数を格納する第２のレジスタと、
前記第２のアクセス装置にデータを読み込ませるタイミングを示すデータアクノリッジ信号を生成するデータアクノリッジ信号生成器とを有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過する前の最後のサイクルであることを検出したときは、前記データアクノリッジ信号生成器は前記データアクノリッジ信号を出力し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後前記第１のレジスタの値で示される期間が経過したとき、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続する。
【００１２】
また、この課題を解決するために本発明のバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、前記バス制御装置は、
前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器を有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから所定の期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後、所定の期間が経過した後、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続する
ことを一定周期ごとに繰り返す。
【００１３】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００１４】
同図において、バス制御装置１９は、CPUアクセスサイクル数格納レジスタ１７とOSDアクセスサイクル数格納レジスタ１８とデータアクノリッジ信号生成器１５と選択信号生成器１６と選択器１３とから構成され、第１のデータバス１００と第１のアドレスバス１０１と第１の制御信号１０２とによってCPU１１と接続され、第２のデータバス１０３と第２のアドレスバス１０４と第２の制御信号１０５とデータアクノリッジ信号１１０とによってOSD１２と接続され、選択データバス１０６と選択アドレスバス１０７と選択制御信号１０８とによってROM１４と接続されている。ここで、OSD１２は、テレビ画面の表示等に用いられる文字データをROM１４から読み出す装置である。
【００１５】
CPU１１は第１の制御信号１０２を用いてアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバスを用いて命令の読み出しを行い、OSD１２は第２の制御信号１０５を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバスを用いてデータの読み出しを行う。また、CPUアクセスサイクル数格納レジスタ１７はCPU１１のROM１４へのアクセス時のアクセスサイクル数を意味するCPUアクセスサイクル数１１１を格納かつ出力し、OSDアクセスサイクル数格納レジスタ１８はOSD１２のROM１４へのアクセス時のアクセスサイクル数を意味するOSDアクセスサイクル数１１２を格納かつ出力する。さらに、選択信号生成器１６は、CPU１１が第１の制御信号１０２を用いてアクセスの開始を示すと、OSDアクセスサイクル数１１２で示されたサイクル数の期間は装置選択信号１０９にOSD１２を選択する値を出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２の制御信号１０５の値を選択制御信号１０８へ出力し第２の制御信号１０５に基づいて第２のデータバス１０３および選択データバス１０６を用いてデータの読み出しを行い、以上に続いて選択信号生成器１６は、CPUアクセスサイクル数１１１で示されたサイクル数の期間は装置選択信号１０９にCPU１１を選択する値を出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力し第１の制御信号１０２に基づいて第１のデータバス１００および選択データバス１０６を用いて命令の読み出しを行う。そして、データアクノリッジ信号生成器１５はCPU１１が第１の制御信号１０２を用いてアクセスの開始を示すと、OSDアクセスサイクル数１１２で示されたサイクル数の後、データアクノリッジ信号１１０を出力する。
【００１６】
以上のように構成された本発明のバス制御装置について、図２および図３のタイミングチャートを用いて、その動作を説明する。
【００１７】
同図において、CPU１１とOSD１２とは共にROM１４の読み出し動作を行っている。また、第１の制御信号１０２は値がＬのときROM１４へのアクセスを示す第１のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第１のリードイネーブル信号とから構成され、第２の制御信号１０５は値がＬのときROM１４へのアクセスを示す第２のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第２のリードイネーブル信号とから構成され、選択制御信号１０８は値がＬのときROM１４へのアクセスを示す選択チップセレクト信号と値がＬのときROM１４からの読み出しを示す選択リードイネーブル信号とから構成される。そして、図２には第１のアドレスバス１０１と第１のデータバス１００と第１のチップセレクト信号と第１のリードイネーブル信号と第２のアドレスバス１０４と第２のデータバス１０３とデータアクノリッジ信号１１０と第２のチップセレクト信号と第２のリードイネーブル信号とを示し、図３には選択信号１０９と選択アドレスバス１０７と選択データバス１０６と選択チップセレクト信号と選択リードイネーブル信号とを示した。さらに、CPU１１のROM１４へのアクセスサイクル数は４であり、CPUアクセスサイクル数格納レジスタには２が設定されており、OSD１２のROM１４へのアクセスサイクル数は２であり、OSDアクセスサイクル数格納レジスタには２が設定されている。またタイミングチャートは全部で５サイクルから成り、タイミングｔ０からタイミングｔ４で示している。以下、各タイミングでの動作を説明する。
【００１８】
（タイミングｔ０）
OSD１２はROM１４のデータを読み出すために、第２のチップセレクト信号と第２のリードイネーブル信号とにＬを出力し、第２のアドレスバス１０４にアドレスを出力する。選択信号生成器１６は選択信号１０９へOSD１２を選択することを意味する値Ｌを出力し、選択器１３は、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。
【００１９】
（タイミングｔ１）
CPU１１はROM１４の命令を読み出すために、第１のチップセレクト信号と第１のリードイネーブル信号とにＬを出力し、第１のアドレスバス１０１にアドレスを出力する。CPU１１のアクセスサイクル数は４であるため、CPU１１の読み出し動作は４サイクル（ｔ１、ｔ２、ｔ３、ｔ４）で完了することになる。また、第１のチップセレクト信号がデータアクノリッジ信号生成器１５と選択信号生成器１６とに入力され、選択信号生成器１６はOSDアクセスサイクル数１１２に示された２サイクルの間（ｔ１、ｔ２）選択信号１０９にOSD１２を選択することを意味する値Ｌを出力し、選択器１３は、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。
【００２０】
（タイミングｔ２）
ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータを選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第２のデータバス１０３へ出力し、データアクノリッジ信号生成器１５は第１のチップセレクト信号とOSDアクセスサイクル数１１２よりｔ２がOSD１２の読み出し動作の最後のサイクルであることを検出してデータアクノリッジ信号１１０を出力し、OSD１２は第２のデータバス１０３の値を読み込み、第２のチップセレクト信号と第２のリードイネーブル信号とへＨを出力し、読み出し動作を完了する。
【００２１】
（タイミングｔ３）
選択信号生成器１６はCPUアクセスサイクル数１１１に示された２サイクルの間（ｔ３、ｔ４）選択信号１０９にCPU１１を選択することを意味する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し、第１のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第１のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。また、OSD１２はROM１４から次のデータを読み出すために、第２のチップセレクト信号と第２のリードイネーブル信号とにＬを出力する。
【００２２】
（タイミングｔ４）
ROM１４は選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値によって特定された命令を選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第１のデータバス１００へ出力し、CPU１１は、第１のデータバス１００の値を読み込み、第１のチップセレクト信号と第１のリードイネーブル信号とへＨを出力し、読み出し動作を完了する。
【００２３】
以上のように本発明の実施の形態１によれば、CPU１１のアクセスに伴ってOSD１２のアクセスが行われることになり、CPU１１が複数サイクルに渡る例外処理を行っている最中にOSD１２はROM１４へアクセスでき、従ってOSD１２のアクセスが待たされることはないため、非常に応答性の良いバス制御装置を得ることができ、１走査線が終わるまでに所定の文字データを表示させるデジタルテレビ等に好適である。
【００２４】
（実施の形態２）
図４は、本発明の実施の形態２におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００２５】
同図において、バス制御装置２９は、選択信号生成器２６と選択器１３とから構成され、第１のデータバス１００と第１のアドレスバス１０１と第１の制御信号１０２とによってCPU１１と接続され、第２のデータバス１０３と第２のアドレスバス１０４と第２の制御信号１０５とによってOSD２２と接続され、選択データバス１０６と選択アドレスバス１０７と選択制御信号１０８とによってROM１４と接続されている。
【００２６】
CPU１１は第１の制御信号１０２を用いてアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバスを用いて命令の読み出しを行い、OSD２２は第２の制御信号１０５を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバスを用いてデータの読み出しを行う。また、システムクロック１１３がＨの場合、選択信号生成器２６は装置選択信号１０９にOSD２２を選択する値Ｌを出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２の制御信号１０５の値を選択制御信号１０８へ出力し第２の制御信号１０５に基づいて第２のデータバス１０３および選択データバス１０６を用いてデータの読み出しを行い、システムクロック１１３がＬの場合、選択信号生成器２６は装置選択信号１０９にCPU１１を選択する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力し第１の制御信号１０２に基づいて第１のデータバス１００および選択データバス１０６を用いて命令の読み出しを行う。
【００２７】
以上のように構成された本発明のバス制御装置について、図５および図６のタイミングチャートを用いて、その動作を説明する。
【００２８】
同図において、CPU１１とOSD１２とは共にROM１４の読み出し動作を行っている。また、第１の制御信号１０２は値がＬのときROM１４へのアクセスを示す第１のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第１のリードイネーブル信号とから構成され、第２の制御信号１０５は値がＬのときROM１４へのアクセスを示す第２のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第２のリードイネーブル信号とから構成され、選択制御信号１０８は値がＬのときROM１４へのアクセスを示す選択チップセレクト信号と値がＬのときROM１４からの読み出しを示す選択リードイネーブル信号とから構成される。そして、図５にはシステムクロック１１３と第１のアドレスバス１０１と第１のデータバス１００と第１のチップセレクト信号と第１のリードイネーブル信号と第２のアドレスバス１０４と第２のデータバス１０３と第２のチップセレクト信号と第２のリードイネーブル信号とを示し、図６にはシステムクロック１１３と選択信号１０９と選択アドレスバス１０７と選択データバス１０６と選択チップセレクト信号と選択リードイネーブル信号とを示した。さらに、タイミングチャートは全部で４サイクルから成り、タイミングｔ１０からタイミングｔ１３で示している。以下、各タイミングでの動作を説明する。
【００２９】
（タイミングｔ１０）
システムクロック１１３がＨなので、選択信号生成器２６は選択信号１０９にOSD２２を選択する値Lを出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号へ出力し、ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータを選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第２のデータバス１０３に出力し、OSD２２がデータバス１０３の値を読み出して読み出し動作を完了する。
【００３０】
（タイミングｔ１１）
システムクロック１１３がＬなので、選択信号生成器２６は選択信号１０９にCPU１１を選択する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力する。このサイクルではCPU１１はアクセスを行わないため第１のチップセレクト信号にはＨが出力されており、選択チップセレクト信号にもＨが出力され、ROM１４のアクセスは行われない。
【００３１】
（タイミングｔ１２）
タイミングｔ１０と同様、OSD２２による読み出し動作が行われる。
【００３２】
（タイミングｔ１３）
システムクロック１１３がＬなので、選択信号生成器２６は選択信号１０９にCPU１１を選択する値を出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１のリードイネーブル信号の値Ｌを選択リードイネーブル信号へ出力し、ROM１４は選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値によって特定された命令を選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第１のデータバス１００に出力し、CPU１１がデータバス１００の値を読み出して読み出し動作を完了する。
【００３３】
以上のように本発明の実施の形態２によれば、毎サイクルCPU１１とOSD２２とのアクセスが可能であり、CPU１１が複数サイクルに渡る例外処理を行っている最中にOSD２２はROM１４へアクセスできる。本発明の実施の形態１における効果に加えて、CPU１１のアクセスが行われなくてもOSD２２がアクセスを行うことができ、より一層応答性の良いバス制御装置を得ることができる。
【００３４】
（実施の形態３）
図８は、本発明の実施の形態３におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００３５】
同図において符号１１、１４、２２、１００、１０１、１０３、１０４、１０５〜１０７、１１３に示すものは実施の形態２において図４に示す同符号のものと対応する。第１のチップセレクト信号１０２１と第１のリードイネーブル信号１０２２、第２のチップセレクト信号１０５１と第２のリードイネーブル信号１０５２、選択チップセレクト信号１０８１と選択リードイネーブル信号１０８２は、それぞれ図４に示す第１の制御信号１０２、第２の制御信号１０５、選択制御信号１０８に対応する。第１のチップセレクト信号１０２１、第２のチップセレクト信号１０５１は値がＬの時ROM１４への読み出しのアクセスを行うことを示し、第１のリードイネーブル信号１０２２、第２のリードイネーブル信号１０５２は値がＬのときROM１４からの読み出しを行うことを示す。異なるのは、第１、第２のチップセレクト信号１０２１、１０５１、第１、第２のリードイネーブル信号１０２２、１０５２を選択信号生成器８６に入力して選択器８３を制御することにより、第１、第２のデータバス１００、１０３と、第１、第２のアドレスバス１０１、１０４の選択性を制御するようにした点である。
【００３６】
CPU１１は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２を用いてROM１４からデータを読み出すアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバス１００を用いて命令の読み出しを行い、OSD２２は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバス１０３を用いてデータの読み出しを行う。また選択器８３は、装置バス信号選択信号１１５がＨの場合、第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し、第１のデータバス１００を用いてデータの読み出しを行い、装置バス信号選択信号１１５がＬの場合、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のデータバス１０３を用いてデータの読み出しを行う。選択器８５は、装置制御信号選択信号１１４がＨの場合は第１のチップセレクト信号１０２１と第１のリードイネーブル信号１０２２の値を、Ｌの場合は第２のチップセレクト信号１０５１と第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２へ出力する。選択信号生成器８６にはシステムクロック１１３が入力され、装置制御信号選択信号１１４と装置バス信号選択信号１１５を出力する。装置制御信号選択信号１１４はシステムクロック１１３の反転である。装置バス信号選択信号１１５はシステムクロック１１３がＨの場合第２のチップセレクト信号１０５１の値となり、システムクロック１１３がＬの場合第１のチップセレクト信号１０２１がＨなら前サイクルの値を維持し、第１のチップセレクト信号１０２１がＬならばＨとなる信号である。
【００３７】
図９は、以上のように構成された本発明のバス制御装置の動作を示すタイミング図である。同図において、CPU１１とOSD２２とは共にROM１４の読み出し動作を行っている。以下、同図に示すタイミングｔ２０〜ｔ２３についてその動作を説明する。
【００３８】
（タイミングｔ２０）
システムクロック１１３がＨなので、選択信号生成器８６は装置制御信号選択信号１１４にOSD２２を選択する値Ｌを出力し、選択器８５は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力する。同時に選択信号生成器８６は装置バス信号選択信号１１５に第２のチップセレクト信号１０５１の値Ｌを出力するので選択器８３は第２のアドレスバス１０４の値（Ａ２０）を選択アドレスバス１０７に出力する。第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２が共にＬになった時、ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータ（Ｄ２０）を選択データバス１０６へ出力し、選択器８３は選択データバス１０６の値を第２のデータバス１０３に出力し、OSD２２がデータバス１０３の値を読み出して読み出し動作を完了する。
【００３９】
（タイミングｔ２１）
システムクロック１１３がＬなので、選択信号生成器８６は装置制御信号選択信号１１４にCPU１１を選択する値Ｈを出力し、選択器８５は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力し、第１のチップセレクト信号はＨなので選択チップセレクト信号１０８１はＨとなる。同時に選択信号生成器８６は第１のチップセレクト信号１０２１がＨのため装置バス信号選択信号１１５を前サイクルｔ２０での値Ｌに保持するので、選択器８３は第２のアドレスバス１０４の値を選択アドレスバス１０７に出力する。このサイクルでは選択チップセレクト信号１０８１がＨのため、ROM１４へのアクセスは行われない。
【００４０】
（タイミングｔ２２）
システムクロック１１３がＨなので、選択信号生成器８６は装置制御信号選択信号１１４にOSD２２を選択する値Ｌを出力し、選択器８５は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力し、選択チップセレクト信号１０８１はＨとなる。同時に選択信号生成器８６は装置バス信号選択信号１１５に第２のチップセレクト信号１０５１の値Ｈを出力するので選択器８３は第１のアドレスバス信号１０１の値を選択アドレスバス１０７に出力する。このサイクルでは選択チップセレクト信号１０８１がＨのため、ROM１４へのアクセスは行われない。
【００４１】
（タイミングｔ２３）
システムクロック１１３がＬなので、選択信号生成器８６は装置制御信号選択信号１１４にCPU１１を選択する値Ｈを出力し、選択器８５は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２の値を選択し、選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力する。同時に選択信号生成器８６は第１のチップセレクト信号１０２１がＬのため装置バス信号選択信号１１５をＨとし、選択器８３は第１のアドレスバス信号１０１の値を選択アドレスバス１０７に出力する。ROM１４は、第１のチップセレクト信号１０２１がＬなので選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値（Ａ１１）によって特定されたデータ（Ｄ１１）を選択データバス１０６へ出力し、選択器８３は選択データバス１０６の値を第１のデータバス１００に出力し、CPU１１がデータバス１００の値を読み出して読み出し動作を完了する。
【００４２】
以上のように本発明の実施の形態３によれば、実施の形態２に示す効果に加え、選択アドレスバスに出力するアドレス信号もチップセレクト信号により制御しているため、アドレスが変化する回数を削減することが可能であり、消費電力を更に減少することができる。
【００５１】
【発明の効果】
以上のように、本発明に係るバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、
前記バス制御装置は、前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器と、
前記第１のアクセス装置の前記記憶装置へのアクセス時のアクセスサイクル数を格納する第１のレジスタと、
前記第２のアクセス装置のアクセスサイクル数を格納する第２のレジスタと、
前記第２のアクセス装置にデータを読み込ませるタイミングを示すデータアクノリッジ信号を生成するデータアクノリッジ信号生成器とを有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過する前の最後のサイクルであることを検出したときは、前記データアクノリッジ信号生成器は前記データアクノリッジ信号を出力し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後前記第１のレジスタの値で示される期間が経過したとき、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続するものである。
この構成によれば、前記第２のアクセス装置のアクセスが待たされることはないため、非常に応答性の良いバス制御装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるバス制御装置の構成を示すブロック図
【図２】本発明の実施の形態１におけるバス制御装置の動作を示すタイミング波形図
【図３】本発明の実施の形態１におけるバス制御装置の動作を示すタイミング波形図
【図４】本発明の実施の形態２におけるバス制御装置の構成を示すブロック図
【図５】本発明の実施の形態２におけるバス制御装置の動作を示すタイミング波形図
【図６】本発明の実施の形態２におけるバス制御装置の動作を示すタイミング波形図
【図７】従来のバス制御装置の構成を示すブロック図
【図８】本発明の実施の形態３におけるバス制御装置の構成を示すブロック図
【図９】本発明の実施の形態３におけるバス制御装置の動作を示すタイミング波形図
【符号の説明】
１１、３１ CPU
１２、２２、３２ OSD
１３、８３、８５ 選択器
１４、３４ ROM
１５ データアクノリッジ信号生成器
１６、２６、８６ 選択信号生成器
１７ CPUアクセスサイクル数格納レジスタ
１８ OSDアクセスサイクル数格納レジスタ
１９、２９、３９、８９ バス制御装置
３１ CPU
３２ OSD
１００ 第１のデータバス
１０１ 第１のアドレスバス
１０２ 第１の制御信号
１０３ 第２のデータバス
１０４ 第２のアドレスバス
１０５ 第２の制御信号
１０６ 選択データバス
１０７ 選択アドレスバス
１０８ 選択制御信号
１０９ 選択信号
１１０ データアクノリッジ信号
１１１ CPUアクセスサイクル数
１１２ OSDアクセスサイクル数
１１３ システムクロック
１１４ 装置制御信号選択信号
１１５ 装置バス信号選択信号
３００ データバス
３０１ アドレスバス
３０２ 制御信号
３０３ バスリクエスト信号
３０４ バスグラント信号
【発明の属する技術分野】
本発明は、マイクロプロセッサ等に使用され、複数のメモリアクセス装置のメモリへのアクセスを制御するバス制御装置およびバス制御方法に関する。
【０００２】
【従来の技術】
図７は、従来のバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【０００３】
同図において従来のバス制御装置は、CPU３１に内蔵され、OSD３２と、バスリクエスト信号３０３、バスグラント信号３０４によって接続されている。また、CPU３１およびOSD３２は、データバス３００、アドレスバス３０１、制御信号３０２によってROM３４と接続されている。OSD３２は、テレビ画面の表示等に用いられる文字データをROM３４から読み出す装置であり、CPU３１とROM３４を共有している。ここで、ROM３４をOSD３２とCPU３１とで共有しているのは、CPU３１の命令とOSD３２の扱う文字情報とを好きな割合でROM３４に実装するためである。
【０００４】
以上の構成をもつ従来のバス制御装置を含むデータ処理装置において、OSD３２がROM３４をアクセスする場合、OSD３２はバス制御装置３９に対してバスリクエスト信号３０３を出力し、バス制御装置３９はCPU３１がROM３４を使用していなければバスグラント信号３０４を出力し、OSD３２はバスグラント信号３０４によりROM３４の使用が許可されたことを知りROM３４をアクセスする。OSD３２はROM３４のアクセスが完了するとバスリクエスト信号の出力を中止することでCPU３１にアクセスが完了したことを知らせる。
【０００５】
【発明が解決しようとする課題】
OSD３２は１走査線が終わるまでに所定の文字データの読み出しを完了することが要求される。また、バスリクエスト信号とバスグラント信号とを用いるバス制御は本来DMAとCPUとでRAMを共有する場合の機能でありCPU３１が複数サイクルに渡る例外処理を行うときにDMAはCPU３１が処理中のデータ領域へ別の値を書いてCPU３１の例外処理に悪影響を与える可能性があるが、OSD３２はCPU３１とROM３４を共有しており読み出ししか行わないので、CPU３１が複数サイクルに渡る例外処理を行っている最中にOSD３２がROM３４をアクセスしたとしても問題は起こらない。ところが、CPU３１が複数サイクルに渡る例外処理を行う場合、OSD３２がバスリクエスト信号を出力してもバス制御装置はCPU３１の処理が終わるまでバスグラント信号を出力しないため、OSD３２は１走査線が終わるまでに所定の文字データを読み出すことができなくなる。
【０００６】
本発明はかかる課題に鑑み、CPUが複数サイクルに渡る例外処理を行っている最中にOSDがROMへアクセスできるようにして、OSDのアクセスが待たされることをなくし、非常に応答性の良いバス制御装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するため本発明のバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、
前記バス制御装置は、前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器と、
前記第１のアクセス装置の前記記憶装置へのアクセス時のアクセスサイクル数を格納する第１のレジスタと、
前記第２のアクセス装置のアクセスサイクル数を格納する第２のレジスタと、
前記第２のアクセス装置にデータを読み込ませるタイミングを示すデータアクノリッジ信号を生成するデータアクノリッジ信号生成器とを有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過する前の最後のサイクルであることを検出したときは、前記データアクノリッジ信号生成器は前記データアクノリッジ信号を出力し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後前記第１のレジスタの値で示される期間が経過したとき、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続する。
【００１２】
また、この課題を解決するために本発明のバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、前記バス制御装置は、
前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器を有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから所定の期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後、所定の期間が経過した後、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続する
ことを一定周期ごとに繰り返す。
【００１３】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００１４】
同図において、バス制御装置１９は、CPUアクセスサイクル数格納レジスタ１７とOSDアクセスサイクル数格納レジスタ１８とデータアクノリッジ信号生成器１５と選択信号生成器１６と選択器１３とから構成され、第１のデータバス１００と第１のアドレスバス１０１と第１の制御信号１０２とによってCPU１１と接続され、第２のデータバス１０３と第２のアドレスバス１０４と第２の制御信号１０５とデータアクノリッジ信号１１０とによってOSD１２と接続され、選択データバス１０６と選択アドレスバス１０７と選択制御信号１０８とによってROM１４と接続されている。ここで、OSD１２は、テレビ画面の表示等に用いられる文字データをROM１４から読み出す装置である。
【００１５】
CPU１１は第１の制御信号１０２を用いてアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバスを用いて命令の読み出しを行い、OSD１２は第２の制御信号１０５を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバスを用いてデータの読み出しを行う。また、CPUアクセスサイクル数格納レジスタ１７はCPU１１のROM１４へのアクセス時のアクセスサイクル数を意味するCPUアクセスサイクル数１１１を格納かつ出力し、OSDアクセスサイクル数格納レジスタ１８はOSD１２のROM１４へのアクセス時のアクセスサイクル数を意味するOSDアクセスサイクル数１１２を格納かつ出力する。さらに、選択信号生成器１６は、CPU１１が第１の制御信号１０２を用いてアクセスの開始を示すと、OSDアクセスサイクル数１１２で示されたサイクル数の期間は装置選択信号１０９にOSD１２を選択する値を出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２の制御信号１０５の値を選択制御信号１０８へ出力し第２の制御信号１０５に基づいて第２のデータバス１０３および選択データバス１０６を用いてデータの読み出しを行い、以上に続いて選択信号生成器１６は、CPUアクセスサイクル数１１１で示されたサイクル数の期間は装置選択信号１０９にCPU１１を選択する値を出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力し第１の制御信号１０２に基づいて第１のデータバス１００および選択データバス１０６を用いて命令の読み出しを行う。そして、データアクノリッジ信号生成器１５はCPU１１が第１の制御信号１０２を用いてアクセスの開始を示すと、OSDアクセスサイクル数１１２で示されたサイクル数の後、データアクノリッジ信号１１０を出力する。
【００１６】
以上のように構成された本発明のバス制御装置について、図２および図３のタイミングチャートを用いて、その動作を説明する。
【００１７】
同図において、CPU１１とOSD１２とは共にROM１４の読み出し動作を行っている。また、第１の制御信号１０２は値がＬのときROM１４へのアクセスを示す第１のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第１のリードイネーブル信号とから構成され、第２の制御信号１０５は値がＬのときROM１４へのアクセスを示す第２のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第２のリードイネーブル信号とから構成され、選択制御信号１０８は値がＬのときROM１４へのアクセスを示す選択チップセレクト信号と値がＬのときROM１４からの読み出しを示す選択リードイネーブル信号とから構成される。そして、図２には第１のアドレスバス１０１と第１のデータバス１００と第１のチップセレクト信号と第１のリードイネーブル信号と第２のアドレスバス１０４と第２のデータバス１０３とデータアクノリッジ信号１１０と第２のチップセレクト信号と第２のリードイネーブル信号とを示し、図３には選択信号１０９と選択アドレスバス１０７と選択データバス１０６と選択チップセレクト信号と選択リードイネーブル信号とを示した。さらに、CPU１１のROM１４へのアクセスサイクル数は４であり、CPUアクセスサイクル数格納レジスタには２が設定されており、OSD１２のROM１４へのアクセスサイクル数は２であり、OSDアクセスサイクル数格納レジスタには２が設定されている。またタイミングチャートは全部で５サイクルから成り、タイミングｔ０からタイミングｔ４で示している。以下、各タイミングでの動作を説明する。
【００１８】
（タイミングｔ０）
OSD１２はROM１４のデータを読み出すために、第２のチップセレクト信号と第２のリードイネーブル信号とにＬを出力し、第２のアドレスバス１０４にアドレスを出力する。選択信号生成器１６は選択信号１０９へOSD１２を選択することを意味する値Ｌを出力し、選択器１３は、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。
【００１９】
（タイミングｔ１）
CPU１１はROM１４の命令を読み出すために、第１のチップセレクト信号と第１のリードイネーブル信号とにＬを出力し、第１のアドレスバス１０１にアドレスを出力する。CPU１１のアクセスサイクル数は４であるため、CPU１１の読み出し動作は４サイクル（ｔ１、ｔ２、ｔ３、ｔ４）で完了することになる。また、第１のチップセレクト信号がデータアクノリッジ信号生成器１５と選択信号生成器１６とに入力され、選択信号生成器１６はOSDアクセスサイクル数１１２に示された２サイクルの間（ｔ１、ｔ２）選択信号１０９にOSD１２を選択することを意味する値Ｌを出力し、選択器１３は、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。
【００２０】
（タイミングｔ２）
ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータを選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第２のデータバス１０３へ出力し、データアクノリッジ信号生成器１５は第１のチップセレクト信号とOSDアクセスサイクル数１１２よりｔ２がOSD１２の読み出し動作の最後のサイクルであることを検出してデータアクノリッジ信号１１０を出力し、OSD１２は第２のデータバス１０３の値を読み込み、第２のチップセレクト信号と第２のリードイネーブル信号とへＨを出力し、読み出し動作を完了する。
【００２１】
（タイミングｔ３）
選択信号生成器１６はCPUアクセスサイクル数１１１に示された２サイクルの間（ｔ３、ｔ４）選択信号１０９にCPU１１を選択することを意味する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し、第１のチップセレクト信号の値Ｌを選択チップセレクト信号に出力し、第１のリードイネーブル信号の値Ｌを選択リードイネーブル信号に出力する。また、OSD１２はROM１４から次のデータを読み出すために、第２のチップセレクト信号と第２のリードイネーブル信号とにＬを出力する。
【００２２】
（タイミングｔ４）
ROM１４は選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値によって特定された命令を選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第１のデータバス１００へ出力し、CPU１１は、第１のデータバス１００の値を読み込み、第１のチップセレクト信号と第１のリードイネーブル信号とへＨを出力し、読み出し動作を完了する。
【００２３】
以上のように本発明の実施の形態１によれば、CPU１１のアクセスに伴ってOSD１２のアクセスが行われることになり、CPU１１が複数サイクルに渡る例外処理を行っている最中にOSD１２はROM１４へアクセスでき、従ってOSD１２のアクセスが待たされることはないため、非常に応答性の良いバス制御装置を得ることができ、１走査線が終わるまでに所定の文字データを表示させるデジタルテレビ等に好適である。
【００２４】
（実施の形態２）
図４は、本発明の実施の形態２におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００２５】
同図において、バス制御装置２９は、選択信号生成器２６と選択器１３とから構成され、第１のデータバス１００と第１のアドレスバス１０１と第１の制御信号１０２とによってCPU１１と接続され、第２のデータバス１０３と第２のアドレスバス１０４と第２の制御信号１０５とによってOSD２２と接続され、選択データバス１０６と選択アドレスバス１０７と選択制御信号１０８とによってROM１４と接続されている。
【００２６】
CPU１１は第１の制御信号１０２を用いてアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバスを用いて命令の読み出しを行い、OSD２２は第２の制御信号１０５を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバスを用いてデータの読み出しを行う。また、システムクロック１１３がＨの場合、選択信号生成器２６は装置選択信号１０９にOSD２２を選択する値Ｌを出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２の制御信号１０５の値を選択制御信号１０８へ出力し第２の制御信号１０５に基づいて第２のデータバス１０３および選択データバス１０６を用いてデータの読み出しを行い、システムクロック１１３がＬの場合、選択信号生成器２６は装置選択信号１０９にCPU１１を選択する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力し第１の制御信号１０２に基づいて第１のデータバス１００および選択データバス１０６を用いて命令の読み出しを行う。
【００２７】
以上のように構成された本発明のバス制御装置について、図５および図６のタイミングチャートを用いて、その動作を説明する。
【００２８】
同図において、CPU１１とOSD１２とは共にROM１４の読み出し動作を行っている。また、第１の制御信号１０２は値がＬのときROM１４へのアクセスを示す第１のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第１のリードイネーブル信号とから構成され、第２の制御信号１０５は値がＬのときROM１４へのアクセスを示す第２のチップセレクト信号と値がＬのときROM１４からの読み出しを示す第２のリードイネーブル信号とから構成され、選択制御信号１０８は値がＬのときROM１４へのアクセスを示す選択チップセレクト信号と値がＬのときROM１４からの読み出しを示す選択リードイネーブル信号とから構成される。そして、図５にはシステムクロック１１３と第１のアドレスバス１０１と第１のデータバス１００と第１のチップセレクト信号と第１のリードイネーブル信号と第２のアドレスバス１０４と第２のデータバス１０３と第２のチップセレクト信号と第２のリードイネーブル信号とを示し、図６にはシステムクロック１１３と選択信号１０９と選択アドレスバス１０７と選択データバス１０６と選択チップセレクト信号と選択リードイネーブル信号とを示した。さらに、タイミングチャートは全部で４サイクルから成り、タイミングｔ１０からタイミングｔ１３で示している。以下、各タイミングでの動作を説明する。
【００２９】
（タイミングｔ１０）
システムクロック１１３がＨなので、選択信号生成器２６は選択信号１０９にOSD２２を選択する値Lを出力し、選択器１３は第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し第２のリードイネーブル信号の値Ｌを選択リードイネーブル信号へ出力し、ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータを選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第２のデータバス１０３に出力し、OSD２２がデータバス１０３の値を読み出して読み出し動作を完了する。
【００３０】
（タイミングｔ１１）
システムクロック１１３がＬなので、選択信号生成器２６は選択信号１０９にCPU１１を選択する値Ｈを出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１の制御信号１０２の値を選択制御信号１０８へ出力する。このサイクルではCPU１１はアクセスを行わないため第１のチップセレクト信号にはＨが出力されており、選択チップセレクト信号にもＨが出力され、ROM１４のアクセスは行われない。
【００３１】
（タイミングｔ１２）
タイミングｔ１０と同様、OSD２２による読み出し動作が行われる。
【００３２】
（タイミングｔ１３）
システムクロック１１３がＬなので、選択信号生成器２６は選択信号１０９にCPU１１を選択する値を出力し、選択器１３は第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し第１のリードイネーブル信号の値Ｌを選択リードイネーブル信号へ出力し、ROM１４は選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値によって特定された命令を選択データバス１０６へ出力し、選択器１３は選択データバス１０６の値を第１のデータバス１００に出力し、CPU１１がデータバス１００の値を読み出して読み出し動作を完了する。
【００３３】
以上のように本発明の実施の形態２によれば、毎サイクルCPU１１とOSD２２とのアクセスが可能であり、CPU１１が複数サイクルに渡る例外処理を行っている最中にOSD２２はROM１４へアクセスできる。本発明の実施の形態１における効果に加えて、CPU１１のアクセスが行われなくてもOSD２２がアクセスを行うことができ、より一層応答性の良いバス制御装置を得ることができる。
【００３４】
（実施の形態３）
図８は、本発明の実施の形態３におけるバス制御装置を含むデータ処理装置の構成を示すブロック図を示す。
【００３５】
同図において符号１１、１４、２２、１００、１０１、１０３、１０４、１０５〜１０７、１１３に示すものは実施の形態２において図４に示す同符号のものと対応する。第１のチップセレクト信号１０２１と第１のリードイネーブル信号１０２２、第２のチップセレクト信号１０５１と第２のリードイネーブル信号１０５２、選択チップセレクト信号１０８１と選択リードイネーブル信号１０８２は、それぞれ図４に示す第１の制御信号１０２、第２の制御信号１０５、選択制御信号１０８に対応する。第１のチップセレクト信号１０２１、第２のチップセレクト信号１０５１は値がＬの時ROM１４への読み出しのアクセスを行うことを示し、第１のリードイネーブル信号１０２２、第２のリードイネーブル信号１０５２は値がＬのときROM１４からの読み出しを行うことを示す。異なるのは、第１、第２のチップセレクト信号１０２１、１０５１、第１、第２のリードイネーブル信号１０２２、１０５２を選択信号生成器８６に入力して選択器８３を制御することにより、第１、第２のデータバス１００、１０３と、第１、第２のアドレスバス１０１、１０４の選択性を制御するようにした点である。
【００３６】
CPU１１は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２を用いてROM１４からデータを読み出すアクセスの開始を示し、第１のアドレスバス１０１にアドレスを出力し、第１のデータバス１００を用いて命令の読み出しを行い、OSD２２は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２を用いてアクセスの開始を示し、第２のアドレスバス１０４にアドレスを出力し、第２のデータバス１０３を用いてデータの読み出しを行う。また選択器８３は、装置バス信号選択信号１１５がＨの場合、第１のアドレスバス１０１の値を選択アドレスバス１０７へ出力し、第１のデータバス１００を用いてデータの読み出しを行い、装置バス信号選択信号１１５がＬの場合、第２のアドレスバス１０４の値を選択アドレスバス１０７へ出力し、第２のデータバス１０３を用いてデータの読み出しを行う。選択器８５は、装置制御信号選択信号１１４がＨの場合は第１のチップセレクト信号１０２１と第１のリードイネーブル信号１０２２の値を、Ｌの場合は第２のチップセレクト信号１０５１と第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２へ出力する。選択信号生成器８６にはシステムクロック１１３が入力され、装置制御信号選択信号１１４と装置バス信号選択信号１１５を出力する。装置制御信号選択信号１１４はシステムクロック１１３の反転である。装置バス信号選択信号１１５はシステムクロック１１３がＨの場合第２のチップセレクト信号１０５１の値となり、システムクロック１１３がＬの場合第１のチップセレクト信号１０２１がＨなら前サイクルの値を維持し、第１のチップセレクト信号１０２１がＬならばＨとなる信号である。
【００３７】
図９は、以上のように構成された本発明のバス制御装置の動作を示すタイミング図である。同図において、CPU１１とOSD２２とは共にROM１４の読み出し動作を行っている。以下、同図に示すタイミングｔ２０〜ｔ２３についてその動作を説明する。
【００３８】
（タイミングｔ２０）
システムクロック１１３がＨなので、選択信号生成器８６は装置制御信号選択信号１１４にOSD２２を選択する値Ｌを出力し、選択器８５は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力する。同時に選択信号生成器８６は装置バス信号選択信号１１５に第２のチップセレクト信号１０５１の値Ｌを出力するので選択器８３は第２のアドレスバス１０４の値（Ａ２０）を選択アドレスバス１０７に出力する。第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２が共にＬになった時、ROM１４は選択アドレスバス１０７へ出力された第２のアドレスバス１０４の値によって特定されたデータ（Ｄ２０）を選択データバス１０６へ出力し、選択器８３は選択データバス１０６の値を第２のデータバス１０３に出力し、OSD２２がデータバス１０３の値を読み出して読み出し動作を完了する。
【００３９】
（タイミングｔ２１）
システムクロック１１３がＬなので、選択信号生成器８６は装置制御信号選択信号１１４にCPU１１を選択する値Ｈを出力し、選択器８５は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力し、第１のチップセレクト信号はＨなので選択チップセレクト信号１０８１はＨとなる。同時に選択信号生成器８６は第１のチップセレクト信号１０２１がＨのため装置バス信号選択信号１１５を前サイクルｔ２０での値Ｌに保持するので、選択器８３は第２のアドレスバス１０４の値を選択アドレスバス１０７に出力する。このサイクルでは選択チップセレクト信号１０８１がＨのため、ROM１４へのアクセスは行われない。
【００４０】
（タイミングｔ２２）
システムクロック１１３がＨなので、選択信号生成器８６は装置制御信号選択信号１１４にOSD２２を選択する値Ｌを出力し、選択器８５は第２のチップセレクト信号１０５１、第２のリードイネーブル信号１０５２の値を選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力し、選択チップセレクト信号１０８１はＨとなる。同時に選択信号生成器８６は装置バス信号選択信号１１５に第２のチップセレクト信号１０５１の値Ｈを出力するので選択器８３は第１のアドレスバス信号１０１の値を選択アドレスバス１０７に出力する。このサイクルでは選択チップセレクト信号１０８１がＨのため、ROM１４へのアクセスは行われない。
【００４１】
（タイミングｔ２３）
システムクロック１１３がＬなので、選択信号生成器８６は装置制御信号選択信号１１４にCPU１１を選択する値Ｈを出力し、選択器８５は第１のチップセレクト信号１０２１、第１のリードイネーブル信号１０２２の値を選択し、選択チップセレクト信号１０８１、選択リードイネーブル信号１０８２に出力する。同時に選択信号生成器８６は第１のチップセレクト信号１０２１がＬのため装置バス信号選択信号１１５をＨとし、選択器８３は第１のアドレスバス信号１０１の値を選択アドレスバス１０７に出力する。ROM１４は、第１のチップセレクト信号１０２１がＬなので選択アドレスバス１０７へ出力された第１のアドレスバス１０１の値（Ａ１１）によって特定されたデータ（Ｄ１１）を選択データバス１０６へ出力し、選択器８３は選択データバス１０６の値を第１のデータバス１００に出力し、CPU１１がデータバス１００の値を読み出して読み出し動作を完了する。
【００４２】
以上のように本発明の実施の形態３によれば、実施の形態２に示す効果に加え、選択アドレスバスに出力するアドレス信号もチップセレクト信号により制御しているため、アドレスが変化する回数を削減することが可能であり、消費電力を更に減少することができる。
【００５１】
【発明の効果】
以上のように、本発明に係るバス制御装置は、データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、
前記バス制御装置は、前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器と、
前記第１のアクセス装置の前記記憶装置へのアクセス時のアクセスサイクル数を格納する第１のレジスタと、
前記第２のアクセス装置のアクセスサイクル数を格納する第２のレジスタと、
前記第２のアクセス装置にデータを読み込ませるタイミングを示すデータアクノリッジ信号を生成するデータアクノリッジ信号生成器とを有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過する前の最後のサイクルであることを検出したときは、前記データアクノリッジ信号生成器は前記データアクノリッジ信号を出力し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後前記第１のレジスタの値で示される期間が経過したとき、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続するものである。
この構成によれば、前記第２のアクセス装置のアクセスが待たされることはないため、非常に応答性の良いバス制御装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるバス制御装置の構成を示すブロック図
【図２】本発明の実施の形態１におけるバス制御装置の動作を示すタイミング波形図
【図３】本発明の実施の形態１におけるバス制御装置の動作を示すタイミング波形図
【図４】本発明の実施の形態２におけるバス制御装置の構成を示すブロック図
【図５】本発明の実施の形態２におけるバス制御装置の動作を示すタイミング波形図
【図６】本発明の実施の形態２におけるバス制御装置の動作を示すタイミング波形図
【図７】従来のバス制御装置の構成を示すブロック図
【図８】本発明の実施の形態３におけるバス制御装置の構成を示すブロック図
【図９】本発明の実施の形態３におけるバス制御装置の動作を示すタイミング波形図
【符号の説明】
１１、３１ CPU
１２、２２、３２ OSD
１３、８３、８５ 選択器
１４、３４ ROM
１５ データアクノリッジ信号生成器
１６、２６、８６ 選択信号生成器
１７ CPUアクセスサイクル数格納レジスタ
１８ OSDアクセスサイクル数格納レジスタ
１９、２９、３９、８９ バス制御装置
３１ CPU
３２ OSD
１００ 第１のデータバス
１０１ 第１のアドレスバス
１０２ 第１の制御信号
１０３ 第２のデータバス
１０４ 第２のアドレスバス
１０５ 第２の制御信号
１０６ 選択データバス
１０７ 選択アドレスバス
１０８ 選択制御信号
１０９ 選択信号
１１０ データアクノリッジ信号
１１１ CPUアクセスサイクル数
１１２ OSDアクセスサイクル数
１１３ システムクロック
１１４ 装置制御信号選択信号
１１５ 装置バス信号選択信号
３００ データバス
３０１ アドレスバス
３０２ 制御信号
３０３ バスリクエスト信号
３０４ バスグラント信号
Claims (1)
- データを読み書きする第１のアクセス装置とデータの読みだしのみ行う第２のアクセス装置とがバスを介して同一の記憶装置を共用しているバスの制御装置であって、
前記バス制御装置は、前記第１のアクセス装置、前記第２のアクセス装置と前記記憶装置との間に設けた選択器と、
前記第１のアクセス装置の前記記憶装置へのアクセス時のアクセスサイクル数を格納する第１のレジスタと、
前記第２のアクセス装置のアクセスサイクル数を格納する第２のレジスタと、
前記第２のアクセス装置にデータを読み込ませるタイミングを示すデータアクノリッジ信号を生成するデータアクノリッジ信号生成器とを有し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過する前の最後のサイクルであることを検出したときは、前記データアクノリッジ信号生成器は前記データアクノリッジ信号を出力し、
前記第１のアクセス装置が前記記憶装置へのアクセスを開始するタイミングから前記第２のレジスタの値で示される期間が経過したとき、前記選択器は前記第１のアクセス装置と前記記憶装置を接続し、
その後前記第１のレジスタの値で示される期間が経過したとき、前記第1のアクセス装置の前記記憶装置へのアクセスが完了するとともに、前記選択器は前記第２のアクセス装置と前記記憶装置とを接続する
ことを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129198A JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23059997 | 1997-08-27 | ||
| JP9-230599 | 1997-08-27 | ||
| JP24129198A JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134291A JPH11134291A (ja) | 1999-05-21 |
| JP4553998B2 true JP4553998B2 (ja) | 2010-09-29 |
Family
ID=26529431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24129198A Expired - Fee Related JP4553998B2 (ja) | 1997-08-27 | 1998-08-27 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4553998B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1225706C (zh) | 2002-02-28 | 2005-11-02 | 松下电器产业株式会社 | 微电脑、总线控制装置及总线控制方法 |
-
1998
- 1998-08-27 JP JP24129198A patent/JP4553998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11134291A (ja) | 1999-05-21 |
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