JPS62135881A - 画像表示装置 - Google Patents
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- JPS62135881A JPS62135881A JP60277210A JP27721085A JPS62135881A JP S62135881 A JPS62135881 A JP S62135881A JP 60277210 A JP60277210 A JP 60277210A JP 27721085 A JP27721085 A JP 27721085A JP S62135881 A JPS62135881 A JP S62135881A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像情報入出力制御手段と画像出力装置とが
時分割で表示用メモリをアクセスする画像表示装置に関
するものである。
時分割で表示用メモリをアクセスする画像表示装置に関
するものである。
ＣＲＴのような画像表示装置に表示用メモリを設け、こ
の表示用メモリを時分割制御によってアクセスさせて画
像表示を用なう画像表示装置は既知であり、例えば特公
昭５Ｂ−３４８３６号公報、特公昭５８−２６号公報に
開示されている。
の表示用メモリを時分割制御によってアクセスさせて画
像表示を用なう画像表示装置は既知であり、例えば特公
昭５Ｂ−３４８３６号公報、特公昭５８−２６号公報に
開示されている。
第５図は既知の画像表示装置の構成を示すブロツク図で
ある。駆動制御を行なう中央処理装置（ＣＰＵ） １
にデータバスライン２及びＣＰＵアドレスバスライン３
が接続され、これらデータバスライン２及びＣＰＵアド
レスバスライン３を介して表示すべきデータを記憶した
ＲＡＭ４及びＲＯＭ５やＩ１０装置６がそれぞれ接続さ
れている。表示用メモリ７にはデータバスライン２が接
続されると共に、アドレス切換器８が接続されている。
ある。駆動制御を行なう中央処理装置（ＣＰＵ） １
にデータバスライン２及びＣＰＵアドレスバスライン３
が接続され、これらデータバスライン２及びＣＰＵアド
レスバスライン３を介して表示すべきデータを記憶した
ＲＡＭ４及びＲＯＭ５やＩ１０装置６がそれぞれ接続さ
れている。表示用メモリ７にはデータバスライン２が接
続されると共に、アドレス切換器８が接続されている。
アドレス切換器８にはＣＰＵアドレスバスライン３と表
示アドレスバスライン９が接続され、この表示アドレス
バスライン９を介して表示系及びＣＰＵその他の動作に
必要な全てのタイミングを発生させる表示タイミング発
生回路１０が接続されている。また、表示用メモリ７に
は映像信号を形成する画像発生装置１１を介してＣＲＴ
１２が接続されている。画像表示を行なうには、まず
ＣＰＵＩからの信号によってＲＡＭ４． ）１０Ｍ５゜
Ｉ１０装置６をアクセスし、アドレス切換器８において
ＣＰＵアドレスバスライン３から送出されてくるＣＰ［
１１が指定する入出力アドレスと、表示タイミング発生
回路１０が指定する表示用アドレスとを表示タイミング
発生回路１０の表示タイミングに同期して交互に切換え
て表示用メモリ７を駆動する。
示アドレスバスライン９が接続され、この表示アドレス
バスライン９を介して表示系及びＣＰＵその他の動作に
必要な全てのタイミングを発生させる表示タイミング発
生回路１０が接続されている。また、表示用メモリ７に
は映像信号を形成する画像発生装置１１を介してＣＲＴ
１２が接続されている。画像表示を行なうには、まず
ＣＰＵＩからの信号によってＲＡＭ４． ）１０Ｍ５゜
Ｉ１０装置６をアクセスし、アドレス切換器８において
ＣＰＵアドレスバスライン３から送出されてくるＣＰ［
１１が指定する入出力アドレスと、表示タイミング発生
回路１０が指定する表示用アドレスとを表示タイミング
発生回路１０の表示タイミングに同期して交互に切換え
て表示用メモリ７を駆動する。
表示すべきデータはデータバスラインを経てＣＰＵのア
ドレス指定の制御のもとで表示用メモリ７に書き込まれ
、表示アドレスによって読出され、表示用メモリ７から
画像発生装置１１に供給されて映像信号化されてＣＲＴ
Ｑ上に表示される。
ドレス指定の制御のもとで表示用メモリ７に書き込まれ
、表示アドレスによって読出され、表示用メモリ７から
画像発生装置１１に供給されて映像信号化されてＣＲＴ
Ｑ上に表示される。
第６図はこの既知の画像表示装置のタイムチャートであ
る。第６図から理解できるように、表示タイミング発生
回路１０からの表示タイミングに同期してＣＰＵＩが指
定する入力アドレスと表示用アドレスとが時分割的に交
互に切り換えられ、この切換アドレスが表示用メモリに
入力されている。
る。第６図から理解できるように、表示タイミング発生
回路１０からの表示タイミングに同期してＣＰＵＩが指
定する入力アドレスと表示用アドレスとが時分割的に交
互に切り換えられ、この切換アドレスが表示用メモリに
入力されている。
上述した既知の画像表示装置では・、表示タイミングに
同期して、ＣＰＵの入力アドレスと表示用アドレスとを
交互に切換える構成としているため、表示用タイミング
とＣＰＵのマシンサイクルとを同期させなければならず
、従ってｃｐｕｉがアクセスするＩ？ＡＭ４． ＲＯＭ
５およびＩ１０装置６は全て同じ長さのマシンサイクル
でアクセスを完了させなければならない。
同期して、ＣＰＵの入力アドレスと表示用アドレスとを
交互に切換える構成としているため、表示用タイミング
とＣＰＵのマシンサイクルとを同期させなければならず
、従ってｃｐｕｉがアクセスするＩ？ＡＭ４． ＲＯＭ
５およびＩ１０装置６は全て同じ長さのマシンサイクル
でアクセスを完了させなければならない。
しかしながら、アクセス時間が全て同一のメモリやＩ１
０装置を実装することは困難であり、例えばアクセス時
間の遅いＲＯＭやＩ１０装置を用いると第７図に示すよ
うにウェイト期間（Ｔｗ）を設けなければならず、マシ
ンサイクル中にウェイト期間が入るとマシンサイクルの
長さが延長されることになる。この場合のアクセスは表
示用メモリ以外の装置との間で行なわれたものであるか
ら、図中符号Ｂで示す切換アドレスの出力は画像表示と
は全く無関係のアドレスであり、この結果、ＣＰＵアド
レスの出力タイミングが表示タイミングと同期せず、Ｃ
ＰＵによって表示メモリをアクセスできなくなる不都合
が生じしまう。この状態を符号Ｃで示し、符号Ｃで示さ
れる期間では表示メモリには符号Ａで示すアドレスが出
力されてしまう。このような不都合はアクセス時間の遅
いメモリ等を使用する場合だけでなく、乗余算を行なう
場合のように命令の種類によってマシンサイクル長が変
動する場合にも発生してしまう。従って、既知の画像表
示装置では、ＣＰＵにウェイト期間を設けることが不可
能であり、アクセス時間の遅い周辺ＬＳＩを使用できな
いばかりか高速の表示用メモリを使用しなければならず
、この結果ハードウェアが高価になるばかりでなく機能
的にも大きな制約を受ける欠点ずあった。ＣＰＵにウェ
イト期間を設けてアクセス時間の遅いデバイスを使用す
ることも可能ではないが、表示時間が長くなると共に、
１画素の表示時間がのびるので画素の縦横比が１：１に
対応しないおそれ発生してしまう。
０装置を実装することは困難であり、例えばアクセス時
間の遅いＲＯＭやＩ１０装置を用いると第７図に示すよ
うにウェイト期間（Ｔｗ）を設けなければならず、マシ
ンサイクル中にウェイト期間が入るとマシンサイクルの
長さが延長されることになる。この場合のアクセスは表
示用メモリ以外の装置との間で行なわれたものであるか
ら、図中符号Ｂで示す切換アドレスの出力は画像表示と
は全く無関係のアドレスであり、この結果、ＣＰＵアド
レスの出力タイミングが表示タイミングと同期せず、Ｃ
ＰＵによって表示メモリをアクセスできなくなる不都合
が生じしまう。この状態を符号Ｃで示し、符号Ｃで示さ
れる期間では表示メモリには符号Ａで示すアドレスが出
力されてしまう。このような不都合はアクセス時間の遅
いメモリ等を使用する場合だけでなく、乗余算を行なう
場合のように命令の種類によってマシンサイクル長が変
動する場合にも発生してしまう。従って、既知の画像表
示装置では、ＣＰＵにウェイト期間を設けることが不可
能であり、アクセス時間の遅い周辺ＬＳＩを使用できな
いばかりか高速の表示用メモリを使用しなければならず
、この結果ハードウェアが高価になるばかりでなく機能
的にも大きな制約を受ける欠点ずあった。ＣＰＵにウェ
イト期間を設けてアクセス時間の遅いデバイスを使用す
ることも可能ではないが、表示時間が長くなると共に、
１画素の表示時間がのびるので画素の縦横比が１：１に
対応しないおそれ発生してしまう。
従って、本発明の目的は上述した欠点を除去し、ＣＰＵ
の入出力のアクセスが割り当てられた期間に対して同期
がずれた場合であっても、ＣＰ［Ｉにウェイトをかけて
表示用メモリ以外へのアクセスに対してウェイト期間を
設けることができ、同期をとり直すことができる画像表
示装置を提供するものである。
の入出力のアクセスが割り当てられた期間に対して同期
がずれた場合であっても、ＣＰ［Ｉにウェイトをかけて
表示用メモリ以外へのアクセスに対してウェイト期間を
設けることができ、同期をとり直すことができる画像表
示装置を提供するものである。
本発明による画像表示装置は画像情報入出力制御手段と
画像出力装置とが時分割で表示用メモリをアクセスする
画像表示装置において、前記画像情報入出力制御手段が
アクセスし得る期間を示す信号と、画像情報入出力制御
手段が表示用メモリにアクセスするときのマシンサイク
ルの開始点との時間的ずれを検出し、検出した時間的ず
れに応じて前記画像情報入出力制御手段のウェイトを制
御する手段を設けたことを特徴とするものである。
画像出力装置とが時分割で表示用メモリをアクセスする
画像表示装置において、前記画像情報入出力制御手段が
アクセスし得る期間を示す信号と、画像情報入出力制御
手段が表示用メモリにアクセスするときのマシンサイク
ルの開始点との時間的ずれを検出し、検出した時間的ず
れに応じて前記画像情報入出力制御手段のウェイトを制
御する手段を設けたことを特徴とするものである。
上述したように本発明では、ＣＰｕがアクセスし得る期
間を示す信号とマシンサイクルの開始点との時間差をＣ
ＰＵのクロンクパルス列の単位で検出し、検出した時間
差に応じてＣＰＵにウェイトをかけているので、ＣＰＩ
Ｊのマシンサイクルが変動してもＣＰＵのアクセスと表
示用のアクセスを直ちに同期させることができ、従って
、アクセス時間の遅いデバイスも使用することができる
。
間を示す信号とマシンサイクルの開始点との時間差をＣ
ＰＵのクロンクパルス列の単位で検出し、検出した時間
差に応じてＣＰＵにウェイトをかけているので、ＣＰＩ
Ｊのマシンサイクルが変動してもＣＰＵのアクセスと表
示用のアクセスを直ちに同期させることができ、従って
、アクセス時間の遅いデバイスも使用することができる
。
第１図は本発明による画像表示装置の一例の構成を示す
ブロック図である。
ブロック図である。
画像情報の入出力制御を行なう中央処理装置（ＣＰＵ）
１０にアドレスバスライン１１を接続し、このアドレ
スバスラインＩＩにＣＰＵウェイト制御回路１２及びア
ドレス切換器１３を接続してＣＰＵアドレスをそれぞれ
供給する。ＣＰＵｌ０にはＣＰＵウェイト制御回路１２
を接続してＣＰｔ１ｌＱからクロック信号及びＣＰＵｌ
０のマシンサイクルの開始を表示するＡＬＥ信号を供給
すると共に、ＣＰＵウェイト制御回路１２からＣＰＵｌ
０に対してウェイトを要求するためのウェイト信号を供
給する。ＣＰＵウェイト制御回路１２には表示タイミン
グ発生回路１４を接続し、この表示タイミング発生回路
１４からＣＰＵウェイト制御回路１２にＣＰＵのアクセ
ス期間を指示すると共にアドレス切換を指示するアドレ
ス切換信号読及びこのアドレス切換信号Ａｃの２倍の周
波数の２Ａｃ信号をそれぞれ供給する。表示タイミング
発生回路１４にはアドレス切換器１３を接続してＡｃ信
号を供給すると共に、表示アドレスバスライン１５を介
して表示アドレスを供給する。アドレス切換器１３では
、アドレス切換信号ＡＣの制御のもとで、アドレスバス
ライン１１を経て供給されるＣＰＵアドレスと表示アド
レスバスライン１５を経て供給される表示用のアドレス
とを切換え、ＣＰＵアドレスと表示用アドレスとを表示
用メモ１月６に交互に出力する。表示用メモリ１６では
データバスライン１７を経て供給される表示データをＣ
ＰＵアドレスに従って格納し、この表示データを表示用
アドレスに従って画像発生装置１８に供給する。ＣＰＵ
ウェイト制御回路１２ではＣＰＵｌ０から供給されるク
ロック信号及びＡＬＩ！信号と表示タイミング発生回路
１４から供給されるアドレス切換信号読及び２Ａｃ信号
に基き、アドレス切換信号Ａｃに対するＣＰＵｌ０のマ
シンサイクルの時間的関係をＣＰＵが表示用メモリ１６
をアクセスする時にのみ検知し、ＣＰＵのウェイト状態
を制御するウェイト信号を生成する。
１０にアドレスバスライン１１を接続し、このアドレ
スバスラインＩＩにＣＰＵウェイト制御回路１２及びア
ドレス切換器１３を接続してＣＰＵアドレスをそれぞれ
供給する。ＣＰＵｌ０にはＣＰＵウェイト制御回路１２
を接続してＣＰｔ１ｌＱからクロック信号及びＣＰＵｌ
０のマシンサイクルの開始を表示するＡＬＥ信号を供給
すると共に、ＣＰＵウェイト制御回路１２からＣＰＵｌ
０に対してウェイトを要求するためのウェイト信号を供
給する。ＣＰＵウェイト制御回路１２には表示タイミン
グ発生回路１４を接続し、この表示タイミング発生回路
１４からＣＰＵウェイト制御回路１２にＣＰＵのアクセ
ス期間を指示すると共にアドレス切換を指示するアドレ
ス切換信号読及びこのアドレス切換信号Ａｃの２倍の周
波数の２Ａｃ信号をそれぞれ供給する。表示タイミング
発生回路１４にはアドレス切換器１３を接続してＡｃ信
号を供給すると共に、表示アドレスバスライン１５を介
して表示アドレスを供給する。アドレス切換器１３では
、アドレス切換信号ＡＣの制御のもとで、アドレスバス
ライン１１を経て供給されるＣＰＵアドレスと表示アド
レスバスライン１５を経て供給される表示用のアドレス
とを切換え、ＣＰＵアドレスと表示用アドレスとを表示
用メモ１月６に交互に出力する。表示用メモリ１６では
データバスライン１７を経て供給される表示データをＣ
ＰＵアドレスに従って格納し、この表示データを表示用
アドレスに従って画像発生装置１８に供給する。ＣＰＵ
ウェイト制御回路１２ではＣＰＵｌ０から供給されるク
ロック信号及びＡＬＩ！信号と表示タイミング発生回路
１４から供給されるアドレス切換信号読及び２Ａｃ信号
に基き、アドレス切換信号Ａｃに対するＣＰＵｌ０のマ
シンサイクルの時間的関係をＣＰＵが表示用メモリ１６
をアクセスする時にのみ検知し、ＣＰＵのウェイト状態
を制御するウェイト信号を生成する。
第２図はＣＰＵウェイト制御回路の詳細な構成を示す回
路図である。本例では４個のクロック信号Ｔ Ｉ−Ｔ
ａを以って１のマシンサイクルとする。ランチ回路２０
の入力端子にアドレス切換信号Ａｃ及び２倍周期の２Ａ
Ｃ信号を人力させると共に反転入力端子にはＡＬＥ信号
をそれぞれ入力し、マシンサイクルの開始を表示するＡ
ＬＥ信号の立下縁を利用してマンサイクル開始時のアド
レス切換信号Ａｃ及び２Ａｃ信号の状態、すなわちＨｉ
ｇｈ状態か又はＬｏ−状態かを検出してラッチし、その
出力をデコーダ回路２１に供給する。デコーダ回路２１
では、これらの２個の信号の状態に基いて４種のウェイ
ト要求信号−０＋ＷＩ＋Ｗ！及び６を作成してウェイト
選択回路２２に出力する。第３図にＡｃ信号及び２Ａｃ
信号の状態とウェイト要求出力信号−０〜Ｗ、との関係
を示す。
路図である。本例では４個のクロック信号Ｔ Ｉ−Ｔ
ａを以って１のマシンサイクルとする。ランチ回路２０
の入力端子にアドレス切換信号Ａｃ及び２倍周期の２Ａ
Ｃ信号を人力させると共に反転入力端子にはＡＬＥ信号
をそれぞれ入力し、マシンサイクルの開始を表示するＡ
ＬＥ信号の立下縁を利用してマンサイクル開始時のアド
レス切換信号Ａｃ及び２Ａｃ信号の状態、すなわちＨｉ
ｇｈ状態か又はＬｏ−状態かを検出してラッチし、その
出力をデコーダ回路２１に供給する。デコーダ回路２１
では、これらの２個の信号の状態に基いて４種のウェイ
ト要求信号−０＋ＷＩ＋Ｗ！及び６を作成してウェイト
選択回路２２に出力する。第３図にＡｃ信号及び２Ａｃ
信号の状態とウェイト要求出力信号−０〜Ｗ、との関係
を示す。
ラッチ回路２０からデコーダ回路に出力されるデータが
、表示用メモ１月６のアクセス時のものか否かを判断す
るため、デコーダ回路２１にはアクセスチェック回路２
３を接続し、このアクセスチェック回路２３にアドレス
バスライン１１を接続して送出されてくるアドレス情報
に基いて表示用メモリ１６をアクセスするための信号か
否かを確認しデコーダ回路２１に出力する。ウェイト選
択回路２２は並列配置した４個のアンドゲート２４〜２
７と、これらＡＮＤゲート２４〜２７の出力が接続され
ている１個のＯＲゲ−ト２８とを以って構成し、デコー
ダ回路２１からの４個の出力信号り。〜６を各ＡＮＤゲ
ート２４〜２７の一方の端子にそれぞれ出力する。一方
、シフトレジスタで構成されるウェイトタイミング発生
回路２９を設け、その入力端子にＡＬＥ信号を入力し、
反転入力端子にはＣＰＵｌ０からのクロック信号を入力
し、ＡＬＥ信号の立上縁でリセットしてマシンサイクル
中でのクロックパルスを検出し、検出したクロックパル
ス数に応じたウェイト信号を４本のライン３０ａ 、
３０ｂ 、 ３０ｃおよび３０ｄにそれぞれ出力し、こ
れら４本のライン３０ａ〜３０ｄをＡＮＤゲート２４〜
２７の他方の入力端子にそれぞれ接続する。ライン３０
ａには１番目のクロックパルスの立下縁で立ち上がり２
番目の立下縁で立ち下るウェイト信号を出力し、ライン
３０ｂには３番目のクロックパルスの立下縁で立ち上が
り４番目のクロックパルスの立下縁で立ち下がるウェイ
ト信号を出力し、ライン３０ｃには４番目のクロックパ
ルスの立下縁で立ち上がり５番目のクロックパルスの立
下縁で立ち下がるウェイト信号を出力し、ライン３０ｄ
には５番目のクロックパルスの立下縁で立ち上がり６番
目のクロックパルスの立下縁で立ち下がるウェイト信号
を出力する。従って、４個のウェイト要求信号と４個の
ウェイト信号によって定まるＡＮＤゲートだけが所定期
間後に開きＡＫｃ信号としてＯＲゲート２８からＣＰＵ
ｌ０に出力され、このＡＫｃ信号の到来を以ってウェイ
トを解除する。このように構成すれば、表示用メモｉ月
６に対するＣＰＵｌ０のアクセス割当期間を示すクロッ
ク信号とＣＰＵｌ０の表示用メモリへのアクセス時のマ
シンサイクル開始点との時間差をＣＰＵの１クロック単
位で検出され、その時間差に応じてウェイトをかけてＣ
Ｐｕのアクセスがアクセス割当て期間と一致するように
同期させることができる。
、表示用メモ１月６のアクセス時のものか否かを判断す
るため、デコーダ回路２１にはアクセスチェック回路２
３を接続し、このアクセスチェック回路２３にアドレス
バスライン１１を接続して送出されてくるアドレス情報
に基いて表示用メモリ１６をアクセスするための信号か
否かを確認しデコーダ回路２１に出力する。ウェイト選
択回路２２は並列配置した４個のアンドゲート２４〜２
７と、これらＡＮＤゲート２４〜２７の出力が接続され
ている１個のＯＲゲ−ト２８とを以って構成し、デコー
ダ回路２１からの４個の出力信号り。〜６を各ＡＮＤゲ
ート２４〜２７の一方の端子にそれぞれ出力する。一方
、シフトレジスタで構成されるウェイトタイミング発生
回路２９を設け、その入力端子にＡＬＥ信号を入力し、
反転入力端子にはＣＰＵｌ０からのクロック信号を入力
し、ＡＬＥ信号の立上縁でリセットしてマシンサイクル
中でのクロックパルスを検出し、検出したクロックパル
ス数に応じたウェイト信号を４本のライン３０ａ 、
３０ｂ 、 ３０ｃおよび３０ｄにそれぞれ出力し、こ
れら４本のライン３０ａ〜３０ｄをＡＮＤゲート２４〜
２７の他方の入力端子にそれぞれ接続する。ライン３０
ａには１番目のクロックパルスの立下縁で立ち上がり２
番目の立下縁で立ち下るウェイト信号を出力し、ライン
３０ｂには３番目のクロックパルスの立下縁で立ち上が
り４番目のクロックパルスの立下縁で立ち下がるウェイ
ト信号を出力し、ライン３０ｃには４番目のクロックパ
ルスの立下縁で立ち上がり５番目のクロックパルスの立
下縁で立ち下がるウェイト信号を出力し、ライン３０ｄ
には５番目のクロックパルスの立下縁で立ち上がり６番
目のクロックパルスの立下縁で立ち下がるウェイト信号
を出力する。従って、４個のウェイト要求信号と４個の
ウェイト信号によって定まるＡＮＤゲートだけが所定期
間後に開きＡＫｃ信号としてＯＲゲート２８からＣＰＵ
ｌ０に出力され、このＡＫｃ信号の到来を以ってウェイ
トを解除する。このように構成すれば、表示用メモｉ月
６に対するＣＰＵｌ０のアクセス割当期間を示すクロッ
ク信号とＣＰＵｌ０の表示用メモリへのアクセス時のマ
シンサイクル開始点との時間差をＣＰＵの１クロック単
位で検出され、その時間差に応じてウェイトをかけてＣ
Ｐｕのアクセスがアクセス割当て期間と一致するように
同期させることができる。
第４図Ａ−Ｃはマシンサイクルが非同期な場合に同期さ
せる状況を示す図タイムチャートである。
せる状況を示す図タイムチャートである。
第４図Ａはマシンサイクルが１個のクロックパルスに相
当する時間差が生じた場合を示す。１個のクロックパル
スに相当する時間差が生じた場合、Ａｃ信号はし、２Ａ
ｃ信号はＨの状態であり、ウェイト要求信号としてもが
選択されＡＮＤゲート２７の一方の入力が旧ｇｈ状態と
なる。一方このＡＮＤゲート２７の他方の入力端子には
第５番目のクロックパルスの立下縁で立ち上がり、第６
番目のクロックパルスの立下縁で立ち下がる信号がライ
ン３０ｄを経て供給されるので、この波形のＡＫｃ信号
がＣＰＵに出力され、３個のクロックパルスに相当する
ウェイトがかけられ、その後Ｔ４のクロックパルスを発
してマシンサイクルが終了して同期することになる。第
４図Ｂは２個のクロックパルスに相当する時間差が生じ
た場合を示し、この場合には２個のクロックパルスに相
当するウェイトを設けて同期をとる。更に、第４図Ｃは
３個のクロックパルスに相当する時間差が生じた場合を
示し、この場合には１個のクロックパルスに相当するウ
ェイトを設けて同期をとる。
当する時間差が生じた場合を示す。１個のクロックパル
スに相当する時間差が生じた場合、Ａｃ信号はし、２Ａ
ｃ信号はＨの状態であり、ウェイト要求信号としてもが
選択されＡＮＤゲート２７の一方の入力が旧ｇｈ状態と
なる。一方このＡＮＤゲート２７の他方の入力端子には
第５番目のクロックパルスの立下縁で立ち上がり、第６
番目のクロックパルスの立下縁で立ち下がる信号がライ
ン３０ｄを経て供給されるので、この波形のＡＫｃ信号
がＣＰＵに出力され、３個のクロックパルスに相当する
ウェイトがかけられ、その後Ｔ４のクロックパルスを発
してマシンサイクルが終了して同期することになる。第
４図Ｂは２個のクロックパルスに相当する時間差が生じ
た場合を示し、この場合には２個のクロックパルスに相
当するウェイトを設けて同期をとる。更に、第４図Ｃは
３個のクロックパルスに相当する時間差が生じた場合を
示し、この場合には１個のクロックパルスに相当するウ
ェイトを設けて同期をとる。
本発明は上述した実施例だけに限定されるものではなく
種々の変形が可能である。例えば上述した実施例ではデ
コーダ回路及びウェイト発生回路の後段にウェイト選択
回路を設ける構成としたが、ウェイト発生回路の出力を
アドレス切換信号及び２Ａｃ信号と共にデコーダ回路に
直接入力してＡＫｃ信号を形成する構成とすることもで
きる。
種々の変形が可能である。例えば上述した実施例ではデ
コーダ回路及びウェイト発生回路の後段にウェイト選択
回路を設ける構成としたが、ウェイト発生回路の出力を
アドレス切換信号及び２Ａｃ信号と共にデコーダ回路に
直接入力してＡＫｃ信号を形成する構成とすることもで
きる。
また、上述した実施例では表示用メモリとしてデュアル
ポート型のＲＡＭを用いているので表示用メモリにはア
ドレスだけを切り換えて情報データを入力しているが、
表示用メモリとして通常のＲＡＭを用いることもでき、
この場合にはデータバスラインも切り換える必要がある
。
ポート型のＲＡＭを用いているので表示用メモリにはア
ドレスだけを切り換えて情報データを入力しているが、
表示用メモリとして通常のＲＡＭを用いることもでき、
この場合にはデータバスラインも切り換える必要がある
。
以上説明したように本発明によれば、ＣＰＵのアクセス
し得る時間を示す信号とｃｐｕが表示用メモリにアクセ
スするときのマシンサイクルの開始点との時間的ずれを
検出し、検出した時間的ずれに応じてＣＰＵへのウェイ
トを制御し得る手段を設け゛ているので、画像情報を記
憶するＲＡＭやＲＯＭ又はＩ１０装置等にアクセス時間
の遅いデバイスを用いることができ、画像表示装置のコ
ストを低減することができる。また、種々のタイミング
の設計が容易になり設計上の自由度が増加する。
し得る時間を示す信号とｃｐｕが表示用メモリにアクセ
スするときのマシンサイクルの開始点との時間的ずれを
検出し、検出した時間的ずれに応じてＣＰＵへのウェイ
トを制御し得る手段を設け゛ているので、画像情報を記
憶するＲＡＭやＲＯＭ又はＩ１０装置等にアクセス時間
の遅いデバイスを用いることができ、画像表示装置のコ
ストを低減することができる。また、種々のタイミング
の設計が容易になり設計上の自由度が増加する。
更に、乗余算のようにマシンサイクルの長い命令にも用
いることができる。
いることができる。
第１図は本発明による画像表示装置の一例の構成を示す
ブロック図、 第２図はｃｐｕウェイト制御回路の詳細な構成を示す回
路図、 第３図はマシンサイクル開始時のアドレス切換信号及び
２Ａｃ信号の状態とウェイト要求信号との関係を示す図
、 第４図Ａ−Ｃは種々の時間的ずれが生じた場合の状態及
び同期方法を示すタイムチャート図である。 第５図は既知の画像表示装置の構成を示すブロック図、 第６図及び第７図はタイムチャート図である。 １０・・・ＣＰＵ １１・・・アドレス
バスライン１２・・・ＣＰｕウェイト制御回路 １３・・・アドレス切換器 １４・・・表示タイミング発生回路 １５・・・表示アドレスバスライン １６・・・表示用メモリ１７・・・画像発生装置２０・
・・ラッチ回路 ２１・・・デコーダ回路２２・
・・ウェイト選択回路 ２３・・・アクセスチェック回路 ２４〜２７・・・ＡＮＤゲート ２８・・・ＯＲゲー
ト２９・・・ウェイトタイミング発生回路時 許 出
願人 オリンパス光学工業株式会社代理人弁理士 杉
村 暁 秀 同 弁理士 杉 村 興
作第２図 第３図 Ｐ′さ
ブロック図、 第２図はｃｐｕウェイト制御回路の詳細な構成を示す回
路図、 第３図はマシンサイクル開始時のアドレス切換信号及び
２Ａｃ信号の状態とウェイト要求信号との関係を示す図
、 第４図Ａ−Ｃは種々の時間的ずれが生じた場合の状態及
び同期方法を示すタイムチャート図である。 第５図は既知の画像表示装置の構成を示すブロック図、 第６図及び第７図はタイムチャート図である。 １０・・・ＣＰＵ １１・・・アドレス
バスライン１２・・・ＣＰｕウェイト制御回路 １３・・・アドレス切換器 １４・・・表示タイミング発生回路 １５・・・表示アドレスバスライン １６・・・表示用メモリ１７・・・画像発生装置２０・
・・ラッチ回路 ２１・・・デコーダ回路２２・
・・ウェイト選択回路 ２３・・・アクセスチェック回路 ２４〜２７・・・ＡＮＤゲート ２８・・・ＯＲゲー
ト２９・・・ウェイトタイミング発生回路時 許 出
願人 オリンパス光学工業株式会社代理人弁理士 杉
村 暁 秀 同 弁理士 杉 村 興
作第２図 第３図 Ｐ′さ
Claims (1)
- 【特許請求の範囲】 １、画像情報入出力制御手段と画像出力装置とが時分割
で表示用メモリをアクセスする画像表示装置において、
前記画像情報入出力制御手段がアクセスし得る期間を示
す信号と、画像情報入出力制御手段が表示用メモリにア
クセスするときのマシンサイクルの開始点との時間的ず
れを検出し、検出した時間的ずれに応じて前記画像情報
入出力制御手段のウェイトを制御する手段を設けたこと
を特徴とする画像表示装置。 ２、前記画像情報入出力制御手段のウェイトを制御する
手段を、マシンサイクルの開始時において当該画像情報
入出力制御手段のアクセスし得る期間を検出するラッチ
回路と、表示用メモリへのアクセスであるか否かを検出
するアクセスチェック回路と、画像情報入出力手段のク
ロックパルス信号に基いて計数したウェイト数を決定す
るデコーダ回路と、複数の異なるウェイトタイミングを
発生するウェイトタイミング発生回路と、前記デコーダ
回路の出力及びウェイトタイミング発生回路の出力とに
基いて所望のウェイトを選択して画像情報入出力装置に
出力するウェイト選択回路とを以って構成したことを特
徴とする特許請求の範囲第１項記載の画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277210A JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
| US06/933,881 US4803475A (en) | 1985-12-10 | 1986-11-24 | Image display apparatus |
| GB8629307A GB2183872B (en) | 1985-12-10 | 1986-12-08 | Image display apparatus |
| DE19863642193 DE3642193A1 (de) | 1985-12-10 | 1986-12-10 | Bildanzeigevorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60277210A JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62135881A true JPS62135881A (ja) | 1987-06-18 |
| JP2520872B2 JP2520872B2 (ja) | 1996-07-31 |
Family
ID=17580344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60277210A Expired - Lifetime JP2520872B2 (ja) | 1985-12-10 | 1985-12-10 | 画像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803475A (ja) |
| JP (1) | JP2520872B2 (ja) |
| DE (1) | DE3642193A1 (ja) |
| GB (1) | GB2183872B (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
| JPS63243989A (ja) * | 1987-03-31 | 1988-10-11 | 株式会社東芝 | メモリ制御装置 |
| JPS63265292A (ja) * | 1987-04-22 | 1988-11-01 | シャープ株式会社 | 表示装置 |
| JP2748562B2 (ja) * | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| CA2023998A1 (en) * | 1989-11-13 | 1991-05-14 | Thomas F. Lewis | Apparatus and method for guaranteeing strobe separation timing |
| JP3350043B2 (ja) * | 1990-07-27 | 2002-11-25 | 株式会社日立製作所 | 図形処理装置及び図形処理方法 |
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| JPS59231588A (ja) * | 1983-06-14 | 1984-12-26 | 三菱電機株式会社 | デイスプレイ装置 |
Family Cites Families (9)
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| US3334333A (en) * | 1964-04-16 | 1967-08-01 | Ncr Co | Memory sharing between computer and peripheral units |
| JPS55127656A (en) * | 1979-03-26 | 1980-10-02 | Agency Of Ind Science & Technol | Picture memory unit |
| GB2053537B (en) * | 1979-07-10 | 1983-08-10 | Lucas Industries Ltd | Digital computing apparatus |
| JPS602669B2 (ja) * | 1980-12-24 | 1985-01-23 | 松下電器産業株式会社 | 画面表示装置 |
| US4439759A (en) * | 1981-05-19 | 1984-03-27 | Bell Telephone Laboratories, Incorporated | Terminal independent color memory for a digital image display system |
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| US4626837A (en) * | 1983-11-17 | 1986-12-02 | Wyse Technology | Display interface apparatus |
| US4663735A (en) * | 1983-12-30 | 1987-05-05 | Texas Instruments Incorporated | Random/serial access mode selection circuit for a video memory system |
| FR2563024B1 (fr) * | 1984-04-17 | 1986-05-30 | Thomson Csf | Dispositif pour modifier l'aspect des points d'une image sur un ecran d'une console de visualisation d'images graphiques |
-
1985
- 1985-12-10 JP JP60277210A patent/JP2520872B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-24 US US06/933,881 patent/US4803475A/en not_active Expired - Lifetime
- 1986-12-08 GB GB8629307A patent/GB2183872B/en not_active Expired
- 1986-12-10 DE DE19863642193 patent/DE3642193A1/de active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59231588A (ja) * | 1983-06-14 | 1984-12-26 | 三菱電機株式会社 | デイスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3642193A1 (de) | 1987-06-11 |
| GB2183872B (en) | 1989-10-11 |
| US4803475A (en) | 1989-02-07 |
| GB8629307D0 (en) | 1987-01-14 |
| JP2520872B2 (ja) | 1996-07-31 |
| GB2183872A (en) | 1987-06-10 |
| DE3642193C2 (ja) | 1991-06-13 |
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