JPS602669B2 - 画面表示装置 - Google Patents
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- JPS602669B2 JPS602669B2 JP55184283A JP18428380A JPS602669B2 JP S602669 B2 JPS602669 B2 JP S602669B2 JP 55184283 A JP55184283 A JP 55184283A JP 18428380 A JP18428380 A JP 18428380A JP S602669 B2 JPS602669 B2 JP S602669B2
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
- G09G5/225—Control of the character-code memory comprising a loadable character generator
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
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- G09G1/167—Details of the interface to the display terminal specific for a CRT
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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Description
【発明の詳細な説明】
本発明は陰極線管（以下ＣＰＴと呼ぶ）のスクリーン上
に表示する文字やグラフィックと一対一に対応する所の
画面メモリと、前記画面メモリを読み書きするコントロ
ーラーであるＣＰＵ（ＣｅｎｔｍＩＰｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ）と、前記ＣＲＴスクリーンに表示するため
の信号を作り出す所のＣＲＴコントローラとを有し「前
記ＣＲＴコントローラが前記画面メモリのデータを読み
、前記データをビット変換したのち、パラレルーシリア
ル変換して前記ＣＲＴスクリーンの表示信号とする機器
において、前記ＣＰＵの動作クロックの周波数を前記画
面メモリを読み書きする期間と、読み書きをしない期間
で変化させてｔ前記ＣＰＵの高速動作を可能とした画面
表示装置を提供しようとするものである。
に表示する文字やグラフィックと一対一に対応する所の
画面メモリと、前記画面メモリを読み書きするコントロ
ーラーであるＣＰＵ（ＣｅｎｔｍＩＰｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ）と、前記ＣＲＴスクリーンに表示するため
の信号を作り出す所のＣＲＴコントローラとを有し「前
記ＣＲＴコントローラが前記画面メモリのデータを読み
、前記データをビット変換したのち、パラレルーシリア
ル変換して前記ＣＲＴスクリーンの表示信号とする機器
において、前記ＣＰＵの動作クロックの周波数を前記画
面メモリを読み書きする期間と、読み書きをしない期間
で変化させてｔ前記ＣＰＵの高速動作を可能とした画面
表示装置を提供しようとするものである。
従来、第１図の構成で、ＣＰＵＩが画面メモリ２を読み
書きするのと、ＣＲＴコントローラ３が前記画面メモリ
２のデータを読み込むのとが、非同期でおこなわれる場
合のタイミングを第２図を用いて説明する。
書きするのと、ＣＲＴコントローラ３が前記画面メモリ
２のデータを読み込むのとが、非同期でおこなわれる場
合のタイミングを第２図を用いて説明する。
まず、第１図のシフトレジスタ４は、第２図シフトロー
ド信号ａのＬｏｗレベルで、キヤラクタジェネレー夕５
の表示データを取り込む。
ド信号ａのＬｏｗレベルで、キヤラクタジェネレー夕５
の表示データを取り込む。
そして、シフトクロツクｂのタイミングで、前記表示デ
ー夕をパラレルからシリアルデータに変換し、ＣＲＴ表
示装置６に表示信号として印加し表示する。第２図の期
間Ｃは、前記ＣＲＴコントローフ３が、前記ＣＲＴ上の
表示位置に対応した表示アドレスｄをアドレス切替回路
７を通して、前記画面メモリ２に印加し、前記表示アド
レスｄに対応する表示データｅをキャラクタジェネレー
夕５に表示文字のコードとして加える期間を示す。前記
キャラクタジェネレー夕５は、与えられた前記表示文字
のコードに対応したビット列をシフトレジスタ４へ加え
る。一方、期間Ｆは前記ＣＲＴコントローラ３が画面メ
モリ２のデータを読み出そうとしている時に、ＣＰＵＩ
からの前記画面メモリ２への読み書きがおこなわれた場
合のタイミングを図示したものである。
ー夕をパラレルからシリアルデータに変換し、ＣＲＴ表
示装置６に表示信号として印加し表示する。第２図の期
間Ｃは、前記ＣＲＴコントローフ３が、前記ＣＲＴ上の
表示位置に対応した表示アドレスｄをアドレス切替回路
７を通して、前記画面メモリ２に印加し、前記表示アド
レスｄに対応する表示データｅをキャラクタジェネレー
夕５に表示文字のコードとして加える期間を示す。前記
キャラクタジェネレー夕５は、与えられた前記表示文字
のコードに対応したビット列をシフトレジスタ４へ加え
る。一方、期間Ｆは前記ＣＲＴコントローラ３が画面メ
モリ２のデータを読み出そうとしている時に、ＣＰＵＩ
からの前記画面メモリ２への読み書きがおこなわれた場
合のタイミングを図示したものである。
まず、アドレス切替回路７はＣＲＴコントローラ３の表
示アドレスｄからＣＰＵアドレスＧへと切替えて、前記
画面メモリ２へ印加する。その時、前記ＣＰＵＩのＣＰ
ＵアドレスＧに対するＣＰＵデータ日の読み書きが、前
記ＣＰＵＩと前記画面メモリ２の間でおこなわれる。第
２図からわかるように、表示すべき文字に対応する表示
データｅは、同図の期間Ｆでは前記ＣＰＵＩが前記画面
メモリ２を読み書きすることにより、正しいものが得ら
れず、画面上には表示する文字と違ったかたちのものが
表示され、一種のノイズのように見えてしまう。これら
の欠点を除去するために、従来は以下の方法が用いられ
た。‘１｝ 前記ＣＰＵＩが画面メモＩＪ２を読み書き
するのを第３図のごとく表示の帰線時間ｉにおこなつｏ
‘２） 第４図のごとく、一文字表示期間ｉを前記ＣＰ
ＵＩが前記画面メモリ２を読み書きする期間ｋと、前記
ＣＲＴコントローラ３が前記画面メモリ２のデータを読
む期間１とに分割する。
示アドレスｄからＣＰＵアドレスＧへと切替えて、前記
画面メモリ２へ印加する。その時、前記ＣＰＵＩのＣＰ
ＵアドレスＧに対するＣＰＵデータ日の読み書きが、前
記ＣＰＵＩと前記画面メモリ２の間でおこなわれる。第
２図からわかるように、表示すべき文字に対応する表示
データｅは、同図の期間Ｆでは前記ＣＰＵＩが前記画面
メモリ２を読み書きすることにより、正しいものが得ら
れず、画面上には表示する文字と違ったかたちのものが
表示され、一種のノイズのように見えてしまう。これら
の欠点を除去するために、従来は以下の方法が用いられ
た。‘１｝ 前記ＣＰＵＩが画面メモＩＪ２を読み書き
するのを第３図のごとく表示の帰線時間ｉにおこなつｏ
‘２） 第４図のごとく、一文字表示期間ｉを前記ＣＰ
ＵＩが前記画面メモリ２を読み書きする期間ｋと、前記
ＣＲＴコントローラ３が前記画面メモリ２のデータを読
む期間１とに分割する。
などの方法が従来とられていた。しかし、｛１｝の方法
では第３図で、前記ＣＰＵＩが第３図の画面表示期間ｍ
の途中で第２図前記画面メモリ２を読み書さしようとす
ると、第３図の帰線期間ｉまで前記ＣＰＵＩは待たねば
ならず、前記ＣＰＵＩの動作速度がはなはだしく低下す
るといった欠点を有していた。一方■の方法では、前記
ＣＰＵＩの動作クロックを前記ＣＲＴコントローラ３の
動作クロックと同期をとるために、第４図の前記一文字
表示期間ｊを分割して、前記ＣＰＵＩのＣＰＵクロック
ｎとするため、任意のＣＰＵクロックで前記ＣＰＵＩを
働かせることができない欠点を有していた。本発明は、
これらの欠点を除去するためのもので、前記ＣＰＵＩが
前記画面メモリ２を読み書きする期間Ｆには、画面表示
の切替信号○を前記ＣＰＵＩのＣＰＵクロックとし、前
記ＣＰＵＩが前記画面メモリ２を読み書きしない期間Ｃ
では、希望する動作速度のＣＰＵクロツクを前記ＣＰＵ
Ｉに与えることを特徴としたもので、以下その一実施例
を図面により説明する。
では第３図で、前記ＣＰＵＩが第３図の画面表示期間ｍ
の途中で第２図前記画面メモリ２を読み書さしようとす
ると、第３図の帰線期間ｉまで前記ＣＰＵＩは待たねば
ならず、前記ＣＰＵＩの動作速度がはなはだしく低下す
るといった欠点を有していた。一方■の方法では、前記
ＣＰＵＩの動作クロックを前記ＣＲＴコントローラ３の
動作クロックと同期をとるために、第４図の前記一文字
表示期間ｊを分割して、前記ＣＰＵＩのＣＰＵクロック
ｎとするため、任意のＣＰＵクロックで前記ＣＰＵＩを
働かせることができない欠点を有していた。本発明は、
これらの欠点を除去するためのもので、前記ＣＰＵＩが
前記画面メモリ２を読み書きする期間Ｆには、画面表示
の切替信号○を前記ＣＰＵＩのＣＰＵクロックとし、前
記ＣＰＵＩが前記画面メモリ２を読み書きしない期間Ｃ
では、希望する動作速度のＣＰＵクロツクを前記ＣＰＵ
Ｉに与えることを特徴としたもので、以下その一実施例
を図面により説明する。
第５図は本発明の主要回路図で、第６図はそのタイミン
グ図である。
グ図である。
第５図において、３はＣＲＴコントローラ、８は源発振
回路、９はカリン夕、２は画面メモリ、７はアドレス功
替回路、１はＣＰＵ、１０はデータバッフアー、５はキ
ヤラクタージエネレータ、４はシフトレジス夕、６はＣ
ＲＴ表示装置、３′はＣＲＴコントローラ３に属する表
示クロック信号発生用のカウンタ、３″はＣＰＵクロッ
ク同期制御回路である。
回路、９はカリン夕、２は画面メモリ、７はアドレス功
替回路、１はＣＰＵ、１０はデータバッフアー、５はキ
ヤラクタージエネレータ、４はシフトレジス夕、６はＣ
ＲＴ表示装置、３′はＣＲＴコントローラ３に属する表
示クロック信号発生用のカウンタ、３″はＣＰＵクロッ
ク同期制御回路である。
次にこの構成に基づく動作について述べる。
まず、源発振回路８より得られる発振出力信号をＣＲＴ
コントローラ３およびカウンタ３′に加え、このＣＲＴ
コントローラ３およびカウンタ３′でＣＲＴ表示装置６
に印加する所の水平同期信号、垂直同期信号を作成する
とともに、シフトレジスタ４に加えるプランキング信号
、シフトクロツク、シフトロード信号なども作成し、さ
らに画面メモＩＪ２に加える表示アドレスをも作成する
。前記ＣＲＴコントローラ３によって作成された表示ア
ドレスは、例えば、第６図の画面表示の切替信号○がＬ
ｏｗレベルの期間Ｐにアドレス切替回路７を制御して、
画面メモリ２に加えられる。前記画面メモリ２は、前記
表示アドレスに対応する表示データをキャラクタージェ
ネレータ５に印加する。前記キャラクタージェネレ−夕
５は、印加された前記表示デー外こ対応する所の文字ビ
ット列をシフトレジスタ４に印加する。前記シフトレジ
ス夕４は、前記文字のビット列を第６図のシフトし／ジ
スタロード信号ａのＬｏｗレベルでラツチしたのち「シ
フトクロックのタイミングで前記文字のビット列をシリ
アルデータに変換したのち、前記ＣＲＴ表示装置６に印
加し、画面に文字を表示する。一方、第５図のＣＰＵＩ
が同図の画面メモリ２を読み書さしない期間は、第６図
の期間Ｃのごとく前記ＣＰＵＩは高い周波数のＣＰＵク
ロツクで動作し、高速動作をおこなっている。
コントローラ３およびカウンタ３′に加え、このＣＲＴ
コントローラ３およびカウンタ３′でＣＲＴ表示装置６
に印加する所の水平同期信号、垂直同期信号を作成する
とともに、シフトレジスタ４に加えるプランキング信号
、シフトクロツク、シフトロード信号なども作成し、さ
らに画面メモＩＪ２に加える表示アドレスをも作成する
。前記ＣＲＴコントローラ３によって作成された表示ア
ドレスは、例えば、第６図の画面表示の切替信号○がＬ
ｏｗレベルの期間Ｐにアドレス切替回路７を制御して、
画面メモリ２に加えられる。前記画面メモリ２は、前記
表示アドレスに対応する表示データをキャラクタージェ
ネレータ５に印加する。前記キャラクタージェネレ−夕
５は、印加された前記表示デー外こ対応する所の文字ビ
ット列をシフトレジスタ４に印加する。前記シフトレジ
ス夕４は、前記文字のビット列を第６図のシフトし／ジ
スタロード信号ａのＬｏｗレベルでラツチしたのち「シ
フトクロックのタイミングで前記文字のビット列をシリ
アルデータに変換したのち、前記ＣＲＴ表示装置６に印
加し、画面に文字を表示する。一方、第５図のＣＰＵＩ
が同図の画面メモリ２を読み書さしない期間は、第６図
の期間Ｃのごとく前記ＣＰＵＩは高い周波数のＣＰＵク
ロツクで動作し、高速動作をおこなっている。
ところが、前記ＣＰＵＩが前記画面メモリ２を読み書さ
しようとすると、ＣＰＵアドレスのデコーダ回路より作
成された画面メモリ２への画面メモリ選択信号Ｑが、ク
ロツク同期制御回路３″およびアドレス切替回路７に加
えられる。これにより、前記ＣＰＵＩのＣＰＵクロック
は、第６図の期間Ｆのごとく画面表示切替信号○と同期
するように、前記クロック同期制御信号３″により制御
される。また、期間Ｆにおいて、カウンタ３′の出力信
号である所の画面表示切替信号○のＨｉ熱しベルの期間
Ｒで前記ＣＰＵＩのＣＰＵアドレスは前記アドレス切替
回路７を通して画面メモリ２に印加される。前記画面メ
モリ２は、印加されたＣＰＵアドレスに対応する所のＣ
ＰＵデータ日を前記ＣＰＵＩに読み書きさせる。以後、
前記ＣＰＵＩの前記画面メモリ２との読み書きが終了す
ると、第６図の期間Ｃのごとく前記ＣＰＵＩは高い周波
数のＣＰＵクロックで動作する。
しようとすると、ＣＰＵアドレスのデコーダ回路より作
成された画面メモリ２への画面メモリ選択信号Ｑが、ク
ロツク同期制御回路３″およびアドレス切替回路７に加
えられる。これにより、前記ＣＰＵＩのＣＰＵクロック
は、第６図の期間Ｆのごとく画面表示切替信号○と同期
するように、前記クロック同期制御信号３″により制御
される。また、期間Ｆにおいて、カウンタ３′の出力信
号である所の画面表示切替信号○のＨｉ熱しベルの期間
Ｒで前記ＣＰＵＩのＣＰＵアドレスは前記アドレス切替
回路７を通して画面メモリ２に印加される。前記画面メ
モリ２は、印加されたＣＰＵアドレスに対応する所のＣ
ＰＵデータ日を前記ＣＰＵＩに読み書きさせる。以後、
前記ＣＰＵＩの前記画面メモリ２との読み書きが終了す
ると、第６図の期間Ｃのごとく前記ＣＰＵＩは高い周波
数のＣＰＵクロックで動作する。
以上の動作により、ＣＰＵＩが画面メモリ２を読み書き
．しない時は、前記ＣＰＵＩは高速動作が可能となる。
．しない時は、前記ＣＰＵＩは高速動作が可能となる。
また、前記ＣＰＵＩが前記画面メモリ２を読み書きする
場合でも、表示のタイミングに前記ＯＰＵＩを同期させ
るため、ＣＲＴ画面上にはちらつきやノイズ、その他の
妨害を与えることがないばかりか、前記ＣＰＵＩに不要
な待ち時間が起らないので高速の読み書きが可能となる
といった効果がある。次に、第５図のクロック同期制御
回路３″およびカウンタ９，３′を含む回路の具体例に
ついて説明する。
場合でも、表示のタイミングに前記ＯＰＵＩを同期させ
るため、ＣＲＴ画面上にはちらつきやノイズ、その他の
妨害を与えることがないばかりか、前記ＣＰＵＩに不要
な待ち時間が起らないので高速の読み書きが可能となる
といった効果がある。次に、第５図のクロック同期制御
回路３″およびカウンタ９，３′を含む回路の具体例に
ついて説明する。
第７図はその回路図で、３′は１８分周のカウンタ、例
えば７４ＳＩ６１などを用いている。９は６分周の力ゥ
ン夕で、例えば７山Ｓ９２などを用いている。
えば７４ＳＩ６１などを用いている。９は６分周の力ゥ
ン夕で、例えば７山Ｓ９２などを用いている。
３１′はＮＯＲゲート、３１″はＯＲゲート、３２″は
ＡＮＤゲート、３３″はＡＮＤゲート、３４″はＡＮＤ
ゲート、３５″はＤタイプフリツプ・フロツプ、３６″
はＯＲゲート、３７″，３８″はインバーター、３２′
はインバーターである。
ＡＮＤゲート、３３″はＡＮＤゲート、３４″はＡＮＤ
ゲート、３５″はＤタイプフリツプ・フロツプ、３６″
はＯＲゲート、３７″，３８″はインバーター、３２′
はインバーターである。
次に、この構成に基づく動作を第８図のタイムチャート
を用いて説明する。
を用いて説明する。
まず、源発振回路８より印加された発振出力信号Ｓをカ
ウンタ３′およびカウンタ９で分周する。第８図のシフ
トロード信号ａはカウンタ３′で分筒した所の分周出力
信号の一つをィンバータ３２′で反転したものである。
前記シフトロード信号ａは、パラレルーシリアル変換用
シフトレジスタ４のロード信号として用いられる。次に
、同カウンタ３′での８分周出力Ｑｏと４分周出力Ｑｃ
とのＮＯＲをする所のゲート３１′の出力は画面切替信
号○として用いられる。一方ゲート３４″は、フリップ
・フロップ３５″の正出力がいｗレベルか、ＮＯＲゲー
ト３１′のゲート出力がＬｏｗレベルのとき、前記ゲー
ト３４＾の出力がＬｏｗレベルになるようにしたＡＮＤ
ゲーートで、ＣＰＵクロツクの切替禁止信号Ｗを作成し
ている。
ウンタ３′およびカウンタ９で分周する。第８図のシフ
トロード信号ａはカウンタ３′で分筒した所の分周出力
信号の一つをィンバータ３２′で反転したものである。
前記シフトロード信号ａは、パラレルーシリアル変換用
シフトレジスタ４のロード信号として用いられる。次に
、同カウンタ３′での８分周出力Ｑｏと４分周出力Ｑｃ
とのＮＯＲをする所のゲート３１′の出力は画面切替信
号○として用いられる。一方ゲート３４″は、フリップ
・フロップ３５″の正出力がいｗレベルか、ＮＯＲゲー
ト３１′のゲート出力がＬｏｗレベルのとき、前記ゲー
ト３４＾の出力がＬｏｗレベルになるようにしたＡＮＤ
ゲーートで、ＣＰＵクロツクの切替禁止信号Ｗを作成し
ている。
前記ＣＰＵＩが画面メモリ２を読み書きすると、第７図
の画面メモリ選択信号ＱはＬｏｗレベルになる。ゲート
３６″は、前記切替禁止信号Ｗと前記画面メモリ選択信
号ＱとがＬｏｗレベルになると、前記ゲート３６″の出
力を山ｗレベルにするＡＮＤゲート（負論理）である。
フリツプ・フロツプ３５″は、前記ＡＮＤゲート出力を
カウン夕９の出力信号の立ち上がりでラツチするフリツ
プ・フロツプである。前記フリップ・フロップ３５″の
正出力がＨｉ■レベルの時は、前記カウンタ９の出力を
前記ＣＰＵＩのＣＰＵクロツクに、前記正出力端がＬｏ
ｗレベルの時は、前記ＮＯＲゲート３１′の出力をＣＰ
Ｕクロツクにするようゲート３１″，３２″，３３″で
構成された切替回路を制御する。ゲート３７″，３８″
は、遅延用ゲートである。この構成の動作について述べ
る。
の画面メモリ選択信号ＱはＬｏｗレベルになる。ゲート
３６″は、前記切替禁止信号Ｗと前記画面メモリ選択信
号ＱとがＬｏｗレベルになると、前記ゲート３６″の出
力を山ｗレベルにするＡＮＤゲート（負論理）である。
フリツプ・フロツプ３５″は、前記ＡＮＤゲート出力を
カウン夕９の出力信号の立ち上がりでラツチするフリツ
プ・フロツプである。前記フリップ・フロップ３５″の
正出力がＨｉ■レベルの時は、前記カウンタ９の出力を
前記ＣＰＵＩのＣＰＵクロツクに、前記正出力端がＬｏ
ｗレベルの時は、前記ＮＯＲゲート３１′の出力をＣＰ
Ｕクロツクにするようゲート３１″，３２″，３３″で
構成された切替回路を制御する。ゲート３７″，３８″
は、遅延用ゲートである。この構成の動作について述べ
る。
まず、前記ＣＰＵＩが前記画面メモリ２を読み書きする
と前記画面メモリ選択信号ＱがＬｏｗレベルになる（第
８図ＴＩ）。一方、クロック切替制御信号記憶用のフリ
ツプ・フロツプ３５″は、カウンタ９の出力の立ち上が
り（Ｔ２）のタイミングでゲート３６″の出力信号Ｕを
記憶する。第８図において、このＴ２のタイミングにお
いては前記信号ＵはＨｉｇｈレベルであるので切替は起
らない。もし、前記Ｔ２のタイミングでＣＰＵクロック
をカウンタ９の出力からゲート３１″の出力へと切替え
てしまうと、第８図のＣＰＵクロツクの波形の点線のよ
うに、中のせまし、Ｖのクロックとなってしまい、周波
数が高くなり過ぎてしまう。次に、同図Ｔ３のタイミン
グでは、ゲート３６″の出力Ｕはいｗレベルとなってお
り、ここのタイミングではじめて、前記フリップ・フロ
ツプ３５″の正出力はＬｏｗレベルになり、ゲート３１
′の出力を前記ＣＰＵＩのＣＰＵクロツクとする。前記
ＣＰＵＩが前記画面メモリ２の読み書きを終了する時の
タイミングを第９図で説明する。同図で、Ｔ５のタイミ
ングで、前記ＣＰＵＩが前記画面メモリ２の読み書きを
終了している。前記フリツプ・フ。ツプ３５″は、Ｔ６
のタイミングでゲート３６″の出力信号Ｕを記憶し、フ
リップ・フロップ３５″の正出力をＨｊ離しベルにする
。前記フリップ・フロツプ３５″の正出力がＨｉ蝕しベ
ルになるとゲート３２″，３３＾，３４＾を制御して、
ゲート３１′の出力信号からカウンタ９の出力信号へ前
記ゲート３１″の出力信号を切り替え、同信号を前記Ｃ
ＰＵＩへ印加する所のＣＰＵクロツクとする。以上のよ
うに、第７図の構成によるクロック同期制御回路では、
前記ＣＰＵＩのＣ′Ｕクロックは、画面メモリ２を読み
書さしない期間では、発振出力信号Ｓの６分周したもの
を、また読み書きする期間では、前記発振出力信号Ｓの
１８分周したものを用いている。
と前記画面メモリ選択信号ＱがＬｏｗレベルになる（第
８図ＴＩ）。一方、クロック切替制御信号記憶用のフリ
ツプ・フロツプ３５″は、カウンタ９の出力の立ち上が
り（Ｔ２）のタイミングでゲート３６″の出力信号Ｕを
記憶する。第８図において、このＴ２のタイミングにお
いては前記信号ＵはＨｉｇｈレベルであるので切替は起
らない。もし、前記Ｔ２のタイミングでＣＰＵクロック
をカウンタ９の出力からゲート３１″の出力へと切替え
てしまうと、第８図のＣＰＵクロツクの波形の点線のよ
うに、中のせまし、Ｖのクロックとなってしまい、周波
数が高くなり過ぎてしまう。次に、同図Ｔ３のタイミン
グでは、ゲート３６″の出力Ｕはいｗレベルとなってお
り、ここのタイミングではじめて、前記フリップ・フロ
ツプ３５″の正出力はＬｏｗレベルになり、ゲート３１
′の出力を前記ＣＰＵＩのＣＰＵクロツクとする。前記
ＣＰＵＩが前記画面メモリ２の読み書きを終了する時の
タイミングを第９図で説明する。同図で、Ｔ５のタイミ
ングで、前記ＣＰＵＩが前記画面メモリ２の読み書きを
終了している。前記フリツプ・フ。ツプ３５″は、Ｔ６
のタイミングでゲート３６″の出力信号Ｕを記憶し、フ
リップ・フロップ３５″の正出力をＨｊ離しベルにする
。前記フリップ・フロツプ３５″の正出力がＨｉ蝕しベ
ルになるとゲート３２″，３３＾，３４＾を制御して、
ゲート３１′の出力信号からカウンタ９の出力信号へ前
記ゲート３１″の出力信号を切り替え、同信号を前記Ｃ
ＰＵＩへ印加する所のＣＰＵクロツクとする。以上のよ
うに、第７図の構成によるクロック同期制御回路では、
前記ＣＰＵＩのＣ′Ｕクロックは、画面メモリ２を読み
書さしない期間では、発振出力信号Ｓの６分周したもの
を、また読み書きする期間では、前記発振出力信号Ｓの
１８分周したものを用いている。
この構成により、画面切替信号０をつねに前記ＣＰＵＩ
のＣＰＵクロックとする場合より、２．６針音も高速に
前記ＣＰＵＩを動作させることができる。以上一実施例
を説明したが、第７図のゲート３１′および３４″で構
成された回路は、同図のカウンタ３′の出力信号とフリ
ツプ・フロツプ３５″の出力信号とを論理ゲート、例え
ばＡＮＤ，ＮＯＴ，ＯＲなどの組み合わせで構成しても
よく、前記実施例ともちろん同様な効果が得られる。
のＣＰＵクロックとする場合より、２．６針音も高速に
前記ＣＰＵＩを動作させることができる。以上一実施例
を説明したが、第７図のゲート３１′および３４″で構
成された回路は、同図のカウンタ３′の出力信号とフリ
ツプ・フロツプ３５″の出力信号とを論理ゲート、例え
ばＡＮＤ，ＮＯＴ，ＯＲなどの組み合わせで構成しても
よく、前記実施例ともちろん同様な効果が得られる。
また、同図のフリップ・フロップ３５＾は一時記憶機能
を有するもの、例えばＲ・Ｓフリップ・フロツプ、Ｊ一
Ｋフリツプフロツプ，メモリなども置き換え可能である
。
を有するもの、例えばＲ・Ｓフリップ・フロツプ、Ｊ一
Ｋフリツプフロツプ，メモリなども置き換え可能である
。
さらに、同図のゲート３２″，３１″，３３＾で構成さ
れる所の切替回路は他の切替機能を有する、例えば、ス
イッチ、切替用ゲートなどでも置き換え可能である。
れる所の切替回路は他の切替機能を有する、例えば、ス
イッチ、切替用ゲートなどでも置き換え可能である。
なお、第７図でカゥン夕９，３′は複数個あれば、前記
ＣＰＵＩを複数個の周波数で動作させることができる。
ＣＰＵＩを複数個の周波数で動作させることができる。
また、前記カゥンタの分周比は、任意のものでもまった
く同機の効果を期待できる。
く同機の効果を期待できる。
第１図は従来例のブロック図、第２図は第１図のブロッ
ク図のタイムチャート図、第３図は第１図の問題点を改
善する従来の一例で、帰線期間にＣＰＵが画面メモリを
読み書きする場合のタイミング図、第４図は従来の他の
改善例で、一文字表示期間をＣＰＵ期間とＣＲＴコント
ローラ期間とに分割する場合のタイミング図、第５図は
本発明の一実施例における画面表示装置のブロック図、
第６図は第５図の動作説明のためのタイミング図、第７
図は第５図の要部の具体例を示す回路図、第８図、第９
図はおのおの第７図の動作説明のためのタイミング図で
ある。 １・・・・・・ＣＰＵ、２・・・・・・画面メモリ、３
・・・・・・ＣＲＴコントローラ、３′……力ウソタ、
３″……クロツク同期制御回路、４・・・・・・シフト
レジス夕、５・・・…キャラクタジェネレー夕、６…・
・・ＣＲＴ表示装置、７……アドレス切替回路、８…・
・・源発振回路、９……カウンタ、１０……データバッ
ファ。 第１図第２図 第３図 第４図 第５図 第了「図 図 Ｃ 船 第モ６図 第９図
ク図のタイムチャート図、第３図は第１図の問題点を改
善する従来の一例で、帰線期間にＣＰＵが画面メモリを
読み書きする場合のタイミング図、第４図は従来の他の
改善例で、一文字表示期間をＣＰＵ期間とＣＲＴコント
ローラ期間とに分割する場合のタイミング図、第５図は
本発明の一実施例における画面表示装置のブロック図、
第６図は第５図の動作説明のためのタイミング図、第７
図は第５図の要部の具体例を示す回路図、第８図、第９
図はおのおの第７図の動作説明のためのタイミング図で
ある。 １・・・・・・ＣＰＵ、２・・・・・・画面メモリ、３
・・・・・・ＣＲＴコントローラ、３′……力ウソタ、
３″……クロツク同期制御回路、４・・・・・・シフト
レジス夕、５・・・…キャラクタジェネレー夕、６…・
・・ＣＲＴ表示装置、７……アドレス切替回路、８…・
・・源発振回路、９……カウンタ、１０……データバッ
ファ。 第１図第２図 第３図 第４図 第５図 第了「図 図 Ｃ 船 第モ６図 第９図
Claims (1)
- 【特許請求の範囲】 １ 陰極線管のスクリーン上に表示する文字およびグラ
フイツクと一対一に対応する画面メモリを有し、前記画
面メモリを読み書きするＣＰＵ（ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇＵｎｉｔ）を有する機器において、前記
ＣＰＵが前記画面メモリを読み書きする期間と読み書き
しない期間とで、前記ＣＰＵに印加するＣＰＵクロツク
の周波数を変える事を特徴とする画面表示装置。 ２ ＣＰＵクロツクをＣＰＵに印加する手段は、複数個
のカウンタと、前記複数個のカウンタの出力信号の任意
の一つを選択してＣＰＵクロツクとしてＣＰＵに接続す
るところのクロツク選択回路を有する特許請求の範囲第
１項記載の画面表示装置。 ３ 前記画面メモリを選択する選択信号と、上記複数個
のカウンタの特定のカウンタより得られる所の切替禁止
信号とをＡＮＤゲートに印加し、前記ＡＮＤゲートの出
力を他のカウンタの出力信号のタイミングで記憶回路に
記憶し、前記記憶回路の出力でクロツク切替回路を制御
して、前記複数個のカウンタの任意の一つを選択して前
記ＣＰＵに印加する前記ＣＰＵクロツクとする所のクロ
ツク同期制御回路を有する特許請求の範囲第２項記載の
画面表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184283A JPS602669B2 (ja) | 1980-12-24 | 1980-12-24 | 画面表示装置 |
| DE8181110504T DE3174492D1 (en) | 1980-12-24 | 1981-12-16 | Display apparatus |
| EP81110504A EP0054906B1 (en) | 1980-12-24 | 1981-12-16 | Display apparatus |
| US06/331,871 US4468662A (en) | 1980-12-24 | 1981-12-17 | Display apparatus for displaying characters or graphics on a cathode ray tube |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184283A JPS602669B2 (ja) | 1980-12-24 | 1980-12-24 | 画面表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105781A JPS57105781A (en) | 1982-07-01 |
| JPS602669B2 true JPS602669B2 (ja) | 1985-01-23 |
Family
ID=16150604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184283A Expired JPS602669B2 (ja) | 1980-12-24 | 1980-12-24 | 画面表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4468662A (ja) |
| EP (1) | EP0054906B1 (ja) |
| JP (1) | JPS602669B2 (ja) |
| DE (1) | DE3174492D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3382253D1 (de) * | 1982-05-31 | 1991-05-23 | Fuji Xerox Co Ltd | Bilddatenspeichersystem. |
| JPS5960480A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | デイスプレイ装置 |
| DE3275769D1 (en) * | 1982-12-22 | 1987-04-23 | Ibm | A method and apparatus for continuously updating a display of the coordinates of a light pen |
| JPS59159196A (ja) * | 1983-02-24 | 1984-09-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | グラフイツク・デイスプレイ・システム |
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS60113395A (ja) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | メモリ制御回路 |
| US4622546A (en) * | 1983-12-23 | 1986-11-11 | Advanced Micro Devices, Inc. | Apparatus and method for displaying characters in a bit mapped graphics system |
| JPS60225887A (ja) * | 1984-04-19 | 1985-11-11 | エヌ・シー・アール・コーポレーション | Ｃｒｔデイスプレイ装置 |
| JPS6125184A (ja) * | 1984-07-13 | 1986-02-04 | 株式会社 アスキ− | 表示制御装置 |
| JPS61110198A (ja) * | 1984-11-05 | 1986-05-28 | 株式会社東芝 | マトリクス形表示装置 |
| JPS61159686A (ja) * | 1985-01-07 | 1986-07-19 | 株式会社日立製作所 | 画像表示装置 |
| US4679041A (en) * | 1985-06-13 | 1987-07-07 | Sun Microsystems, Inc. | High speed Z-buffer with dynamic random access memory |
| JP2520872B2 (ja) * | 1985-12-10 | 1996-07-31 | オリンパス光学工業株式会社 | 画像表示装置 |
| KR900005188B1 (ko) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt 콘트롤러 |
| JPS63168684A (ja) * | 1986-12-29 | 1988-07-12 | ブラザー工業株式会社 | 表示装置 |
| US5757365A (en) * | 1995-06-07 | 1998-05-26 | Seiko Epson Corporation | Power down mode for computer system |
| US6088806A (en) * | 1998-10-20 | 2000-07-11 | Seiko Epson Corporation | Apparatus and method with improved power-down mode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3803584A (en) * | 1971-02-16 | 1974-04-09 | Courier Terminal Syst Inc | Display system |
| US4298931A (en) * | 1978-06-02 | 1981-11-03 | Hitachi, Ltd. | Character pattern display system |
| JPS6036592B2 (ja) * | 1979-06-13 | 1985-08-21 | 株式会社日立製作所 | 文字図形表示装置 |
-
1980
- 1980-12-24 JP JP55184283A patent/JPS602669B2/ja not_active Expired
-
1981
- 1981-12-16 DE DE8181110504T patent/DE3174492D1/de not_active Expired
- 1981-12-16 EP EP81110504A patent/EP0054906B1/en not_active Expired
- 1981-12-17 US US06/331,871 patent/US4468662A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0054906A1 (en) | 1982-06-30 |
| EP0054906B1 (en) | 1986-04-23 |
| US4468662A (en) | 1984-08-28 |
| DE3174492D1 (en) | 1986-05-28 |
| JPS57105781A (en) | 1982-07-01 |
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