JPH0373897B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は仕様の異なるCRTコントローラを同
期化して重ね合せ表示を行う重ね合せ表示方式に
関する。 〔発明の技術的背景とその問題点〕 従来、ラスタスキヤンタイプのCRTデイスプ
レイ装置は１個のコントローラにより１種類の表
示しか出来ず、モニタを多数接続出来ても同一内
容しか表示できない。 又、異なる表示内容の重ね合せは、複数のリフ
レツシユメモリを用い、ビデオ信号を合成する必
要がある。即ち１個のCRTコントローラに複数
のリフレツシユメモリの接続を実現することによ
り、複数のリフレツシユメモリをコントロールす
るか、あるいは同一仕様のCRTコントローラを
複数使用し、それぞれのリフレツシユメモリをコ
ントロールすることで重ね合せ表示を実現してい
たものである。 例えば、キヤラクタデイスプレイ、グラフイツ
クデイスプレイ装置においては、それぞれの用途
にあつた個有のCRTコントローラにて制御され、
これらを重ね合せ表示するにあたり、種々の方式
が提案されているが、いずれも一方の性能を犠牲
にし、同一仕様のCRTコントローラを用いてコ
ントロールせざるを得ず、融通性、拡張性に乏し
いものであつた。 〔発明の目的〕 本発明は上記事情に基づいてなされたものであ
り、少量のハードウエアの追加とフアームウエア
の拡張により、仕様の異るCRTコントローラを
同期化し重ね合せ表示を実現する重ね合せ表示方
式を提供することを目的とする。 〔発明の概要〕 本発明は、マスタとなるCRTコントローラよ
り出力される垂直同期信号を、遅延値が設定され
るスイツチの内容に基づき遅延させ、スレーブと
なるCRTコントローラへ垂直同期信号として供
給するハードウエアを設け、且つフアームウエア
により、両CRTコントローラに対してパラメー
タを設定した後、マスタとなるCRTコントロー
ラをスタートさせ、同期回路を起動してスレーブ
となるCRTコントローラに同期をかけ、マスタ
となるCRTコントローラの第１のフレームとス
レーブとなるCRTコントローラの第１フレーム
が重なるまでWAIT（待ち）させ、スレーブとな
るCRTコントローラをスタートさせる如くコン
トロールするものである。 このことにより、仕様の異なるCRTコントロ
ーラを同期させ、それぞれ別個に持つリフレツシ
ユメモリに格納された内容の重ね合せ表示を行う
ことができる。従来と比較して融通性・拡張性が
増す。 〔発明の実施例〕 以下、図面を使用して本発明に関し詳細に説明
を行う。 第１図は本発明が実現されるデイスプレイ制御
装置の内部構成を示すブロツク図である。図にお
いて、１１はマイクロプロセツサであつて、後述
するCRTコントローラ１２，１３に初期設定
（画面構成）を行う他、第５図にフローチヤート
として示すフアームウエア制御を行う。１２，１
３は仕様の異るCRTコントローラであつて、以
降１２をマスタCRT、１３をスレーブCRTCと
略し説明を行う。マスタCRTC１２はリフレツシ
ユメモリ１４に格納された表示データの、スレー
ブCRTC１３は、リフレツシユメモリ１５に格納
された表示データの表示制御をそれぞれ行う。具
体的には上記マイクロプロセツサ１１により初期
設定される表示画面構成に基づきラスタタイミン
グの制御を行ない、リフレツシユメモリアドレス
（RMA）、スライスアドレス（SA）、水平・垂直
同期信号（HSYNC、VSYNC）、表示期間中で
あることを示す信号（VH・BLANK）等の信号
を生成する。尚、本発明実施例ではリフレツシユ
メモリ１４にはキヤラクタコードイメージのデー
タが、リフレツシユメモリ（プレーンメモリ１
５）にはドツトパターンイメージのグラフイツク
データが格納されているものとする。 上記マスタCRTC１２・スレーブCRTC１３
は、クロツク発生器を内蔵したタイミング制御回
路１６を介して接続される。１０は同期回路であ
る。同期回路１０はマスタCRTC１２とスレーブ
CRTC１３との同期をとるために設けられるもの
で、上記タイミング制御回路１６より出力される
基本クロツク（＄DOTCLK）ならびにマスタ
CRTC１２より出力される垂直同期信号（M.
VSYNC）を入力として得、ここで生成される信
号は、スレーブCRTC１３の外部垂直同期信号供
給端子（EX.VSYNC）に接続される。同期回路
１０の内部構成等詳細な構成は第２図にて述べ
る。 一方、１７は上記マイクロプロセツサ１１がリ
フレツシユメモリ１４に格納されるデータを
READ／WRITEする際に用いる双方向のバスド
ライバ、１８はマイクロプロセツサ１１より
READ／WRITEのためにリフレツシユメモリア
ドレスが設定されるアドレスレジスタである。該
アドレスレジスタ１８出力ならびに上記マスタ
CRTC１２より出力されるリフレツシユメモリア
ドレス（RMA）はアドレスセレクタ１９に供給
される。アドレスセレクタ１９は上記入力された
いずれか一方のアドレス情報を選択しリフレツシ
ユメモリ１４へ供給する。 ２０は上記リフレツシユメモリ１４出力がラツ
チされるレジスタであつて、該レジスタ２０にラ
ツチされたコードデータはキヤラクタジエネレー
タ２１に供給される。キヤラクタジエネレータ２
１には上記マスタCRTC１２より生成されるスラ
イスアドレス（SA）が供給されており、ここで
パターン変換された並列データはラツチ２２へ一
旦保持され、アトリビユート制御回路２３を経て
ブリンク（点滅）・リバース（反転）等の文字修
飾がなされた後、シフトレジスタ２４へロードさ
れる。 他方、２５はグラフイク表示のために用いられ
るシフトレジスタであり、ドツトパターンイメー
ジで格納されたリフレツシユメモリ１５出力の所
定単位のドツトテータが、ここにロードされる。
ここで並直列変換された後、上記シフトレジスタ
２４出力と共にオアゲート２６に供給され、ビデ
オインターフエース２７を介してCRT表示器２
８へビデオ信号として供給される。 尚、２９はスレーブCRTC１３よりリフレツシ
ユのために出力されるリフレツシユメモリアドレ
ス（RMA₂）をラツチするアドレスレジスタであ
る。 第２図は第１図で示した同期回路１０の実施例
を示す回路図である。 図において、１０１はフリツプフロツプであ
る。フリツプフロツプ１０１のデータ入力端子に
はマスタCRTC１２より垂直同期信号（M.
VSYNC）が供給されている。フリツプフロツプ
１０１のＱ出力はフリツプフロツプ１０２のデー
タ入力端子に、出力−1はナンドゲ
ート１０３の一入力端子に接続される。上記フリ
ツプフロツプ１０１，１０２のクロツク端子には
タイミング制御回路１６により生成される基本ク
ロツク（＄DOTCLK）が共通に供給されてい
る。上記フリツプフロツプ１０１，１０２はマス
タCRTC１２から出力される垂直同期信号（M.
VSYNC）の立下りにより微分波形を生成し、信
号Ｆ−VSYNC２としてナンドゲート１０３の他
方の入力端子に供給される。ナンドゲート１０３
は上記両入力の論理和条件をとつて得られる出力
（＄LD）をカウンタ１０４のロード端子に供給す
る。 カウンタ１０４には、スイツチ１０５（S_p〜
S_x）が接続されており、このスイツチ１０５の
ON／OFF状況に応じて計数値（遅延値）が設定
される。該カウンタ１０４による計数出力
（＄STCLK）はフリツプフロツプ１０６のクロ
ツク端子に供給される。フリツプフロツプ１０６
のデータ入力端子にはマスタCRTC１２により垂
直同期信号（M.VSYNC）が供給されており、
ここでスレーブCRT１３へ供給する垂直同期信
号（EX.VSYNC）が生成される。 第３図は第２図に示した同期回路１０の動作タ
イミングを示す図であり、図示した各信号は第２
図のそれに該当する。図中、DELは遅延時間を
示す。 第４図はCRTコントローラの動作タイミング
を示す図であり、(a)はマスタCRTC１２、(b)はス
レーブCRTC１３のそれぞれの動作タイミングを
示す。図では、マスタ（スレーブ）とも、上から
順に表示期間中であることを示す信号Ｍ（Ｓ）V.
BLANK、垂直同期信号Ｍ（Ｓ）．VSYNC、表示
期間中であることを示す信号Ｍ（Ｓ）H.
BLANK、水平同期信号Ｍ（Ｓ）．HSYNCを示
す。尚、ここでは、マスタCRTC１２は１水平有
効画面を104キヤラクタ（１キヤラクタ；８ビツ
ト）、スレーブCRTC１３は52キヤラクタ（１キ
ヤラクタ；16ドツト）として画面構成が設定され
ているものとする。 第５図は本発明にて使用されるマイクロプロセ
ツサの動作を示すフアームウエアフローチヤート
である。 第６図ａ，ｂはそれぞれ、マスタCRTC１２と
スレーブCRTC１３のアドレスの更新につき示し
た動作概念図である。図中、数字はライン番号を
示し、１ラインが３スライスで構成される場合を
例示して示している。Ｐは１ラインを示す。 以下、第１図〜第６図を使用して本発明の動作
につき詳細に説明する。 まず、キヤラクタデイスプレイの表示原理から
簡単に説明する。マスタCRTC１２はリフレツシ
ユメモリ１４から表示期間中にキヤラクタコード
を読出し、レジスタ２０にセツトする。そしてキ
ヤラクタジエネレータ２１に対し、スライスアド
レス（SA）と共に与えることにより表示のため
のドツトパターンデータを得、それをラツチ２２
にセツトする。次にアトリビユート制御回路２３
でブリンク、反転等の修飾制御を行ないこの内容
をシフトレジスタ２４にセツトする。 ここでパラレルデータからシリアルデータに変
換し、そのデータに関し、オアゲート２６、ビデ
イオインターフエース２７を介してCRT表示器
２８へ供給し、所望とするキヤラクタデータが表
示される。 次にグラフイツクデイスプレイの表示原理につ
き説明する。まず、マイクロプロセツサ１１、ス
レーブCRTC１３のコントロールの下、表示時間
中にリフレツシユメモリ（プレーンメモリ１５）
から表示データ（フルドツト）を読出し、シフト
レジスタ２５にセツトする。ここでパラレルドツ
トからシリアルドツトに変換され、オアゲート２
６によりシフトレジスタ２４の出力と論理和条件
がとられ（合成）、ビデオインターフエース２７
を介してCRT表示器２８に所望のグラフイツク
データが表示される。以上により、オアゲート２
６、ビデオインターフエース２７を介して、キヤ
ラクタデータとグラフイツクデータを重ね合せ表
示することができる。 概略重ね合せ動作は上述の通りであるが、ここ
で注目すべきことがある。それは、マスタCRTC
１２がキヤラクタデイスプレイ専用に用いられ、
１文字を構成する横幅が８ドツトで構成されてあ
るのに対し、スレーブCRTC１３は横16ドツトで
動作することである。マスタCRTC１２は第４図
ａに示したタイミングで動作している。この様な
動作をさせるため（HFP；1C、HS；14C）等の
パラメータをマスタCRTC１２にセツトしてい
る。そして、スレーブCRTC１３ではマスタ
CRTC１２と同じ表示位置及び同じ周波数で動作
する様なパラメータをセツトしなければならな
い。 第４図において、（）で示した値がそのパラメ
ータの一実施例である。 以下、第２図に示した同期回路１０を用いて詳
細に説明する。スレーブCRTC１３はマスタ
CRTC１２より出力されるM.VSYNC信号の立
下りで内部回路をリセツトしてから動作を開始す
るように構成される。 即ち、第３図に同期回路１０の動作タイミング
を示す様に、M.VSYNCの立下りから＄LD信号
を作り、表示位置を合わせるため、スイツチ１０
５で示す値の補数だけ遅延させ、この遅延された
信号をスレーブCRTC１３の外部同期端子（EX.
VSYNC）に送る様にしている。 第４図ａで、VFP；１、VS；３、VBP；25に
対し、ｂでVFP；２、VS；３、VBP；24に設定
してあるのは、マスタCRTC１２よりスレーブ
CRTC１３が１ラインだけ早くリフレツシユメモ
リ１５をアクセスし、同期回路１０でＭ−
VSYNCより１ライン分だけ遅らせて同期をかけ
ているためである。 第６図ａ，ｂにそれぞれマスタCRTC１２、ス
レーブCRTC１３をインタレースモードで動作さ
せたときのアドレスの進み方が示されている。図
示した例によれば、第１フイールドと第２フイー
ルドが逆になつている場合でも後述するフアーム
ウエアの内容とスイツチ１０５の値を調整するこ
とにより、スレーブCRTC１３の第１フレームと
第２フレームを反転させ同一位置に表示させるこ
とができる。 最後に、マスタCRTC１２とスレーブCRTC１
３をインタレースモードで使用するときの同期の
とり方について第５図に示したフアームウエアフ
ローチヤートを参照しながら説明を行う。まず、
マスタCRTC１２にパラメータをセツトして初期
化を行う。次にスレーブCRTC１３にパラメータ
をセツトして初期化を行う。そしてマスタCRTC
１２を動作させ、第１フレームのＭ−VSYNC信
号でスレーブCRTC１３に同期をかけ、同期がと
れたことを検出してからスレーブCRTC１３をス
タートさせる。 ここで、マスタCRTC１２の第１フレームとス
レーブCRTC１３の第１フレームが第６図ａ，ｂ
に示す様に逆になつているので、マスタCRTC１
２の第１フレームとスレーブCRTC１３の第２フ
レームが重なるまでWAIT（持ち状態）させ、そ
の後、スレーブCRTC１３をスタートさせる。 以上の如く、第１フレームと第２フレームが逆
になつている様なCRTコントローラをフアーム
ウエアとハードウエアの協動により同期をとるこ
とができ、このことにより同じ表示位置に表示す
ることができる。 〔発明の効果〕 以上説明の如く本発明によれば仕様の異なる２
つのCRTコントローラを同期させ重ね合せ表示
を行うことができ、インタレースモードで第１フ
レームと第２フレームが逆になるようなCRTコ
ントローラの同期をとることができる。 尚、このとき、一方の性能を犠牲にすることな
く実現できるため種々のCRTコントローラの組
合せによる重ね合せ表示が実現出来、融通性、拡
張性に富んだデイスプレイシステムを提供でき
る。

【図面の簡単な説明】

第１図は本発明が実現されるデイスプレイ制御
装置の内部構成を示すブロツク図、第２図は第１
図における同期回路の実施例を示す回路図、第３
図は第２図に示した同期回路の動作タイミングを
示す回路図、第４図ａ，ｂはマスタCRTCスレー
ブCRTCのそれぞれの動作タイミングを示す図、
第５図は本発明にて使用されるマイクロプロセツ
サの動作を示すフアームウエアフローチヤート、
第６図ａ，ｂはそれぞれマスタCRTCとスレーブ
CRTCのアドレス更新につき示した動作概念図で
ある。 １０……同期回路、１１……マイクロプロセツ
サ、１２，１３……CRTコントローラ、１４，
１５……リフレツシユメモリ、１６……タイミン
グ制御回路、１０１，１０２，１０６……フリツ
プフロツプ、１０３……ナンドゲート、１０４…
…カウンタ、１０５……スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ グラフイツクデータを保持する第１の記憶手
   段と、 キヤラクタコードデータを保持する第２の記憶
   手段と、 前記第１の記憶手段のデータを読出し、書込み
   を制御すると共に、垂直同期信号及び水平同期信
   号を生成する第１の表示制御手段と、 この第１の表示制御手段と仕様が異なり、前記
   第２の記憶手段のデータの読出し、書込みを制御
   する第２の表示制御手段と、 前記第１の表示制御手段により生成された垂直
   同期信号及び水平同期信号に基づき、前記第１の
   表示制御手段及び前記第２の表示制御手段により
   読出されたデータを重ね合せて表示する表示手段
   と、 前記第１の表示制御手段から出力される垂直同
   期信号を遅延させ、第２の表示制御手段へ垂直同
   期信号として供給する第１の同期手段と、 前記第１の表示制御手段が起動されて、前記第
   １の同期手段により前記第１の表示制御手段と前
   記第２の表示制御手段との同期がとられた後に、
   前記第１の表示制御手段による前記第１の記憶手
   段からの第２フレームデータの読出しタイミング
   に合わせて、前記第２の表示制御手段を起動する
   第２の同期手段とを具備したことを特徴とする重
   ね合せ表示方式。