JP3464241B2 - キャラクタ発生装置 - Google Patents
キャラクタ発生装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、キャラクタ発生装置に
関し、詳細には、画面上にオンスクリーン表示するキャ
ラクタ情報（文字や数字あるいは記号等）をディスプレ
イの走査に同期させて発生する、例えばオンスクリーン
・ディスプレイコントローラ（以下「ＯＳＤＣ」）に代
表されるキャラクタ発生装置に関する。 【０００２】一般に、テレビジョン受像機やビデオカメ
ラあるいはディスプレイ一体型のビデオテープレコーダ
では、画面上にチャンネル番号等の様々なキャラクタ情
報をオンスクリーンで表示するが、こうしたビジュアル
機器に対する要求の高度化に伴って、そのキャラクタ情
報の表示位置をより微細に調節できることが求められて
いる。 【０００３】 【従来の技術】図１７はオンスクリーン表示の一例であ
り、ｎ×ｍドット（以下便宜的に８×６）構成のアルフ
ァベット「ＥＦＧＨＪＫＬ……」をオンスクリーン表示
している。例えば、最初の表示文字「Ｅ」に着目する
と、この文字は、同図下の拡大図に示すように、黒丸で
示す多数の表示ドット、すなわち、走査線Ｌj 、Ｌi+8
上の各５個のドットＤi 〜Ｄi+8 と、走査線Ｌi+1 〜Ｌ
i+3 、Ｌi+5 〜Ｌi+7 上の各１個のドットＤi と、走査
線Ｌi+4 上の４個のドットＤi 〜Ｄi+3 の計２２個の表
示ドットで構成されている。 【０００４】図１８はＯＳＤＣのブロック図であり、サ
イクル制御部１００、垂直カウンタ部２００、水平カウ
ンタ部３００、読出し制御部４００、キャラクタ・ジェ
ネレータＲＯＭ（以下「ＣＧ−ＲＯＭ」）５００、及
び、シフタ６００を含んで構成されている。ＣＬＯＣＫ
は図示を略したディスプレイ部の表示クロック信号（例
えばディジタル・ディスプレイの画素クロック）又はそ
のクロック信号に同期した信号、ＶＳＹＮＣは同ディス
プレイ部の垂直同期信号、ＨＳＹＮＣは同ディスプレイ
部の水平同期信号である。なお、各ブロックの内部説明
は、本発明の実施例で詳述する。 【０００５】ここで、各ブロックの概略機能を説明する
と、まず、サイクル制御部１００は、ＨＳＹＮＣに同期
するとともに、それぞれの周期が１ＣＬＯＣＫずつずれ
たｍ個（ｍはキャラクタの水平ドット数に対応；便宜的
にｍ＝６）のサイクル信号ＣＹＣＬＥ0 〜ＣＹＣＬＥ5
を発生するもので、第０サイクル信号ＣＹＣＬＥ0 のス
タートから第５サイクル信号ＣＹＣＬＥ5 のエンドまで
（言い替えればＣＹＣＬＥ0 の一周期）の期間が『１つ
のキャラクタの読出し期間』に相当する。 【０００６】垂直カウンタ部２００は、ディスプレイ上
におけるキャラクタの“垂直方向”の表示開始位置を指
定するための信号ＶＤを発生するもので、ＨＳＹＮＣの
カウント値が所望の値に一致したときに信号ＶＤをアク
ティブにするものである。従って、キャラクタの垂直方
向の表示開始位置は、ＨＳＹＮＣ単位、言い替えれば垂
直方向のドット単位にきめ細かく設定できる。 【０００７】水平カウンタ部３００は、ディスプレイ上
におけるキャラクタの“水平方向”の表示開始位置を指
定するための信号ＨＤを発生するもので、垂直カウンタ
部２００と異なる点は、ＨＳＹＮＣの代わりに第０サイ
クル信号ＣＹＣＬＥ0 をカウントする点である。すなわ
ち、この水平カウンタ部３００では、ＣＹＣＬＥ0 のカ
ウント値が所望の値に一致したときに信号ＨＤをアクテ
ィブにするため、調節可能な水平方向の表示開始位置
は、ＣＹＣＬＥ0 の一周期（言い替えれば１つのキャラ
クタの読出し期間）を単位とし、ここではｍ＝６である
から、６ドット単位（因みに垂直方向の表示位置調整は
１ドット単位）に調節可能である。 【０００８】読出し制御部４００は、垂直方向の表示位
置開始信号ＶＤがアクティブの期間、水平方向の表示開
始位置信号ＨＤと第０サイクル信号ＣＹＣＬＥ0 がアク
ティブになる度にカウントアップするアドレス信号ＡＤ
ＲＳを生成するとともに、第５サイクル信号ＣＹＣＬＥ
5 に同期（正確にはＣＹＣＬＥ5 を１／２クロック遅ら
せた信号に同期）したラッチ信号ＬＡＴＣＨを発生す
る。 【０００９】ＣＧ−ＲＯＭ５００は、文字や数字あるい
は記号等の各種のキャラクタ情報（１つのキャラクタが
８×６ドット構成のものを想定）を格納する読出し専用
の不揮発性メモリであり、ＡＤＲＳで指定されたアドレ
スから、６ビットのキャラクタデータＤＡＴＡ（図１７
のドットＤi 〜Ｄi+5 参照）を走査線単位に読み出すも
のである。 【００１０】シフタ６００は、ラッチ信号ＬＡＴＣＨの
タイミングで６ビットのキャラクタデータＤＡＴＡを一
度にラッチするとともに、クロック信号ＣＬＯＣＫに同
期して１ドットずつシフトさせながらシリアル列のキャ
ラクタ信号に変換するもので、いわゆるパラレル−シリ
アル変換を行うものである。図１９は、従来のＯＳＤＣ
の動作タイミングチャートである。ＶＳＹＮＣが立ち上
がると垂直カウンタ部２００がカウントを開始し、ま
た、ＨＳＹＮＣが立上り、且つＣＹＣＬＥ0 がアクティ
ブになると水平カウンタ部３００がカウントを開始す
る。今、垂直方向の表示開始位置を指定するための設定
値を例えば“２”とすると、垂直カウンタ部２００のカ
ウント値（便宜的にＶカウンタと言う）がその設定値と
一致したときに信号ＶＤがアクティブとなり、２番目の
走査線が垂直方向の表示開始位置となる。あるいは、設
定値を＋１すれば、３番目の走査線が垂直方向の表示開
始位置となる。従って、キャラクタの垂直方向の表示開
始位置は、走査線単位、すなわち垂直方向のドット単位
できめ細かく設定できる。 【００１１】一方、水平方向の表示開始位置を指定する
ための設定値を例えば“０”とすると、水平カウンタ部
３００のカウント値（便宜的にＨカウンタと言う）がそ
の値と一致し、且つ、第０サイクル信号ＣＹＣＬＥ0 が
アサートされたときに信号ＨＤがアクティブとなる。図
１９の例では、ＨＳＹＮＣの立上りから６クロック目が
水平方向の表示開始位置となる。ここで、設定値を例え
ば＋１すると、信号ＨＤはさらに６クロック遅れてアク
ティブになる。従って、キャラクタの水平方向の表示開
始位置は、ＣＹＣＬＥ0 の一周期単位で設定される。 【００１２】 【発明が解決しようとする課題】しかしながら、かかる
従来のキャラクタ発生装置にあっては、水平方向の表示
開始位置の設定単位がＣＹＣＬＥ0 の一周期単位（例え
ば８×６構成のキャラクタの場合、６ドット単位）であ
ったため、ドット単位の微細な設定ができないという問
題点があった。 ［目的］そこで、本発明は、キャラクタの水平方向の表
示開始位置をドット単位にきめ細かく設定できるように
することを目的とする。 【００１３】 【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、キャラクタ
情報を、走査線方向を単位にｍドットずつパラレルで読
み出す読出し手段と、該読出し手段からのパラレル信号
を所定周期の基準信号に同期したシリアル列の信号に変
換する変換手段と、を備えるキャラクタ発生装置におい
て、走査線方向の動作の基準となる水平同期信号が有効
になった状態で動作する所定周期のクロック信号を任意
の周波数だけ定められた論理状態に固定して、前記クロ
ック信号の動作開始タイミングを遅らせ、該遅らせたク
ロック信号を前記変換手段に供給する論理固定手段を設
けるとともに、前記基準信号は、前記遅らせた所定周期
のクロック信号であることを特徴とする。 【００１４】 【作用】本発明では、ｎ×ｍドット構成のキャラクタ情
報が走査線Ｌi 〜Ｌi+m 毎にｍドットずつ読み出され
た後、変換手段によって所定周期ＣＰのクロック信号に
同期したシリアル列に変換される。ここで、変換手段に
与えられるクロック信号は、ある周期数（図１の例では
２ＣＰ）の期間だけ所定の論理状態（図１では“Ｈ”レ
ベル）に固定された信号であり、変換手段からは当該周
期数だけ遅れたシリアル列の信号が取り出される。 【００１５】従って、画面上におけるキャラクタの水平
方向の表示開始位置が上記周期数だけ遅れるから、結
局、水平方向の表示開始位置を、当該周期数の単位、す
なわち水平方向のドット単位で調節することができるよ
うになる。 【００１６】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図１５は本発明に係るキャラクタ発生装置
の一実施例を示す図である。図２において、１はＯＳＤ
Ｃ（内部のブロック図は図１８参照）、２は本実施例の
ポイントであるクロック制御回路（論理固定手段）であ
る。 【００１７】図３はＯＳＤＣ１に含まれるサイクル制御
部１００の構成図であり、６個のフリップフロップ１０
１〜１０６を備え、その動作タイミングチャートを図４
に示すように、ＨＳＹＮＣの立ち下がりエッチで全ての
フリップフロップ１０１〜１０６をリセット（Ｑ出力＝
“Ｌ”レベル）し、ＣＬＯＣＫの立上り毎に順次“Ｈ”
レベルに変化する第０〜第５サイクル信号ＣＹＣＬＥ0
〜ＣＹＣＬＥ5 を生成する。なお、フリップフロップの
「Ｄ」はデータ入力、「ＲＸ」は負論理のリセット入力
を示す（以下同様）。 【００１８】図５はＯＳＤＣ１に含まれる垂直カウンタ
部２００の構成図であり、３＋１個のフリップフロップ
２０１〜２０４、２個の３入力ノアゲート２０５、２０
６、１個の２入力ノアゲート２０７、３個のイクスクル
ーシブオアゲート２０８〜２１０、４個のインバータゲ
ート２１１〜２１４、及び、３ビットの基準値設定部２
１５（図では便宜的にスイッチで表現）を備え、３個の
フリップフロップ２０１〜２０３からなる３ビットカウ
ンタのカウント値（ＨＳＹＮＣをカウントした値）が基
準値設定部２１５の設定値（図では０１０(2) ＝
２(10)）と一致したときに、キャラクタの垂直方向の表
示開始位を指定するための信号ＶＤをアクティブ
（“Ｈ”レベル）にする。 【００１９】図６はＯＳＤＣ１に含まれる水平カウンタ
部３００の構成図であり、３＋１個のフリップフロップ
３０１〜３０４、２個の３入力ノアゲート３０５、３０
６、１個の２入力ノアゲート３０７、３個のイクスクル
ーシブオアゲート３０８〜３１０、４個のインバータゲ
ート３１１〜３１４、及び、３ビットの基準値設定部３
１５（図では便宜的にスイッチで表現）を備え、３個の
フリップフロップ３０１〜３０３からなる３ビットカウ
ンタのカウント値（ＣＹＣＬＥ0 をカウントした値）が
基準値設定部３１５の設定値（図では０００(2) ＝０
(10)）と一致したときに、ＣＹＣＬＥ0 のタイミングで
キャラクタの水平方向の表示開始位を指定するための信
号ＨＤをアクティブ（“Ｈ”レベル）にする。 【００２０】図７はＯＳＤＣ１に含まれる読出し制御部
（読出し手段）４００（及びＣＧ−ＲＯＭ６００）の構
成図であり、４個のフリップフロップ４０１〜４０４、
１個の３入力ナンドゲート４０５、１個の３入力ノアゲ
ート４０６、１個の２入力ノアゲート４０７、５個のイ
ンバータゲート４０８〜４１２を備え、垂直方向の表示
位置開始信号ＶＤがアクティブの期間、水平方向の表示
開始位置信号ＨＤと第０サイクル信号ＣＹＣＬＥ0 がア
クティブになる度にカウントアップするアドレス信号Ａ
ＤＲＳを生成するとともに、第５サイクル信号ＣＹＣＬ
Ｅ5 に同期（正確にはＣＹＣＬＥ5 を１／２クロック遅
らせた信号に同期）したラッチ信号ＬＡＴＣＨを発生す
る。また、ＣＧ−ＲＯＭ（格納手段）５００は、文字や
数字あるいは記号等の各種のキャラクタ情報（１つのキ
ャラクタが８×６ドット構成のものを想定）を格納する
読出し専用の不揮発性メモリであり、アドレス入力ＡＤ
0〜ＡＤ２の内容（信号ＡＤＲＳの内容）で指定された
アドレスから、走査線単位に、６ビットのキャラクタデ
ータＤＡＴＡ（図１７のドットＤi 〜Ｄi+5 参照）を読
み出すものである。なお、実際のＣＧ−ＲＯＭでは、Ａ
Ｄ２よりも上位のアドレス入力を有し、この上位側のア
ドレスを指定することによって任意のキャラクタを自在
に選択できるようになっている。 【００２１】図８はＯＳＤＣ１に含まれるシフタ（変換
手段）６００の構成図であり、キャラクタの水平方向の
ドット数と同数の６個のラッチ６０１〜６０６（同一構
成）を備え、各ラッチはアンド／オア複合ゲート６０１
ａ、及び、フリップフロップ６０１ｂを備えて構成す
る。シフタ６００は、図９にその動作タイミングチャー
トを示すように、ＬＡＴＣＨに応答して６個のラッチ６
０１〜６０６のそれぞれにＤＡＴＡの各ビットを保持す
るとともに、ＣＬＯＣＫに同期して順次に保持内容をシ
フトし、最終的に、シリアル列のキャラクタ信号を生成
してこの信号を図示しないディスプレイ装置に出力す
る。 【００２２】図１０はクロック制御回路２の構成図であ
る。クロック制御回路２は、カウンタ部１０、比較部２
０、論理固定部３０及びレジスタ４０を含み、カウンタ
部１０は２個のフリップフロップ１１、１２、１個のア
ンドゲート１３及び２個のインバータゲート１４、１５
を備え、比較部２０は２個のイクスクルーシブオアゲー
ト２１、２２及び１個の２入力ノアゲート２３を備え、
また、論理固定部３０は２個のフリップフロップ３１、
３２及び１個のアンドゲート３３を備える。なお、図中
のＣ0 ，Ｃ1 はカウンタ部１０から取り出される２ビッ
トのカウント値であり、Ｄ0 ，Ｄ1 はレジスタ４０の設
定値であり、ＣＭＰは比較部２０の比較結果（Ｃ0 ，Ｃ
1 の組み合せとＤ0 ，Ｄ1 の組み合せが一致のとき
“Ｈ”レベル）であり、ＳＥＴはＣＭＰが“Ｈ”レベル
のときに１クロック遅れで“Ｈ”レベルとなる信号であ
り、ＣＮＴはＨＳＹＮＣの立上り後、最初のＳＥＴの立
上りからＨＳＹＮＣの立ち下がりまでの間“Ｈ”レベル
を持続する信号であり、また、ＣＫはＳＥＴが“Ｈ”レ
ベルの間ＣＬＯＣＫと同相で変化する一方、ＳＥＴが
“Ｌ”レベルの間（すなわちＣ0 ，Ｃ1 の組み合せとＤ
0 ，Ｄ1 の組み合せが一致するまでの間）はその論理状
態を“Ｈ”レベルに固定する信号である。 【００２３】次に、作用を説明する。図１１は本実施例
の動作タイミングチャートである。このタイミングチャ
ートにおいて、ＨＳＹＮＣが立ち上がると、ＯＳＤＣ１
は動作を開始しようとするが、この段階ではＯＳＤＣ１
の動作基準となる信号ＣＫの論理状態が“Ｈ”レベルに
固定されているため、ＯＳＤＣ１はスタンバイ状態とな
る。なお、この段階でもＣＬＯＣＫは所定の周期で変化
しており、ディスプレイ装置側における走査は遅滞なく
行われている。 【００２４】今、信号ＣＫの“Ｈ”レベル固定が３クロ
ック（すなわち３ドット分）で解除されたとすると、Ｏ
ＳＤＣ１はこの時点ｔ0 から動作を開始し、ＣＹＣＬＥ
0 のｆ周期（ｆは水平カウンタ部３００の基準値設定部
３１５の設定値に依存する；ここではｆ＝１）を経過し
た時点ｔ1 でＨＤがアクティブになり、さらに、ＣＹＣ
ＬＥ0 の１周期を経過した時点ｔ2 でシリアル列のキャ
ラクタ信号が取り出される。 【００２５】従って、ディスプレイ上におけるキャラク
タの水平方向の表示開始位置は時点ｔ2 となり、この時
点ｔ2 は、ＣＹＣＬＥ0 のｆ周期＋１周期の期間に、基
準信号ＣＫの論理状態の固定期間（図示の例では３ドッ
ト分）を加えた時間で与えられるから、基準信号ＣＫの
論理状態の固定期間を加減調節するだけで、水平方向の
表示開始位置をドット単位にきめ細かく微調整できるよ
うになる。 【００２６】すなわち、表示開始位置の微調整は、クロ
ック制御回路２のレジスタ４０の設定値（Ｄ0 ，Ｄ1 ）
を変えるだけでよく、例えば、Ｄ1 ＝０，Ｄ0 ＝１とし
た場合には、図１２に示すように、２クロック分の論理
状態固定期間となるが、Ｄ1＝０，Ｄ0 ＝０とした場合
には、図１３に示すように、論理状態固定期間が１クロ
ック分となり、その差（１クロック−２クロック＝−１
クロック）だけ水平方向の表示開始位置を早める（画面
の左側へ１ドットずらす）ことができる。または、Ｄ1
＝１，Ｄ0 ＝０とした場合には、図１４に示すように、
論理状態固定期間が３クロック分となり、その差（３ド
ット−２ドット＝１ドット）だけ水平方向の表示開始位
置を遅くする（画面の右側へ１ドットずらす）ことがで
きる。あるいは、Ｄ1 ＝１，Ｄ0 ＝１とした場合には、
図１５に示すように、論理状態固定期間が４クロック分
となり、その差（４ドット−２ドット＝２ドット）だけ
水平方向の表示開始位置をさらに遅くする（画面の右側
へ２ドットずらす）ことができる。 【００２７】なお、クロック制御回路２のレジスタ４０
の設定値をＣＰＵから変更できるようにすると使い勝手
の点でより好ましいものとすることができる。例えば、
図１６に示すように、ＣＰＵ５０からのアドレス信号Ａ
Ｄ0 〜ＡＤ3 が予め定められた組み合せ（ここでは便宜
的にオール１）で、且つ、ＣＰＵ５０から書き込み許可
信号ＷＴＸが出力されたときに、デコーダ６０からの出
力信号に従って、ＣＰＵ５０からのデータＤ0 ，Ｄ1 を
レジスタ４０（クロック制御回路２のレジスタ４０）に
セットするようにしてもよい。ＣＰＵ５０で実行するプ
ログラムを書き換えるだけで、容易に水平方向の表示開
始位置を変更することができる。 【００２８】 【発明の効果】本発明によれば、所定周期のクロック信
号を任意の周期数だけ定められた論理状態に固定する論
理固定手段を設けたので、キャラクタの水平方向の表示
開始位置をドット単位にきめ細かく設定でき、近時の各
種ビジュアル機器に使用して好適な、例えばＯＳＤＣ等
のキャラクタ発生装置を実現できる。
関し、詳細には、画面上にオンスクリーン表示するキャ
ラクタ情報（文字や数字あるいは記号等）をディスプレ
イの走査に同期させて発生する、例えばオンスクリーン
・ディスプレイコントローラ（以下「ＯＳＤＣ」）に代
表されるキャラクタ発生装置に関する。 【０００２】一般に、テレビジョン受像機やビデオカメ
ラあるいはディスプレイ一体型のビデオテープレコーダ
では、画面上にチャンネル番号等の様々なキャラクタ情
報をオンスクリーンで表示するが、こうしたビジュアル
機器に対する要求の高度化に伴って、そのキャラクタ情
報の表示位置をより微細に調節できることが求められて
いる。 【０００３】 【従来の技術】図１７はオンスクリーン表示の一例であ
り、ｎ×ｍドット（以下便宜的に８×６）構成のアルフ
ァベット「ＥＦＧＨＪＫＬ……」をオンスクリーン表示
している。例えば、最初の表示文字「Ｅ」に着目する
と、この文字は、同図下の拡大図に示すように、黒丸で
示す多数の表示ドット、すなわち、走査線Ｌj 、Ｌi+8
上の各５個のドットＤi 〜Ｄi+8 と、走査線Ｌi+1 〜Ｌ
i+3 、Ｌi+5 〜Ｌi+7 上の各１個のドットＤi と、走査
線Ｌi+4 上の４個のドットＤi 〜Ｄi+3 の計２２個の表
示ドットで構成されている。 【０００４】図１８はＯＳＤＣのブロック図であり、サ
イクル制御部１００、垂直カウンタ部２００、水平カウ
ンタ部３００、読出し制御部４００、キャラクタ・ジェ
ネレータＲＯＭ（以下「ＣＧ−ＲＯＭ」）５００、及
び、シフタ６００を含んで構成されている。ＣＬＯＣＫ
は図示を略したディスプレイ部の表示クロック信号（例
えばディジタル・ディスプレイの画素クロック）又はそ
のクロック信号に同期した信号、ＶＳＹＮＣは同ディス
プレイ部の垂直同期信号、ＨＳＹＮＣは同ディスプレイ
部の水平同期信号である。なお、各ブロックの内部説明
は、本発明の実施例で詳述する。 【０００５】ここで、各ブロックの概略機能を説明する
と、まず、サイクル制御部１００は、ＨＳＹＮＣに同期
するとともに、それぞれの周期が１ＣＬＯＣＫずつずれ
たｍ個（ｍはキャラクタの水平ドット数に対応；便宜的
にｍ＝６）のサイクル信号ＣＹＣＬＥ0 〜ＣＹＣＬＥ5
を発生するもので、第０サイクル信号ＣＹＣＬＥ0 のス
タートから第５サイクル信号ＣＹＣＬＥ5 のエンドまで
（言い替えればＣＹＣＬＥ0 の一周期）の期間が『１つ
のキャラクタの読出し期間』に相当する。 【０００６】垂直カウンタ部２００は、ディスプレイ上
におけるキャラクタの“垂直方向”の表示開始位置を指
定するための信号ＶＤを発生するもので、ＨＳＹＮＣの
カウント値が所望の値に一致したときに信号ＶＤをアク
ティブにするものである。従って、キャラクタの垂直方
向の表示開始位置は、ＨＳＹＮＣ単位、言い替えれば垂
直方向のドット単位にきめ細かく設定できる。 【０００７】水平カウンタ部３００は、ディスプレイ上
におけるキャラクタの“水平方向”の表示開始位置を指
定するための信号ＨＤを発生するもので、垂直カウンタ
部２００と異なる点は、ＨＳＹＮＣの代わりに第０サイ
クル信号ＣＹＣＬＥ0 をカウントする点である。すなわ
ち、この水平カウンタ部３００では、ＣＹＣＬＥ0 のカ
ウント値が所望の値に一致したときに信号ＨＤをアクテ
ィブにするため、調節可能な水平方向の表示開始位置
は、ＣＹＣＬＥ0 の一周期（言い替えれば１つのキャラ
クタの読出し期間）を単位とし、ここではｍ＝６である
から、６ドット単位（因みに垂直方向の表示位置調整は
１ドット単位）に調節可能である。 【０００８】読出し制御部４００は、垂直方向の表示位
置開始信号ＶＤがアクティブの期間、水平方向の表示開
始位置信号ＨＤと第０サイクル信号ＣＹＣＬＥ0 がアク
ティブになる度にカウントアップするアドレス信号ＡＤ
ＲＳを生成するとともに、第５サイクル信号ＣＹＣＬＥ
5 に同期（正確にはＣＹＣＬＥ5 を１／２クロック遅ら
せた信号に同期）したラッチ信号ＬＡＴＣＨを発生す
る。 【０００９】ＣＧ−ＲＯＭ５００は、文字や数字あるい
は記号等の各種のキャラクタ情報（１つのキャラクタが
８×６ドット構成のものを想定）を格納する読出し専用
の不揮発性メモリであり、ＡＤＲＳで指定されたアドレ
スから、６ビットのキャラクタデータＤＡＴＡ（図１７
のドットＤi 〜Ｄi+5 参照）を走査線単位に読み出すも
のである。 【００１０】シフタ６００は、ラッチ信号ＬＡＴＣＨの
タイミングで６ビットのキャラクタデータＤＡＴＡを一
度にラッチするとともに、クロック信号ＣＬＯＣＫに同
期して１ドットずつシフトさせながらシリアル列のキャ
ラクタ信号に変換するもので、いわゆるパラレル−シリ
アル変換を行うものである。図１９は、従来のＯＳＤＣ
の動作タイミングチャートである。ＶＳＹＮＣが立ち上
がると垂直カウンタ部２００がカウントを開始し、ま
た、ＨＳＹＮＣが立上り、且つＣＹＣＬＥ0 がアクティ
ブになると水平カウンタ部３００がカウントを開始す
る。今、垂直方向の表示開始位置を指定するための設定
値を例えば“２”とすると、垂直カウンタ部２００のカ
ウント値（便宜的にＶカウンタと言う）がその設定値と
一致したときに信号ＶＤがアクティブとなり、２番目の
走査線が垂直方向の表示開始位置となる。あるいは、設
定値を＋１すれば、３番目の走査線が垂直方向の表示開
始位置となる。従って、キャラクタの垂直方向の表示開
始位置は、走査線単位、すなわち垂直方向のドット単位
できめ細かく設定できる。 【００１１】一方、水平方向の表示開始位置を指定する
ための設定値を例えば“０”とすると、水平カウンタ部
３００のカウント値（便宜的にＨカウンタと言う）がそ
の値と一致し、且つ、第０サイクル信号ＣＹＣＬＥ0 が
アサートされたときに信号ＨＤがアクティブとなる。図
１９の例では、ＨＳＹＮＣの立上りから６クロック目が
水平方向の表示開始位置となる。ここで、設定値を例え
ば＋１すると、信号ＨＤはさらに６クロック遅れてアク
ティブになる。従って、キャラクタの水平方向の表示開
始位置は、ＣＹＣＬＥ0 の一周期単位で設定される。 【００１２】 【発明が解決しようとする課題】しかしながら、かかる
従来のキャラクタ発生装置にあっては、水平方向の表示
開始位置の設定単位がＣＹＣＬＥ0 の一周期単位（例え
ば８×６構成のキャラクタの場合、６ドット単位）であ
ったため、ドット単位の微細な設定ができないという問
題点があった。 ［目的］そこで、本発明は、キャラクタの水平方向の表
示開始位置をドット単位にきめ細かく設定できるように
することを目的とする。 【００１３】 【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、キャラクタ
情報を、走査線方向を単位にｍドットずつパラレルで読
み出す読出し手段と、該読出し手段からのパラレル信号
を所定周期の基準信号に同期したシリアル列の信号に変
換する変換手段と、を備えるキャラクタ発生装置におい
て、走査線方向の動作の基準となる水平同期信号が有効
になった状態で動作する所定周期のクロック信号を任意
の周波数だけ定められた論理状態に固定して、前記クロ
ック信号の動作開始タイミングを遅らせ、該遅らせたク
ロック信号を前記変換手段に供給する論理固定手段を設
けるとともに、前記基準信号は、前記遅らせた所定周期
のクロック信号であることを特徴とする。 【００１４】 【作用】本発明では、ｎ×ｍドット構成のキャラクタ情
報が走査線Ｌi 〜Ｌi+m 毎にｍドットずつ読み出され
た後、変換手段によって所定周期ＣＰのクロック信号に
同期したシリアル列に変換される。ここで、変換手段に
与えられるクロック信号は、ある周期数（図１の例では
２ＣＰ）の期間だけ所定の論理状態（図１では“Ｈ”レ
ベル）に固定された信号であり、変換手段からは当該周
期数だけ遅れたシリアル列の信号が取り出される。 【００１５】従って、画面上におけるキャラクタの水平
方向の表示開始位置が上記周期数だけ遅れるから、結
局、水平方向の表示開始位置を、当該周期数の単位、す
なわち水平方向のドット単位で調節することができるよ
うになる。 【００１６】 【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図１５は本発明に係るキャラクタ発生装置
の一実施例を示す図である。図２において、１はＯＳＤ
Ｃ（内部のブロック図は図１８参照）、２は本実施例の
ポイントであるクロック制御回路（論理固定手段）であ
る。 【００１７】図３はＯＳＤＣ１に含まれるサイクル制御
部１００の構成図であり、６個のフリップフロップ１０
１〜１０６を備え、その動作タイミングチャートを図４
に示すように、ＨＳＹＮＣの立ち下がりエッチで全ての
フリップフロップ１０１〜１０６をリセット（Ｑ出力＝
“Ｌ”レベル）し、ＣＬＯＣＫの立上り毎に順次“Ｈ”
レベルに変化する第０〜第５サイクル信号ＣＹＣＬＥ0
〜ＣＹＣＬＥ5 を生成する。なお、フリップフロップの
「Ｄ」はデータ入力、「ＲＸ」は負論理のリセット入力
を示す（以下同様）。 【００１８】図５はＯＳＤＣ１に含まれる垂直カウンタ
部２００の構成図であり、３＋１個のフリップフロップ
２０１〜２０４、２個の３入力ノアゲート２０５、２０
６、１個の２入力ノアゲート２０７、３個のイクスクル
ーシブオアゲート２０８〜２１０、４個のインバータゲ
ート２１１〜２１４、及び、３ビットの基準値設定部２
１５（図では便宜的にスイッチで表現）を備え、３個の
フリップフロップ２０１〜２０３からなる３ビットカウ
ンタのカウント値（ＨＳＹＮＣをカウントした値）が基
準値設定部２１５の設定値（図では０１０(2) ＝
２(10)）と一致したときに、キャラクタの垂直方向の表
示開始位を指定するための信号ＶＤをアクティブ
（“Ｈ”レベル）にする。 【００１９】図６はＯＳＤＣ１に含まれる水平カウンタ
部３００の構成図であり、３＋１個のフリップフロップ
３０１〜３０４、２個の３入力ノアゲート３０５、３０
６、１個の２入力ノアゲート３０７、３個のイクスクル
ーシブオアゲート３０８〜３１０、４個のインバータゲ
ート３１１〜３１４、及び、３ビットの基準値設定部３
１５（図では便宜的にスイッチで表現）を備え、３個の
フリップフロップ３０１〜３０３からなる３ビットカウ
ンタのカウント値（ＣＹＣＬＥ0 をカウントした値）が
基準値設定部３１５の設定値（図では０００(2) ＝０
(10)）と一致したときに、ＣＹＣＬＥ0 のタイミングで
キャラクタの水平方向の表示開始位を指定するための信
号ＨＤをアクティブ（“Ｈ”レベル）にする。 【００２０】図７はＯＳＤＣ１に含まれる読出し制御部
（読出し手段）４００（及びＣＧ−ＲＯＭ６００）の構
成図であり、４個のフリップフロップ４０１〜４０４、
１個の３入力ナンドゲート４０５、１個の３入力ノアゲ
ート４０６、１個の２入力ノアゲート４０７、５個のイ
ンバータゲート４０８〜４１２を備え、垂直方向の表示
位置開始信号ＶＤがアクティブの期間、水平方向の表示
開始位置信号ＨＤと第０サイクル信号ＣＹＣＬＥ0 がア
クティブになる度にカウントアップするアドレス信号Ａ
ＤＲＳを生成するとともに、第５サイクル信号ＣＹＣＬ
Ｅ5 に同期（正確にはＣＹＣＬＥ5 を１／２クロック遅
らせた信号に同期）したラッチ信号ＬＡＴＣＨを発生す
る。また、ＣＧ−ＲＯＭ（格納手段）５００は、文字や
数字あるいは記号等の各種のキャラクタ情報（１つのキ
ャラクタが８×６ドット構成のものを想定）を格納する
読出し専用の不揮発性メモリであり、アドレス入力ＡＤ
0〜ＡＤ２の内容（信号ＡＤＲＳの内容）で指定された
アドレスから、走査線単位に、６ビットのキャラクタデ
ータＤＡＴＡ（図１７のドットＤi 〜Ｄi+5 参照）を読
み出すものである。なお、実際のＣＧ−ＲＯＭでは、Ａ
Ｄ２よりも上位のアドレス入力を有し、この上位側のア
ドレスを指定することによって任意のキャラクタを自在
に選択できるようになっている。 【００２１】図８はＯＳＤＣ１に含まれるシフタ（変換
手段）６００の構成図であり、キャラクタの水平方向の
ドット数と同数の６個のラッチ６０１〜６０６（同一構
成）を備え、各ラッチはアンド／オア複合ゲート６０１
ａ、及び、フリップフロップ６０１ｂを備えて構成す
る。シフタ６００は、図９にその動作タイミングチャー
トを示すように、ＬＡＴＣＨに応答して６個のラッチ６
０１〜６０６のそれぞれにＤＡＴＡの各ビットを保持す
るとともに、ＣＬＯＣＫに同期して順次に保持内容をシ
フトし、最終的に、シリアル列のキャラクタ信号を生成
してこの信号を図示しないディスプレイ装置に出力す
る。 【００２２】図１０はクロック制御回路２の構成図であ
る。クロック制御回路２は、カウンタ部１０、比較部２
０、論理固定部３０及びレジスタ４０を含み、カウンタ
部１０は２個のフリップフロップ１１、１２、１個のア
ンドゲート１３及び２個のインバータゲート１４、１５
を備え、比較部２０は２個のイクスクルーシブオアゲー
ト２１、２２及び１個の２入力ノアゲート２３を備え、
また、論理固定部３０は２個のフリップフロップ３１、
３２及び１個のアンドゲート３３を備える。なお、図中
のＣ0 ，Ｃ1 はカウンタ部１０から取り出される２ビッ
トのカウント値であり、Ｄ0 ，Ｄ1 はレジスタ４０の設
定値であり、ＣＭＰは比較部２０の比較結果（Ｃ0 ，Ｃ
1 の組み合せとＤ0 ，Ｄ1 の組み合せが一致のとき
“Ｈ”レベル）であり、ＳＥＴはＣＭＰが“Ｈ”レベル
のときに１クロック遅れで“Ｈ”レベルとなる信号であ
り、ＣＮＴはＨＳＹＮＣの立上り後、最初のＳＥＴの立
上りからＨＳＹＮＣの立ち下がりまでの間“Ｈ”レベル
を持続する信号であり、また、ＣＫはＳＥＴが“Ｈ”レ
ベルの間ＣＬＯＣＫと同相で変化する一方、ＳＥＴが
“Ｌ”レベルの間（すなわちＣ0 ，Ｃ1 の組み合せとＤ
0 ，Ｄ1 の組み合せが一致するまでの間）はその論理状
態を“Ｈ”レベルに固定する信号である。 【００２３】次に、作用を説明する。図１１は本実施例
の動作タイミングチャートである。このタイミングチャ
ートにおいて、ＨＳＹＮＣが立ち上がると、ＯＳＤＣ１
は動作を開始しようとするが、この段階ではＯＳＤＣ１
の動作基準となる信号ＣＫの論理状態が“Ｈ”レベルに
固定されているため、ＯＳＤＣ１はスタンバイ状態とな
る。なお、この段階でもＣＬＯＣＫは所定の周期で変化
しており、ディスプレイ装置側における走査は遅滞なく
行われている。 【００２４】今、信号ＣＫの“Ｈ”レベル固定が３クロ
ック（すなわち３ドット分）で解除されたとすると、Ｏ
ＳＤＣ１はこの時点ｔ0 から動作を開始し、ＣＹＣＬＥ
0 のｆ周期（ｆは水平カウンタ部３００の基準値設定部
３１５の設定値に依存する；ここではｆ＝１）を経過し
た時点ｔ1 でＨＤがアクティブになり、さらに、ＣＹＣ
ＬＥ0 の１周期を経過した時点ｔ2 でシリアル列のキャ
ラクタ信号が取り出される。 【００２５】従って、ディスプレイ上におけるキャラク
タの水平方向の表示開始位置は時点ｔ2 となり、この時
点ｔ2 は、ＣＹＣＬＥ0 のｆ周期＋１周期の期間に、基
準信号ＣＫの論理状態の固定期間（図示の例では３ドッ
ト分）を加えた時間で与えられるから、基準信号ＣＫの
論理状態の固定期間を加減調節するだけで、水平方向の
表示開始位置をドット単位にきめ細かく微調整できるよ
うになる。 【００２６】すなわち、表示開始位置の微調整は、クロ
ック制御回路２のレジスタ４０の設定値（Ｄ0 ，Ｄ1 ）
を変えるだけでよく、例えば、Ｄ1 ＝０，Ｄ0 ＝１とし
た場合には、図１２に示すように、２クロック分の論理
状態固定期間となるが、Ｄ1＝０，Ｄ0 ＝０とした場合
には、図１３に示すように、論理状態固定期間が１クロ
ック分となり、その差（１クロック−２クロック＝−１
クロック）だけ水平方向の表示開始位置を早める（画面
の左側へ１ドットずらす）ことができる。または、Ｄ1
＝１，Ｄ0 ＝０とした場合には、図１４に示すように、
論理状態固定期間が３クロック分となり、その差（３ド
ット−２ドット＝１ドット）だけ水平方向の表示開始位
置を遅くする（画面の右側へ１ドットずらす）ことがで
きる。あるいは、Ｄ1 ＝１，Ｄ0 ＝１とした場合には、
図１５に示すように、論理状態固定期間が４クロック分
となり、その差（４ドット−２ドット＝２ドット）だけ
水平方向の表示開始位置をさらに遅くする（画面の右側
へ２ドットずらす）ことができる。 【００２７】なお、クロック制御回路２のレジスタ４０
の設定値をＣＰＵから変更できるようにすると使い勝手
の点でより好ましいものとすることができる。例えば、
図１６に示すように、ＣＰＵ５０からのアドレス信号Ａ
Ｄ0 〜ＡＤ3 が予め定められた組み合せ（ここでは便宜
的にオール１）で、且つ、ＣＰＵ５０から書き込み許可
信号ＷＴＸが出力されたときに、デコーダ６０からの出
力信号に従って、ＣＰＵ５０からのデータＤ0 ，Ｄ1 を
レジスタ４０（クロック制御回路２のレジスタ４０）に
セットするようにしてもよい。ＣＰＵ５０で実行するプ
ログラムを書き換えるだけで、容易に水平方向の表示開
始位置を変更することができる。 【００２８】 【発明の効果】本発明によれば、所定周期のクロック信
号を任意の周期数だけ定められた論理状態に固定する論
理固定手段を設けたので、キャラクタの水平方向の表示
開始位置をドット単位にきめ細かく設定でき、近時の各
種ビジュアル機器に使用して好適な、例えばＯＳＤＣ等
のキャラクタ発生装置を実現できる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】一実施例のブロック図である。
【図３】サイクル制御部の構成図である。
【図４】サイクル制御部の動作タイミングチャートであ
る。 【図５】垂直カウンタ部の構成図である。 【図６】水平カウンタ部の構成図である。 【図７】読出し制御部及びＣＧ−ＲＯＭの構成図であ
る。 【図８】シフタの構成図である。 【図９】シフタの動作タイミングチャートである。 【図１０】一実施例のクロック制御回路の構成図であ
る。 【図１１】一実施例の動作タイミングチャートである。 【図１２】一実施例のレジスタ設定値をＤ1 ＝０，Ｄ0
＝１とした場合の動作タイミングチャートである。 【図１３】一実施例のレジスタ設定値をＤ1 ＝０，Ｄ0
＝０とした場合の動作タイミングチャートである。 【図１４】一実施例のレジスタ設定値をＤ1 ＝１，Ｄ0
＝０とした場合の動作タイミングチャートである。 【図１５】一実施例のレジスタ設定値をＤ1 ＝１，Ｄ0
＝１とした場合の動作タイミングチャートである。 【図１６】レジスタ設定値をＣＰＵでコントロールする
場合の一例構成図である。 【図１７】オンスクリーン表示の一例を示す図である。 【図１８】ＯＳＤＣのブロック図である。 【図１９】従来の動作タイミングチャートである。 【符号の説明】 ＣＬＯＣＫ：クロック信号（基準信号） ２：クロック制御回路（論理固定手段） ４００：読出し制御部（読出し手段） ５００：ＣＧ−ＲＯＭ（格納手段） ６００：シフタ（変換手段）
る。 【図５】垂直カウンタ部の構成図である。 【図６】水平カウンタ部の構成図である。 【図７】読出し制御部及びＣＧ−ＲＯＭの構成図であ
る。 【図８】シフタの構成図である。 【図９】シフタの動作タイミングチャートである。 【図１０】一実施例のクロック制御回路の構成図であ
る。 【図１１】一実施例の動作タイミングチャートである。 【図１２】一実施例のレジスタ設定値をＤ1 ＝０，Ｄ0
＝１とした場合の動作タイミングチャートである。 【図１３】一実施例のレジスタ設定値をＤ1 ＝０，Ｄ0
＝０とした場合の動作タイミングチャートである。 【図１４】一実施例のレジスタ設定値をＤ1 ＝１，Ｄ0
＝０とした場合の動作タイミングチャートである。 【図１５】一実施例のレジスタ設定値をＤ1 ＝１，Ｄ0
＝１とした場合の動作タイミングチャートである。 【図１６】レジスタ設定値をＣＰＵでコントロールする
場合の一例構成図である。 【図１７】オンスクリーン表示の一例を示す図である。 【図１８】ＯＳＤＣのブロック図である。 【図１９】従来の動作タイミングチャートである。 【符号の説明】 ＣＬＯＣＫ：クロック信号（基準信号） ２：クロック制御回路（論理固定手段） ４００：読出し制御部（読出し手段） ５００：ＣＧ−ＲＯＭ（格納手段） ６００：シフタ（変換手段）
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フロントページの続き
(56)参考文献 特開 昭58−182691（ＪＰ，Ａ)
特開 昭59−44093（ＪＰ，Ａ)
特開 昭61−254987（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 5/24
G09G 5/32
G06F 3/153
Claims (1)
- (57)【特許請求の範囲】 【請求項１】キャラクタ情報を、走査線方向を単位にｍ
ドットずつパラレルで読み出す読出し手段と、 該読出し手段からのパラレル信号を所定周期の基準信号
に同期したシリアル列の信号に変換する変換手段と、を
備えるキャラクタ発生装置において、走査線方向の動作の基準となる水平同期信号が有効にな
った状態で動作する 所定周期のクロック信号を任意の周
波数だけ定められた論理状態に固定して、前記クロック
信号の動作開始タイミングを遅らせ、該遅らせたクロッ
ク信号を前記変換手段に供給する論理固定手段を設ける
とともに、 前記基準信号は、前記遅らせた所定周期のクロック信号
である ことを特徴とするキャラクタ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07270693A JP3464241B2 (ja) | 1993-03-31 | 1993-03-31 | キャラクタ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07270693A JP3464241B2 (ja) | 1993-03-31 | 1993-03-31 | キャラクタ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289839A JPH06289839A (ja) | 1994-10-18 |
| JP3464241B2 true JP3464241B2 (ja) | 2003-11-05 |
Family
ID=13497071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07270693A Expired - Fee Related JP3464241B2 (ja) | 1993-03-31 | 1993-03-31 | キャラクタ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3464241B2 (ja) |
-
1993
- 1993-03-31 JP JP07270693A patent/JP3464241B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06289839A (ja) | 1994-10-18 |
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