JPH0546134A - 映像表示装置 - Google Patents
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- JPH0546134A JPH0546134A JP3163506A JP16350691A JPH0546134A JP H0546134 A JPH0546134 A JP H0546134A JP 3163506 A JP3163506 A JP 3163506A JP 16350691 A JP16350691 A JP 16350691A JP H0546134 A JPH0546134 A JP H0546134A
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- synchronizing signal
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/278—Subtitling
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Computer Graphics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】映像の表示位置が安定している映像表示装置を
提供する。 【構成】垂直同期信号の後縁を水平同期信号に同期さ
せ、かつ水平同期信号を同期カウントしたタイミングで
発生する波形整形回路を有し、この出力を前記垂直アド
レスカウンタのリセット入力とする。
提供する。 【構成】垂直同期信号の後縁を水平同期信号に同期さ
せ、かつ水平同期信号を同期カウントしたタイミングで
発生する波形整形回路を有し、この出力を前記垂直アド
レスカウンタのリセット入力とする。
Description
【０００１】
【産業上の利用分野】この発明は、映像表示装置に関
し、詳しくは、規格に則った標準方式の複合映像信号
（コンポジット信号）の映像に文字やタイトル図形等の
デジタル映像を合成して表示する映像表示装置、およ
び、液晶表示装置やプラズマディスプレイ等のマトリッ
クス状画素を有する映像表示装置、などのデジタル表示
位置決め回路（以下、単にデジタル位置決め回路）を備
える映像表示装置に関するものである。
し、詳しくは、規格に則った標準方式の複合映像信号
（コンポジット信号）の映像に文字やタイトル図形等の
デジタル映像を合成して表示する映像表示装置、およ
び、液晶表示装置やプラズマディスプレイ等のマトリッ
クス状画素を有する映像表示装置、などのデジタル表示
位置決め回路（以下、単にデジタル位置決め回路）を備
える映像表示装置に関するものである。
【０００２】
【従来の技術】図３は、従来のデジタル位置決め回路を
備える映像表示装置の構成および動作を説明するための
ブロック図であり、特にキャラクタ映像信号生成回路部
分のブロック図である。このキャラクタ映像信号生成回
路１５は、表示される複数のキャラクタコードを蓄えて
おくことができる表示データＲＡＭ５を備えている。
備える映像表示装置の構成および動作を説明するための
ブロック図であり、特にキャラクタ映像信号生成回路部
分のブロック図である。このキャラクタ映像信号生成回
路１５は、表示される複数のキャラクタコードを蓄えて
おくことができる表示データＲＡＭ５を備えている。
【０００３】マイクロコンピュータ１から送られて来た
キャラクタコードＷを表示データＲＡＭ５に書込むため
に、この回路は、マイクロコンピュータ１からの制御お
よびデータ信号Ｂを受けてアドレス信号Ａを保持する書
込みアドレスレジスタ２と、キャラクタコードＷを保持
する書き込みデータレジスタ３と、書込み同期信号Ｓを
生成する書込み同期回路４とを備えており、さらに書込
み信号Ｓを受けて表示データＲＡＭ５へのアドレス信号
Ｕを生成するアドレス選択回路６を備えている。
キャラクタコードＷを表示データＲＡＭ５に書込むため
に、この回路は、マイクロコンピュータ１からの制御お
よびデータ信号Ｂを受けてアドレス信号Ａを保持する書
込みアドレスレジスタ２と、キャラクタコードＷを保持
する書き込みデータレジスタ３と、書込み同期信号Ｓを
生成する書込み同期回路４とを備えており、さらに書込
み信号Ｓを受けて表示データＲＡＭ５へのアドレス信号
Ｕを生成するアドレス選択回路６を備えている。
【０００４】表示すべきキャラクタコードＧを表示デー
タＲＡＭ５から読出すために、キャラクタ映像信号生成
回路１５は、同期信号分離回路１３からの垂直同期信号
Ｖと水平同期信号Ｈとを受けて行選択信号Ｒを生成し行
選択信号Ｒをアドレス選択回路６へ送る垂直アドレスカ
ウンタ１２と、水平同期信号Ｈを受けてドットクロック
Ｄを発生する発振回路１１と、水平同期信号Ｈとドット
クロックＤを受けて桁選択信号Ｃを生成しアドレス選択
回路６と書込み同期回路４へ桁選択信号Ｃを送る水平ア
ドレスカウンタ１０とを備えている。
タＲＡＭ５から読出すために、キャラクタ映像信号生成
回路１５は、同期信号分離回路１３からの垂直同期信号
Ｖと水平同期信号Ｈとを受けて行選択信号Ｒを生成し行
選択信号Ｒをアドレス選択回路６へ送る垂直アドレスカ
ウンタ１２と、水平同期信号Ｈを受けてドットクロック
Ｄを発生する発振回路１１と、水平同期信号Ｈとドット
クロックＤを受けて桁選択信号Ｃを生成しアドレス選択
回路６と書込み同期回路４へ桁選択信号Ｃを送る水平ア
ドレスカウンタ１０とを備えている。
【０００５】さらに、選択されたキャラクタコードＧの
パターンを表示するために、キャラクタ映像信号生成回
路１５は、アドレス選択回路６で生成されたアドレス信
号Ｌと選択されたキャラクタコードＧとを受けて１キャ
ラクタ分のパターンの内の１行分のキャラクタパターン
Ｐを生成するキャラクタジェネレータ７を備え、１行分
の複数ビットからなるキャラクタパターンをドットクロ
ックＤにより１ドットづつ順次出力するシリアル変換回
路８を備えている。
パターンを表示するために、キャラクタ映像信号生成回
路１５は、アドレス選択回路６で生成されたアドレス信
号Ｌと選択されたキャラクタコードＧとを受けて１キャ
ラクタ分のパターンの内の１行分のキャラクタパターン
Ｐを生成するキャラクタジェネレータ７を備え、１行分
の複数ビットからなるキャラクタパターンをドットクロ
ックＤにより１ドットづつ順次出力するシリアル変換回
路８を備えている。
【０００６】そして、この出力信号は他の映像信号Ｅと
合成されてＣＲＴ９に表示される。
合成されてＣＲＴ９に表示される。
【０００７】このような構成のキャラクタ映像信号生成
回路１５において、マイクロコンピュータ１から送られ
て来たキャラクタコードＷを表示データＲＡＭ５に書込
む時の動作を説明する。
回路１５において、マイクロコンピュータ１から送られ
て来たキャラクタコードＷを表示データＲＡＭ５に書込
む時の動作を説明する。
【０００８】表示データＲＡＭ５に書込みたいキャラク
タコードをマイクロコンピュータ１が制御およびデータ
信号Ｂに従ってデータを書込みデータレジスタ３に送出
すると、これを受けて書込みデータレジスタ３はキャラ
クタコードＷを保持し出力する。キャラクタコードＷを
書込みたい表示データＲＡＭ５のアドレスをマイクロコ
ンピュータ１が制御およびデータ信号Ｂをに従ってアド
レスを書込みアドレスレジスタ２に送出すると、これを
受けて書込みアドレスレジスタ２はアドレス信号Ａを保
持し出力する。書込みアドレスレジスタ２がアドレス信
号Ａを保持し書込みデータレジスタ３がキャラクタコー
ドＷを保持していることをマイクロコンピュータ１が制
御およびデータ信号Ｂに従って制御信号を書込み同期回
路４に送出すると、これを受けて書込み同期回路４は書
込み同期信号Ｓを出力しようとする。
タコードをマイクロコンピュータ１が制御およびデータ
信号Ｂに従ってデータを書込みデータレジスタ３に送出
すると、これを受けて書込みデータレジスタ３はキャラ
クタコードＷを保持し出力する。キャラクタコードＷを
書込みたい表示データＲＡＭ５のアドレスをマイクロコ
ンピュータ１が制御およびデータ信号Ｂをに従ってアド
レスを書込みアドレスレジスタ２に送出すると、これを
受けて書込みアドレスレジスタ２はアドレス信号Ａを保
持し出力する。書込みアドレスレジスタ２がアドレス信
号Ａを保持し書込みデータレジスタ３がキャラクタコー
ドＷを保持していることをマイクロコンピュータ１が制
御およびデータ信号Ｂに従って制御信号を書込み同期回
路４に送出すると、これを受けて書込み同期回路４は書
込み同期信号Ｓを出力しようとする。
【０００９】しかし、このとき表示データＲＡＭ５から
は、行選択信号Ｒと桁選択信号Ｃを受けたアドレス選択
回路が生成したアドレス信号Ｕにより選択された表示の
ためのキャラクタコードＧの読出しが水平同期信号Ｈお
よび垂直同期信号Ｖに同期して行われているので、書込
み同期回路４は、キャラクタＧが読出されているタイミ
ングを避けて、書込み同期信号Ｓを出力する。書込み同
期信号Ｓを受けてアドレス選択回路６はアドレス信号Ａ
を選択し、これをアドレス信号Ｕとして表示データＲＡ
Ｍ５へ出力し、表示データＲＡＭ内のアドレスでアドレ
ス信号Ｕにより指定されるアドレスにキャラクタコード
Ｗが書込まれる。
は、行選択信号Ｒと桁選択信号Ｃを受けたアドレス選択
回路が生成したアドレス信号Ｕにより選択された表示の
ためのキャラクタコードＧの読出しが水平同期信号Ｈお
よび垂直同期信号Ｖに同期して行われているので、書込
み同期回路４は、キャラクタＧが読出されているタイミ
ングを避けて、書込み同期信号Ｓを出力する。書込み同
期信号Ｓを受けてアドレス選択回路６はアドレス信号Ａ
を選択し、これをアドレス信号Ｕとして表示データＲＡ
Ｍ５へ出力し、表示データＲＡＭ内のアドレスでアドレ
ス信号Ｕにより指定されるアドレスにキャラクタコード
Ｗが書込まれる。
【００１０】表示すべきキャラクタコードＧを表示デー
タＲＡＭ５から選択して読出すときの回路の動作を説明
する。垂直アドレスカウンタ１２は、垂直同期信号Ｖを
受けてカウント値が初期化され、水平同期信号Ｈを受け
てカウント値を進め、走査線の垂直方向の位置を定める
ための行選択信号Ｒを出力する。発振回路１１は、水平
同期信号Ｈを受けて発振の位相が初期化され、走査線の
水平方向の走査速度に対応する周波数のドットクロック
Ｄを生成し出力する。水平アドレスカウンタ１０は、水
平同期信号Ｈを受けてカウント値が初期化され、ドット
クロックＤを受けてカウント値を進め、走査線の水平方
向の位置を定めるための桁選択信号Ｃを出力する。アド
レス選択回路６は、このようにして生成された行アドレ
ス信号Ｒと桁アドレス信号Ｃが入力されて、表示データ
ＲＡＭへのアドレス信号Ｕとキャラクタジェネレータ７
へのアドレス信号Ｌとを、それぞれの記憶形態に応じた
演算を施して生成し出力する。
タＲＡＭ５から選択して読出すときの回路の動作を説明
する。垂直アドレスカウンタ１２は、垂直同期信号Ｖを
受けてカウント値が初期化され、水平同期信号Ｈを受け
てカウント値を進め、走査線の垂直方向の位置を定める
ための行選択信号Ｒを出力する。発振回路１１は、水平
同期信号Ｈを受けて発振の位相が初期化され、走査線の
水平方向の走査速度に対応する周波数のドットクロック
Ｄを生成し出力する。水平アドレスカウンタ１０は、水
平同期信号Ｈを受けてカウント値が初期化され、ドット
クロックＤを受けてカウント値を進め、走査線の水平方
向の位置を定めるための桁選択信号Ｃを出力する。アド
レス選択回路６は、このようにして生成された行アドレ
ス信号Ｒと桁アドレス信号Ｃが入力されて、表示データ
ＲＡＭへのアドレス信号Ｕとキャラクタジェネレータ７
へのアドレス信号Ｌとを、それぞれの記憶形態に応じた
演算を施して生成し出力する。
【００１１】表示データＲＡＭ５は、アドレス信号Ｕを
受けて、それにより指定されたアドレスに予め記憶して
いたキャラクタコードＧを読出して、キャラクタジェネ
レータ７へ出力する。キャラクタジェネレータ７は、キ
ャラクタパターンを記憶したＲＯＭでよく、キャラクタ
コードＧを受けて、そのコードに対応する１キャラクタ
分のパターン（マトリックス構成）を選択し、さらにア
ドレス信号Ｌを受けて、１キャラクタ分のパターンの内
の１行分のキャラクタパターンＰを出力する。シリアル
変換回路８は、シフトレジスタを主体に構成される回路
であって、複数ビットからなるキャタクタパターンＰを
ラッチし、ドットクロックＤを受けて、１ドットづつ順
次出力する。
受けて、それにより指定されたアドレスに予め記憶して
いたキャラクタコードＧを読出して、キャラクタジェネ
レータ７へ出力する。キャラクタジェネレータ７は、キ
ャラクタパターンを記憶したＲＯＭでよく、キャラクタ
コードＧを受けて、そのコードに対応する１キャラクタ
分のパターン（マトリックス構成）を選択し、さらにア
ドレス信号Ｌを受けて、１キャラクタ分のパターンの内
の１行分のキャラクタパターンＰを出力する。シリアル
変換回路８は、シフトレジスタを主体に構成される回路
であって、複数ビットからなるキャタクタパターンＰを
ラッチし、ドットクロックＤを受けて、１ドットづつ順
次出力する。
【００１２】キャラクタ映像信号生成回路により生成さ
れて１ドットづつ順次出力される映像信号は、複合映像
信号Ｆから分離された映像信号Ｅと合成され、ＣＲＴ９
に表示される。
れて１ドットづつ順次出力される映像信号は、複合映像
信号Ｆから分離された映像信号Ｅと合成され、ＣＲＴ９
に表示される。
【００１３】以上、従来のデジタル位置決め回路を備え
る映像表示装置の具体例としてキャラクタ映像信号生成
回路について説明してきたが、特に、垂直アドレスカウ
ンタ１２が受ける垂直同期信号Ｖについて述べる。
る映像表示装置の具体例としてキャラクタ映像信号生成
回路について説明してきたが、特に、垂直アドレスカウ
ンタ１２が受ける垂直同期信号Ｖについて述べる。
【００１４】同期信号分離回路１３は、規格によって定
められている標準方式の複合映像信号Ｆが入力され、通
常は、微分回路で構成されるハイパスフィルタにより水
平同期信号Ｈを生成し、積分回路で構成されるローパス
フィルタにより垂直同期信号Ｖを生成し出力する。この
ようにして生成された垂直同期信号Ｖはその後縁のタイ
ミングで垂直アドレスカウンタ１２をし、これにより垂
直方向の位置の初期化が行われる。
められている標準方式の複合映像信号Ｆが入力され、通
常は、微分回路で構成されるハイパスフィルタにより水
平同期信号Ｈを生成し、積分回路で構成されるローパス
フィルタにより垂直同期信号Ｖを生成し出力する。この
ようにして生成された垂直同期信号Ｖはその後縁のタイ
ミングで垂直アドレスカウンタ１２をし、これにより垂
直方向の位置の初期化が行われる。
【００１５】
【発明が解決しようとする課題】しかし、複合映像信号
Ｆには、電波による伝送中にノイズを拾ったり信号レベ
ルの強弱が変動したり、映像のインターレースにより同
期タイミングが異なる。そこで、この信号から積分回路
により分離された垂直同期信号Ｖにも、その影響があ
り、垂直同期信号Ｖの始めのタイミングは比較的安定し
ているが、その後縁のタイミングが不安定になりやすい
（図２（ｂ）波形図の信号ＶのＸ，Ｙ参照）。
Ｆには、電波による伝送中にノイズを拾ったり信号レベ
ルの強弱が変動したり、映像のインターレースにより同
期タイミングが異なる。そこで、この信号から積分回路
により分離された垂直同期信号Ｖにも、その影響があ
り、垂直同期信号Ｖの始めのタイミングは比較的安定し
ているが、その後縁のタイミングが不安定になりやすい
（図２（ｂ）波形図の信号ＶのＸ，Ｙ参照）。
【００１６】したがって、前記のキャラクタ映像信号生
成回路等の従来の構成のデジタル位置決め回路を備える
映像表示装置には、垂直アドレスカウンタ１２はリセッ
ト入力端子に“Ｌ”レベルを受けているあいだクリアさ
れるので、カウントの開始タイミングが変動し、先のよ
うな垂直同期信号Ｖを垂直アドレスカウンタ１２のリセ
ット入力端子に直接入力した場合、垂直アドレスカウン
タ１２の出力する行選択信号Ｒと水平同期信号Ｈとの前
後関係が安定せず、デジタル映像の表示位置が一走査線
分上下に変動するという問題点がある。
成回路等の従来の構成のデジタル位置決め回路を備える
映像表示装置には、垂直アドレスカウンタ１２はリセッ
ト入力端子に“Ｌ”レベルを受けているあいだクリアさ
れるので、カウントの開始タイミングが変動し、先のよ
うな垂直同期信号Ｖを垂直アドレスカウンタ１２のリセ
ット入力端子に直接入力した場合、垂直アドレスカウン
タ１２の出力する行選択信号Ｒと水平同期信号Ｈとの前
後関係が安定せず、デジタル映像の表示位置が一走査線
分上下に変動するという問題点がある。
【００１７】この発明の目的は、このような従来技術の
問題点を解決するためのものであって、垂直同期信号に
応じて発生する行選択信号を水平同期信号に対して同期
させうる簡易な波形整形回路を用いて、表示位置を安定
化させることができるデジタル位置決め回路を備える映
像表示装置を提供するものである。
問題点を解決するためのものであって、垂直同期信号に
応じて発生する行選択信号を水平同期信号に対して同期
させうる簡易な波形整形回路を用いて、表示位置を安定
化させることができるデジタル位置決め回路を備える映
像表示装置を提供するものである。
【００１８】
【課題を解決するための手段】この目的を達成するため
のこの発明の映像表示装置の構成は、従来の構成の回路
に、水平同期信号をカウントするカウンタを有する波形
整形回路を、同期信号分離回路と垂直アドレスカウンタ
との間に設け、この波形整形回路を用いて、同期信号分
離回路にて分離生成された垂直同期信号の終縁を水平同
期信号に対して同期させ、水平同期信号に対して固定タ
イミングで生成し、生成した信号を垂直アドレスカウン
タのリセット入力端子に入力するものである。
のこの発明の映像表示装置の構成は、従来の構成の回路
に、水平同期信号をカウントするカウンタを有する波形
整形回路を、同期信号分離回路と垂直アドレスカウンタ
との間に設け、この波形整形回路を用いて、同期信号分
離回路にて分離生成された垂直同期信号の終縁を水平同
期信号に対して同期させ、水平同期信号に対して固定タ
イミングで生成し、生成した信号を垂直アドレスカウン
タのリセット入力端子に入力するものである。
【００１９】この波形整形回路は、例えば、カウンタを
構成する第１，第２のＤ型フリップフロップと正論理Ｏ
Ｒゲート（負論理ＡＮＤゲート）とからなる。第１のＤ
型フリップフロップは、それのクロック入力端子に同期
信号分離回路にて分離生成された水平同期信号を受け、
それのデータ入力端子に前記垂直同期信号を受ける。第
２のＤ型フリップフロップは、それのクロック入力端子
に前記水平同期信号を受け、それのデータ入力端子に第
１のＤ型フリップフロップの正論理出力信号を受ける。
正論理ＯＲゲートは、それの第１の入力端子に前記垂直
同期信号を受け、それの第２の入力端子に第２のＤ型フ
リップフロップの負論理出力信号を受ける。垂直アドレ
スカウンタは、同期信号分離回路にて分離生成された垂
直同期信号を直接受けるのではなく、前記正論理ＯＲゲ
ートの出力を、リセット入力端子に受ける。
構成する第１，第２のＤ型フリップフロップと正論理Ｏ
Ｒゲート（負論理ＡＮＤゲート）とからなる。第１のＤ
型フリップフロップは、それのクロック入力端子に同期
信号分離回路にて分離生成された水平同期信号を受け、
それのデータ入力端子に前記垂直同期信号を受ける。第
２のＤ型フリップフロップは、それのクロック入力端子
に前記水平同期信号を受け、それのデータ入力端子に第
１のＤ型フリップフロップの正論理出力信号を受ける。
正論理ＯＲゲートは、それの第１の入力端子に前記垂直
同期信号を受け、それの第２の入力端子に第２のＤ型フ
リップフロップの負論理出力信号を受ける。垂直アドレ
スカウンタは、同期信号分離回路にて分離生成された垂
直同期信号を直接受けるのではなく、前記正論理ＯＲゲ
ートの出力を、リセット入力端子に受ける。
【００２０】
【作用】以上のような構成によれば、同期信号分離回路
にて分離生成された垂直同期信号を、第１のフリップフ
ロップにより水平同期信号に同期させてラッチし、第２
のフリップフロップにより一走査に要する時間分遅延さ
せて次の同期信号で後縁を生成する信号を発生する。こ
の信号の反転信号を第２のフリップフロップの負論理出
力端子から正論理ＯＲゲート（負論理ＡＮＤゲート）に
加えるので、正論理ＯＲゲートの出力として、同期信号
分離回路にて分離生成された垂直同期信号の後縁を水平
同期信号に同期した固定タイミングで生成することがで
きる。したがって、正論理ＯＲゲートの出力には、始め
の部分が垂直同期信号と同じタイミングで、終わりの部
分が水平同期信号に同期した固定タイミングの信号が出
力される。
にて分離生成された垂直同期信号を、第１のフリップフ
ロップにより水平同期信号に同期させてラッチし、第２
のフリップフロップにより一走査に要する時間分遅延さ
せて次の同期信号で後縁を生成する信号を発生する。こ
の信号の反転信号を第２のフリップフロップの負論理出
力端子から正論理ＯＲゲート（負論理ＡＮＤゲート）に
加えるので、正論理ＯＲゲートの出力として、同期信号
分離回路にて分離生成された垂直同期信号の後縁を水平
同期信号に同期した固定タイミングで生成することがで
きる。したがって、正論理ＯＲゲートの出力には、始め
の部分が垂直同期信号と同じタイミングで、終わりの部
分が水平同期信号に同期した固定タイミングの信号が出
力される。
【００２１】垂直アドレスカウンタは、水平同期信号に
対し同期化され後縁が固定タイミングとなっている垂直
同期信号を受けて、水平同期信号に同期して初期化され
るので、映像が上下に変動することなく安定した表示が
得られる。したがって、ノイズやインターレースで１／
２Ｈずれが生じても、その影響を受けることはない。
対し同期化され後縁が固定タイミングとなっている垂直
同期信号を受けて、水平同期信号に同期して初期化され
るので、映像が上下に変動することなく安定した表示が
得られる。したがって、ノイズやインターレースで１／
２Ｈずれが生じても、その影響を受けることはない。
【００２２】なお、第３のＤ型フリップフロップを第
１，第２のＤ型フリップフロップの間に設け、第３のＤ
型フリップフロップは、それのクロック入力端子に前記
水平同期信号を受け、それのデータ入力端子に第１のＤ
型フリップフロップの正論理出力信号を受け、さらに、
第２のＤ型フリップフロップは、それのデータ入力端子
に、第１のＤ型フリップフロップの正論理出力信号に換
えて第３のＤ型フリップフロップの正論理出力信号を受
ける構成の波形整形回路においても、遅延時間が一走査
分増えるだけで、同様の作用がある。
１，第２のＤ型フリップフロップの間に設け、第３のＤ
型フリップフロップは、それのクロック入力端子に前記
水平同期信号を受け、それのデータ入力端子に第１のＤ
型フリップフロップの正論理出力信号を受け、さらに、
第２のＤ型フリップフロップは、それのデータ入力端子
に、第１のＤ型フリップフロップの正論理出力信号に換
えて第３のＤ型フリップフロップの正論理出力信号を受
ける構成の波形整形回路においても、遅延時間が一走査
分増えるだけで、同様の作用がある。
【００２３】
【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１はこの発明の映像表示装
置の一実施例のキャラクタ映像信号生成回路部分を中心
とするブロック図であり、従来例を示す図３に対応する
ものである。この実施例におけるキャラクタ映像信号生
成回路１６が図３のキャラクタ映像信号生成回路１５と
異なるのは、波形整形回路１４が同期信号分離回路１３
と垂直アドレスカウンタ１２との間に設けられ、垂直ア
ドレスカウンタ１２が垂直同期信号Ｖの代わりに正規化
同期信号Ｎを受けていることである。
参照して詳細に説明する。図１はこの発明の映像表示装
置の一実施例のキャラクタ映像信号生成回路部分を中心
とするブロック図であり、従来例を示す図３に対応する
ものである。この実施例におけるキャラクタ映像信号生
成回路１６が図３のキャラクタ映像信号生成回路１５と
異なるのは、波形整形回路１４が同期信号分離回路１３
と垂直アドレスカウンタ１２との間に設けられ、垂直ア
ドレスカウンタ１２が垂直同期信号Ｖの代わりに正規化
同期信号Ｎを受けていることである。
【００２４】図２は波形整形回路１４の回路図（ａ）と
その信号の波形図（ｂ）である。この発明の映像表示装
置の特徴である波形整形回路１４の構成は、Ｄ型フリッ
プフロップ２１，２２と負論理ＡＮＤゲート２３とから
なる。そして、Ｄ型フリップフロップ２１，２２は水平
同期信号を”２”カウントするカウンタとなっていて、
垂直同期信号を受けてカウントを開始する。
その信号の波形図（ｂ）である。この発明の映像表示装
置の特徴である波形整形回路１４の構成は、Ｄ型フリッ
プフロップ２１，２２と負論理ＡＮＤゲート２３とから
なる。そして、Ｄ型フリップフロップ２１，２２は水平
同期信号を”２”カウントするカウンタとなっていて、
垂直同期信号を受けてカウントを開始する。
【００２５】フリップフロップ２１はクロック入力端子
（ＣＬＫ）に同期信号分離回路１３にて分離生成された
水平同期信号Ｈを受け、データ入力端子（Ｄ）に垂直同
期信号Ｖを受ける。フリップフロップ２２はクロック入
力端子（ＣＬＫ）に水平同期信号Ｈを受け、データ入力
端子（Ｄ）にフリップフロップ２１の正論理出力信号
（Ｑ）を受ける。負論理ＡＮＤゲート２３は一方の入力
端子に垂直同期信号Ｈを受け、他の入力端子にフリップ
フロップ２２の負論理出力端子（＊Ｑ）から信号Ｋを受
ける（＊Ｑは図面上のオーバーバーＱであり、Ｑ出力に
対する反転出力）。垂直アドレスカウンタ１２は、同期
信号分離回路１３にて分離生成された垂直同期信号Ｖを
直接受けるのではなく、負論理ＡＮＤゲート２３から出
力される正規化同期信号Ｎをリセット入力端子に受け
る。
（ＣＬＫ）に同期信号分離回路１３にて分離生成された
水平同期信号Ｈを受け、データ入力端子（Ｄ）に垂直同
期信号Ｖを受ける。フリップフロップ２２はクロック入
力端子（ＣＬＫ）に水平同期信号Ｈを受け、データ入力
端子（Ｄ）にフリップフロップ２１の正論理出力信号
（Ｑ）を受ける。負論理ＡＮＤゲート２３は一方の入力
端子に垂直同期信号Ｈを受け、他の入力端子にフリップ
フロップ２２の負論理出力端子（＊Ｑ）から信号Ｋを受
ける（＊Ｑは図面上のオーバーバーＱであり、Ｑ出力に
対する反転出力）。垂直アドレスカウンタ１２は、同期
信号分離回路１３にて分離生成された垂直同期信号Ｖを
直接受けるのではなく、負論理ＡＮＤゲート２３から出
力される正規化同期信号Ｎをリセット入力端子に受け
る。
【００２６】この発明の波形整形回路１２の動作を同図
（ｂ）を参照して説明すると、同期信号分離回路１３に
て分離生成された垂直同期信号Ｖ（波形図（ｂ）信号Ｖ
参照）をフリップフロップ２１と負論理ＡＮＤゲート２
３とに加え、フリップフロップ２１により水平同期信号
Ｈ（波形図（ｂ）信号Ｈ参照）に同期させ垂直同期信号
Ｖをラッチし、それを、フリップフロップ２２により一
走査に要する時間分遅延させて次の水平同期信号Ｈでラ
ッチし、フリップフロップ２２の負論理出力端子（＊
Ｑ）からこれを反転した出力信号Ｋを出力し、これを負
論理ＡＮＤゲート２３に加える。このことで負論理ＡＮ
Ｄゲート２３は、垂直同期信号Ｖの後端部分を短縮し、
垂直同期信号が発生してから常にラッチ後２Ｈ後のタイ
ミングの後縁を持った正規化同期信号Ｎを生成する（波
形図（ｂ）信号Ｎ参照）。この正規化同期信号Ｎは、始
めの部分が垂直同期信号Ｖと同じタイミングで固定さ
れ、終わりの部分が水平同期信号Ｈに同期し２Ｈ分カウ
ントした水平同期信号Ｈからみて固定したタイミングに
なっている（波形図（ｂ）信号ＮのＺ参照）。
（ｂ）を参照して説明すると、同期信号分離回路１３に
て分離生成された垂直同期信号Ｖ（波形図（ｂ）信号Ｖ
参照）をフリップフロップ２１と負論理ＡＮＤゲート２
３とに加え、フリップフロップ２１により水平同期信号
Ｈ（波形図（ｂ）信号Ｈ参照）に同期させ垂直同期信号
Ｖをラッチし、それを、フリップフロップ２２により一
走査に要する時間分遅延させて次の水平同期信号Ｈでラ
ッチし、フリップフロップ２２の負論理出力端子（＊
Ｑ）からこれを反転した出力信号Ｋを出力し、これを負
論理ＡＮＤゲート２３に加える。このことで負論理ＡＮ
Ｄゲート２３は、垂直同期信号Ｖの後端部分を短縮し、
垂直同期信号が発生してから常にラッチ後２Ｈ後のタイ
ミングの後縁を持った正規化同期信号Ｎを生成する（波
形図（ｂ）信号Ｎ参照）。この正規化同期信号Ｎは、始
めの部分が垂直同期信号Ｖと同じタイミングで固定さ
れ、終わりの部分が水平同期信号Ｈに同期し２Ｈ分カウ
ントした水平同期信号Ｈからみて固定したタイミングに
なっている（波形図（ｂ）信号ＮのＺ参照）。
【００２７】したがって、この発明の映像表示装置で
は、垂直アドレスカウンタ１２が正規化同期信号Ｎを受
けて水平同期信号Ｈに同期してクリアされる。その結
果、デジタル映像が一走査線分上下に変動することがな
く安定した表示が得られる。
は、垂直アドレスカウンタ１２が正規化同期信号Ｎを受
けて水平同期信号Ｈに同期してクリアされる。その結
果、デジタル映像が一走査線分上下に変動することがな
く安定した表示が得られる。
【００２８】この発明の構成のデジタル位置決め回路
は、実施例に詳述したキャラクタ映像信号生成回路に限
らず、テレビやＶＴＲ，ビデオカメラ，レーザディスク
等でデジタル映像信号生成回路を有し文字やタイトル等
をスーパーインポーズする映像表示装置、液晶表示装置
やプラズマディスプレイ等のマトリックス状画素を駆動
するためのデジタル位置決め回路を有する映像表示装
置、などにも適用が可能である。
は、実施例に詳述したキャラクタ映像信号生成回路に限
らず、テレビやＶＴＲ，ビデオカメラ，レーザディスク
等でデジタル映像信号生成回路を有し文字やタイトル等
をスーパーインポーズする映像表示装置、液晶表示装置
やプラズマディスプレイ等のマトリックス状画素を駆動
するためのデジタル位置決め回路を有する映像表示装
置、などにも適用が可能である。
【００２９】
【発明の効果】以上の説明のとおり、この発明にあって
は、簡易な回路の追加により、位置の安定した映像を表
示できる映像表示装置が実現できるという効果がある。
は、簡易な回路の追加により、位置の安定した映像を表
示できる映像表示装置が実現できるという効果がある。
【図１】この発明の映像表示装置の一実施例のキャラク
タ映像信号生成回路部分を中心とするブロック図であ
る。
タ映像信号生成回路部分を中心とするブロック図であ
る。
【図２】この発明の映像表示装置の特徴である波形整形
回路と、その信号の波形図である。
回路と、その信号の波形図である。
【図３】従来の構成の映像表示装置のキャラクタ映像信
号生成回路部分を中心とするブロック図である。
号生成回路部分を中心とするブロック図である。
１ マイクロコンピュータ ２ 書込みアドレスレジスタ ３ 書込みデータレジスタ ４ 書込み同期回路 ５ 表示データＲＡＭ ６ アドレス選択回路 ７ キャラクタジェネレータ ８ シリアル変換回路 ９ ＣＲＴ １０ 水平アドレスカウンタ １１ 発振回路 １２ 垂直アドレスカウンタ １３ 同期信号分離回路 １４ 波形整形回路 １５ キャラクタ映像信号生成回路 １６ キャラクタ映像信号生成回路 ２１ Ｄ型フリップフロップ ２２ Ｄ型フリップフロップ ２３ 負論理ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/66 Ｄ 7205−5Ｃ
Claims (2)
- 【請求項１】複合映像信号を受けて垂直同期信号および
水平同期信号を生成する同期信号分離回路を有し、前記
垂直同期信号の後縁をリセット入力端子に受け前記水平
同期信号の計数を開始する垂直アドレスカウンタを有
し、前記垂直アドレスカウンタの計数値により垂直方向
の表示位置を定める映像表示装置において、 前記垂直同期信号の後縁を水平同期信号に同期させ、か
つ水平同期信号を同期カウントしたタイミングで発生す
る波形整形回路を有し、この出力を前記垂直アドレスカ
ウンタのリセット入力とすることを特徴とする映像表示
装置。 - 【請求項２】複合映像信号を受けて垂直同期信号および
水平同期信号を生成する同期信号分離回路を有し、前記
垂直同期信号の後縁をリセット入力端子に受け前記水平
同期信号の計数を開始する垂直アドレスカウンタを有
し、前記垂直アドレスカウンタの計数値により垂直方向
の表示位置を定める映像表示装置において、 第１，第２のＤ型フリップフロップと正論理ＯＲゲート
（負論理ＡＮＤゲート）を備え、第１のＤ型フリップフ
ロップのクロック入力端子が前記水平同期信号を受け、
データ入力端子が前記垂直同期信号を受け、第２のＤ型
フリップフロップのクロック入力端子が前記水平同期信
号を受け、データ入力端子が第１のＤ型フリップフロッ
プの正論理出力信号を受け、前記正論理ＯＲゲートの第
１の入力端子が前記垂直同期信号を受け、第２の入力端
子が第２のＤ型フリップフロップの負論理出力信号を受
け、前記正論理ＯＲゲートの出力を前記垂直アドレスカ
ウンタのリセット入力とすることを特徴とする映像表示
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163506A JPH0546134A (ja) | 1991-06-07 | 1991-06-07 | 映像表示装置 |
| EP92109491A EP0520223B1 (en) | 1991-06-07 | 1992-06-04 | Image display apparatus |
| DE69214019T DE69214019T2 (de) | 1991-06-07 | 1992-06-04 | Bildanzeigevorrichtung |
| US07/894,851 US5333016A (en) | 1991-06-07 | 1992-06-05 | Image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163506A JPH0546134A (ja) | 1991-06-07 | 1991-06-07 | 映像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546134A true JPH0546134A (ja) | 1993-02-26 |
Family
ID=15775162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163506A Pending JPH0546134A (ja) | 1991-06-07 | 1991-06-07 | 映像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5333016A (ja) |
| EP (1) | EP0520223B1 (ja) |
| JP (1) | JPH0546134A (ja) |
| DE (1) | DE69214019T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2975796B2 (ja) * | 1993-02-10 | 1999-11-10 | 三洋電機株式会社 | 文字表示装置 |
| US5532741A (en) * | 1993-05-19 | 1996-07-02 | Rohm Co., Ltd. | Video image display and video camera for producing a mirror image |
| CA2164290A1 (en) * | 1993-06-07 | 1994-12-22 | David B. Burleson | Display system for a subscriber terminal |
| KR0149304B1 (ko) * | 1995-10-10 | 1998-10-15 | 김광호 | 비디오 신호의 수직동기신호 생성장치 |
| US6995771B2 (en) * | 2001-12-07 | 2006-02-07 | Intel Corporation | Sparse refresh of display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346076A (ja) * | 1986-08-13 | 1988-02-26 | Oki Electric Ind Co Ltd | 画像表示回路 |
| JPH031760A (ja) * | 1989-04-14 | 1991-01-08 | U S Philips Corp | 受信テレビジョン信号再生装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828832B2 (ja) * | 1985-10-03 | 1996-03-21 | セイコーエプソン株式会社 | 水平同期信号再生回路 |
| JPH0638644B2 (ja) * | 1986-01-20 | 1994-05-18 | 株式会社日立製作所 | 文字図形表示回路 |
| JPS62200876A (ja) * | 1986-02-28 | 1987-09-04 | Nec Corp | 垂直同期分離回路 |
| JPH0224574A (ja) * | 1988-07-13 | 1990-01-26 | Sumitomo Electric Ind Ltd | 半導体比抵抗の微小分布測定法 |
| US4962428A (en) * | 1989-04-20 | 1990-10-09 | Motorola, Inc. | Multistandard OSD in a TV receiver including display positioning |
| US5014128A (en) * | 1989-04-24 | 1991-05-07 | Atronics International Inc. | Video interface circuit for displaying capturing and mixing a live video image with computer graphics on a video monitor |
-
1991
- 1991-06-07 JP JP3163506A patent/JPH0546134A/ja active Pending
-
1992
- 1992-06-04 DE DE69214019T patent/DE69214019T2/de not_active Expired - Fee Related
- 1992-06-04 EP EP92109491A patent/EP0520223B1/en not_active Expired - Lifetime
- 1992-06-05 US US07/894,851 patent/US5333016A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346076A (ja) * | 1986-08-13 | 1988-02-26 | Oki Electric Ind Co Ltd | 画像表示回路 |
| JPH031760A (ja) * | 1989-04-14 | 1991-01-08 | U S Philips Corp | 受信テレビジョン信号再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69214019D1 (de) | 1996-10-31 |
| EP0520223A2 (en) | 1992-12-30 |
| EP0520223A3 (en) | 1993-05-19 |
| DE69214019T2 (de) | 1997-04-03 |
| US5333016A (en) | 1994-07-26 |
| EP0520223B1 (en) | 1996-09-25 |
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