JP2548017B2 - 倍速変換装置 - Google Patents
倍速変換装置Info
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- JP2548017B2 JP2548017B2 JP62225715A JP22571587A JP2548017B2 JP 2548017 B2 JP2548017 B2 JP 2548017B2 JP 62225715 A JP62225715 A JP 62225715A JP 22571587 A JP22571587 A JP 22571587A JP 2548017 B2 JP2548017 B2 JP 2548017B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン表示において、ノンインターレ
ース走査を実現するための倍速度変換装置に関する。
ース走査を実現するための倍速度変換装置に関する。
近年、衛星放送、文字放送、ビデオディスク、大型テ
レビジョン装置などの新しいメディアや機器が普及され
ており、これらのメディアの特徴を生かすべく、テレビ
ジョン画像の高画質化が試みられている。画像の高画質
化の一手段としてラインメモリを利用してノンインター
レース走査をおこない、フリッカーや走査線が目立つ等
の妨害を低減する試みがなされている。
レビジョン装置などの新しいメディアや機器が普及され
ており、これらのメディアの特徴を生かすべく、テレビ
ジョン画像の高画質化が試みられている。画像の高画質
化の一手段としてラインメモリを利用してノンインター
レース走査をおこない、フリッカーや走査線が目立つ等
の妨害を低減する試みがなされている。
本発明はメモリを利用してノンインターレース走査を
実現するための倍速変換回路において、先入れ先出し
（First In First Out、以下、「FIFO」という。）
方式によりデータの入出力をおこなう１個のラインメモ
リのみでもって倍速変換装置を実現したものであり、簡
単な構成で回路の負担が少なく、低コストを実現したも
のである。
実現するための倍速変換回路において、先入れ先出し
（First In First Out、以下、「FIFO」という。）
方式によりデータの入出力をおこなう１個のラインメモ
リのみでもって倍速変換装置を実現したものであり、簡
単な構成で回路の負担が少なく、低コストを実現したも
のである。
従来の倍速変換装置は第５図の従来例図で示すよう
に、２個のラインメモリの一方に、先ず水平走査線１本
分のデータを書込む。そして次の走査線１本のデータを
もう一方のラインメモリーに書込むと同時に、先に書き
込まれていた１水平走査分のデータを書込み時の２倍の
スピードで２回読出す。そしてこの２個のラインメモリ
を交互に切り換えて書き込み読み出しを繰り返すことに
より倍速変換をおこなっていた。
に、２個のラインメモリの一方に、先ず水平走査線１本
分のデータを書込む。そして次の走査線１本のデータを
もう一方のラインメモリーに書込むと同時に、先に書き
込まれていた１水平走査分のデータを書込み時の２倍の
スピードで２回読出す。そしてこの２個のラインメモリ
を交互に切り換えて書き込み読み出しを繰り返すことに
より倍速変換をおこなっていた。
しかし、前述の従来技術ではラインメモリが２個必要
であり不経済である。また汎用メモリ等を利用すれば外
部にアドレスカウンタを別に設ける必要があり、回路へ
の負担が大きいといった問題点を有する。
であり不経済である。また汎用メモリ等を利用すれば外
部にアドレスカウンタを別に設ける必要があり、回路へ
の負担が大きいといった問題点を有する。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、１個のラインメモリのみでノ
ンインターレース走査に必要な倍速変換装置を提供する
ところにある。
その目的とするところは、１個のラインメモリのみでノ
ンインターレース走査に必要な倍速変換装置を提供する
ところにある。
本発明の倍速変換装置は、 所定の期間Ｔ（ｉ）（ｉ＝１、２、３、・・・）毎に
第１の周波数で順次入力される原データを、該第１の周
波数の２倍の周波数である第２の周波数で出力して倍速
データに変換する倍速変換装置において、 前記所定の期間Ｔ（ｉ）に入力される前記原データ
を、所定のアドレスを先頭番地として前記第１の周波数
で書き込み前記第２の周波数で読み出しを行う記憶手段
と、 前記記憶手段内に書き込まれている前記所定の期間Ｔ
（ｉ）の一つ前の期間Ｔ（ｉ−１）のデータを前記所定
のアドレスを先頭番地として該期間Ｔ（ｉ）の開始に同
期して前記第２の周波数で読み出しを開始するともに、
現在の前記所定の期間Ｔ（ｉ）に入力される前記原デー
タを前記所定のアドレスを先頭番地として前記第１の周
波数で書き込みを開始し、前記期間Ｔ（ｉ−１）の所定
の数のデータの読み出しが終了した後に前記期間Ｔ
（ｉ）のデータを前記記憶手段から前記所定のアドレス
を先頭番地として前記第２の周波数で読み出しを開始し
該期間Ｔ（ｉ）が終了するまでに該読み出しを終了する
手段とを具備してなることを特徴とする。
第１の周波数で順次入力される原データを、該第１の周
波数の２倍の周波数である第２の周波数で出力して倍速
データに変換する倍速変換装置において、 前記所定の期間Ｔ（ｉ）に入力される前記原データ
を、所定のアドレスを先頭番地として前記第１の周波数
で書き込み前記第２の周波数で読み出しを行う記憶手段
と、 前記記憶手段内に書き込まれている前記所定の期間Ｔ
（ｉ）の一つ前の期間Ｔ（ｉ−１）のデータを前記所定
のアドレスを先頭番地として該期間Ｔ（ｉ）の開始に同
期して前記第２の周波数で読み出しを開始するともに、
現在の前記所定の期間Ｔ（ｉ）に入力される前記原デー
タを前記所定のアドレスを先頭番地として前記第１の周
波数で書き込みを開始し、前記期間Ｔ（ｉ−１）の所定
の数のデータの読み出しが終了した後に前記期間Ｔ
（ｉ）のデータを前記記憶手段から前記所定のアドレス
を先頭番地として前記第２の周波数で読み出しを開始し
該期間Ｔ（ｉ）が終了するまでに該読み出しを終了する
手段とを具備してなることを特徴とする。
また、本発明の倍速変換装置は、周波数φHzの映像デ
ータを入力し、該映像データを２倍の周波数２φHzの倍
速映像データに変換する倍速変換装置において、 前記映像データの１水平走査期間分のデータを所定の
アドレスを先頭番地として前記φHzの周波数で書き込み
前記２φHzの周波数で読み出しを行うラインメモリを具
備し、 前記ラインメモリに書き込まれた水平走査期間の一つ
前の水平走査期間のデータを前記所定のアドレスを先頭
番地として該水平走査期間の開始に同期して前記第２の
周波数で読み出しを開始するともに現在の水平走査期間
に入力される前記原データを前記所定のアドレスを先頭
番地として前記第１の周波数で書き込みを開始し、前記
一つ前の水平走査期間のデータの読み出を終了した後に
前記現在の水平走査期間のデータを前記記憶手段から前
記所定のアドレスを先頭番地として前記第２の周波数で
読み出しを開始し該現在の水平走査期間が終了するまで
に該読み出しを終了する手段とを具備してなることを特
徴とする。
ータを入力し、該映像データを２倍の周波数２φHzの倍
速映像データに変換する倍速変換装置において、 前記映像データの１水平走査期間分のデータを所定の
アドレスを先頭番地として前記φHzの周波数で書き込み
前記２φHzの周波数で読み出しを行うラインメモリを具
備し、 前記ラインメモリに書き込まれた水平走査期間の一つ
前の水平走査期間のデータを前記所定のアドレスを先頭
番地として該水平走査期間の開始に同期して前記第２の
周波数で読み出しを開始するともに現在の水平走査期間
に入力される前記原データを前記所定のアドレスを先頭
番地として前記第１の周波数で書き込みを開始し、前記
一つ前の水平走査期間のデータの読み出を終了した後に
前記現在の水平走査期間のデータを前記記憶手段から前
記所定のアドレスを先頭番地として前記第２の周波数で
読み出しを開始し該現在の水平走査期間が終了するまで
に該読み出しを終了する手段とを具備してなることを特
徴とする。
先ず、本発明の倍速変換装置の原理を説明する。
所定の期間Ｔ（ｉ）（ｉ＝１、２、３、・・・）毎に
第１の周波数で順次入力される原データは、以下のよう
にして、該第１の周波数の２倍の周波数である第２の周
波数で出力される倍速データに変換される。
第１の周波数で順次入力される原データは、以下のよう
にして、該第１の周波数の２倍の周波数である第２の周
波数で出力される倍速データに変換される。
本発明では、前記所定の期間Ｔ（ｉ）に入力される前
記原データ記憶することが可能な記憶容量を持つ記憶手
段を有する。そして、この記憶手段は、該期間Ｔ（ｉ）
毎に入力される原データを、所定のアドレスを先頭番地
として前記第１の周波数で書き込み前記第２の周波数で
読み出す。
記原データ記憶することが可能な記憶容量を持つ記憶手
段を有する。そして、この記憶手段は、該期間Ｔ（ｉ）
毎に入力される原データを、所定のアドレスを先頭番地
として前記第１の周波数で書き込み前記第２の周波数で
読み出す。
期間Ｔ（ｉ）開始の時点では、この記憶手段内には期
間Ｔ（ｉ）の一つ前の期間Ｔ（ｉ−１）のデータが書き
込まれている。前記所定のアドレスの先頭番地として該
期間Ｔ（ｉ）の開始に同期してこの記憶手段のデータを
前記第２の周波数で読み出し始めるともに現在の期間Ｔ
（ｉ）に入力される前記原データの書き込みを前記所定
のアドレスを先頭番地として前記第１の周波数で開始し
する。読み出し周波数は書き込み周波数の２倍であるか
ら、期間Ｔ（ｉ−１）の所定の数のデータの読み出しが
終了した後に前記期間Ｔ（ｉ）のデータの読み出しを前
記記憶手段から前記所定のアドレスを先頭番地として前
記第２の周波数で開始すれば、該期間Ｔ（ｉ）が終了す
るまでに期間Ｔ（ｉ）のデータの読み出しが終了する。
したがって、期間Ｔ（ｉ）の略前半では期間Ｔ（ｉ−
１）のデータが、期間Ｔ（ｉ）の略後半では、期間Ｔ
（ｉ）のデータがそれぞれ倍速で出力されることにな
る。
間Ｔ（ｉ）の一つ前の期間Ｔ（ｉ−１）のデータが書き
込まれている。前記所定のアドレスの先頭番地として該
期間Ｔ（ｉ）の開始に同期してこの記憶手段のデータを
前記第２の周波数で読み出し始めるともに現在の期間Ｔ
（ｉ）に入力される前記原データの書き込みを前記所定
のアドレスを先頭番地として前記第１の周波数で開始し
する。読み出し周波数は書き込み周波数の２倍であるか
ら、期間Ｔ（ｉ−１）の所定の数のデータの読み出しが
終了した後に前記期間Ｔ（ｉ）のデータの読み出しを前
記記憶手段から前記所定のアドレスを先頭番地として前
記第２の周波数で開始すれば、該期間Ｔ（ｉ）が終了す
るまでに期間Ｔ（ｉ）のデータの読み出しが終了する。
したがって、期間Ｔ（ｉ）の略前半では期間Ｔ（ｉ−
１）のデータが、期間Ｔ（ｉ）の略後半では、期間Ｔ
（ｉ）のデータがそれぞれ倍速で出力されることにな
る。
ここで例えば、期間Ｔ（ｉ）を水平走査期間とし、記
憶手段として１水平走査期間分のデータを記憶可能なラ
インメモリとすれば、本発明の実施例として記載された
倍速変換装置となる。これを、水平同期信号のタイミン
グの前後の1/2水平走査期間に変換される倍速データに
着目して説明すれば、次のようになる。すなわち、 （イ）１水平走査期間のアナログ入力信号（11）はA/D
変換器（12）によりデジタル量に変換されたのち、ライ
ンメモリIC（１）内の入力データレジスタ（５）を経て
メモリアレイ（２）の先頭番地よりφHzの入力アドレス
クロックφ（７）で書き込まれる。
憶手段として１水平走査期間分のデータを記憶可能なラ
インメモリとすれば、本発明の実施例として記載された
倍速変換装置となる。これを、水平同期信号のタイミン
グの前後の1/2水平走査期間に変換される倍速データに
着目して説明すれば、次のようになる。すなわち、 （イ）１水平走査期間のアナログ入力信号（11）はA/D
変換器（12）によりデジタル量に変換されたのち、ライ
ンメモリIC（１）内の入力データレジスタ（５）を経て
メモリアレイ（２）の先頭番地よりφHzの入力アドレス
クロックφ（７）で書き込まれる。
（ロ）データの読み出しは、１水平走査期間のほぼ1/2
が経過した時点から入力アドレスクロックφ（７）の２
倍のスピードである２φHzの出力アドレスクロック２φ
（８）によりメモリ−アレイ（２）の先頭番地より読出
しを開始し、１水平走査期間のデータ書込みが終了する
のとほぼ同時に１回の読出しが完了する。読出されたデ
ータは、出力データレジスタ（６）を経てD/A変換器（1
3）でアナログ量に復元されアナログ出力信号（14）と
なる。
が経過した時点から入力アドレスクロックφ（７）の２
倍のスピードである２φHzの出力アドレスクロック２φ
（８）によりメモリ−アレイ（２）の先頭番地より読出
しを開始し、１水平走査期間のデータ書込みが終了する
のとほぼ同時に１回の読出しが完了する。読出されたデ
ータは、出力データレジスタ（６）を経てD/A変換器（1
3）でアナログ量に復元されアナログ出力信号（14）と
なる。
（ハ）次の水平走査期間では、データの書き込みをφHz
で開始するが、この書き込み開始直前の時点から２φHz
で読み出しを開始し、当該次の水平走査期間のほぼ1/2
のデータが書き込まれた時点（即ち、１水平走査期間の
略半分の時間が経過した時点）で２回目のデータ読み出
しを完了する。読出されたデータは、出力データレジス
タ（６）を経てD/A変換器（13）でアナログ量に復元さ
れアナログ出力信号（14）となる。
で開始するが、この書き込み開始直前の時点から２φHz
で読み出しを開始し、当該次の水平走査期間のほぼ1/2
のデータが書き込まれた時点（即ち、１水平走査期間の
略半分の時間が経過した時点）で２回目のデータ読み出
しを完了する。読出されたデータは、出力データレジス
タ（６）を経てD/A変換器（13）でアナログ量に復元さ
れアナログ出力信号（14）となる。
以上の動作を繰り返すことにより、FIFOにより入出力
をおこなう１個のラインメモリIC（１）のみで倍速変換
装置が実現できる。書き込まれた１水平期間のデータは
倍速で２回読み出されて出力データレジスタ（６）を軽
てD/A変換器（13）でアナログ量に復元されてアナログ
出力信号（14）となる。
をおこなう１個のラインメモリIC（１）のみで倍速変換
装置が実現できる。書き込まれた１水平期間のデータは
倍速で２回読み出されて出力データレジスタ（６）を軽
てD/A変換器（13）でアナログ量に復元されてアナログ
出力信号（14）となる。
以下、本発明の一実施例を図面を参照して説明する。
第１図は倍速変換装置の構成図、第２図は倍速変換装
置のタイミング図である。
置のタイミング図である。
ラインメモリIC（１）は、１水平走査線分のデータを
記憶するメモリアレイ（２）と、入力データの記憶番地
を指定する入力アドレスカウンタ（３）、読出し番地を
指定する出力アドレスカウンタ（４）、入力データを一
時記憶する入力データレジスタ（５）、出力データを一
時記憶する出力データレジスタ（６）より構成される。
記憶するメモリアレイ（２）と、入力データの記憶番地
を指定する入力アドレスカウンタ（３）、読出し番地を
指定する出力アドレスカウンタ（４）、入力データを一
時記憶する入力データレジスタ（５）、出力データを一
時記憶する出力データレジスタ（６）より構成される。
入力アドレスカウンタ（３）と出力アドレスカウンタ
（４）は非同期で独立に動作をするので、データを書込
み中でも読出しができるように構成されている。
（４）は非同期で独立に動作をするので、データを書込
み中でも読出しができるように構成されている。
入力アドレスカウンタ（３）は、第２図の水平同期信
号（17）に同期した、入力アドレスリセット信号（９）
により０番地に設定され、以下φHzの入力アドレスクロ
ックφ（７）により１番地づつカウントアップして１水
平走査期間分の全データをメモリアレイ（２）に記憶す
る。次の水平同期信号（17）が発生すれば入力アドレス
カウンタ（３）は再び０番地に設定され、つぎの１水平
走査期間のデータをメモリアレイ（２）に記憶するので
ある。
号（17）に同期した、入力アドレスリセット信号（９）
により０番地に設定され、以下φHzの入力アドレスクロ
ックφ（７）により１番地づつカウントアップして１水
平走査期間分の全データをメモリアレイ（２）に記憶す
る。次の水平同期信号（17）が発生すれば入力アドレス
カウンタ（３）は再び０番地に設定され、つぎの１水平
走査期間のデータをメモリアレイ（２）に記憶するので
ある。
出力アドレスカウンタ（４）は、水平同期信号（17）
と同時に発生し、さらに１水平走査期間のほぼ1/2の時
点に発生する出力アドレスリセット信号（10）により０
番地に設定され、φHzの入力アドレスクロックφ（７）
の２倍の周波数である２φHzの出力アドレスクロック２
φ（８）によりメモリアレイ（２）内のデータの読み出
しを行なう。
と同時に発生し、さらに１水平走査期間のほぼ1/2の時
点に発生する出力アドレスリセット信号（10）により０
番地に設定され、φHzの入力アドレスクロックφ（７）
の２倍の周波数である２φHzの出力アドレスクロック２
φ（８）によりメモリアレイ（２）内のデータの読み出
しを行なう。
つまり、デジタル量に変換された１水平走査期間の全
データは１水平走査期間の時間を要してメモリアレイ
（２）に書き込まれ、１水平走査期間のほぼ1/2の時点
よりデータの読み出しを倍速で開始して１水平走査期間
のデータ書き込みが終了するのとほぼ同時に１回目の全
データ読み出しを終了する。次の１水平走査期間では、
当該次の１水平走査期間のデータ書き込み開始直前から
２回目のデータ読み出しを倍速で開始して、当該次の１
水平走査期間のほぼ1/2の時点で２回目のデータ読み出
しを終了する。
データは１水平走査期間の時間を要してメモリアレイ
（２）に書き込まれ、１水平走査期間のほぼ1/2の時点
よりデータの読み出しを倍速で開始して１水平走査期間
のデータ書き込みが終了するのとほぼ同時に１回目の全
データ読み出しを終了する。次の１水平走査期間では、
当該次の１水平走査期間のデータ書き込み開始直前から
２回目のデータ読み出しを倍速で開始して、当該次の１
水平走査期間のほぼ1/2の時点で２回目のデータ読み出
しを終了する。
この動作を繰り返すことによりメモリアレイ（２）に
書き込まれた１水平走査期間の全データは倍速で２回読
み出されることとなりノンインターレース走査に必要な
倍速変換出力が得られるのである。
書き込まれた１水平走査期間の全データは倍速で２回読
み出されることとなりノンインターレース走査に必要な
倍速変換出力が得られるのである。
メモリアレイ（２）より出力されたデータは出力レジ
スタ（６）に一時記憶されてD/A変換器（13）によりア
ナログ量に変換されてアナログ出力信号を得ることがで
きる。
スタ（６）に一時記憶されてD/A変換器（13）によりア
ナログ量に変換されてアナログ出力信号を得ることがで
きる。
第３図（ａ）はインターレース走査の説明図、第３図
（ｂ）はノンインターレース走査の説明図である。イン
ターレース走査においては粗い走査線である第１フィー
ルドの画面（18）と第２フィールドの画面（19）を合成
して２フィールド分の走査時間内に１フレームの画面
（20）を作成するため、フリッカーが目立ったり、走査
線が見えるといった妨害が発生する。
（ｂ）はノンインターレース走査の説明図である。イン
ターレース走査においては粗い走査線である第１フィー
ルドの画面（18）と第２フィールドの画面（19）を合成
して２フィールド分の走査時間内に１フレームの画面
（20）を作成するため、フリッカーが目立ったり、走査
線が見えるといった妨害が発生する。
しかし、倍速変換をおこなったノンインターレース走
査では、第３図（ｂ）のように第１のフィールドの画面
（18）も第２のフィールドの画面（19）も１フィールド
分の走査時間内に全走査線を走査するため、フリッカー
や走査線のちらつきがない高画質の画面が実現できる。
査では、第３図（ｂ）のように第１のフィールドの画面
（18）も第２のフィールドの画面（19）も１フィールド
分の走査時間内に全走査線を走査するため、フリッカー
や走査線のちらつきがない高画質の画面が実現できる。
第４図はテレビジョン受像機の構成図である。
アンテナ（21）より入力したテレビジョン信号は信号
処理回路（22）で検波、増幅等の処理がなされ光の三原
色である赤・緑・青の原色信号（23）を得る。３色の原
色信号（23）はそれぞれA/D変換器（12）、ラインメモ
リIC（１）、D/A変換器（13）を経て倍速変換され、ブ
ラウン管（24）をノンインターレース走査で駆動するの
である。
処理回路（22）で検波、増幅等の処理がなされ光の三原
色である赤・緑・青の原色信号（23）を得る。３色の原
色信号（23）はそれぞれA/D変換器（12）、ラインメモ
リIC（１）、D/A変換器（13）を経て倍速変換され、ブ
ラウン管（24）をノンインターレース走査で駆動するの
である。
音声信号（25）は音声増幅回路（26）を経てスピーカ
（27）を駆動し、同期信号（28）は制御回路（29）に入
力し、倍速変換回路やブラウン管（24）が必要とするタ
イミング信号を供給する。
（27）を駆動し、同期信号（28）は制御回路（29）に入
力し、倍速変換回路やブラウン管（24）が必要とするタ
イミング信号を供給する。
〔発明の効果〕 以上説明したように本発明によれば、FIFOによりデー
タの入出力をおこなう１個のラインメモリのみで倍速変
換回路が実現できる。
タの入出力をおこなう１個のラインメモリのみで倍速変
換回路が実現できる。
また、回路構成が簡単なので回路への負担が小さく、
低コストな回路が提供できるといった利点がある。
低コストな回路が提供できるといった利点がある。
第１図は倍速変換回路の構成図。 第２図は倍速変換回路のタイミング図。 第３図（ａ）はインターレース走査の説明図、（ｂ）は
ノンインターレース走査の説明図。 第４図はテレビジョン受像機の構成図。 第５図は従来例図。 １……ラインメモリIC ２……メモリアレイ ３……入力アドレスカウンタ ４……出力アドレスカウンタ ５……入力データレジスタ ６……出力データレジスタ ７……入力アドレスクロック ８……出力アドレスクロック ９……入力アドレスリセット信号 10……出力アドレスリセット信号
ノンインターレース走査の説明図。 第４図はテレビジョン受像機の構成図。 第５図は従来例図。 １……ラインメモリIC ２……メモリアレイ ３……入力アドレスカウンタ ４……出力アドレスカウンタ ５……入力データレジスタ ６……出力データレジスタ ７……入力アドレスクロック ８……出力アドレスクロック ９……入力アドレスリセット信号 10……出力アドレスリセット信号
Claims (2)
- 【請求項１】所定の期間Ｔ（ｉ）（ｉ＝１、２、３、・
・・）毎に第１の周波数で順次入力される原データを、
該第１の周波数の２倍の周波数である第２の周波数で出
力して倍速データに変換する倍速変換装置において、 前記所定の期間Ｔ（ｉ）に入力される前記原データを、
所定のアドレスを先頭番地として前記第１の周波数で書
き込み前記第２の周波数で読み出しを行う記憶手段と、 前記記憶手段内に書き込まれている前記所定の期間Ｔ
（ｉ）の一つ前の期間Ｔ（ｉ−１）のデータを前記所定
のアドレスを先頭番地として該期間Ｔ（ｉ）の開始に同
期して前記第２の周波数で読み出しを開始するともに、
現在の前記所定の期間Ｔ（ｉ）に入力される前記原デー
タを前記所定のアドレスを先頭番地として前記第１の周
波数で書き込みを開始し、前記期間Ｔ（ｉ−１）の所定
の数のデータの読み出しが終了した後に前記期間Ｔ
（ｉ）のデータを前記記憶手段から前記所定のアドレス
を先頭番地として前記第２の周波数で読み出しを開始し
該期間Ｔ（ｉ）が終了するまでに該読み出しを終了する
手段とを具備してなることを特徴とする倍速変換装置。 - 【請求項２】周波数φHzの映像データを入力し、該映像
データを２倍の周波数２φHzの倍速映像データに変換す
る倍速変換装置において、 前記映像データの１水平走査期間分のデータを所定のア
ドレスを先頭番地として前記φHzの周波数で書き込み前
記２φHzの周波数で読み出しを行うラインメモリを具備
し、 前記ラインメモリに書き込まれた水平走査期間の一つ前
の水平走査期間のデータを前記所定のアドレスを先頭番
地として該水平走査期間の開始に同期して前記第２の周
波数で読み出しを開始するともに現在の水平走査期間に
入力される前記原データを前記所定のアドレスを先頭番
地として前記第１の周波数で書き込みを開始し、前記一
つ前の水平走査期間のデータの読み出しを終了した後に
前記現在の水平走査期間のデータを前記記憶手段から前
記所定のアドレスを先頭番地として前記第２の周波数で
読み出しを開始し該現在の水平走査期間が終了するまで
に該読み出しを終了する手段とを具備してなることを特
徴とする倍速変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225715A JP2548017B2 (ja) | 1987-09-09 | 1987-09-09 | 倍速変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225715A JP2548017B2 (ja) | 1987-09-09 | 1987-09-09 | 倍速変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468187A JPS6468187A (en) | 1989-03-14 |
| JP2548017B2 true JP2548017B2 (ja) | 1996-10-30 |
Family
ID=16833672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225715A Expired - Lifetime JP2548017B2 (ja) | 1987-09-09 | 1987-09-09 | 倍速変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548017B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145785A (ja) * | 1990-10-08 | 1992-05-19 | Mitsubishi Electric Corp | 倍速変換回路 |
-
1987
- 1987-09-09 JP JP62225715A patent/JP2548017B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468187A (en) | 1989-03-14 |
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