JP2928803B2 - テレビジョン画像表示装置 - Google Patents
テレビジョン画像表示装置Info
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Description
【発明の詳細な説明】
本発明は、第１ビデオ信号と、第１水平同期信号と、
第１垂直同期信号とを供給する第１ビデオ信号源と； 第２ビデオ信号と、第２水平同期信号と、第２垂直同
期信号とを供給する第２ビデオ信号源と； 前記第２ビデオ信号と、前記第１及び第２の水平及び
垂直同期信号とを受信すべく結合され、前記第２ビデオ
信号を圧縮処理して副画像信号を得る圧縮回路と； 前記第１ビデオ信号及び前記副画像信号を受信すべく
結合され、前記第１ビデオ信号又は前記副画像信号を交
互に供給するための副画像切換スイッチと； 前記副画像切換スイッチに結合され、前記第１ビデオ
信号及び前記副画像信号を表示する画像表示管と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記画像表示管を走査するための走査回路と； を具えているテレビジョン画像表示装置であって、前記
圧縮回路そのものが： 前記副画像信号を記憶するフィールドメモリと； 前記第２垂直同期信号及び副画像の水平同期信号を受
信すべく結合され、前記フィールドメモリへの書込みを
制御するための書込回路と； 前記フィールドメモリからの読取りを制御するための
読取回路と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記第１ビデオ信号の偶数‐奇数フィールド識別情
報を供給する第１の偶数‐奇数フィールド識別手段と； 前記第２の水平及び垂直同期信号を受信すべく結合さ
れ、前記第２ビデオ信号の偶数‐奇数フィールド識別情
報を供給する第２の偶数‐奇数フィールド識別手段と； を具えているテレビジョン画像表示装置に関するもので
ある。 上述したタイプのテレビジョン画像表示装置は「アイ
・イー・イー・イー・トランザクションズ・オン・コン
シューマ・エレクトロニクス（IEEE Transsactions on
Consumer Electronics）（1979年２月第512〜519頁）か
ら既知である。 ビデオ信号源は一般に互いに同期させていないため、
主画像の全く同一のフィールド期間中に表示される副画
像の情報は主として、その一部が第２ビデオ信号源の実
際のフィールドから、他の部分が先のフィールドから生
じている。このために、例えば傾斜画像要素に明暗の縞
模様の如き妨害現象を生ぜしめている。 本発明の目的はこれらの妨害現象を軽減せしめること
にある。 本発明は冒頭にて述べた種類のテレビジョン表示装置
において、前記圧縮回路がさらに、前記第２水平同期信
号及び前記第２ビデオ信号の偶数‐奇数フィールド識別
情報を受信すべく結合されて、前記第２ビデオ信号の偶
数‐奇数フィールド識別情報に応じて前記記第２水平同
期信号を分周することにより前記副画像の水平同期信号
を計算して、前記副画像信号が飛越し走査ビデオ信号と
なるように前記副画像の水平同期信号と前記第２垂直同
期信号とを関連させて、前記副画像の水平同期信号を前
記書込回路に供給するインターレース回路も具え； 前記フィールドメモリを前記第２偶数‐奇数フィール
ド識別手段に結合させ、少なくとも１ライン期間当り一
度前記第２ビデオ信号の偶数‐奇数フィールド識別情報
が前記フィールドメモリに転送されるようにし；且つ 前記フィールドメモリにインターレース補正回路を結
合させて、前記フィールドメモリに転送された第２ビデ
オ信号の偶数‐奇数フィールド識別情報を前記インター
レース補正回路に受信させると共に前記インターレース
補正回路を前記第１偶数‐奇数フィールド識別手段にも
結合させて、該インターレース補正回路に前記第１ビデ
オ信号の偶数‐奇数フィールド識別情報も受信させて、
前記インターレース補正回路が前記第１ビデオ信号の偶
数‐奇数フィールド識別情報と、前記フィールドメモリ
に転送された第２ビデオ信号の偶数‐奇数フィールド識
別情報とに応じて前記読取回路用の読取アドレス補正信
号を計算して、該読取アドレス補正信号を前記読取回路
へ供給するようにしたことを特徴とする。 上記本発明によれば、表示すべき副画像の部分が高位
置に位置付けられるフィールドに関連するのか、或いは
低位置に位置付けられるフィールドに関連するのかを転
送される偶数‐奇数フィールド情報によって定めること
ができ、それに応じてインターレース‐補正回路が表示
副画像における位置補正をすることができるため、妨害
現象は消失する。 以下図面につき本発明を説明する。 本発明によるテレビジョン画像表示装置を示す第１図
において、第１ビデオ信号源１は出力端子３から第１ビ
デオ信号を、出力端子５から第１水平同期信号を、出力
端子７から第１垂直同期信号を供給する。第１ビデオ信
号源１は、例えばテレビジョン受像機、テレビジョンカ
メラ又はビデオレコーダの受信段とすることができる。 第１ビデオ信号は第１ビデオ信号源１の出力端子３か
ら副画像切換スイッチ９の入力端子に供給され、このス
イッチは圧縮回路13の出力端子11から得られる副画像信
号を他の入力端子にて受信する。副画像切換スイッチ９
の出力端子は表示すべきビデオ信号を画像表示管15に供
給する。 図面の明瞭化のために、関連する信号通路は単一ライ
ンにて示してある。カラーテレビジョン画像表示装置に
は多数の信号通路が用いられることは明らかである。 第１水平同期信号及び第１垂直同期信号は第１ビデオ
信号源１の出力端子５及び７から走査回路21の入力端子
17及び19にそれぞれ供給され、この走査回路21は第１ビ
デオ信号と共に画像表示管15に主画像を表示させる。 副画像を表示させる場合には、副画像切換スイッチ９
の作動信号入力端子23に供給されるスイッチング信号に
よって副画像切換スイッチ９を主画像の各フィールド周
期の一部分の期間中図示の位置とは反対側の位置に周期
的に切換える。 圧縮回路13は第２ビデオ信号源29の出力端子27からの
第２ビデオ信号を受信する入力端子25を有している。第
２ビデオ信号源29も第２水平同期信号を出力端子31に供
給すると共に第２垂直同期信号を出力端子33に供給す
る。第２ビデオ信号源29は、例えばテレビジョン受像
機、テレビジョンカメラ又はビデオレコーダの第２受信
段とすることができる。 圧縮回路13は、読取アドレス回路37とディジタル‐ア
ナログ変換器39とで構成される読取回路及び書込アドレ
ス回路41と、ラインバッファメモリ43と、アナログ‐デ
ィジタル変換器45とを具えている書込回路を有している
フィールドメモリ35を具えている。圧縮回路13の入力端
子25及び出力端子11は、それぞれアナログ‐ディジタル
変換器45の入力端子及びディジタル‐アナログ変換器39
の出力端子でもある。アナログ‐ディジタル変換器45は
信号通路47を介してディジタル化された第２ビデオ信号
をラインバッファメモリ43に供給し、このメモリ43はデ
ィジタルの第２ビデオ信号を信号通路49を介してフィー
ルドメモリ35に供給する。第２ビデオ信号はこのフィー
ルドメモリに書込むのが好適である。フィールドメモリ
35は圧縮されたディジタルの第２ビデオ信号を信号通路
51を介してディジタル‐アナログ変換器39に供給し、こ
の変換器39は上記第２ビデオ信号から副画像信号を形成
し、この信号を出力端子11から供給する。 第２ビデオ信号源29の出力端子31および33は第１の偶
数‐奇数フィールド識別回路55の入力端子51及び53にそ
れぞれ接続し、この回路55の出力端子57からは、第２ビ
デオ信号源29の出力端子27における第２ビデオ信号が偶
数フィールドか、奇数フィールドのいずれから生ずるの
かに応じて偶数‐奇数フィールド情報を論理値“1"又は
論理値“0"の信号形態で供給する。この偶数‐奇数フィ
ールド情報は信号通路49を介してフィールドメモリ35に
供給され、かつそこに連続的に書込まれる。なおここ
に、偶数フィールドとはフレームの高位置に位置付けら
れる画像フィールドを意味し、また奇数フィールドとは
フレームの低位置に位置付けられる画像フィールドを意
味するものとする。これらのフィールドを以後第１及び
第２フィールドともそれぞれ称する。偶数‐奇数フィー
ルド識別回路は、例えば既知の方法にて形成することが
でき、これは本願人の出願に係る特願昭62−97642号に
記載してあるようなタイプのものとすることができる。 第１偶数‐奇数フィールド識別回路55の出力端子57
は、一方のフィールドの期間中にはディジット１を、他
方のフィールドの期間中にはディジット２を３対１の分
周器65のカウント書込入力端子63にそれぞれ供給する切
換自在のディジット発生器61の作動信号入力端子59にも
接続する。分周器65はカウンタとして形成し、このカウ
ンタのカウント信号入力端子67は第２ビデオ信号源29か
らの第２水平同期信号用の出力端子31に接続すると共
に、書込コマンド信号入力端子69は第２ビデオ信号源29
からの第２垂直同期信号用の出力端子33に接続する。デ
ィジット発生器61及び3:1分周器65はインターレース回
路71を構成し、分周器65の出力端子に接続されるインタ
ーレース回路71の出力端子73は、ラインバッファメモリ
43に書込ませるラインの開始時に常にそのラインバッフ
ァメモリの書込アドレス回路77の入力端子75にパルスを
供給する。 アナログ‐ディジタル変換器45のクロック信号入力端
子81と同様に、ラインバッファメモリ43の書込アドレス
回路77の書込クロック信号入力端子79は、第１クロック
信号発生器85の出力端子83に接続する。第１クロック信
号発生器85の周波数は結合回路87によって第２水平同期
信号の周波数に結合させる。 フィールドメモリ35及びその書込アドレス回路41と読
取アドレス回路37のクロック信号入力端子92と同様に、
ラインバッファメモリ43の読取アドレス回路91の読取ク
ロック信号入力端子89は、第２クロック信号発生器94の
出力端子93に接続する。この第２クロック信号発生器94
は結合回路95によって第１ビデオ信号源１の出力端子５
から到来する第１水平同期信号に周波数結合させる。 ラインバッファメモリ43を介して第２ビデオ信号をフ
ィールドメモリ35に書込ませる有効フィールド周期は、
フィールドメモリ35の書込アドレス回路41によって、こ
の回路の入力端子96に第２ビデオ信号源29の出力端子33
から供給されて到来する第２垂直同期信号から取出され
る。この有効フィールド周期を表わす信号は、フィール
ドメモリ35の書込アドレス回路41の出力端子97によって
バッファメモリ43の書込アドレス回路77の入力端子98に
供給される。 副画像を表示する際に、フィールドメモリ35にはライ
ンバッファメモリ43からの第２ビデオ信号が書込まれな
い。このために、副画像切換スイッチ９の入力端子23に
供給されるフィールドメモリ35の読取アドレス回路37の
出力端子99（この出力端子を以後Ｐと称する）から到来
するスイッチング信号は、ラインバッファメモリ43の読
取アドレス回路91の割込信号入力端子101と、フィール
ドメモリ35の書込アドレス回路41の割込信号入力端子10
3にも供給する。 ラインバッファメモリ43には第２ビデオ信号源29のラ
イン期間中に常に第２ビデオ信号が書込まれ、その後フ
ィールドメモリ35から表示するものがなくなると、２つ
のライン期間中にラインバッファメモリ43の内容をこれ
らのライン期間にフィールドメモリ35に転送する時間が
ある。このフィールドメモリ35へのラインバッファメモ
リ43の内容の転送は、その内容がラインバッファメモリ
43に書込まれた後に直ちに開始される。このために、ラ
インバッファメモリ43の書込アドレス回路77の出力端子
105から信号をラインバッファメモリ43の読取アドレス
回路91の入力端子107及びフィールドメモリ35の書込ア
ドレス回路41の入力端子109に供給する。 第１偶数‐奇数フィールド識別回路55の出力端子57か
ら生ずる偶数‐奇数フィールド情報（この情報を以後Ａ
とも称する）は、フィールドメモリ35に通ずる信号通路
49にも供給して、フィールドメモリ35に書込まれる信号
のサンプル毎に、その関連するサンプルが第２ビデオ信
号源29の偶数フィールドから、又は奇数フィールドから
到来するかを示す１ビットを与えるようにする。フィー
ルドメモリ35を第２ビデオ信号源29のライン期間の任意
瞬時に割込ませることができないように、このフィール
ドメモリ35の書込みを制御する場合、実際上この場合に
はライン期間の開始時に常に偶数‐奇数フィールド情報
を書込ませれば充分である。 フィールドメモリ35を読取るためには、その読取アド
レス回路37を第１ビデオ信号源１の出力端子５および７
にそれぞれ接続される入力端子111および113を介して画
像表示管15の走査回路21と同期させて、副画像を主画像
の所望位置に表示させる。 第１ビデオ信号源１の出力端子５及び７は、第２の偶
数‐奇数識別回路119の入力端子115及び117にも第１水
平同期信号及び第１垂直同期信号をそれぞれ供給し、こ
の第２識別回路119は上記両同期信号から主画像の偶数
‐奇数フィールド情報Ｄを取出し、この情報Ｄを出力端
子121を経てインターレース‐補正回路125の入力端子12
3に供給する。このインターレース‐補正回路125の他の
入力端子127はフィールドメモリの読取中に信号通路51
から副画像の偶数‐奇数フィールド情報を受信する。 インターレース‐補正回路125は、その出力端子129か
らフィールドメモリ35の読取アドレス回路37の入力端子
131に所定瞬時（この所定瞬時については後に詳述す
る）にパルスを供給し、このパルスは斯かる読取アドレ
ス回路37のアドレスカウンタを追加のステップだけ進め
る。これは読取アドレス補正の最も簡単な方法である。
正及び負の双方の読取アドレス補正をすることもできる
ことは勿論である。しかし、これは一般に実施するのが
困難である。その理由は、この目的に利用できるアドレ
ス回路には一般に回線がないからである。前記パルス
は、フィールドメモリ35の読取アドレス回路37の出力端
子99,133,135,137から得られたインターレース‐補正回
路125の入力端子139,141,143,145にそれぞれ供給される
多数の信号P,S,N,Lによって信号ＡとＤから取出され
る。インターレース‐補正回路125のクロック信号入力
端子147は第２クロック信号発生器94の出力端子93から
第２クロック信号Ｃを受信す。 上述した種々の信号の作用及び上述したような読取ア
ドレス回路の追加ステップのために上述したパルスを供
給するのに好適なインターレース‐補正回路の好適例を
第２図を参照して詳述する。 第２図における第１図に対応する部分には第１図の場
合と同一参照符号を付して示してある。インターレース
‐補正回路125のクロック信号入力端子147はフィールド
転換部検出回路153のクロック信号入力端子151に接続
し、このクロック信号入力端子151はＤフリップフロッ
プ155のクロック信号入力端子に接続し、フリップフロ
ップ155のＤ入力端子はフィールド転換部検出回路153の
入力端子157を介して副画像の偶数‐奇数フィールド情
報Ａに対するインターレース‐補正回路125の入力端子1
27に接続する。Ｄフリップフロップ155のＱ出力端子はA
NDゲート159の反転入力端子に信号Ｂを供給する。ANDゲ
ート159に供給される信号Ｂは信号Ａに対して１クロッ
ク信号パルス期間だけ遅延される。ANDゲート159の他方
の入力端子はフィールド転換部検出回路153の入力端子1
57に接続し、ANDゲート159の出力端子はフィールド転換
部検出回路153の出力端子161に接続する。ANDゲート159
は、奇数‐偶数フィールドの転換部がある場合に出力端
子161から１クロック信号期間を占めるパルスAB′を供
給する。この場合に、副画像の偶数フィールドは信号Ａ
の値（これは論理値“1"である）に相当し、かつ副画像
の偶数フィールドは最初は奇数フィールドよりも高い位
置に位置しているものと仮定した。 副画像における奇数‐偶数フィールド転換部では、そ
の転換部後に表示される偶数フィールド部分が、斯かる
転換部以前に表示されていた奇数フィールド部分よりも
低い位置になってしまう。このようなことをなくすため
に、フィールド転換部検出回路153の出力端子161に現れ
る信号をANDゲート163に供給する。ANDゲート163の他の
入力端子はインターレース‐補正回路の入力端子139か
らの信号Ｐを受信し、このANDゲートの反転入力端子は
信号Ｓが供給される入力端子141に接続する。信号Ｓは
副画像の開始時におけるクロック信号の期間中、従って
主画像の或るフィールドにおける信号Ｐの第１クロック
信号の期間中は高レベルにある。 副画像の第１クロック周期後に、その副画像後に生ず
る奇数‐偶数フィールドの転換部では、ANDゲート163が
パルスをORゲート165及びORゲート167を介してインター
レース‐補正回路125の出力端子129に供給するため、フ
ィールドメモリの読み取りアドレスが１ステップ余計に
増大することになり、奇数‐偶数フィールド転換部の後
に表示される副画像の部分が所定位置に持ち上げられ
て、奇数部分に対して正しい位置に持たらされる。 副画像が奇数‐偶数フィールド転換部を有して生じた
主画像フィールドが偶数フィールドであった場合には、
つぎの主画像フィールドは奇数フィールドとなり、そこ
における副画像は偶数‐奇数フィールド転換部を有する
ようになる。この場合に副画像の上側偶数フィールド部
分も主画像の奇数フィールドに対して低く位置付けら
れ、それはORゲート165の別の入力端子に接続されるAND
ゲート169により供給される追加のパルスに応答して副
画像の開始時に追加ステップにより所定位置に持ち上げ
られる。この際、ANDゲート169の第１入力端子は信号Ｓ
を受信し、第２入力端子は信号Ａを受信し、第３の反転
入力端子は信号Ｄ、即ち、主画像の関連するフィールド
が偶数フィールドである場合の主画像であるその主画像
の偶数‐奇数フィールド情報を受信する。 副画像が奇数‐偶数フィールド転換部を有して生じた
主画像フィールドが奇数フィールドであった場合には、
つぎの主画像フィールドは偶数フィールドとなり、この
偶数フィールドでは副画像に偶数‐奇数フィールドの転
換部が生じ、またこの偶数フィールドでは位置を補正す
る必要はない。その理由は、斯かるフィールドの上側部
分は互いに正しい位置を有しているからであり、しかも
副画像のフィールド転換部で位置が変化しないからであ
る。 原則として、ANDゲート163及び169と、フィールド転
換部検出回路153は十分なものと云える。 第２図のインターレース‐補正回路の他の回路部品は
所定の場合にさらに追加の補正を行うためのものであ
る。 このために、フィールド転換部検出回路153はANDゲー
ト171を具えており、このANDゲートの入力端子はフリッ
プフロップ155のＱ出力端子から信号Ｂを受信し、このA
NDゲートの反転入力端子はフィールド転換部検出回路15
3の入力端子157に接続する。ANDゲート171の出力端子は
フィールド転換部検出回路153の出力端子173に接続し、
この出力端子からは副画像の偶数‐奇数フィールド転換
部がある場合に１クロック信号周期の期間中１個のパル
スを供給せしめる。 フィールド転換部検出回路153の出力端子161はANDゲ
ート175の第１入力端子にも接続し、このANDゲートの第
２入力端子はインターレース‐補正回路125の入力端子1
23に接続し、また上記ANDゲート175の第３入力端子はイ
ンターレース‐補正回路125の入力端子139に接続する。 フィールド転換部検出回路153の出力端子173はANDゲ
ート177の第１入力端子に接続し、このANDゲートの反転
第２入力端子はインターレース‐補正回路125の入力端
子123に接続し、上記ANDゲート177の第３入力端子はイ
ンターレース‐補正回路125の入力端子139に接続する。 ANDゲート175及び177の出力端子はORゲート179の入力
端子に接続し、このORゲートの出力端子はセット‐リセ
ットフリップフロップ181のセット入力端子に接続す
る。フリップフロップ181のリセット入力端子はインタ
ーレース‐補正回路125の入力端子141からの信号Ｓを受
信し、上記フリップフロップのＱ出力端子はANDゲート1
83の第１入力端子に接続する。このANDゲートの出力端
子はORゲート165の第３入力端子に接続する。セット‐
リセットフリップフロップ181のクロック信号入力端子
はインターレース‐補正回路125のクロック信号入力端
子147に接続する。 ANDゲート183の第２入力端子はORゲート185の出力端
子に接続し、第３入力端子はインターレース‐補正回路
125の入力端子141に接続する。 ORゲート185の入力端子は２個のANDゲート187,189の
出力端子に接続する。ANDゲート187の入力端子は、イン
ターレース‐補正回路125の入力端子127,123,139からの
信号A,D及びＰをそれぞれ受信する。ANDゲート189の第
１入力端子はインターレース‐補正回路125の信号Ｐ用
の入力端子139に接続し、このANDゲート189の２つの反
転入力端子はインターレース‐補正回路125の信号Ａ用
の入力端子127と、信号Ｄ用の入力端子123とにそれぞれ
接続する。 セット‐リセットフリップフロップ181は信号Ｓの立
下り縁で常にクロック信号によりリセットされるため、
このフリップフロップは、主画像の以前のフィールドに
てORゲート179が主画像の期間中論理値“1"の信号を供
給していた場合には信号Ｓが終了するまでANDゲート183
には論理値“1"の信号しか供給できない。これは、主画
像フィールドが偶数フィールドで、しかも副画像に奇数
‐偶数フィールドの転換部が生じていた際のANDゲート1
75の作動によるか、又は主画像が奇数フィールドで、し
かも偶数‐奇数フィールドの転換部が副画像に生じてい
た際のANDゲート177の作動による場合である。ANDゲー
ト183は、ORゲート185も論理値“1"信号を供給する場合
（これは主画像フィールド及び副画像フィールドがいず
れも偶数フィールドか、又は双方共に奇数フィールドで
ある場合）に副画像の開始時に信号Ｓの発生中論理値
“1"信号を供給することができる。これは副画像のフィ
ールド転換部がその副画像の開始位置に位置し、かつつ
ぎのフィールド周期の期間中副画像にフィールド転換部
が生じない程度に副画像の開始点の近くに位置付けられ
る際に生ずるだけである。このような手段を講じること
により、60Hzのビデオ信号源から到来する副画像を50Hz
のビデオ信号源の主画像に乱れることなく表示させるこ
ともできる。 従って、上述したケースの１つではORゲート165が論
理値“1"の信号をORゲート167に供給し、この信号は副
画像の端部補正回路193の入力端子191にも供給される。
入力191はセット‐リセットフリップフロップ195のセッ
ト入力端子でもあり、このフリップフロップの出力端
子はANDゲート197の一方の入力端子に接続する。ANDゲ
ート197の出力端子199は副画像の端部補正回路193の出
力端子でもある。副画像の端部補正回路193の第２入力
端子200はセット‐リセットフリップフロップ195のクロ
ック信号入力端子でもあり、この端子はインターレース
‐補正回路125の入力端子147からクロック信号を受信す
る。副画像の端部補正回路193の第３入力端子201はセッ
ト‐リセットフリップフロップ195のリセット入力端子
でもあり、この端子はインターレース‐補正回路125の
入力端子から信号Ｎを受信する。この信号Ｎは信号Ｓに
先立ってクロック信号周期にて、従って副画像の開始以
前のクロック信号周期にて発生するパルスであるため、
セット‐リセットフリップフロップ195は各副画像が開
始する前にリセットされる。 副画像の端部補正回路193の第４入力端子203はインタ
ーレース‐補正回路125の入力端子145から信号Ｌを受信
する。この信号Ｌは副画像の最後から２番目のラインの
最終クロック信号期間に発生するパルスである。副画像
が発生している期間中に、ORゲート165がアドレス補正
信号を供給しなかったために、セット‐リセットフリッ
プフロップ195がセットされていなかった場合には、こ
のセット‐リセットフリップフロップ195の出力は、
依然論理値“1"のままであり、ANDゲート197は今までの
ところでは、副画像の最後から２番目のラインの終りに
副画像端部補正回路の出力端子199に論理値“1"信号を
供給し、この論理値“1"信号はORゲート167を介してア
ドレス補正をするため、副画像の端部はアドレス補正信
号がORゲート165によって供給される場合と同じ主画像
の位置に発生し、従って副画像の端部の厄介なジャンピ
ングが起こり得なくなる。 副画像のライン数が３の倍数である場合、インターレ
ース回路71は２フィールド毎に１度だけカウント入力端
子63を介してカウンタ65に適当な値を書き込ませること
によって簡単に形成することができる。 主画像の第１ビデオ信号もディジタル信号である場合
には、所要に応じ、第１及び第２ビデオ信号が同じディ
ジタル構成を有していれば、ディジタル‐アナログ変換
器39を副画像切換スイッチ９の後方に組み込むことがで
きる。 偶数‐奇数フィールド識別回路55,119の各々は、所要
に応じ例えば前記特願昭62−97642号に記載されている
ような同期信号パターン補正回路の部分を形成すること
ができ、この場合に上記両識別回路は関連する同期信号
をインターレース回路71の入力端子67及び69と、フィー
ルドメモリ35の書込アドレス回路41の入力端子と、フィ
ールドメモリ35の読取アドレス回路37の入力端子111及
び113と、走査回路21の入力端子17及び19にそれぞれ供
給することができる。
第１垂直同期信号とを供給する第１ビデオ信号源と； 第２ビデオ信号と、第２水平同期信号と、第２垂直同
期信号とを供給する第２ビデオ信号源と； 前記第２ビデオ信号と、前記第１及び第２の水平及び
垂直同期信号とを受信すべく結合され、前記第２ビデオ
信号を圧縮処理して副画像信号を得る圧縮回路と； 前記第１ビデオ信号及び前記副画像信号を受信すべく
結合され、前記第１ビデオ信号又は前記副画像信号を交
互に供給するための副画像切換スイッチと； 前記副画像切換スイッチに結合され、前記第１ビデオ
信号及び前記副画像信号を表示する画像表示管と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記画像表示管を走査するための走査回路と； を具えているテレビジョン画像表示装置であって、前記
圧縮回路そのものが： 前記副画像信号を記憶するフィールドメモリと； 前記第２垂直同期信号及び副画像の水平同期信号を受
信すべく結合され、前記フィールドメモリへの書込みを
制御するための書込回路と； 前記フィールドメモリからの読取りを制御するための
読取回路と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記第１ビデオ信号の偶数‐奇数フィールド識別情
報を供給する第１の偶数‐奇数フィールド識別手段と； 前記第２の水平及び垂直同期信号を受信すべく結合さ
れ、前記第２ビデオ信号の偶数‐奇数フィールド識別情
報を供給する第２の偶数‐奇数フィールド識別手段と； を具えているテレビジョン画像表示装置に関するもので
ある。 上述したタイプのテレビジョン画像表示装置は「アイ
・イー・イー・イー・トランザクションズ・オン・コン
シューマ・エレクトロニクス（IEEE Transsactions on
Consumer Electronics）（1979年２月第512〜519頁）か
ら既知である。 ビデオ信号源は一般に互いに同期させていないため、
主画像の全く同一のフィールド期間中に表示される副画
像の情報は主として、その一部が第２ビデオ信号源の実
際のフィールドから、他の部分が先のフィールドから生
じている。このために、例えば傾斜画像要素に明暗の縞
模様の如き妨害現象を生ぜしめている。 本発明の目的はこれらの妨害現象を軽減せしめること
にある。 本発明は冒頭にて述べた種類のテレビジョン表示装置
において、前記圧縮回路がさらに、前記第２水平同期信
号及び前記第２ビデオ信号の偶数‐奇数フィールド識別
情報を受信すべく結合されて、前記第２ビデオ信号の偶
数‐奇数フィールド識別情報に応じて前記記第２水平同
期信号を分周することにより前記副画像の水平同期信号
を計算して、前記副画像信号が飛越し走査ビデオ信号と
なるように前記副画像の水平同期信号と前記第２垂直同
期信号とを関連させて、前記副画像の水平同期信号を前
記書込回路に供給するインターレース回路も具え； 前記フィールドメモリを前記第２偶数‐奇数フィール
ド識別手段に結合させ、少なくとも１ライン期間当り一
度前記第２ビデオ信号の偶数‐奇数フィールド識別情報
が前記フィールドメモリに転送されるようにし；且つ 前記フィールドメモリにインターレース補正回路を結
合させて、前記フィールドメモリに転送された第２ビデ
オ信号の偶数‐奇数フィールド識別情報を前記インター
レース補正回路に受信させると共に前記インターレース
補正回路を前記第１偶数‐奇数フィールド識別手段にも
結合させて、該インターレース補正回路に前記第１ビデ
オ信号の偶数‐奇数フィールド識別情報も受信させて、
前記インターレース補正回路が前記第１ビデオ信号の偶
数‐奇数フィールド識別情報と、前記フィールドメモリ
に転送された第２ビデオ信号の偶数‐奇数フィールド識
別情報とに応じて前記読取回路用の読取アドレス補正信
号を計算して、該読取アドレス補正信号を前記読取回路
へ供給するようにしたことを特徴とする。 上記本発明によれば、表示すべき副画像の部分が高位
置に位置付けられるフィールドに関連するのか、或いは
低位置に位置付けられるフィールドに関連するのかを転
送される偶数‐奇数フィールド情報によって定めること
ができ、それに応じてインターレース‐補正回路が表示
副画像における位置補正をすることができるため、妨害
現象は消失する。 以下図面につき本発明を説明する。 本発明によるテレビジョン画像表示装置を示す第１図
において、第１ビデオ信号源１は出力端子３から第１ビ
デオ信号を、出力端子５から第１水平同期信号を、出力
端子７から第１垂直同期信号を供給する。第１ビデオ信
号源１は、例えばテレビジョン受像機、テレビジョンカ
メラ又はビデオレコーダの受信段とすることができる。 第１ビデオ信号は第１ビデオ信号源１の出力端子３か
ら副画像切換スイッチ９の入力端子に供給され、このス
イッチは圧縮回路13の出力端子11から得られる副画像信
号を他の入力端子にて受信する。副画像切換スイッチ９
の出力端子は表示すべきビデオ信号を画像表示管15に供
給する。 図面の明瞭化のために、関連する信号通路は単一ライ
ンにて示してある。カラーテレビジョン画像表示装置に
は多数の信号通路が用いられることは明らかである。 第１水平同期信号及び第１垂直同期信号は第１ビデオ
信号源１の出力端子５及び７から走査回路21の入力端子
17及び19にそれぞれ供給され、この走査回路21は第１ビ
デオ信号と共に画像表示管15に主画像を表示させる。 副画像を表示させる場合には、副画像切換スイッチ９
の作動信号入力端子23に供給されるスイッチング信号に
よって副画像切換スイッチ９を主画像の各フィールド周
期の一部分の期間中図示の位置とは反対側の位置に周期
的に切換える。 圧縮回路13は第２ビデオ信号源29の出力端子27からの
第２ビデオ信号を受信する入力端子25を有している。第
２ビデオ信号源29も第２水平同期信号を出力端子31に供
給すると共に第２垂直同期信号を出力端子33に供給す
る。第２ビデオ信号源29は、例えばテレビジョン受像
機、テレビジョンカメラ又はビデオレコーダの第２受信
段とすることができる。 圧縮回路13は、読取アドレス回路37とディジタル‐ア
ナログ変換器39とで構成される読取回路及び書込アドレ
ス回路41と、ラインバッファメモリ43と、アナログ‐デ
ィジタル変換器45とを具えている書込回路を有している
フィールドメモリ35を具えている。圧縮回路13の入力端
子25及び出力端子11は、それぞれアナログ‐ディジタル
変換器45の入力端子及びディジタル‐アナログ変換器39
の出力端子でもある。アナログ‐ディジタル変換器45は
信号通路47を介してディジタル化された第２ビデオ信号
をラインバッファメモリ43に供給し、このメモリ43はデ
ィジタルの第２ビデオ信号を信号通路49を介してフィー
ルドメモリ35に供給する。第２ビデオ信号はこのフィー
ルドメモリに書込むのが好適である。フィールドメモリ
35は圧縮されたディジタルの第２ビデオ信号を信号通路
51を介してディジタル‐アナログ変換器39に供給し、こ
の変換器39は上記第２ビデオ信号から副画像信号を形成
し、この信号を出力端子11から供給する。 第２ビデオ信号源29の出力端子31および33は第１の偶
数‐奇数フィールド識別回路55の入力端子51及び53にそ
れぞれ接続し、この回路55の出力端子57からは、第２ビ
デオ信号源29の出力端子27における第２ビデオ信号が偶
数フィールドか、奇数フィールドのいずれから生ずるの
かに応じて偶数‐奇数フィールド情報を論理値“1"又は
論理値“0"の信号形態で供給する。この偶数‐奇数フィ
ールド情報は信号通路49を介してフィールドメモリ35に
供給され、かつそこに連続的に書込まれる。なおここ
に、偶数フィールドとはフレームの高位置に位置付けら
れる画像フィールドを意味し、また奇数フィールドとは
フレームの低位置に位置付けられる画像フィールドを意
味するものとする。これらのフィールドを以後第１及び
第２フィールドともそれぞれ称する。偶数‐奇数フィー
ルド識別回路は、例えば既知の方法にて形成することが
でき、これは本願人の出願に係る特願昭62−97642号に
記載してあるようなタイプのものとすることができる。 第１偶数‐奇数フィールド識別回路55の出力端子57
は、一方のフィールドの期間中にはディジット１を、他
方のフィールドの期間中にはディジット２を３対１の分
周器65のカウント書込入力端子63にそれぞれ供給する切
換自在のディジット発生器61の作動信号入力端子59にも
接続する。分周器65はカウンタとして形成し、このカウ
ンタのカウント信号入力端子67は第２ビデオ信号源29か
らの第２水平同期信号用の出力端子31に接続すると共
に、書込コマンド信号入力端子69は第２ビデオ信号源29
からの第２垂直同期信号用の出力端子33に接続する。デ
ィジット発生器61及び3:1分周器65はインターレース回
路71を構成し、分周器65の出力端子に接続されるインタ
ーレース回路71の出力端子73は、ラインバッファメモリ
43に書込ませるラインの開始時に常にそのラインバッフ
ァメモリの書込アドレス回路77の入力端子75にパルスを
供給する。 アナログ‐ディジタル変換器45のクロック信号入力端
子81と同様に、ラインバッファメモリ43の書込アドレス
回路77の書込クロック信号入力端子79は、第１クロック
信号発生器85の出力端子83に接続する。第１クロック信
号発生器85の周波数は結合回路87によって第２水平同期
信号の周波数に結合させる。 フィールドメモリ35及びその書込アドレス回路41と読
取アドレス回路37のクロック信号入力端子92と同様に、
ラインバッファメモリ43の読取アドレス回路91の読取ク
ロック信号入力端子89は、第２クロック信号発生器94の
出力端子93に接続する。この第２クロック信号発生器94
は結合回路95によって第１ビデオ信号源１の出力端子５
から到来する第１水平同期信号に周波数結合させる。 ラインバッファメモリ43を介して第２ビデオ信号をフ
ィールドメモリ35に書込ませる有効フィールド周期は、
フィールドメモリ35の書込アドレス回路41によって、こ
の回路の入力端子96に第２ビデオ信号源29の出力端子33
から供給されて到来する第２垂直同期信号から取出され
る。この有効フィールド周期を表わす信号は、フィール
ドメモリ35の書込アドレス回路41の出力端子97によって
バッファメモリ43の書込アドレス回路77の入力端子98に
供給される。 副画像を表示する際に、フィールドメモリ35にはライ
ンバッファメモリ43からの第２ビデオ信号が書込まれな
い。このために、副画像切換スイッチ９の入力端子23に
供給されるフィールドメモリ35の読取アドレス回路37の
出力端子99（この出力端子を以後Ｐと称する）から到来
するスイッチング信号は、ラインバッファメモリ43の読
取アドレス回路91の割込信号入力端子101と、フィール
ドメモリ35の書込アドレス回路41の割込信号入力端子10
3にも供給する。 ラインバッファメモリ43には第２ビデオ信号源29のラ
イン期間中に常に第２ビデオ信号が書込まれ、その後フ
ィールドメモリ35から表示するものがなくなると、２つ
のライン期間中にラインバッファメモリ43の内容をこれ
らのライン期間にフィールドメモリ35に転送する時間が
ある。このフィールドメモリ35へのラインバッファメモ
リ43の内容の転送は、その内容がラインバッファメモリ
43に書込まれた後に直ちに開始される。このために、ラ
インバッファメモリ43の書込アドレス回路77の出力端子
105から信号をラインバッファメモリ43の読取アドレス
回路91の入力端子107及びフィールドメモリ35の書込ア
ドレス回路41の入力端子109に供給する。 第１偶数‐奇数フィールド識別回路55の出力端子57か
ら生ずる偶数‐奇数フィールド情報（この情報を以後Ａ
とも称する）は、フィールドメモリ35に通ずる信号通路
49にも供給して、フィールドメモリ35に書込まれる信号
のサンプル毎に、その関連するサンプルが第２ビデオ信
号源29の偶数フィールドから、又は奇数フィールドから
到来するかを示す１ビットを与えるようにする。フィー
ルドメモリ35を第２ビデオ信号源29のライン期間の任意
瞬時に割込ませることができないように、このフィール
ドメモリ35の書込みを制御する場合、実際上この場合に
はライン期間の開始時に常に偶数‐奇数フィールド情報
を書込ませれば充分である。 フィールドメモリ35を読取るためには、その読取アド
レス回路37を第１ビデオ信号源１の出力端子５および７
にそれぞれ接続される入力端子111および113を介して画
像表示管15の走査回路21と同期させて、副画像を主画像
の所望位置に表示させる。 第１ビデオ信号源１の出力端子５及び７は、第２の偶
数‐奇数識別回路119の入力端子115及び117にも第１水
平同期信号及び第１垂直同期信号をそれぞれ供給し、こ
の第２識別回路119は上記両同期信号から主画像の偶数
‐奇数フィールド情報Ｄを取出し、この情報Ｄを出力端
子121を経てインターレース‐補正回路125の入力端子12
3に供給する。このインターレース‐補正回路125の他の
入力端子127はフィールドメモリの読取中に信号通路51
から副画像の偶数‐奇数フィールド情報を受信する。 インターレース‐補正回路125は、その出力端子129か
らフィールドメモリ35の読取アドレス回路37の入力端子
131に所定瞬時（この所定瞬時については後に詳述す
る）にパルスを供給し、このパルスは斯かる読取アドレ
ス回路37のアドレスカウンタを追加のステップだけ進め
る。これは読取アドレス補正の最も簡単な方法である。
正及び負の双方の読取アドレス補正をすることもできる
ことは勿論である。しかし、これは一般に実施するのが
困難である。その理由は、この目的に利用できるアドレ
ス回路には一般に回線がないからである。前記パルス
は、フィールドメモリ35の読取アドレス回路37の出力端
子99,133,135,137から得られたインターレース‐補正回
路125の入力端子139,141,143,145にそれぞれ供給される
多数の信号P,S,N,Lによって信号ＡとＤから取出され
る。インターレース‐補正回路125のクロック信号入力
端子147は第２クロック信号発生器94の出力端子93から
第２クロック信号Ｃを受信す。 上述した種々の信号の作用及び上述したような読取ア
ドレス回路の追加ステップのために上述したパルスを供
給するのに好適なインターレース‐補正回路の好適例を
第２図を参照して詳述する。 第２図における第１図に対応する部分には第１図の場
合と同一参照符号を付して示してある。インターレース
‐補正回路125のクロック信号入力端子147はフィールド
転換部検出回路153のクロック信号入力端子151に接続
し、このクロック信号入力端子151はＤフリップフロッ
プ155のクロック信号入力端子に接続し、フリップフロ
ップ155のＤ入力端子はフィールド転換部検出回路153の
入力端子157を介して副画像の偶数‐奇数フィールド情
報Ａに対するインターレース‐補正回路125の入力端子1
27に接続する。Ｄフリップフロップ155のＱ出力端子はA
NDゲート159の反転入力端子に信号Ｂを供給する。ANDゲ
ート159に供給される信号Ｂは信号Ａに対して１クロッ
ク信号パルス期間だけ遅延される。ANDゲート159の他方
の入力端子はフィールド転換部検出回路153の入力端子1
57に接続し、ANDゲート159の出力端子はフィールド転換
部検出回路153の出力端子161に接続する。ANDゲート159
は、奇数‐偶数フィールドの転換部がある場合に出力端
子161から１クロック信号期間を占めるパルスAB′を供
給する。この場合に、副画像の偶数フィールドは信号Ａ
の値（これは論理値“1"である）に相当し、かつ副画像
の偶数フィールドは最初は奇数フィールドよりも高い位
置に位置しているものと仮定した。 副画像における奇数‐偶数フィールド転換部では、そ
の転換部後に表示される偶数フィールド部分が、斯かる
転換部以前に表示されていた奇数フィールド部分よりも
低い位置になってしまう。このようなことをなくすため
に、フィールド転換部検出回路153の出力端子161に現れ
る信号をANDゲート163に供給する。ANDゲート163の他の
入力端子はインターレース‐補正回路の入力端子139か
らの信号Ｐを受信し、このANDゲートの反転入力端子は
信号Ｓが供給される入力端子141に接続する。信号Ｓは
副画像の開始時におけるクロック信号の期間中、従って
主画像の或るフィールドにおける信号Ｐの第１クロック
信号の期間中は高レベルにある。 副画像の第１クロック周期後に、その副画像後に生ず
る奇数‐偶数フィールドの転換部では、ANDゲート163が
パルスをORゲート165及びORゲート167を介してインター
レース‐補正回路125の出力端子129に供給するため、フ
ィールドメモリの読み取りアドレスが１ステップ余計に
増大することになり、奇数‐偶数フィールド転換部の後
に表示される副画像の部分が所定位置に持ち上げられ
て、奇数部分に対して正しい位置に持たらされる。 副画像が奇数‐偶数フィールド転換部を有して生じた
主画像フィールドが偶数フィールドであった場合には、
つぎの主画像フィールドは奇数フィールドとなり、そこ
における副画像は偶数‐奇数フィールド転換部を有する
ようになる。この場合に副画像の上側偶数フィールド部
分も主画像の奇数フィールドに対して低く位置付けら
れ、それはORゲート165の別の入力端子に接続されるAND
ゲート169により供給される追加のパルスに応答して副
画像の開始時に追加ステップにより所定位置に持ち上げ
られる。この際、ANDゲート169の第１入力端子は信号Ｓ
を受信し、第２入力端子は信号Ａを受信し、第３の反転
入力端子は信号Ｄ、即ち、主画像の関連するフィールド
が偶数フィールドである場合の主画像であるその主画像
の偶数‐奇数フィールド情報を受信する。 副画像が奇数‐偶数フィールド転換部を有して生じた
主画像フィールドが奇数フィールドであった場合には、
つぎの主画像フィールドは偶数フィールドとなり、この
偶数フィールドでは副画像に偶数‐奇数フィールドの転
換部が生じ、またこの偶数フィールドでは位置を補正す
る必要はない。その理由は、斯かるフィールドの上側部
分は互いに正しい位置を有しているからであり、しかも
副画像のフィールド転換部で位置が変化しないからであ
る。 原則として、ANDゲート163及び169と、フィールド転
換部検出回路153は十分なものと云える。 第２図のインターレース‐補正回路の他の回路部品は
所定の場合にさらに追加の補正を行うためのものであ
る。 このために、フィールド転換部検出回路153はANDゲー
ト171を具えており、このANDゲートの入力端子はフリッ
プフロップ155のＱ出力端子から信号Ｂを受信し、このA
NDゲートの反転入力端子はフィールド転換部検出回路15
3の入力端子157に接続する。ANDゲート171の出力端子は
フィールド転換部検出回路153の出力端子173に接続し、
この出力端子からは副画像の偶数‐奇数フィールド転換
部がある場合に１クロック信号周期の期間中１個のパル
スを供給せしめる。 フィールド転換部検出回路153の出力端子161はANDゲ
ート175の第１入力端子にも接続し、このANDゲートの第
２入力端子はインターレース‐補正回路125の入力端子1
23に接続し、また上記ANDゲート175の第３入力端子はイ
ンターレース‐補正回路125の入力端子139に接続する。 フィールド転換部検出回路153の出力端子173はANDゲ
ート177の第１入力端子に接続し、このANDゲートの反転
第２入力端子はインターレース‐補正回路125の入力端
子123に接続し、上記ANDゲート177の第３入力端子はイ
ンターレース‐補正回路125の入力端子139に接続する。 ANDゲート175及び177の出力端子はORゲート179の入力
端子に接続し、このORゲートの出力端子はセット‐リセ
ットフリップフロップ181のセット入力端子に接続す
る。フリップフロップ181のリセット入力端子はインタ
ーレース‐補正回路125の入力端子141からの信号Ｓを受
信し、上記フリップフロップのＱ出力端子はANDゲート1
83の第１入力端子に接続する。このANDゲートの出力端
子はORゲート165の第３入力端子に接続する。セット‐
リセットフリップフロップ181のクロック信号入力端子
はインターレース‐補正回路125のクロック信号入力端
子147に接続する。 ANDゲート183の第２入力端子はORゲート185の出力端
子に接続し、第３入力端子はインターレース‐補正回路
125の入力端子141に接続する。 ORゲート185の入力端子は２個のANDゲート187,189の
出力端子に接続する。ANDゲート187の入力端子は、イン
ターレース‐補正回路125の入力端子127,123,139からの
信号A,D及びＰをそれぞれ受信する。ANDゲート189の第
１入力端子はインターレース‐補正回路125の信号Ｐ用
の入力端子139に接続し、このANDゲート189の２つの反
転入力端子はインターレース‐補正回路125の信号Ａ用
の入力端子127と、信号Ｄ用の入力端子123とにそれぞれ
接続する。 セット‐リセットフリップフロップ181は信号Ｓの立
下り縁で常にクロック信号によりリセットされるため、
このフリップフロップは、主画像の以前のフィールドに
てORゲート179が主画像の期間中論理値“1"の信号を供
給していた場合には信号Ｓが終了するまでANDゲート183
には論理値“1"の信号しか供給できない。これは、主画
像フィールドが偶数フィールドで、しかも副画像に奇数
‐偶数フィールドの転換部が生じていた際のANDゲート1
75の作動によるか、又は主画像が奇数フィールドで、し
かも偶数‐奇数フィールドの転換部が副画像に生じてい
た際のANDゲート177の作動による場合である。ANDゲー
ト183は、ORゲート185も論理値“1"信号を供給する場合
（これは主画像フィールド及び副画像フィールドがいず
れも偶数フィールドか、又は双方共に奇数フィールドで
ある場合）に副画像の開始時に信号Ｓの発生中論理値
“1"信号を供給することができる。これは副画像のフィ
ールド転換部がその副画像の開始位置に位置し、かつつ
ぎのフィールド周期の期間中副画像にフィールド転換部
が生じない程度に副画像の開始点の近くに位置付けられ
る際に生ずるだけである。このような手段を講じること
により、60Hzのビデオ信号源から到来する副画像を50Hz
のビデオ信号源の主画像に乱れることなく表示させるこ
ともできる。 従って、上述したケースの１つではORゲート165が論
理値“1"の信号をORゲート167に供給し、この信号は副
画像の端部補正回路193の入力端子191にも供給される。
入力191はセット‐リセットフリップフロップ195のセッ
ト入力端子でもあり、このフリップフロップの出力端
子はANDゲート197の一方の入力端子に接続する。ANDゲ
ート197の出力端子199は副画像の端部補正回路193の出
力端子でもある。副画像の端部補正回路193の第２入力
端子200はセット‐リセットフリップフロップ195のクロ
ック信号入力端子でもあり、この端子はインターレース
‐補正回路125の入力端子147からクロック信号を受信す
る。副画像の端部補正回路193の第３入力端子201はセッ
ト‐リセットフリップフロップ195のリセット入力端子
でもあり、この端子はインターレース‐補正回路125の
入力端子から信号Ｎを受信する。この信号Ｎは信号Ｓに
先立ってクロック信号周期にて、従って副画像の開始以
前のクロック信号周期にて発生するパルスであるため、
セット‐リセットフリップフロップ195は各副画像が開
始する前にリセットされる。 副画像の端部補正回路193の第４入力端子203はインタ
ーレース‐補正回路125の入力端子145から信号Ｌを受信
する。この信号Ｌは副画像の最後から２番目のラインの
最終クロック信号期間に発生するパルスである。副画像
が発生している期間中に、ORゲート165がアドレス補正
信号を供給しなかったために、セット‐リセットフリッ
プフロップ195がセットされていなかった場合には、こ
のセット‐リセットフリップフロップ195の出力は、
依然論理値“1"のままであり、ANDゲート197は今までの
ところでは、副画像の最後から２番目のラインの終りに
副画像端部補正回路の出力端子199に論理値“1"信号を
供給し、この論理値“1"信号はORゲート167を介してア
ドレス補正をするため、副画像の端部はアドレス補正信
号がORゲート165によって供給される場合と同じ主画像
の位置に発生し、従って副画像の端部の厄介なジャンピ
ングが起こり得なくなる。 副画像のライン数が３の倍数である場合、インターレ
ース回路71は２フィールド毎に１度だけカウント入力端
子63を介してカウンタ65に適当な値を書き込ませること
によって簡単に形成することができる。 主画像の第１ビデオ信号もディジタル信号である場合
には、所要に応じ、第１及び第２ビデオ信号が同じディ
ジタル構成を有していれば、ディジタル‐アナログ変換
器39を副画像切換スイッチ９の後方に組み込むことがで
きる。 偶数‐奇数フィールド識別回路55,119の各々は、所要
に応じ例えば前記特願昭62−97642号に記載されている
ような同期信号パターン補正回路の部分を形成すること
ができ、この場合に上記両識別回路は関連する同期信号
をインターレース回路71の入力端子67及び69と、フィー
ルドメモリ35の書込アドレス回路41の入力端子と、フィ
ールドメモリ35の読取アドレス回路37の入力端子111及
び113と、走査回路21の入力端子17及び19にそれぞれ供
給することができる。
【図面の簡単な説明】
第１図は本発明によるテレビジョン画像表示装置の一例
を示すブロック線図、 第２図は本発明によるテレビジョン画像表示装置用イン
ターレース、補正回路の好適例を原理回路図をもって示
す線図である。 １…第１ビデオ信号源、９…副画像切換スイッチ 13…圧縮回路、15…画像表示管 21…走査回路、29…第２ビデオ信号源 35…フィールドメモリ、37…読取アドレス回路 39…ディジタル‐アナログ変換器 41…書込アドレス回路 43…ラインバッファメモリ 45…アナログ‐ディジタル変換器 47,49,51…信号通路 55…第１偶数‐奇数フィールド識別回路 61…ディジット発生器 65…分周器 71…インターレース回路 77…書込アドレス回路 85…第１クロック信号発生器 87,95…周波数結合回路 94…第２クロック信号発生器 119…第２偶数‐奇数フィールド識別回路 125…インターレース‐補正回路 153…フィールド転換部検出回路 155…Ｄフリップフロップ 159,163,169,171,175,177,183,187,189,197…ANDゲート 165,167,179,185…ORゲート 181,195…セット‐リセットフリップフロップ 193…副画像の端部補正回路
を示すブロック線図、 第２図は本発明によるテレビジョン画像表示装置用イン
ターレース、補正回路の好適例を原理回路図をもって示
す線図である。 １…第１ビデオ信号源、９…副画像切換スイッチ 13…圧縮回路、15…画像表示管 21…走査回路、29…第２ビデオ信号源 35…フィールドメモリ、37…読取アドレス回路 39…ディジタル‐アナログ変換器 41…書込アドレス回路 43…ラインバッファメモリ 45…アナログ‐ディジタル変換器 47,49,51…信号通路 55…第１偶数‐奇数フィールド識別回路 61…ディジット発生器 65…分周器 71…インターレース回路 77…書込アドレス回路 85…第１クロック信号発生器 87,95…周波数結合回路 94…第２クロック信号発生器 119…第２偶数‐奇数フィールド識別回路 125…インターレース‐補正回路 153…フィールド転換部検出回路 155…Ｄフリップフロップ 159,163,169,171,175,177,183,187,189,197…ANDゲート 165,167,179,185…ORゲート 181,195…セット‐リセットフリップフロップ 193…副画像の端部補正回路
フロントページの続き
(72)発明者 ヘンドリック・ファン・デル・ワール
オランダ国5621 ベーアー アインドー
フェン フルーネバウツウェッハ１
(72)発明者 ピエテル・ヤン・ツェイルストラ
オランダ国5621 ベーアー アインドー
フェン フルーネバウツウェッハ１
(58)調査した分野(Int.Cl.6，ＤＢ名)
H04N 5/44 - 5/46
Claims (1)
- (57)【特許請求の範囲】 １．第１ビデオ信号（３）と、第１水平同期信号（５）
と、第１垂直同期信号（７）とを供給する第１ビデオ信
号源（１）と； 第２ビデオ信号（27）と、第２水平同期信号（31）と、
第２垂直同期信号（33）とを供給する第２ビデオ信号源
（29）と； 前記第２ビデオ信号と、前記第１及び第２の水平及び垂
直同期信号とを受信すべく結合され、前記第２ビデオ信
号を圧縮処理して副画像信号（11）を得る圧縮回路（1
3）と； 前記第１ビデオ信号及び前記副画像信号を受信すべく結
合され、前記第１ビデオ信号又は前記副画像信号を交互
に供給するための副画像切換スイッチ（９）と； 前記副画像切換スイッチ（９）に結合され、前記第１ビ
デオ信号及び前記副画像信号を表示する画像表示管（1
5）と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記画像表示管（15）を走査するための走査回路
（21）と； を具えているテレビジョン画像表示装置であって、前記
圧縮回路（13）そのものが： 前記副画像信号を記憶するフィールドメモリ（35）と； 前記第２垂直同期信号及び副画像の水平同期信号を受信
すべく結合され、前記フィールドメモリ（35）への書込
みを制御するための書込回路（41）と； 前記フィールドメモリ（35）からの読取りを制御するた
めの読取回路（37）と； 前記第１の水平及び垂直同期信号を受信すべく結合さ
れ、前記第１ビデオ信号の偶数‐奇数フィールド識別情
報（Ｄ）を供給する第１の偶数‐奇数フィールド識別手
段（119）と； 前記第２の水平及び垂直同期信号を受信すべく結合さ
れ、前記第２ビデオ信号の偶数‐奇数フィールド識別情
報（Ａ）を供給する第２の偶数‐奇数フィールド識別手
段（55）と； を具えているテレビジョン画像表示装置において、前記
圧縮回路（13）がさらに、前記第２水平同期信号及び前
記第２ビデオ信号の偶数‐奇数フィールド識別情報
（Ａ）を受信すべく結合されて、前記第２ビデオ信号の
偶数‐奇数フィールド識別情報（Ａ）に応じて前記記第
２水平同期信号を分周することにより前記副画像の水平
同期信号を計算して、前記副画像信号が飛越し走査ビデ
オ信号となるように前記副画像の水平同期信号と前記第
２垂直同期信号とを関連させて、前記副画像の水平同期
信号を前記書込回路（41）に供給するインターレース回
路（71）も具え； 前記フィールドメモリ（35）を前記第２偶数‐奇数フィ
ールド識別手段（55）に結合させ、少なくとも１ライン
期間当り一度前記第２ビデオ信号の偶数‐奇数フィール
ド識別情報（Ａ）が前記フィールドメモリに転送される
ようにし；且つ 前記フィールドメモリ（35）にインターレース補正回路
（125）を結合させて、前記フィールドメモリに転送さ
れた第２ビデオ信号の偶数‐奇数フィールド識別情報
（Ａ）を前記インターレース補正回路に受信させると共
に前記インターレース補正回路（125）を前記第１偶数
‐奇数フィールド識別手段（119）にも結合させて、該
インターレース補正回路に前記第１ビデオ信号の偶数‐
奇数フィールド識別情報（Ｄ）も受信させて、前記イン
ターレース補正回路が前記第１ビデオ信号の偶数‐奇数
フィールド識別情報（Ｄ）と、前記フィールドメモリに
転送された第２ビデオ信号の偶数‐奇数フィールド識別
情報（Ａ）とに応じて前記読取回路（37）用の読取アド
レス補正信号を計算して、該読取アドレス補正信号を前
記読取回路（37）へ供給するようにしたことを特徴とす
るテレビジョン画像表示装置。 ２．前記圧縮回路（13）がラインバッファメモリ（43）
を含み、該メモリの書込クロック信号入力端子（79）が
第２クロック信号発生器（85）の出力端子（83）に結合
され、かつ前記ラインバッファメモリの読取クロック信
号入力端子（89）が第１クロック信号発生器（94）の出
力端子（93）に結合され、前記第１クロック信号発生器
にはフィールドメモリ（35）のクロック信号入力端子
（92）も結合され、前記ラインバッファメモリの書込ア
ドレス回路（77）の書込−終了信号出力端子（105）が
ラインバッファメモリの読取アドレス回路（91）の読取
−開始信号入力端子（107）に結合され、かつ前記副画
像切換スイッチ（９）用のスイッチング信号がラインバ
ッファメモリ（43）の割込信号入力端子（101）にも供
給され、前記第２ビデオ信号の偶数‐奇数フィールド識
別情報Ａが前記第２ビデオ信号のサンプル毎に前記フィ
ールドメモリに書込まれるようにしたことを特徴とする
特許請求の範囲第１項に記載のテレビジョン画像表示装
置。 ３．前記インターレース回路（71）にて前記第２水平同
期信号を3:1のカウンタ（65）によって分周するように
し、該カウンタの書込コマンド入力端子（69）が前記第
２ビデオ信号源（29）の第２垂直同期信号用の出力端子
（33）に結合され、かつ前記カウンタのカウント書込入
力端子（63）が、前記第２偶数−奇数フィールド識別手
段（55）の出力信号（Ａ）に応じて切換えられるディジ
ット発生器（61）の出力端子に結合され、該ディジット
発生器が一方のフィールド期間中にはディジット１を、
他方のフィールド期間中にはディジット２を交互に供給
し、前記カウンタのカウント信号入力端子（67）が前記
第２ビデオ信号源（29）の第２水平同期信号用の出力端
子（31）に結合されるようにしたことを特徴とする特許
請求の範囲第１又は２項のいずれか一項に記載のテレビ
ジョン画像表示装置。 ４．前記インターレース補正回路（125）がフィールド
転換部検出回路（153）を含み、該検出回路の入力端子
（157）が前記フィールドメモリ（35）に転送された前
記第２ビデオ信号の偶数‐奇数フィールド識別情報
（Ａ）を受信する入力端子（127）に結合され、前記検
出回路のクロック信号入力端子（151）が前記第１クロ
ック信号発生器（94）の出力端子（93,147）に結合さ
れ、前記フィールド転換部検出回路の出力端子（161）
がゲート回路（163,169）に結合され、該ゲート回路
が、前記フィールドメモリ（35）からの前記第２ビデオ
信号の偶数‐奇数フィールド識別情報（Ａ）を受信する
入力端子（51,127）と、前記副画像切換スイッチ（９）
に対する前記スイッチング信号（Ｐ）が供給される入力
端子（139）と、前記第１ビデオ信号の偶数‐奇数フィ
ールド識別情報（Ｄ）が供給される入力端子（123）
と、各副画像の開始時点を示す始動信号（Ｓ）用の入力
端子（141）にも結合され、表示される副画像情報の奇
数及び偶数フィールドの位置が不所望に入れ換わる場合
に、フィールドメモリ（35）の読取アドレス回路（37）
の入力端子（131）に追加パルスを供給して、読取アド
レスのカウント値を特別にステップさせるようにしたこ
とを特徴とする特許請求の範囲第１〜３項のいずれか一
項に記載のテレビジョン画像表示装置。 ５．前記インターレース補正回路（125）がゲート兼メ
モリ回路（175,177,179,181,183,185,187,189）を具
え、副画像の所定の偶数‐奇数フィールド識別情報の発
生時に、主画像及び副画像が双方共に偶数か、又は奇数
フィールドである場合に、前記ゲート兼メモリ回路が、
主画像の実際のフィールドに前記副画像が開始する時点
に前記主画像の前のフィールドにおける追加パルスを供
給するようにしたことを特徴とする特許請求の範囲第４
項に記載のテレビジョン画像表示装置。 ６．前記インターレース補正回路が、副画像の端部補正
回路（193）を含み、インターレース補正回路（125）の
出力端子（129）に追加パルスが発生しなかった場合、
前記副画像の端部補正回路が副画像の最後から２番目の
ラインの終了時にパルス（199）を供給するようにした
ことを特徴とする特許請求の範囲第４又は５項のいずれ
か一項に記載のテレビジョン画像表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8601500A NL8601500A (nl) | 1986-06-10 | 1986-06-10 | Televisiebeeldweergeefinrichting. |
| NL8601500 | 1986-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324767A JPS6324767A (ja) | 1988-02-02 |
| JP2928803B2 true JP2928803B2 (ja) | 1999-08-03 |
Family
ID=19848150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143434A Expired - Lifetime JP2928803B2 (ja) | 1986-06-10 | 1987-06-10 | テレビジョン画像表示装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4750038A (ja) |
| EP (1) | EP0249281B1 (ja) |
| JP (1) | JP2928803B2 (ja) |
| KR (1) | KR880001155A (ja) |
| AU (1) | AU587758B2 (ja) |
| CA (1) | CA1268248C (ja) |
| DE (1) | DE3785088T2 (ja) |
| NL (1) | NL8601500A (ja) |
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| NL8801802A (nl) * | 1988-07-15 | 1990-02-01 | Philips Nv | Videosignaalverwerkingsschakeling. |
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- 1987-06-08 KR KR870005772A patent/KR880001155A/ko not_active Application Discontinuation
- 1987-06-09 AU AU74030/87A patent/AU587758B2/en not_active Ceased
- 1987-06-10 JP JP62143434A patent/JP2928803B2/ja not_active Expired - Lifetime
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| EP0249281A1 (en) | 1987-12-16 |
| EP0249281B1 (en) | 1993-03-31 |
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| AU587758B2 (en) | 1989-08-24 |
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| US4750038A (en) | 1988-06-07 |
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| KR880001155A (ko) | 1988-03-31 |
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