JPS6324767A - テレビジョン画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第１ビデオ信号源からの第１水平同期信号と
、第１垂直同期信号とによって同期させることができ、
前記第１ビデオ信号源から得られる第１ビデオ信号の主
画像表示を得るための走査回路を有している画像表示管
と、スイッチング信号によって作動させることができ、
前記画像表示管に第１ビデオ信号又は副画像信号を交互
に供給する副画像切換スイッチとを具えており、前記副
画像信号が第２ビデオ信号源によって供給される第２ビ
デオ信号から圧縮回路により得られ、該圧縮回路が書込
回路及び読取回路を有しているフィールドメモリを具え
、前記書込回路を第２ビデオ信号源から得られる第２垂
直同期信号と、分周回路によって分周される第２水平同
期信号とによって同期させることのできるテレビジョン
画像表示装置に関するものである。

上述したタイプのテレビジョン画像表示装置は「アイ・
イー・イー・イー・トランザクションズ・オン・コンシ
ューマ・エレクトロニクス（ＩＥＥ　Ｅ　Ｔｒａｎｓｓ
ａｃｔｉｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔ
ｒｏｎｉｃｓ）（１９７９年２月第５１２〜５１９頁）
から既知である。

ビデオ信号源は一般に互いに同期させていないため、主
画像の全く同一のフィールド期間中に表示される副画像
の情報は主として、その一部が第２ビデオ信号源の実際
のフィールドから、他の部分が先のフィールドから生じ
ている。このために、例えば傾斜画像要素に明暗の縞模
様の如き妨害現象を生ぜしめている。

本発明の目的はこれらの妨害現象を軽減せしめることに
ある。

本発明は、冒頭にて述べた種類のテレビジョン画像表示
装置において、前記分周回路がインターレース回路の一
部を形成し、該インターレース回路の作動信号入力端子
が第１偶数−奇数フィールド識別回路の出力端子に結合
され、該出力端子が、偶数−奇数フィールド情報をライ
ン周期毎に少なくとも１度第２ビデオ信号源からフィー
ルドメモリを介して該フィールドメモリの出力端子に結
合させたインイターレース−補正回路の入力端子に転送
するためにフィールドメモリの入力端子にも結合され、
前記インターレース−補正回路の他の入力端子が、第１
水平同期信号と第１垂直同期信号とによって制御するこ
とのできる第２偶数−奇数フィールド識別回路の出力端
子に結合され、かつ前記インターレース−補正回路が、
前記両偶数−奇数フィールド識別回路からの出力信号に
応じて読取アドレス補正をするためにフィールドメモリ
の読取回路の入力端子に結合される出力端子を有して、
副画像のインターレースが維持されるようにしたことを
特徴とする。

上記本発明によれば、表示すべき副画像の部分が高位置
に位置付けられるフィールドに関連するのか、或いは低
位置に位置付けられるフィールドに関連するのかを転送
される偶数−奇数フィールド情報によって定めることが
でき、それに応じてインターレース−補正回路が表示副
画像における位置補正をするたとができるため、妨害現
象は消失する。

以゛下図面につき本発明を説明する。

本発明によるテレビジョン画像表示装置を示す第１図に
おいて、第１ビデオ信号源１は出力端子３から第１ビデ
オ信号を、出力端子５から第１水平同期信号を、出力端
子７から第１垂直同期信号を供給する。第１ビデオ信号
ａ１は、例えばテレビジョン受像機、テレビジョンカメ
ラ又はビデオレコーダの受信段とすることができる。

第１ビデオ信号は第１ビデオ信号源１の出力端子３から
副画像切換スイッチ９の入力端子に供給され、このスイ
ッチは圧縮回路１３の出力端子１１から得られる副画像
信号を他の入力端子にて受信する。副画像切換スイッチ
９の出力端子は表示すべきビデオ信号を画像表示管１５
に供給する。

図面の明瞭化のために、関連する信号通路は単一ライン
にて示しである。カラーテレビジョン画像表示装置には
多数の信号通路が用いられることは明らかである。

第１水平同期信号及び第１垂直同期信号は第１ビデオ信
号源１の出力端子５及び７から走査回路２１の入力端子
１７及び１９にそれぞれ供給され、この走査回路２１は
第１ビデオ信号と共に画像表示管１５に主画像を表示さ
せる。

副画像を表示させる場合には、副画像切換スイッチ９の
作動信号入力端子２３に供給されるスイッチング信号に
よって副画像切換スイッチ９を主画像の各フィールド周
期の一部分の期間中図示の位置とは反対側の位置に周期
的に切換える。

圧縮回路１３は第２ビデオ信号源２９の出力端子２７か
らの第２ビデオ信号を受信する入力端子２５を有してい
る。第２ビデオ信号源２９も第２水平同期信号を出力端
子３１に供給すると共に第２垂直同期信号を出力端子３
３に供給する。第２ビデオ信号源２９は、例えばテレビ
ジョン受像機、テレビジョンカメラ又はビデオレコーダ
の第２受信段とすることができる。

圧縮回路１３は、読取アドレス回路３７とディジタル−
アナログ変換器３９とで構成される読取回路及び書込ア
ドレス回路４１と、ラインバッファメモリ４３と、アナ
ログ−ディジタル変換器４５とを具えてい゛る書込回路
を有しているフィールドメモリ３５を具えている。圧縮
回路１３の入力端子２５及び出力端子１１は、それぞれ
アナログ−ディジタル変換器４５の入力端子及びディジ
タル−アナログ変換器３９の出力端子でもある。アナロ
グ−ディジタル変換器４５は信号通路４７を介してディ
ジタル化された第２ビデオ信号をラインバッファメモリ
４３に供給し、このメモリ４３はディジタル化された第
２ビデオ信号を信号通路４９を介してフィールドメモリ
３５に書込ませるのに好適である。ついで、フィールド
メモリ３５は圧縮されたディジタルの第２ビデオ信号を
信号通路５１を介してディジタル−アナログ変換器３９
に供給し、この変換器３９は上記第２ビデオ信号から副
画像信号を形成し、この信号を出力端子１１から供給す
る。

第２ビデオ信号源２９の出力端子３１および３３は第１
の偶数−奇数フィールド識別回路５５の入力端子５１及
び５３にそれぞれ接続し、この回路５５の出力端子５７
からは、第２ビデオ信号源２９の出力端子２７における
第２ビデオ信号が偶数フィールドか、奇数フィールドの
いずれから生ずるのかに応じて偶数−奇数フィールド情
報を論理値“１″又は論理値“０”の信号形態で供給す
る。この偶数−奇数フィールド情報は信号通路４９を介
してフィールドメモリ３５に供給され、かつそこに連続
的に書込まれる。なおここに、偶数フィールドとはフレ
ームの高位置に位置付けられる画像フィールドを意味し
、また奇数フィールドとはフレームの低位置に位置付け
られる画像フィールドを意味するものとする。

これらのフィールドを以後筒１及び第２フィールドとも
それぞれ称する。偶数−奇数フィールド識別回路は、例
えば既知の方法にて形成することができ、これは本願人
の出願に係る特願昭６２−９７６４２号に記載しである
ようなタイプのものとすることができる。

第１偶数−奇数フィールド識別回路５５の出力端子５７
は、一方のフィールドの期間中にはディジット１を、他
方のフィールドの期間中にはディジット２を３対１の分
周器６５のカウント書込入力端子６３にそれぞれ供給す
る切換自在のディジット発生器６１′の作動信号入力端
子５９にも接続する。分周器６５はカウンタとして形成
し、このカウンタのカウント信号入力端子６７は第２ビ
デオ信号源２９からの第２水平同期信号用の出力端子３
１に接続すると共に、書込コマンド信号入力端子６９は
第２ビデオ信号源２９からの第２垂直同期信号用の出力
端子３３に接続するディジット発生器６１及び３；１分
周器６５はインターレース回路７１を構成し、分周器６
５の出力端子に接続されるインターレース回路７１の出
力端子７３は、ラインバッファメモリ４３に書込ませる
ラインの開始時に常にそのラインバッファメモリの書込
アドレス回路７７の入力端子７５にパルスを供給する。

アナログ−ディジタル変換器４５のクロック信号入力端
子８１と同様に、ラインバッファメモリ４３の書込アド
レス回路７７の書込クロック信号入力端子７９は、第１
クロック信号発生器８５の出力端子８３に接続する第１
クロック信号発生器８５の周波数は結合回路８７によっ
て第２水平同期信号の周波数に結合させる。

フィールドメモリ３５及びその書込アドレス回路４１と
読取アドレス回路３７のクロック信号入力端子９２と同
様に、ラインバッファメモリ４３の読取アドレス回路９
１の読取りロック信号入力端子８９は、第２クロック信
号発生器９４の出力端子９３に接続する。

この第２クロック信号発生器９４は結合回路９５によっ
て第１ビデオ信号源１の出力端子５から到来する第１水
平同期信号に周波数結合させる。

ラインバッファメモリ４３を介して第２ビデオ信号をフ
ィールドメモリ３５に書込ませる有効フィールド周期は
、フィールドメモリ３５の書込アドレス回路４１によっ
て、この回路の入力端子９６に第２ビデオ信号源２９の
出力端子３３から供給されて到来する第２垂直同期信号
から取出される。この有効フィールド周期を表わす信号
は、フィールドメモリ３５の書込アドレス回路４工の出
力端子９７によってバッファメモ１月３の書込アドレス
回路７７の入力端子９日に供給される。

副画像を表示する際に、フィールドメモリ３５にはライ
ンバッファメモリ４３からの第２ビデオ信号が書込まれ
ない。このために、副画像切換スイッチ９の入力端子２
３に供給されるフィールドメモリ３５の読取アドレス回
路３７の出力端子９９（この出力端子を以後Ｐと称する
）から到来するスイッチング信号は、ラインバッファメ
モリ４３の読取アドレス回路９１の割込信号入力端子１
０１と、フィールドメモリ３５の書込アドレス回路４１
の割込信号入力端子１０３にも供給する。

ラインバッファメモリ４３には第２ビデオ信号源２９の
ライン期間中に常に第２ビデオ信号が書込まれ・その後
フィールドメモリ３５から表示するものがなくなると、
２つのライン期間中にラインバッファメモリ４３の内容
をこれらのライン期間にフィールドメモリ３５に転送す
る時間がある。このフィールドメモリ３５へのラインバ
ッファメモリ４３の内容の転送は、その内容がラインバ
ッファメモリ４３に書込まれた後に直ちに開始される。

このために、ラインバッファメモリ４３の書込アドレス
回路７７の出力端子１０５から信号をラインバッファメ
モリ４３の読取アドレス回路９工の入力端子１０７及び
フィールドメモリ３５の書込アドレス回路４１の入力端
子１０９に供給する。

第１偶数−奇数フィールド識別回路５５の出力端子５７
から生ずる偶数−奇数フィールド情報（この情報を以後
Ａとも称する）は、フィールドメモリ３５に通ずる信号
通路４９にも供給して、フィールドメモリ３５に書込ま
れる信号のサンプル毎に、その関連するサンプルが第２
ビデオ信号源２９の偶数フィールドからか、又は奇数フ
ィールドから到来するかを示す１ビツトを与えるように
する。フィールドメモリ３５を第２ビデオ信号源２９の
ライン期間の任意瞬時に割込ませることができないよう
に、このフィールドメモリ３５の書込みを制御する場合
、実際上この場合にはライン期間の開始時に常に偶数−
奇数フィールド情報を書込ませれば充分である。

フィールドメモリ３５を読取るためには、その読取アド
レス回路３７を第１ビデオ信号源１の出力端子５および
７にそれぞれ接続される入力端子１１１および１１３を
介して画像表示管１５の走査回路２１と同期させて、副
画像を主画像の所望位置に表示させる。

第１ビデオ信号源１の出力端子５及び７は、第２の偶数
−奇数識別回路１１９の入力端子１１５及び１１７にも
第１水平同期信号及び第１垂直同ルＩ信号をそれぞれ供
給し、この第２識別回路１１９は上記両同期信号から主
画像の偶数−奇数フィールド情報りを取出し、この情報
りを出力端子１２１を経てインターレース−補正回路１
２５の入力端子１２３に供給する。このインターレース
−補正回路１２５の他の入力端子１２７はフィールドメ
モリの読取中に信号通路５１から副画像の偶数−奇数フ
ィールド情報を受信する。

インターレース−補正回路１２５は、その出力端子１２
９からフィールドメモリ３５の読取アドレス回路３７の
入力端子１３１に所定瞬時（この所定瞬時については後
に詳述する）にパルスを供給し、このパルスは斯かる読
取アドレス回路３７のアドレスカウンタを追加のステッ
プだけ進める。これは読取アドレス補正の最も簡単な方
法である。正及び負の双方の読取アドレス補正をするこ
ともできることは勿論である。しかし、これは一般に実
施するのが困難である。その理由は、この目的に利用で
きるアドレス回路には一般に回線がないからである。前
記パルスは、フィールドメモリ３５の読取アドレス回路
３７の出力端子９９．１３３．１３５．１３７から得ら
れたインターレース−補正回路１２５の入力端子１３９
．１４１．１４３．１４５にそれぞれ供給される多数。

の信号Ｐ、Ｓ、Ｎ、Ｌによって信号ＡとＤから取出され
る。インターレース−補正回路１２５のクロック信号入
力端子１４７は第２クロック信号発生器９４の出力端子
９３から第２クロック信号Ｃを受信す。

上述した種々の信号の作用及び上述したような読取アド
レス回路の追加ステップのために上述したパルスを供給
するのに好適なインターレース−補正回路の好適例を第
２図を参照して詳述する。

第２図における第１図に対応する部分には第１図の場合
と同一参照符号を付して示しである。インターレース−
補正回路１２５のクロック信号入力端子１４７はフィー
ルド転換部検出回路１５３のクロック信号入力端子１５
１に接続し、このクロック信号入力端子１５１はＤフリ
ップフロップ１５５のクロック信号入力端子に接続し、
フリップフロップ１５５のＤ入力端子はフィールド転換
部検出回路１５３の入力端子１５７を介して副画像の偶
数−奇数フィールド情報Ａに対するインターレース−補
正回路１２５の入力端子１２７に接続する。Ｄフリップ
フロップ１５５のＱ出力端子はＡＮＤゲート１５９の反
転入力端子に信号Ｂを供給する。ＡＮＤゲート１５９に
供給される信号Ｂは信号Ａに対して１クロック信号パル
ス期間だけ遅延される。ＡＮＤゲート１５９の他方の入
力端子はフィールド転換部検出回路１５３の入力端子１
５７に接続し、ＡＮＤゲート１５９の出力端子はフィー
ルド転換部検出回路１５３の出力端子１６１に接続する
。ＡＮＤゲート１５９は、奇数−偶数フィールドの転換
部がある場合に出力端子１６１から１クロック信号期間
を占めるパルスＡＢ′を供給する。

この場合に、副画像の偶数フィールドは信号Ａの値（こ
れは論理値”　１　”である）に相当し、かつ副画像の
偶数フィールドは最初は奇数フィールドよりも高い位置
に位置しているものと仮定した。

副画像における奇数〜偶数フィールド転換部では、その
転換部後に表示される偶数フィールド部分が、斯かる転
換部以前に表示されていた奇数フィールド部分よりも低
い位置になってしまう。このようなことをなすくために
、フィールド転換部検出回路１５３の出力端子１６１に
現れる信号をＡＮＤゲート１６３に供給する。ＡＮＤゲ
ート１６３の他の入力端子はインターレース−補正回路
の入力端子１３９からの信号Ｐを受信し、このＡＮＤゲ
ートの反転入力端子は信号Ｓが供給される入力端子１４
１に接続する。信号Ｓは副画像の開始時におけるクロッ
ク信号の期間中、従って主画像の成るフィールドにおけ
る信号Ｐの第１クロック信号の期間中は高レベルにある
。

副画像の第１クロック周期後に、その副画像後に生ずる
奇数−偶数フィールドの転換部では、ＡＮＤゲート１６
３がパルスをＯＲゲート１６５及びＯＲゲート１６７を
介してインターレース−補正回路１２５の出力端子１２
９に供給するため、フィールドメモリの読み取りアドレ
スが１ステツプ余計に増大することになり、奇数−偶数
フィールド転換部の後に表示される副画像の部分が所定
位置に持ち上げられて、奇数部分に対して正しい位置に
持たらされる。

副画像が奇数−偶数フィールド転換部を有して生じた主
画像フィールドが偶数フィールドであった場合には、つ
ぎの主画像フィールドは奇数フィールドとなり、そこに
おける副画像は偶数−奇数フィールド転換部を有するよ
うになる。この場合に副画像の上側偶数フィールド部分
も主画像の奇数フィールドに対して低く位置付けられ、
それはＯＲゲート１６５の別の入力端子に接続されるＡ
ＮＤゲート１６９により供給される追加のパルスに応答
して副画像の開始時に追加ステップにより所定位置に持
ち上げられる。この際、ＡＮＤゲート１６９の第１入力
端子は信号Ｓを受信し、第２入力端子は信号Ａを受信し
、第３の反転入力端子は信号Ｄ、即ち、主画像の関連す
るフィールドが偶数フィールドである場合の主画像であ
るその主画像の偶数−奇数フィールド情報を受信する。

副画像が奇数−偶数フィールド転換部を有して生じた主
画像フィールドが奇数フィールドであった場合には、つ
ぎの主画像フィールドは偶数フィールドとなり、この偶
数フィールドでは副画像に偶数−奇数フィールドの転換
部が生じ、またこの偶数フィールドでは位置を補正する
必要はない。

その理由は、斯かるフィールドの上側部分は互いに正し
い位置を有しているからであり、しかも副画像のフィー
ルド転換部で位置が変化しないからである。

原則として、へＮＯゲート１６３及び１６９と、フィー
ルド転換部検出回路１５３は十分なものと云える。

第２図のインターレース−補正回路の他の回路部品は所
定の場合にさらに追加の補正を行うためのものである。

このために、フィールド転換部検出回路１５３はＡＮＤ
ゲート１７１を具えており、このＡＮＤゲートの入力端
子はフリップフロップ１５５のＱ出力端子から信号Ｂを
受信し、このＡＮＤゲートの反転入力端子はフィールド
転換部検出回路１５３の入力端子１５７に接′続する。

ＡＮＤゲート１７１の出力端子はフィールド転換部検出
回路１５３の出力端子１７３に接続し、この出力端子か
らは副画像の偶数−奇数フィールド転換部がある場合に
１クロツタ信号周期の期間中１個のパルスを供給せしめ
る。

フィールド転換部検出回路１５３の出力端子１６１はＡ
ＮＤゲート１７５の第１入力端子にも接続し、このＡｌ
ｌＩＤゲートの第２入力端子はインターレース−補正回
路１２５の入力端子１２３に接続し、また上記ＡＮＤゲ
ート１７５の第３入力端子はインターレース−補正回路
１２５の入力端子１３９に接続する。

フィールド転換部検出回路１５３の出力端子１７３はＡ
ＮＤゲート１７７の第１入力端子に接続し、このＡＮＤ
ゲートの反転第２入力端子はインターレース−補正回路
１２５の入力端子１２３に接続し、上記ＡＮＤ／７’−
ト１７７の第３入力端子はインターレース−補正回路１
２５の入力端子１３９に接続する。

ＡＮＤゲート１７５及び１７７の出力端子はＯＲゲート
１７９の入力端子に接続し、このＯＲゲートの出力端子
はセット−リセットフリップフロップ１８１のセット入
力端子に接続する。フリップフロップ１８１のリセット
入力端子はインターレース−補正回路１２５の入力端子
１４１からの信号Ｓを受信し、上記フリップフロップの
Ｑ出力端子はＡＮＤゲート１８３の第１入力端子に接続
する。このＡＮＤゲートの出力端子はＯＲゲート１６５
の第３入力端子に接続する。

セット−リセットフリップフロップ１８１のクロック信
号入力端子はインターレース−補正回路１２５のクロッ
ク信号入力端子１４７に接続する。

へＮＯゲート１８３の第２入力端子はＯＲゲート１８５
の出力端子に接続し、第３入力端子はインターレース−
補正回路１２５の入力端子１４１に接続する。

ＯＲゲート１８５の入力端子は２個のへＮＤゲート１８
７゜１８９の出力端子に接続する。ＡＮＤゲート１８７
の入力端子は、インターレース−補正回路１２５の入力
端子１２７．１２３．１３９からの信号Ａ、　Ｄ及びＰ
をそれぞれ受信する。ＡＮＤゲート１８９の第１入力端
子はインターレース−補正回路１２５の信号Ｐ用の入力
端子１３９に接続し、このＡＮＤゲート１８９の２つの
反転入力端子はインターレース−補正回路１２５のイｉ
号Ａ用の入力端子１２７と、信号り用の入力端子１２３
とにそれぞれ接続する。

セット−リセットフリップフロップ１８１は信号Ｓの立
下り縁で常にクロック信号によりリセットされるため、
このフリップフロップは、主画像の以前のフィールドに
てＯＲゲー目７９が主画像の期間中論理値“１”の信号
を供給していた場合には信号Ｓが終了するまでＡＮＤゲ
ート１８３には論理値゛１”°の信号しか供給できない
。これは、主画像フィールドが偶数フィールドで、しか
も副画像に奇数−偶数フィールドの転換部が生じていた
際のＡＮＤゲート１７５の作動によるか、又は主画像が
奇数フィールドで、しかも偶数−奇数フィールドの転換
部が副画像に生じていた際のＡＮＤゲート１７７の作動
による場合である。ＡＮＤゲート１８３は、ＯＲゲート
１８５も論理値“１゛信号を供給する場合（これは主画
像フィールド及び副画像フィールドがいずれも偶数フィ
ールドか、又は双方共に奇数フィールドである場合）に
副画像の開始時に信号Ｓの発生中論理値“１゛信号を供
給することができる。これは副画像のフィールド転換部
がその副画像の開始位置に位置し、かつつぎのフィール
ド周期の期間中副画像にフィールド転換部が生じない程
度に副画像の開始点の近くに位置付けられる際に生ずる
だけである。このような手段を講じることにより、６Ｑ
　ＩＩ　ｚのビデオ信号源から到来する副画像を５０Ｈ
ｚのビデオ信号源の主画像に乱れることなく表示させる
こともできる。

従って、上述したケースの１つではＯＲゲート１６５が
論理値“１″の信号をＯＲゲート１６７に供給し、この
信号は副画像の端部補正回路１９３の入力端子１９１に
も供給される。入力１９１　はセット−リセットフリッ
プフロップ１９５のセット入力端子でもあり、このフリ
ップフロップの互出力端子はＡＮＤゲート１９７の一方
の入力端子に接続する。ＡＮＤゲート１９７の出力端子
１９９は副画像の端部補正回路１９３の出力端子でもあ
る。副画像の端部補正回路１９３の第２入力端子２００
はセット−リセットフリップフロップ１９５のクロック
信号入力端子でもあり、この端子はインターレース−補
正回路１２５の入力元子１４７からクロック信号を受信
する。副画像の端部補正回路１９３の第３入力端子２０
１はセッｈ−リセットフリップフロップ１９５のリセッ
ト入力端子でもあり、この端子はインターレース−補正
回路１２５の入力端子から信号Ｎを受信する。この信号
Ｎは信号Ｓに先立ってクロック信号周期にて、従って副
画像の開始以前のクロック信号周期にて発生するパルス
であるため、セット−リセットフリップフロップ１９５
は各副画像が開始する前にリセットされる。

副画像の端部補正回路１９３の第４入力端子２０３はイ
ンターレース−補正回路１２５０入力端子１４５から信
号りを受信する。この信号りは副画像の最後から２番目
のラインの最終クロック信号期間に発生するパルスであ
る。副画像が発生している期間中に、ＯＲゲート１６５
がアドレス補正信号を供給しなかったために、セット−
リセットフリップフロップ１９５がセットされていなか
った場合には、このセット−リセットフリップフロップ
１９５のＱ出力は、依然論理値“１゛のままであり、Ａ
ＮＤゲ−）１９７は今までのところでは、副画像の最後
から２番目のラインの終りに副画像端部補正回路の出力
端子１９９に論理値“１゛信号を供給し、この論理値゛
１゛°信号はＯＲゲート１６７を介してアドレス補正を
するため、副画像の端部はアドレス補正信号がＯＲゲー
ト１６５によって供給される場合と同じ主画像の位置に
発生し、従って副画像の端部の厄介なジャンピングが起
こり得なくなる。

副画像のライン数が３の倍数である場合、インターレー
ス回路７１は２フィールド毎に１度だけカウント入力端
子６３を介してカウンタ６５に適当な値を書き込ませる
ことによって簡単に形成することができる。

主画像の第１ビデオ信号もディジタル信号である場合に
は、所要に応じ、第１及び第２ビデオ信号が同じディジ
タル構成を有していれば、ディジタル−アナログ変換器
３９を副画像切換スイッチ９の後方に組み込むことがで
きる。

偶数−奇数フィールド識別回路５５．１９９の各々は、
所要に応じ例えば前記特願昭６２−９７６４２号に記載
されているような同期信号パターン補正回路の部分を形
成することができ、この場合に上記再識別回路は関連す
る同期信号をインターレース回路７１の入力端子６７及
び６９と、フィールドメモリ３５の書込アドレス回路４
１の入力端子と、フィールドメモリ３５の読取アドレス
回路３７の入力端子１１１及び１１３と、走査回路２１
の入力端子１７及び１９にそれぞれ供給することができ
る。

【図面の簡単な説明】

第１図は本発明によるテレビジョン画像表示装置の一例
を示すブロック線図、 第２図は本発明によるテレビジョン画像表示装置用イン
ターレース−補正回路の好適例を原理回路図をもって示
す線図である。 １・・・第１ビデオ信号源　９・・・副画像切換スイッ
チ１３・・・圧縮回路　　　　　１５・・・画像表示管
２１・・・走査回路　　　　　２９・・・第２ビデオ信
号源３５・・・フィールドメモリ　３７・・・読取アド
レス回路３９・・・ディジタル−アナログ変換器４１・
・・書込アドレス回路 ４３・・・ラインバッファメモリ ４５・・・アナログ−ディジタル変換器４７、４９．５
１・・・信号通路 ５５・・・第１偶数−奇数フィールド識別回路６１・・
・ディジット発生器 ６５・・・分周器 ７１・・・インターレース回路 ７７・・・書込アドレス回路 ８５・・・第１クロック信号発生器 ８７、９５・・・周波数結合回路 ９４・・・第２クロック信号発生器 １１９・・・第２偶数−奇数フィールド識別回路１２５
・・・インターレース−補正回路１５３・・・フィール
ド転換部検出回路１５５・・・Ｄフリップフロップ １５９、１６３．１６９．１７１．１７５．１７７、１
８３．１８７．１８９゜１９７・・・ＡＮＤゲート １６５、１６７、１７９．１８５・・・ＯＲゲート１８
１、１９５・・・セット−リセットフリップフロップ１
９３・・・副画像の端部補正回路 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランベンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、第１ビデオ信号源（１）からの第１水平同期信号（
   ５における）と、第１垂直同期信号 （７における）とによって同期させることができ、前記
   第１ビデオ信号源から得られる第１ビデオ信号（３にお
   ける）の主画像表示を得るための走査回路（２１）を有
   している画像表示管（１５）と、スイッチング信号（２
   ３における）によって作動させることができ、前記画像
   表示管に第１ビデオ信号又は副画像信号（１１における
   ）を交互に供給する副画像切換スイッチ（９）とを具え
   ており、前記副画像信号が第２ビデオ信号源（２９）に
   よって供給される第２ビデオ信号（２７における）から
   圧縮回路（１３）により得られ、該圧縮回路が書込回路
   （４１、４３、４５）及び読取回路（３７、３９）を有
   しているフィールドメモリ（３５）を具え、前記書込回
   路を第２ビデオ信号源から得られる第２垂直同期信号（
   ３３における）と、分周回路（６５）によって分周され
   る第２水平同期信号（３１における）とによって同期さ
   せることのできるテレビジョン画像表示装置において、
   前記分周回路（６５）がインターレース回路（７１）の
   一部を形成し、該インターレース回路の作動信号入力端
   子（５９）が第１偶数−奇数フィールド識別回路（５５
   ）の出力端子（５７）に結合され、該出力端子が、偶数
   −奇数フィールド情報（Ａ）をライン周期毎に少なくと
   も１度第２ビデオ信号源からフィールドメモリ（３５、
   ４９）を介して該フィールドメモリの出力端子に結合さ
   せたインイターレース−補正回路（１２５）の入力端子
   （１２７）に転送するためにフィールドメモリ（３５）
   の入力端子（４９を介して）にも結合され、前記インタ
   ーレース−補正回路の他の入力端子（１２３）が、第１
   水平同期信号と第１垂直同期信号とによって制御するこ
   とのできる第２偶数−奇数フィールド識別回路（１１９
   ）の出力端子（１２１）に結合され、かつ前記インター
   レース−補正回路が、前記両偶数−奇数フィールド識別
   回路（５５、１１９）からの出力信号（Ａ、Ｄ）に応じ
   て読取アドレス補正をするためにフィールドメモリの読
   取回路（３７、３９）の入力端子（１３１）に結合され
   る出力端子（１２９）を有して、副画像のインターレー
   スが維持されるようにしたことを特徴とするテレビジョ
   ン画像表示装置。 ２、前記圧縮回路（１３）がラインバッファメモリ（４
   ３）を含み、該メモリの書込クロック信号入力端子（７
   ９）が第１クロック信号発生器（８５）の出力端子（８
   ３）に結合され、かつ前記ラインバッファメモリの読取
   りロック信号入力端子 （８９）が第２クロック信号発生器（９４）の出力端子
   （９３）に結合され、前記第２クロック信号発生器には
   フィールドメモリ（３５）のクロック信号入力端子（９
   ２）も結合され、ラインバッファメモリの書込アドレス
   回路（７７）の終了−書込信号出力端子（１０５）がラ
   インバッファメモリの読取アドレス回路（９１）の開始
   −読取信号入力端子（１０７）に結合され、かつスイッ
   チング信号がラインバッファメモリ（４３）の割込信号
   入力端子（１０１）にも供給され、偶数−奇数フィール
   ド情報（５７における）が第２ビデオ信号のサンプル毎
   にフィールドメモリに書込まれるようにしたことを特徴
   とする特許請求の範囲第１項に記載のテレビジョン画像
   表示装置。 ３、前記インターレース回路（７１）の分周器を３：１
   のカウンタ（６５）とし、該カウンタの書込コマンド入
   力端子（６９）が第２ビデオ信号源（２９）の第２垂直
   同期信号用の出力端子（３３）に結合され、かつ前記カ
   ウンタのカウント書込入力端子（６３）が、第１偶数−
   奇数フィールド識別回路（５５）の出力信号（５９にお
   ける）によって切変えることのできるディジット発生器
   （６１）の出力端子に結合され、該ディジット発生器が
   一方のフィールド期間中にはディジット１を、他方のフ
   ィールド期間中にはディジット２を交互に供給し、前記
   カウンタのカウント信号入力端子（６７）が第２ビデオ
   信号源（２９）の第２水平同期信号用の出力端子（３１
   ）に結合されるようにしたことを特徴とする特許請求の
   範囲第１又は２項のいずれか一項に記載のテレビジョン
   画像表示装置。 ４、前記インターレース−補正回路（第２図の１２５）
   がフィールド転換部検出回路（１５３）を含み、該検出
   回路の入力端子（１５７）がインターレース−補正回路
   （１２５）の第１偶数−奇数フィールド情報（Ａ）用の
   入力端子（１２７）に結合され、前記検出回路のクロッ
   ク信号入力端子（１５１）が第２クロック信号発生器（
   ９４）の入力端子（１９３、１４７）に結合され、前記
   フィールド転換部検出回路の出力端子（１６１）がゲー
   ト回路（１６３、１６９）に結合され、該ゲート回路が
   、第１偶数−奇数フィールド情報（Ａ）に対するフィー
   ルドメモリの出力端子（信号通路５１、１２７）と、副
   画像切換スイッチに対するスイッチング信号（Ｐ）を供
   給する入力端子（１３９）と、第２偶数−奇数フィール
   ド情報（Ｄ）を供給するための入力端子（１２３）と、
   各副画像の開始を表示する始動信号（Ｓ）用の入力端子
   （１４１）とに結合され、表示される副画像情報の奇数
   及び偶数フィールドの位置の不所望な交換が起りがちな
   場合に、読取アドレスのカウントを追加ステップさせる
   ために、前記ゲート回路が追加パルスをフィールドメモ
   リ（３５）の読取アドレス回路（３７）の入力端子（１
   ３１）に供給するようにしたことを特徴とする特許請求
   の範囲第１〜３項のいずれか一項に記載のテレビジョン
   画像表示装置。 ５、前記インターレース補正回路（第２図の１２５）が
   ゲート兼メモリ回路（１７５、１７７、１７９、１８１
   、１８３、１８５、１８７、１８９）を具え、副画像の
   所定偶数−奇数フィールド情報状態の発生時に、主画像
   及び副画像が双方共に偶数か、又は奇数フィールドであ
   る場合に、前記ゲート兼メモリ回路が、副画像の開始時
   に主画像の以前のフィールドにおける追加パルスを主画
   像の実際のフィールドに供給するようにしたことを特徴
   とする特許請求の範囲第４項に記載のテレビジョン画像
   表示装置。 ６、前記インターレース−補正回路が、副画像の端部補
   正回路（１９３）を含み、インターレース−補正回路（
   １２５）の出力端子（１２９）に追加パルスが発生しな
   かった場合、前記副画像の端部補正回路が副画像の最後
   から２番目のラインの終りにパルス（１９９における）
   を供給するようにしたことを特徴とする特許請求の範囲
   第４又は５項のいずれか一項に記載のテレビジョン画像
   表示装置。