JPH0543565Y2 - - Google Patents
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- Publication number
- JPH0543565Y2 JPH0543565Y2 JP10325587U JP10325587U JPH0543565Y2 JP H0543565 Y2 JPH0543565 Y2 JP H0543565Y2 JP 10325587 U JP10325587 U JP 10325587U JP 10325587 U JP10325587 U JP 10325587U JP H0543565 Y2 JPH0543565 Y2 JP H0543565Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- flip
- terminal
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007493 shaping process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、カラーテレビにおいて、フレーム
（静止画面）を構成するフイールドの繰返しが奇
数か、偶数であるかを判分するフイールド判定回
路に関する。
（静止画面）を構成するフイールドの繰返しが奇
数か、偶数であるかを判分するフイールド判定回
路に関する。
＜従来技術＞
カラーテレビの受像機において、映像信号を半
導体メモリーやその他の記憶装置に一時記憶させ
ておき、これを適宜画像処理してCRT（ブラウン
管）の画面上に静止画像、あるいは録画映像等と
して再現する機会が多くなつている。
導体メモリーやその他の記憶装置に一時記憶させ
ておき、これを適宜画像処理してCRT（ブラウン
管）の画面上に静止画像、あるいは録画映像等と
して再現する機会が多くなつている。
即ち、上記画像処理はフレーム（静止画面）を
構成するフイールドの繰返しが奇数フイールド
か、あるいは偶数フイールドの何れであるかを明
確にすることが必要である。
構成するフイールドの繰返しが奇数フイールド
か、あるいは偶数フイールドの何れであるかを明
確にすることが必要である。
それは、記憶画像を再生する場合、奇数フイー
ルドか、あるいは偶数フイールドの別に応じて情
報、即ち画像の再生を図らなければ、映像データ
が反転して画像品質が著しく低下することにな
る。
ルドか、あるいは偶数フイールドの別に応じて情
報、即ち画像の再生を図らなければ、映像データ
が反転して画像品質が著しく低下することにな
る。
そこで、従来これらフイールドが奇数か、ある
いは偶数であるかを判定する装置として第４図及
び第５図に示すようにフリツプフロツプ回路（Ｄ
型フリツプフロツプ回路で、以下総て同じ）１の
端子Ｄに第５図ａの垂直同期信号MV（垂直偏向
出力を微分波形整形したもの）を入力し、端子
CKに第５図ｂ及び第５図ｃの水平同期信号MH
（水平フライバツクトランスからの出力を微分波
形整形したもの）を入力すると、該フリツプフロ
ツプ回路１の出力端子からはハイレベル信号が
取り出されてAND回路２に入力される。
いは偶数であるかを判定する装置として第４図及
び第５図に示すようにフリツプフロツプ回路（Ｄ
型フリツプフロツプ回路で、以下総て同じ）１の
端子Ｄに第５図ａの垂直同期信号MV（垂直偏向
出力を微分波形整形したもの）を入力し、端子
CKに第５図ｂ及び第５図ｃの水平同期信号MH
（水平フライバツクトランスからの出力を微分波
形整形したもの）を入力すると、該フリツプフロ
ツプ回路１の出力端子からはハイレベル信号が
取り出されてAND回路２に入力される。
次に、該AND回路２には前記垂直同期信号
MVと、第５図ａ及び第５図ｂのクロツク信号φ
とが入力され、ここで演算された論理積２′はカ
ウンター回路３の端子CKに入力され、該カウン
ター回路３の端子Ｑからはカウント出力３′が得
られるように構成されている。即ち、AND回路
２から得られる奇数フイールドと、偶数フイール
ド即ち第５図ｂ及び第５図ｃの各出力２′を比較
し、この出力比（奇数：偶数）が１：２となつ
て、カウンター回路３から出力３′が得られ、こ
の出力を受けて、例えば、該出力３′が１回の時
は奇数フイールド、２回の時は偶数フイールドと
判定するような判定回路（マイコン判定装置）を
カウンター回路の出力端子Ｑに接続することによ
つて行われている。
MVと、第５図ａ及び第５図ｂのクロツク信号φ
とが入力され、ここで演算された論理積２′はカ
ウンター回路３の端子CKに入力され、該カウン
ター回路３の端子Ｑからはカウント出力３′が得
られるように構成されている。即ち、AND回路
２から得られる奇数フイールドと、偶数フイール
ド即ち第５図ｂ及び第５図ｃの各出力２′を比較
し、この出力比（奇数：偶数）が１：２となつ
て、カウンター回路３から出力３′が得られ、こ
の出力を受けて、例えば、該出力３′が１回の時
は奇数フイールド、２回の時は偶数フイールドと
判定するような判定回路（マイコン判定装置）を
カウンター回路の出力端子Ｑに接続することによ
つて行われている。
＜考案が解決しようとする問題点＞
しかし、上記従来例ではカウンター回路を必要
とすると共にクロツク信号φをも必要としてお
り、それにマイコンによる判定回路をも不可欠と
なり、その結果回路構成も煩雑化しそれに大型化
する欠点があつた。
とすると共にクロツク信号φをも必要としてお
り、それにマイコンによる判定回路をも不可欠と
なり、その結果回路構成も煩雑化しそれに大型化
する欠点があつた。
本考案は、上記従来例の欠点を除去し、小型で
しかも判定し易い回路を提供しようとするもので
ある。
しかも判定し易い回路を提供しようとするもので
ある。
＜問題点を解決するための手段＞
信号MHとMVを受け入れて動作するフリツプ
フロツプ回路と、該フリツプフロツプ回路の一つ
の出力と該信号MVとの論理積を取るAND回路
と、前記信号MHとMVとの論理積を取るAND
回路と、前記両AND回路の論理積を受けて動作
するフリツプフロツプ回路と、前記フリツプフロ
ツプ回路のもう一つの出力と信号MVとの論理積
を取り、後者フリツプフロツプ回路にクリヤー信
号を入力するAND回路とからなる。
フロツプ回路と、該フリツプフロツプ回路の一つ
の出力と該信号MVとの論理積を取るAND回路
と、前記信号MHとMVとの論理積を取るAND
回路と、前記両AND回路の論理積を受けて動作
するフリツプフロツプ回路と、前記フリツプフロ
ツプ回路のもう一つの出力と信号MVとの論理積
を取り、後者フリツプフロツプ回路にクリヤー信
号を入力するAND回路とからなる。
＜作用＞
垂直偏向出力を微分し、水平フライバツクトラ
ンスからの出力が奇数フイールドでは１個のパル
ス、偶数フイールドでは２個のパルスが発生し、
これを出力レベルに変換して、奇数フイールドで
はローレベルとし、偶数フイールドではハイレベ
ルで出力する。
ンスからの出力が奇数フイールドでは１個のパル
ス、偶数フイールドでは２個のパルスが発生し、
これを出力レベルに変換して、奇数フイールドで
はローレベルとし、偶数フイールドではハイレベ
ルで出力する。
＜実施例＞
以下、本考案について図面に示す実施例により
詳細に説明する。
詳細に説明する。
第１図は回路図、第２図並びに第３図は、前記
回路の各部に入力する信号を示すものであり、先
ずその構成は第１図のように、一つのフリツプフ
ロツプ回路１と、該フリツプフロツプ回路１の端
子Ｑからの出力と垂直同期信号MVとの論理積を
取るAND回路２と、該AND回路の出力端に入力
端子Ｄを接続した他フリツプフロツプ回路６と、
該フリツプフロツプ回路６の端子CKに水平同期
信号MHと垂直同期信号MVの論理積を入力する
AND回路４と、垂直同期信号MVと前記フリツ
プフロツプ回路１の端子から出力との論理積を
フリツプフロツプ回路６のクリヤー端子CLに入
力するAND回路３とからなる。
回路の各部に入力する信号を示すものであり、先
ずその構成は第１図のように、一つのフリツプフ
ロツプ回路１と、該フリツプフロツプ回路１の端
子Ｑからの出力と垂直同期信号MVとの論理積を
取るAND回路２と、該AND回路の出力端に入力
端子Ｄを接続した他フリツプフロツプ回路６と、
該フリツプフロツプ回路６の端子CKに水平同期
信号MHと垂直同期信号MVの論理積を入力する
AND回路４と、垂直同期信号MVと前記フリツ
プフロツプ回路１の端子から出力との論理積を
フリツプフロツプ回路６のクリヤー端子CLに入
力するAND回路３とからなる。
以下、その動作について述べると、先ず垂直偏
向出力を抵抗R1，R2，R3及びコンデンサーC1に
より微分し、更にトランジスターTRで波形整形
し第４図に示すようなタイミングの垂直同期信号
MVを形成させる。
向出力を抵抗R1，R2，R3及びコンデンサーC1に
より微分し、更にトランジスターTRで波形整形
し第４図に示すようなタイミングの垂直同期信号
MVを形成させる。
そしてフリツプフロツプ回路１の端子CKには、
第２図ａ及び第２図ｂのような水平同期信号MH
（水平フライバツクトランスからのパルス信号を
微分して得たもの）が入力される。
第２図ａ及び第２図ｂのような水平同期信号MH
（水平フライバツクトランスからのパルス信号を
微分して得たもの）が入力される。
即ち、前記垂直同期信号MVに対し、奇数フイ
ールドの場合はハイレベルパルスが１個、偶数フ
イールドの場合はハイレベルパルスが２個入力さ
れる（インターレース走査が行われていれば
MV，MHとの関係は必然的に保たれている。）。
ールドの場合はハイレベルパルスが１個、偶数フ
イールドの場合はハイレベルパルスが２個入力さ
れる（インターレース走査が行われていれば
MV，MHとの関係は必然的に保たれている。）。
そこで、上記MV，MH信号がフリツプフロツ
プ回路１に入力されると、端子Ｑの出力は、MV
がハイレベルの間にMHの最初の立ち上がりエツ
ジでハイレベルとなり、又、MVがローレベルに
なつた時MHの立ち上がりエツジでローレベルと
なり、夫々第３図ａ及び第３図ｂの出力Ｑのよう
になる。この出力Ｑは、AND回路２により信号
MVの論理積が取られ出力２′をフリツプフロツ
プ回路６の端子Ｄに入力する。
プ回路１に入力されると、端子Ｑの出力は、MV
がハイレベルの間にMHの最初の立ち上がりエツ
ジでハイレベルとなり、又、MVがローレベルに
なつた時MHの立ち上がりエツジでローレベルと
なり、夫々第３図ａ及び第３図ｂの出力Ｑのよう
になる。この出力Ｑは、AND回路２により信号
MVの論理積が取られ出力２′をフリツプフロツ
プ回路６の端子Ｄに入力する。
又、フリツプフロツプ回路６のクリアー端子
CLへはAND回路３によつて前記フリツプフロツ
プ回路１の端子の出力と、信号Ｍとの論理積が
とられ、その出力３′が入力される。
CLへはAND回路３によつて前記フリツプフロツ
プ回路１の端子の出力と、信号Ｍとの論理積が
とられ、その出力３′が入力される。
そして、該フリツプフロツプ回路６のクロツク
端子CKには信号MHと信号MVとの論理積とし
て出力４′が入力される。
端子CKには信号MHと信号MVとの論理積とし
て出力４′が入力される。
奇数フイールドの場合には、フリツプフロツプ
回路６をAND回路３からのクリアー出力３′によ
つてリセツトが掛けられ、該回路６の端子Ｑから
の出力６′はローレベルとなり、AND回路３の出
力３′がローレベル期間中その状態を持続する。
タイミングは、第３図ａにおけるAND回路３の
出力３′の立ち上がりと略々同時にAND回路２，
４のそれぞれの出力２′，４′がハイレベルに立ち
上がるが、出力３′は出力４′に対してフリツプフ
ロツプ回路１を経て出力したために、それだけ該
出力４′より遅れ、リセツトが掛けられたままと
なり、出力４′の立ち上がり時には出力６′は変化
せず、リセツト状態のままローレベルを維持す
る。偶数フイールドでは、AND回路３の出力
３′はハイレベルのままで、フリツプフロツプ回
路６にはリセツトが掛からないが、しかし、
AND回路２の出力２′がハイレベルとなりフリツ
プフロツプ回路６の端子Ｄに入力され、クロツク
端子CKにはAND回路４の出力４′が入力され、
該出力４′の第１パルスは、前記奇数フイールド
の時と同様に、出力２′はフリツプフロツプ回路
１を通過しているために出力４′の立ち上がりよ
り遅れるのでフリツプフロツプ回路６の出力６′
は、ここでは変化せずローレベルのままとなる。
回路６をAND回路３からのクリアー出力３′によ
つてリセツトが掛けられ、該回路６の端子Ｑから
の出力６′はローレベルとなり、AND回路３の出
力３′がローレベル期間中その状態を持続する。
タイミングは、第３図ａにおけるAND回路３の
出力３′の立ち上がりと略々同時にAND回路２，
４のそれぞれの出力２′，４′がハイレベルに立ち
上がるが、出力３′は出力４′に対してフリツプフ
ロツプ回路１を経て出力したために、それだけ該
出力４′より遅れ、リセツトが掛けられたままと
なり、出力４′の立ち上がり時には出力６′は変化
せず、リセツト状態のままローレベルを維持す
る。偶数フイールドでは、AND回路３の出力
３′はハイレベルのままで、フリツプフロツプ回
路６にはリセツトが掛からないが、しかし、
AND回路２の出力２′がハイレベルとなりフリツ
プフロツプ回路６の端子Ｄに入力され、クロツク
端子CKにはAND回路４の出力４′が入力され、
該出力４′の第１パルスは、前記奇数フイールド
の時と同様に、出力２′はフリツプフロツプ回路
１を通過しているために出力４′の立ち上がりよ
り遅れるのでフリツプフロツプ回路６の出力６′
は、ここでは変化せずローレベルのままとなる。
しかし、偶数フイールドの場合、出力４′は次
のパルスが出力されるためにその立ち上がりエツ
ジでフリツプフロツプ回路６はAND回路２の出
力２′をハイレベルとすることにより、該回路６
の端子Ｑの出力６′もハイレベルとなる。
のパルスが出力されるためにその立ち上がりエツ
ジでフリツプフロツプ回路６はAND回路２の出
力２′をハイレベルとすることにより、該回路６
の端子Ｑの出力６′もハイレベルとなる。
＜考案の効果＞
本考案は、以上のように構成されるので、出力
６′がローレベルの場合奇数フイールドを示し、
ハイレベルの場合偶数フイールドを表すので判定
が明瞭であり、又、構成もカウンター回路や特殊
な判定器も不用となり構成が著しく簡単で小型化
できる。
６′がローレベルの場合奇数フイールドを示し、
ハイレベルの場合偶数フイールドを表すので判定
が明瞭であり、又、構成もカウンター回路や特殊
な判定器も不用となり構成が著しく簡単で小型化
できる。
第１図は、本考案判定回路図、第２図ａは、同
上における奇数フイールドの垂直同期信号と水平
同期信号の各微分波形を示す図、第２図ｂは、同
上偶数フイールドの垂直同期信号と水平同期信号
の各微分波形を示す図、第３図ａは、本考案判定
回路の各部における奇数フイールド時の信号波形
を示す図、第３図ｂは、同上判定回路の各部にお
ける偶数フイールド時の信号波形を示す図、第４
図は、従来の判定回路を示す図、第５図ａは、同
上における判定回路に入力される垂直同期信号と
水平同期信号の各微分波形を示す図、第５図ｂ
は、同上回路の各部における奇数フイールド時の
信号波形を示す図、第５図ｃは、同上回路の各部
における偶数フイールドの信号波形を示す図であ
る。 １，６……フリツプフロツプ回路、２，３，４
……AND回路。
上における奇数フイールドの垂直同期信号と水平
同期信号の各微分波形を示す図、第２図ｂは、同
上偶数フイールドの垂直同期信号と水平同期信号
の各微分波形を示す図、第３図ａは、本考案判定
回路の各部における奇数フイールド時の信号波形
を示す図、第３図ｂは、同上判定回路の各部にお
ける偶数フイールド時の信号波形を示す図、第４
図は、従来の判定回路を示す図、第５図ａは、同
上における判定回路に入力される垂直同期信号と
水平同期信号の各微分波形を示す図、第５図ｂ
は、同上回路の各部における奇数フイールド時の
信号波形を示す図、第５図ｃは、同上回路の各部
における偶数フイールドの信号波形を示す図であ
る。 １，６……フリツプフロツプ回路、２，３，４
……AND回路。
Claims (1)
- テレビジヨン受信機の水平フライバツクパルス
を微分波形整形した水平同期信号MHと、垂直偏
向出力を微分波形整形した垂直同期信号MVとを
一つのフリツプフロツプ回路１の端子CKと端子
Ｄに夫々入力し、該フリツプフロツプ回路１の出
力端子Ｑからの出力と前記垂直同期信号MVとの
論理積をとるNAND回路２の出力と、水平同期
信号MHと垂直同期信号MVとの論理積をとる
NAND回路４の出力とを、他のフリツプフロツ
プ回路６の端子Ｄと端子CKに夫々入力し、垂直
同期信号MVと前記フリツプフロツプ回路１の端
子Ｑからの出力との論理積をフリツプフロツプ回
路６のクリアー端子CLに入力するNAND回路３
とからなり、フリツプフロツプ回路６の端子Ｑか
ら奇数フイールド、偶数フイールドの判定出力を
出力することを特徴とするカラーテレビのフイー
ルド判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325587U JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10325587U JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648875U JPS648875U (ja) | 1989-01-18 |
| JPH0543565Y2 true JPH0543565Y2 (ja) | 1993-11-02 |
Family
ID=31333918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10325587U Expired - Lifetime JPH0543565Y2 (ja) | 1987-07-03 | 1987-07-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0543565Y2 (ja) |
-
1987
- 1987-07-03 JP JP10325587U patent/JPH0543565Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648875U (ja) | 1989-01-18 |
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