JP2807044B2 - イメージセンサ試験用同期信号発生器 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はイメージセンサを試験する際に用いられ、
イメージセンサ試験装置からの信号を受けて同期信号を
発生し、その同期信号を被試験イメージセンサの出力映
像信号と合成して複合信号としてテレビジョンモニタへ
供給するための同期信号発生器に関する。

「従来の技術」 第７図に従来のイメージセンサ試験装置を示す。パタ
ーン発生器11から駆動クロック12がドライバ13を通じて
被試験イメージセンサ14へ供給され、イメージセンサ14
はその画素出力を順次出力する。イメージセンサ14には
その受光面に例えば全面にわたって光15が一様に照射さ
れている。イメージセンサ14の出力はプロセス増幅器16
でサンプルホールドなどされて映像信号17として加算器
18へ供給される。一方、パターン発生器11から駆動クロ
ック12と同期した水平、垂直同期信号19がドライバ21を
通じて加算器18へ供給され、加算器18で両入力が加算さ
れて複合信号（コンポジット信号）22としてテレビジョ
ンモニタ23へ供給され、映像信号17がテレビジョンモニ
タ23に画像として表示される。つまり、被試験イメージ
センサ14の各画素の出力に応じて、モニタ23の画面の各
画素の濃度が表示され、出力が多過ぎる画素、出力が少
な過ぎる画素の検出や全体としてのむらなどを検出する
ことができる。

「発明が解決しようとする課題」 パターン発生器11から出力する駆動クロック12は
“1",“0"のパターンとして出力され、被試験イメージ
センサ14の種類、例えば画素数により駆動クロック12の
周波数を変える場合は駆動クロックのパターンを変更す
る。同期信号19も“1",“0"のパターンとしてパターン
発生器11から出力され、同期信号19はそのパルス幅、パ
ルス間隔などが予め決まっているから、駆動クロックの
周波数を変更すると、例えば一つのパルスを構成する
“1"の数が変化するため、同期信号パターンを書き替え
る必要がある。同期信号は駆動クロックに対して複雑な
波形をしているため、駆動クロックのパターンの作成と
比較して同期信号のパタンーンの作成に長い時間がかゝ
った。

従って、同期信号パターンをパターン発生器11から発
生しなくても済むようにすれば、パターン発生器11に用
いるパターンの作成が頗る簡単になる。

この発明の目的は、パターン発生器から駆動クロック
と、イメージセンサ水平基準パルスと、イメージセンサ
走査開始信号とを入力して、同期信号を自動的に発生す
るイメージセンサ試験用同期信号発生器を提供すること
にある。

「課題を解決するための手段」 この発明によれば、イメージセンサ試験装置からイメ
ージセンサ駆動クロックと、イメージセンサ水平基準パ
ルスと、イメージセンサ走査開始信号とが入力され、遅
延用カウンタで駆動クロックを計数して水平基準パルス
がイメージセンサの水平ブランキングの始めまで遅延さ
れ、その遅延された水平基準パルスを基準として駆動ク
ロックを計数して基本クロックが基本クロック発生器か
ら発生され、また遅延された水平基準パルスが半周期遅
延素子により半周期遅延され、その半周期遅延されたパ
ルスと遅延されないパルスとがアドレスカウンタで計数
され、このアドレスカウンタは走査開始信号でリセット
され、その計数値をアドレスとしてメモリが読み出さ
れ、そのメモリには同期パルスの立下りか否かを示すデ
ータと、同期パルスの立上りか否かを示すデータと、半
周期遅延パルスの利用か否かを示すデータとが記憶され
ている。基本クロックは基本クロックカウタンタで計数
され、基本クロックカウンタはアドレスカウンタの入力
パルスによりリセットされる。基本クロックカウンタの
計数値はデコーダでデコードされ、そのデコーダの決め
られた出力端子の出力とメモリから読み出された立上り
を示すデータ出力との論理積が第１アンド回路でとら
れ、デコーダの決められた他の出力端子の出力とメモリ
から読み出された立下りを示すデータ出力との論理積が
第２アンド回路でとられ、第１、第２アンド回路の出力
でフリップフロップがセット、リセットされ、このフリ
ップフロップから同期信号が得られる。メモリから読み
出された半周期遅延パルスの利用か否かを示すデータに
より半周期遅延パルスをアドレスカウンタへ供給するか
否かが制御される。

「実施例」 第１図にこの発明の実施例を示す。イメージセンサ試
験装置（図示せず）から、つまり第７図中のパターン発
生器11から、端子25にイメージセンサ駆動クロック12が
入力され、端子26にイメージセンサ水平基準パルス27が
入力され、端子28にイメージセンサ走査開始信号29が入
力される。端子26の水平基準パルスはその周期T_hが通常
のNTSC方式のテレビジョン信号の水平走査周期と同様に
63.5μｓであるが、被試験イメージセンサを水平走査方
向においてどこから走査させるかにより、位相は決まっ
ていない。この水平基準パルス27を、被試験イメージセ
ンサの水平ブランキングの始めまで遅延させる。このた
め端子26の水平基準パルス27はドライバ31を通じて遅延
用カウンタ32のプリセット端子PSに与えられ、水平基準
パルス27ごとにレジスタ33のデータが遅延用カウンタ32
にプリセットされる。端子25の駆動クロック12がドライ
バ34を通じて遅延用カウンタ32のクロック端子CKへ入力
され、ダウンカウントされる。水平基準パルスから次の
水平ブランキング開始までの時間を駆動クロック12の周
期で割った値がレジスタ33に格納されてある。遅延用カ
ウンタ32の計数値がゼロになると、これが検出され、遅
延用カウンタ32から出力され、このゼロ検出出力が遅延
された水平基準パルスとなる。

この遅延された水平基準パルスはオア回路35へ供給さ
れると共に、禁止ゲート36を通じて半周期遅延素子37へ
供給される。半周期遅延素子37は水平周期T_hの二分の一
だけ遅延するものであり、その半周期遅延素子37の出力
はオア回路35へ供給される。オア回路35の出力はアドレ
スカウンタ38で計数される。アドレスカウンタ38は端子
28からの走査開始信号29によりクリアされる。

また、オア回路35の出力パルスがオア回路39を通じ
て、ダウンカウンタよりなる基本クロック発生器41へ供
給され、基本クロック発生器41にレジスタ42のデータが
プリセットされる。基本クロック発生器41は端子25の駆
動クロックをダウンカントする。基本クロック発生器41
の計数値がゼロになると基本クロック43を出力し、その
基本クロックはゲート44を通じてオア回路39へ供給され
る。従って基本クロック発生器41はオア回路35からのパ
ルスを基準として、レジスタ42のデータの値だけ駆動ク
ロック12を計数するごとに基本クロック43を出力する。
基本クロック43の周期T_mは、NTSC方式の同期信号などを
作る場合の基準クロックの周期と同一である。つまり、
1.25μｓである。従って、周期T_m＝1.25μｓを駆動クロ
ック12の周期で割った値がレジスタ42に格納される。

基本クロック43は基本クロックカウンタ45で計数され
る。基本クロックカウンタ45はオア回路35の出力パルス
ごとにクリアされ、この例では16進カウンタである。基
本クロックカウンタ45の計数値がデコーダ46でデコード
され、オア回路35の出力パルスに対し、垂直同期信号の
立上り、立下り、水平同期信号の立上り、立下り、等価
パルスの立上り、立下り、水平ブラッキング信号の立上
り、立下りの各位置までの遅延時間だけそれぞれ遅延し
た出力がデコーダ46の出力端子から取り出される。つま
り、デコーダ46の１番出力端子から基本クロックの１周
期分遅延した1.25μｓ遅延パルスが取り出され、４番出
力端子から４周期分遅れた5.00μｓ遅延パルスが取り出
され、５番出力端子から５周期分遅れた6.25μｓ遅延パ
ルスが取り出され、７番出力端子から７周期分遅れた8.
75μｓ遅延パルスが取り出され、９番出力端子から９周
期分遅れた11.25μｓ遅延パルスが取り出され、13番出
力端子から13周期分遅れた16.25μｓ遅延パルスが出力
される。この16.25μｓ遅延パルスは反転されてゲート4
4へ供給されている。従って、オア回路35の出力パルス
から基本クロック43が13個発生するとゲート44が閉じ基
本クロック43の発生は停止する。基本クロック43を連続
的に発生したまゝでもよいが、これが外部へ雑音として
影響するおそれがある点からは基本クロック43の数を13
に制限した方がよい。

アドレスカウンタ38の計数値をアドレスとしてメモリ
47が読み出される。メモリ47は例えばROMであって、同
期パルスの立下りか否かを示すデータ、同期パルスの立
上りか否かを示すデータ、半周期遅延パルスの利用か否
かを示すデータが記憶されている。例えば第２図に示す
ようにメモリ47は各ワードがD0〜D7の８ビットからな
り、ビットD0には半周期遅延パルスを利用するアドレス
にデータ“0"が記憶され、ビットD1には垂直ブランキン
グ部分のアドレスにデータ“0"が記憶され、ビットD2は
利用されてなく、ビットD3には垂直同期信号の立上りの
アドレスにデータ“0"が記憶され、ビットD4には垂直同
期信号の立下りのアドレス、等価パルスの立下りのアド
レス、水平同期信号の立下りのアドレスにそれぞれデー
タ“0"が記憶され、ビットD5には等価パルスの立上りの
アドレスにデータ“0"が記憶され、ビットD6には水平同
期信号の立上りのアドレスにデータ“0"が記憶され、ビ
ットD7には利用されていない。メモリ47の他の部分には
データ“1"が記憶されてある。

メモリ47のビットD0の読み出し出力は禁止ゲート36に
禁止信号として供給される。つまり読み出されたビット
D0が“1"の時はゲート36は閉じるが、“0"の時はゲート
36が開き、半周期遅延パルスがオア回路35から出力され
る。これは等価パルスが出力される時である。メモリ47
から読み出されたビットD3の反転出力とデコーダ46から
の1.25μｓ遅延パルスとがアンド回路48へ供給され、読
み出されたビットD4の反転出力とデコーダ46からの6.25
μｓ遅延パルスとがアンド回路49へ供給され、読み出さ
れたビットD5の反転出力とデコーダ46からの8.75μｓ遅
延パルスとがアンド回路51へ供給され、読み出されたビ
ットD6の反転出力とデコーダ46からの11.25μｓ遅延パ
ルスとがアンド回路52へ供給され、読み出されたビット
D1は反転されてオア回路53を通じ、更にインバータ61を
通じてブランキング出力端子54へ出力される。アンド回
路49の出力でフリップフロップ55がセットされ、アンド
回路48,51,52の各出力がオア回路56へ供給され、オア回
路56の出力でフリップフロップ55がリセットされ、フリ
ップフロップ55の出力はインバータ57で反転されて、同
期出力端子58へ供給される。デコーダ46からの5.0μｓ
遅延パルスでフリップフロップ59がセットされ、16.25
μｓ遅延パルスでフリップフロップ59がリセットされ、
フリップフロップ59の出力がオア回路53へ供給される。

従って、オア回路35から第３図Ａに示すように遅延水
平基準パルスP_hが出力されると、第３図Ｂに示すよう
に、このパルスP_hに対し、1.25μs,5.00μs,6.25μs,8.
75μs,11.25μs,16.25μｓそれぞれ遅れた遅延パルスが
デコーダ46から出力される。等価パルスの立下りを示す
ビットD4のデータ“0"の時の6.25μｓ遅延パルスでフリ
ップフロップ55がセットされ、等価パルスの立上りを示
すビットD5のデータ“0"の時の8.75μｓ遅延パルスでフ
リップフロップ55がリセットされ、同期端子58に第３図
Ｃに示す等価パルスが出力される。垂直同期信号および
水平同期信号の立下りを示すビットD4のデータ“0"の時
の6.25μｓ遅延パルスでフリップフロップ55がそれぞれ
セットされ、垂直同期信号の立上りを示すビットD3のデ
ータ“0"の時の1.25μｓ遅延パルスの時、および水平同
期信号の立上りを示すビットD6のデータ“0"の時の11.2
5μｓ遅延パルスの時、それぞれフリップフロップ55が
リセットされてそれぞれ第３図D,Eに示すように垂直同
期信号、水平同期信号が同期出力端子58に得られる。ま
た5.00μｓ遅延パルスでフリップフロップ59がセットさ
れ、16.25μｓ遅延パルスでフリップフロップ59がリセ
ットされ、ブランキング出力端子54に第３図Ｆに示すよ
うに水平ブランキング信号が出力される。同様に、半周
期遅延素子37から半周期遅延した遅延水平基準パルスP_h
/2がオア回路35から出力されると同様に動作する。この
場合はメモリ47の対応アドレスのビットD4,D6のデータ
は“0"とされてないから、水平同期信号は第３図Ｅに示
すように発生しない。

第１図の端子26に第４図Ａに示すような水平基準パル
ス27が入力されると、これが遅延用カウンタ32でD₁だけ
遅延され、第４図Ｂに示すように遅延水平基準パルスP_h
が得られる。第４図Ｃに示すように端子28に走査開始信
号28が入力されると、メモリ47へ供給されるアドレスは
０にリセットされ、この時、ビットD0から読み出される
データは第２図に示すように“0"であるから、第４図Ｂ
に示すように遅延用カウンタ32から１番目の遅延水平基
準パルスP_hが出力されると、これでアドレスカウンタ38
が歩進されると共に、ゲート36を通過し、半周期遅れて
パルスP_h/2が生じる。１番目のP_hでメモリ47のアドレス
１が読み出され、第２図に示すようにD1とD4とD5とが
“0"であるから、第４図Ｅに示すように垂直ブランキン
グ信号が低レベルとなってブランキング出力端子54に出
力される。この垂直ブランキング信号は第２図中のD1か
らわかるように、これより20T_hの間低レベルとなる。ま
た、第４図Ｆに示すように等価パルスP₁が同期出力端子
58に生じる。

次に、半周期遅延水平基準パルスP_h/2がオア回路35か
ら出力され、アドレスカウンタ38の出力アドレスは２と
なり、同様のことが行われる。この様なことが繰り返さ
れ、アドレスカウンタ38の出力アドレスが７になると、
メモリ47から読み出されるデータはD1およびD4のみが
“0"であり、同期信号は第４図Ｆに示すように時点t₁で
6.25μｓ遅延パルスで立下り、次にアドレスカウンタ38
の出力アドレスが８になると、メモリ47の出力はD1,D3,
D4が“0"となり、同期信号は1.25μｓ遅延パルスで立上
り、6.25μｓ遅延パルスで立下る。以下同様にして、ア
ドレスカンウンタ38の歩進に従って、第４図、第５図に
示すように同期信号が同期出力端子58に得られ、また垂
直ブランキング信号および水平ブランキング信号がブラ
ンキング出力端子54に得られる。

走査線と同期信号と画面との関係を示すと第６図に示
すようになる。第６図中の○中の数字は第４図Ｆ中の対
応数字部分を示す。

メモリ47に第２図に示したようにNTSC方式の同期信号
発生用のデータを書き込んでおくのみならず、PAL方式
の同期信号発生用データを書き込んでおき、アドレス端
子62に与える切替え信号により、NTSC方式データ領域か
PAL方式データ領域かの何れかを選択して、いずれの方
式の同期信号も発生させるようにすることもできる。上
述では垂直、水平ブランキング信号をも発生させたが、
これを省略してもよい。従来のパターン発生器11からは
同期信号のみで、ブランキング信号は発生していなかっ
た。

「発明の効果」 以上述べたように、この発明によればイメージセンサ
試験装置が出力する駆動クロック12、水平基準パルス2
7、走査開始信号29を利用し、水平同期パルス、等価パ
ルス、垂直同期パルス、水平ブランキングパルスの各立
上り、立下りのタイミングが、水平走査の開始に対し、
1.25μｓの倍数であることを利用し、1.25μｓの基本ク
ロックを作り、これより、各立上り、立下りの遅延パル
スを発生し、各水平期間における立上りか否か、立下り
か否かを示すデータをメモリに記憶しておくことによ
り、比較的簡単な構成で同期信号を発生することができ
る。被試験イメージセンサの種類が変わり、駆動クロッ
ク周被数が変更されても、これに応じて単にレジスタ3
3,42の各内容を変更すればよく、長時間を必要とする同
期信号パターンの作成を省略することができる。

なお、ブランキング信号も同時に発生させる場合は、
第７図に示した装置ではブランキング部分の雑音で同期
が不安定になることがあったが、そのような問題もなく
なる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図中のメモリ47の記憶例を示す図、第３図は第１図
中のオア回路35の出力パルスと、遅延パルスと、同期信
号と、水平ブランキング信号との関係を示すタイムチャ
ート、第４図および第５図は第１図の動作例を示すタイ
ムチャート、第６図は走査線と、同期信号と、画面との
関係を示す図、第７図は従来のイメージセンサ試験装置
を示すブロック図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】イメージセンサ試験装置からイメージセン
   サ駆動クロックと、イメージセンサ水平基準パルスと、
   イメージセンサ走査開始信号とが入力され、 上記駆動クロックを計数して、上記水平基準パルスを、
   イメージセンサの水平ブランキングの始めまで遅延させ
   る遅延用カウンタと、 上記遅延された水平基準パルスを基準として上記駆動ク
   ロックを計数して基本クロックを発生する基本クロック
   発生器と、 上記遅延された水平基準パルスが供給され、その半周期
   遅延したパルスを出力する半周期遅延素子と、 上記走査開始信号でリセットされ、上記半周期遅延した
   パルスと遅延しないパルスとを計数するアドレスカウン
   タと、 そのアドレスカウンタの計数値をアドレスとして読み出
   され、同期パルスの立下りか否かを示すデータ、上記同
   期パルスの立上りか否かを示すデータ、上記半周期遅延
   パルスの利用か否かを示すデータが記憶されたメモリ
   と、 上記アドレスカウンタの入力パルスによりリセットさ
   れ、上記基本クロックを計数する基本クロックカウンタ
   と、 その基本クロックカウンタの計数値をデコードするデコ
   ーダと、 そのデコーダの決められた出力端子の出力と、上記メモ
   リより読み出された上記立上りを示すデータ出力との論
   理積をとる第１アンド回路と、 上記デコーダの決められた他の出力端子の出力と、上記
   メモリより読み出された上記立下りを示すデータ出力と
   の論理積をとる第２アンド回路と、 上記第１アンド回路および上記第２アンド回路の各出力
   により制御されるフリップフロップと、 上記メモリより読み出された半周期遅延パルスの利用か
   否かを示すデータにより上記半周期遅延パルスを上記ア
   ドレスカウンタへ供給するか否か制御する手段と、 を具備するイメージセンサ試験用同期信号発生器。