JPH01248879A

JPH01248879A - アドレス制御回路

Info

Publication number: JPH01248879A
Application number: JP63076959A
Authority: JP
Inventors: Susumu Komatsu; 小松　進; Noriya Sakamoto; 典哉坂本
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1988-03-30
Filing date: 1988-03-30
Publication date: 1989-10-04
Also published as: US5021883A; KR890015591A; KR920002823B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデジタルビデオ信号を処理する回路において
使用されるアドレス制御回路に関する。

（従来の技術）教近、大容量の画像メモリを用いて、各種の特殊映像効
果を得ることのできるテレビジョン受＠機が開発されて
いる。その１つとして、１つのチャンネルの映像を縮小
して、複数チャンネルの映像を１つの画面に同時映出す
る機能がある。この機能は多画面表示と称され、例えば
、各チャンネルでどのような映像を放送しているかをサ
ーチするのに便利である。複数の各チャンネルの映像が
同時に１つの画面に分割して表示されるために、ユーザ
はその映出された画面を見て、希望のチャンネルを選択
することができる。

第８図は、多画面表示システムを示すプロ・Ｉり図であ
る。アンテナからの高周波信号（ＲＦ　）は、入力端子
１を介してチューナ２に供給される。チューナ２で選択
されたチャンネルの複合ビデオ信号は、デコーダ３およ
び同期分離回路４に供給される。デコーダ３は、複合ビ
デオ信号を輝度信号（Ｙ）１色差信号（Ｂ−Ｙ）、（Ｒ
−Ｙ）にデコードし、各信号をそれぞれアナログデジタ
ル変換器５，６．７に供給する。そして、アナログデジ
タル変換器５．６．７の出力は、それぞれフレームメモ
リ９．１０．１１に供給される。一方、同期分離回路４
で分離された垂直及び水平同期信号は、アドレス発生器
８に供給される。アドレス発生器８は、同期信号に基づ
き、フレームメモリ９゜１０．１１に対する書込みアド
レスを発生する。

さらにフレームメモリ９，１０．１１のデータを読み出
す場合には、読出し同期発生器１２からの同期信号に基
づき読出しアドレスを発生する。フレームメモリ９．１
０．１１から読み出されたデータはそれぞれデジタルア
ナログ変換器１４゜１５．１６に供給されアナログ信号
に変換され出力端子１７．１８．１９に出力される。

アドレス発生器８は、各フレームメモリ９゜１０．１１
に対して、たとえば第９図に示すようなアドレス空間を
設定しており、チャンネルが切換わるごとに各チャンネ
ルの１画面分のデータを圧縮して、各エリア（ａｌ）〜
（ａｌ６　）に順次格納していく、このメモリマツプの
データが、表示画面に表示された場合は、第１０図に示
すように、各エリア（ａｌ）〜（ａｌ６　）に対応する
画像（ｏｌ）〜（ａｌ６）が１つの画面（ｓ）に同時に
表示されるなおチャンネル切換え回路１３は、チャンネ
ル切換え信号を発生してチューナ２に与え、また、アド
レス発生器８にも与える。そして、アドレス発生器８が
１つのエリアのアドレスを全て出力すると、次のチャン
ネル切換え信号を発生する。この動作は、図示してない
が、ピクチャーサーチ処理ルーチンを有したシステム制
御回路（マイクロコンピュータ）の制御のもとで行われ
る。

第１１図はアドレス発生器８の構成例を示しており、第
１２図はその動作を説明するなめに示した信号波形図で
ある。

入力端子２１には、同期分離回路４からの同期信号（１
２ｂ）が供給される。この同期信号は、第１２図に示す
ように複合ビデオ信号（１２ａ）の水平同期信号に立上
がりが位相同期した信号である。

同期信号（１２ｂ）は、波形整形回路２２で整形され、
第１２図に示す信号（１２Ｃ）のようになり、リセット
信号として水平カウンタ２３のリセット端子に供給され
る。水平カウンタ２３は、リセット時点を零としてクロ
ックを計数し、水平方向のアドレス情報を発生する。こ
の水平方向アドレス情報は、ビットシフト回路２４に供
給される。ビットシフト回路２４は、画面の横方向に４
画面分を表示するなめに、データを１７４に間引き出力
する。この処理は、アドレスデータを２ビツトシフトさ
せることにより達成される。これにより、水平カウンタ
２３が例えば０．〜１０２３計数する間に０〜２５５の
値を出力する。ビットシフト回路２４の出力アドレスは
、加算器２５に供給される。加算器２５では、ビットシ
フト回路２４からのアドレスに水平バイアス回路３４か
らのバイアス値を加算して出力端子２６に出力する。

垂直方向のアドレス発生に付いても同様な処理が行われ
、入力端子２７には、垂直同期信号に同期した同期信号
が供給される。波形整形回路２８゜垂直力、ウンタ２９
．ビットシフト回路３０．加算器３１．垂直バイアス回
路３５の動作原理は水平アドレス発生側と同じである。

バイアス値は表示位置により決まるもので、例えば現在
処理している画像データを、第１０図の画像（ｐ２）と
して表示しようとするならば、水平方向バイアス値は（
２５６）、垂直方向バイアス値は（０）である０次にチ
ャンネルが切換わったときには、第１０図の画（ａ（ａ
３）を表示するための処理を行うのであるから、水平方
向バイアス値は（５１２）、垂直方向バイアス値は（０
）に設定される。第１０図に示している数値はバイアス
値である。

上記のように発生されるアドレスにより、フレームメモ
リへのデータ書込みを行うと、第１２図に示す期間ＴＳ
に書込み処理が行われる。この期間ＴＳのうち、画像の
部分は期間ＴＸのみであり、期間ＴＹＪｅ３ＴＺはブラ
ンキングあるいはシンクチップの部分である。

（発明が解決しようとする課題）上記したアドレス発生回路によると、映像信号の絵柄期
間以外の部分までもフレームメモリに取込んでしまい、
これを表示すると、第１３図に示すようにブランキング
部分も画面に現れて画像が見苦しくなる問題がある。ま
た余分なデータを取込むためにフレームメモリの容量も
余分に必要となってしまう。

これを解決するためには、第１２図に示した期間ＴＹや
ＴＺで、カウンタを停止させ、データをつめて書込むこ
とが考えられる。しかしこのためには、期間ＹＴやＴＺ
を検出（カウンタによる計数で実現できる）し、この期
間になったときにアドレスカウンタを停止しなければな
らない、しかしこのために、別途カウンタを設ける必要
が生じ、回路構成を複雑にしてしまう不都合がある。

そこでこの発明は、回路構成を複雑化せずに簡単な構成
でブランキング期間のデータ取込みを行わず、絵柄部分
のみの取込みを行い、多画面表示において不要なブラン
キング部分の表示を無くすことができるアドレス制御回
路を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）この発明は、アドレス発生カウンタと、このカウンタの
出力をビットシフトしてバイアス値を加算し、この結果
をアドレス出力とする補正処理手段を有したアドレス制
御回路において、前記アドレス発生カウンタと前記補正
処理手段との間に、前記アドレス発生カウンタの出力が
所定範囲（絵柄期間）を指定するアドレスであるか否か
を検出し、所定範囲である場合はその入力アドレスをそ
のまま出力し、所定範囲以外である場合には、固定のア
ドレスを出力する手段を設けるものである。

（作用）上記の手段により、ブランキング期間のアドレスが進行
しないので、ブランキング期間のデータはメモリに取込
まれることはない。よって、メモリの内容を表示した場
合にも、ブランキング期間のデータが画面に表示される
ことはない。

（実施例）以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、第１１図に示した
従来の回路と異なる部分は、水平カウンタ２３とビット
シフト回路２４の間、垂直カウンタ２９とビットシフト
回路３０との間にそれぞれ、水平アドレスホールド回路
１００と垂直アドレスホールド回路２００を設けている
点が異なる。

さらに、水平バイアス回路３４、垂直バイアス回路３５
にバイアス値を設定する場合、外部から入力部３００を
介して自由に任意のバイアス値を設定することができ、
表示区分の仕切り枠幅を可変できる機能が付加されてい
る。他の部分は、第１１図に示した従来の回路と同じ機
能であるから、同一符号を付して説明は省略する。

第２図は、水平アドレスホールド回路１００を具体的に
示している。

水平カウンタ２３からの出力は、比較器２０１゜２０２
及びラッチ回路２０４に供給される。比較器２０１は、
水平カウンタ２３からのアドレスＡＨと、第１の値（１
６画面表示の場合は（１５９））とを比較し、一致した
ときに第１の一致パルスＰ１を出力する。一方、比較器
２０２は、水平カウンタ２３からのアドレスＡＨと、第
２の値（１６画面表示の場合は（８９５））とを比較し
、一致したときに第２の一致バルスＰ２を出力する。

第１と第２の一致パルスＰ１と２２とは、夫々フリップ
フロップ２０３のセット、リセット入力となる。フリッ
プフロップ２０３の出力Ｑ１は、ラッチ回路２０４の制
御部に供給される。ラッチ回路２０４は、制御信号Ｑ１
がハイレベルのときは、水平カウンタ２３からの出力Ａ
ＨをそのＡｔ導出し、制御信号Ｑ１がローレベルになっ
た時は、その時の水平カウンタ２３の出力ＡＨがラッチ
されホールドされる。

この時の水平カウンタ２３の値は、比較器２０２に設定
されている第２の値が８９５であるから、第３図（ａ）
〜（ｄ）に示すように、絵柄期間ＴＸの次の両開ＴＺの
開始時点である。

第３図は、上記システムのタイミングチャートと、水平
カウンタ２３の出力ＡＨを示している。

水平カウンタ２３は、同期信号〈第３図（ｂ））の１周
期での計数範囲としては、０〜１０２３３！での範囲を
計数することができる。しかしこの期間には、ビデオ信
号を見た場合、絵柄期間ＴＸと、ブランキング期間ＴＹ
及びＴＺが含まれる。そこで、カウンタ２３の計数の進
行を、絵柄期間ＴＸのみで行わせるためには、水平カウ
ンタ２３が計数値（１５９）からスタートし、計数値（
８９５）になった時はそれ以上出力される計数値の変化
が無いようにすればよい、第３図（ｃ）は水平カウンタ
２３の実際の計数値の変化を示し、第３図（ｄ）は、ラ
ッチ回路２０４の出力の制限された変化を示している。

上記のように、水平カウンタ２３の計数値は、第３図（
ａ）、（ｂ）に示すビデオ信号及びその同期信号に正確
に同期して、期間軸を表わしているが、水平アドレスホ
ールド回路１００を通過すると、第３図（ｄ）に示すよ
うに絵柄期間ＴＸに対応した期間のみアドレス変化があ
り、ブランキング期間ＴＺ、ＴＹに対応する期間では、
絵柄期間ＴＸで得られた最終値にホールドされる。

上記の説明では、水平アドレスホールド回路１００に付
いて説明したが、垂直アドレスホールド回路２００にお
いても同様な回路構成とされる。

但し、比較器に於ける設定値は、第４図に示すように（
１５）と（２３９）に設定されている。

各水平アドレスホールド回路１００と垂直アドレスホー
ルド回路２００の出力は、第１１図で説明したのと同様
にビットシフトが行われて、その後バイアス値が加算さ
れ、フィールドメモリの書込みアドレスエリアを指定す
ることになる。

第５図（ａ）は、先の水平アドレスホールド回路１００
の出力がビットシフト回路２４で１７４にされた状態を
示している。これに対して、同図（ｂ）のバイアス値が
加算されるので、出力部２６のアドレスは第５図（Ｃ）
に示すように変化していく、第５図は、第６図（ａ＞に
示すエリア（ａｌ）から（ａ３）のアドレスを指定する
場合の状態を示している。

第６図（ａ）は、本システムにより設定されるメモリマ
ツプの一例を示している。この場合、第９図と比較して
（７５４ｘ２２４）÷（１０２４ｘ２５６）＝６４％の
メモリ容量ですむ、このメモリマツプのエリア（ａｌ）
に、あるチャンネルの縮小画データを書込む場合は、水
平バイアス値及び垂直パイ・アス値は第７図（ａ）に示
すようになる。このエリア（ａｌ）の書込みが終わり、
チャンネル切換えが行われ、受信チャンネルの縮小画像
データがエリア（ａ３）に書込まれる場合には、つぎの
水平バイアス値及び垂直バイアス値が設定される。この
バイアス値は、通常は書込みエリア（ａｌ）〜（ａｌ６
）と順次書込みが行われるように変化され、エリア（ａ
ｌ６）まで進むと再びエリア（ａｌ）から順次書込みを
行うように制御される。

この制御は、図示しないシステム制御部から、端子３３
を介して行われるが、本実施例では、端子３００を介し
て、ユーザが任意のバイアス値を設定することもできる
。

なお、メモリの容量を第９図の場合と同様とすると、上
記のように、バイアス値設定手段を改良することにより
、例えば、第６図（ｂ）の斜線で示す位置の空間に、余
裕ができることになる。この空間に例えば、着色データ
を書込み、各画面の縁取りを行うことができる。第７図
（ｂ）は縁取りを行う場合の水平バイアス値と垂直バイ
アス値の例を示している。さらにまた、上記の回路では
、各縮小画面のタイミングがわかるので、そのタイミン
グパルスでメモリに入力する信号のチャンネルに対応し
たチャンネルナンバーの文字信号切換えて入力するよう
にし、縮小画面の隅にチャンネルナンバーを表示できる
ようにしてもよい。

上記の説明は、チャンネルサーチ機能として説明したが
、これに限らず多画面表示を行う場合には有効である。

［発明の効果コ以上説明したようにこの発明によれば、簡単な構成のア
ドレスホールド回路を追加するだけで、絵柄部分のみの
取込みを行い、多画面表示において不要なブランキング
部分の表示を無くすことができる０、ｔたバイアス値を
自由に調整できるようにしたので縁取りを行う表示効果
を向上できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図。第２図は第１図の水平アドレスホールド回路を示す図、
第３図乃至第５図はそれぞれ本発明の回路の動作を説明
するために示した動作波形図、第６図及び第７図は夫々
本発明の回路に制御されるメモリマツプ及びアドレスバ
イアス値の説明図、第８図は多画面表示システムの回路
図、第９図及び第１０図は、夫々従来のアドレス制御回
路により制御されるメモリマツプ及びアドレスバイアス
値の説明図、第１１図は従来のアドレス制御回路を示す
回路図、第１２図は従来のアドレス制御回路によるアド
レス発生領域を説明するために示したタイミングチャー
ト、第１３図は従来の多画面表示回路によるブランキン
グ表示例を示す説明図である。２２．２８・・・波形整形回路、２３・・・水平カウン
タ、２４．３０・・・ビットシフト回路、２５．３１・
・・加算器、２９・・・垂直カウンタ、３４・・・水平
バイアス回路、３５・・・垂直バイアス回路、１００・
・・水平アドレスホールド回路、２００・・・垂直アド
レスホールド回路。出願人代理人　弁理士　鈴江武彦第　４１７木モ了ドシス２（ａ）（ｂ）室　６　図（ｂ）家　７　Ｑ、１１ｍｈｉ’−ム区

Claims

【特許請求の範囲】多画面表示を行うように映像信号を時間圧縮してメモリ
に記憶するためのアドレスを発生するアドレス制御回路
において、前記映像信号に同期したアドレス信号が入力され、この
アドレス信号が映像部分を示す第１のアドレス値から第
２のアドレス値まで変遷する期間は前記アドレス信号を
出力し、前記映像信号のブランキング部分を示す前記第
２のアドレス値から前記第１のアドレス値まで変遷する
期間は前記第２のアドレス値を出力するアドレスホール
ド回路と、外部から任意の値を設定可能なバイアス発生回路と、前記アドレスホールド回路の出力と前記バイアス発生回
路の出力とを加算し、加算信号を前記映像信号の書込み
アドレスとして出力する補正手段とを具備することを特
徴とするアドレス制御回路。