JPS63256071A - ピクチャーインピクチャーのビデオ信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主画像と副画像の両方を同時に表わす信号を
発生するビデオ信号発生回路に関する。

発明の背景 従来のピクチャーインピクチャーのテレビジョン受像機
は、主チャネルおよび副チャネルの２つのビデオ信号チ
ャネルを含んでおシ、各チャネルはチューナ、中間周波
増幅段およびビデオ検波器を含んでいる。副チャネルか
らの情報は圧縮され、副のビデオ信号に同期してメモリ
に貯えられる。

この貯えられた情報は、主のビデオ信号に同期して取り
出され、予め定められる画像位置において主のビデオ信
号の一部と置き換えられる。このようにして、主のビデ
オ信号によって表わされるものとしての主のビデオ画像
を表示する第１の領域と、副のビデオ信号によって表わ
されるものとしての副のビデオ画像を表示し、通常は第
１の領域より小さい第２の領域を有する画像を表わすピ
クチャーインピクチャーのビデオ信号が形成される。

ＮＴＳＣ方式の標準ビデオ信号は、それぞれが２６２μ
本のラインから成る２つのインターレースしたフィール
ドで構成される５２５本のラインを有する連続フレーム
から成る。色副搬送波周波数の４倍の周波数でサンプリ
ングされるＮＴＳ　Ｃ方式の処理済みのサンプル・デー
タ信号は、各ラインに９１０個のサンプルを含んでいる
。副のビデオ信号は、例えば、それを色副搬送波周波数
の４倍の周波数でサンプリングし、３番目のライン毎の
３番目のサンプル毎だけメモリに貯えることによって圧
縮される。従って、圧縮された副の画像情報の各フィー
ルドは、それぞれ３０３＠のサンプルから成る８７本の
ラインを含んでいる。

ＮＴＳＣ方式の各ビデオ・フィールドにおいて、２１本
のラインは垂直帰線消去期間（ＶＢＩ）を形成し、画像
情報を含んでいない。従って、一般に、圧縮された副の
ビデオ信号の７本のライン（２１の晃）は垂直帰線消去
期間の信号情報を含んでおシ、挿入された副画像に表示
される必要がない。残シの８０本のラインだけが画像情
報を含んでいる。さらに、各ラインにおいて、約１５０
個のサンプルが水平帰線消去期間（ＨＢＩ）を構成し、
画像情報を含んでいない。従って、一般に、圧縮された
副のビデオ信号中の５０＠のサンプル（１５（１）１／
ａ）が水平帰線消去期間の信号情報を含んでおシ、挿入
された副画像に表示される必要がない。残シの２５３個
のサンプルだけが画像情報を含んでいる。

サンプル・データによる主のビデオ信号の各フィールド
において、隣接する８０本のラインの隣接する２５３個
のサンプルで構成される部分は、予め貯えられる非垂直
帰線消去期間および水平帰線消去期間の圧縮された副サ
ンプルで置き換えられる。この部分が右手下方の偶に在
ると、例えば、主のビデオ信号のライン１８２からライ
ン２６１までのライン（全部で８０本のライン）のサン
プル６０７から８５９までのサンプル（全部で２５３個
のサンプル）は、予め貯えられた圧縮副ビデオサンプル
で置き換えられ、ピクチャーインピクチャーのビデオ信
号を形成する。あるいは、また、副の画像を表わす、予
め貯えられた各々２５３個のサンプルから成る８０本の
ラインは、メモリから取り出され、連続信号に変換され
、同じく連続形式である主のビデオ信号の対応する部分
の代りに用いられる。

メモリは、各ブロックが圧縮された副のビデオ情報につ
いての１フイールドを貯えることができる３つのブロッ
クに再分割されているように設計されている。圧縮され
た副のビデオ情報の連続するフィールドはラウントロピ
ン形式で各ブロックに書き込まれる。予め貯えられた圧
縮副ビデオ情報のフィールドは、どのブロックも書き込
みと読み出しが同時に行なわれないように、同じくラウ
ントロピン形式で各ブロックから取シ出される。

最近、大きな、メモリ容量（例えば、完全な１フイール
ドのビデオ情報を貯えることのできる）を持ったプーア
ルポートのメモリが入手可能となシ、またこのメモリは
消費者用テレビジョン受像機への組み込みが可能な値段
である。例えば、■日立製作所によって製造される２６
２・１４４ワードの４ビツト・フレームメモリ、ＨＭ５
３０５１Ｐは、この種のデュアルポートのビデオ・メモ
リ・システムである。このような大容量のメモリチップ
は、以前の小容量のメモリ集積回路では得られなかった
使用上における融通性が得られる。

このＨＭ５３０３１Ｐには、データ入力端子と書き込み
アドレス端子がついている。標準のランダム−アクセス
・メモリ（ＲＡＭ）は、各サンプル、がアドレス信号と
一緒に貯えられることが必要である。ＨＭ５３０３１Ｐ
の場合は、標準のＲＡＭと違って、アドレス信号は貯え
る各サンプルと同時に供給する必要がない。その代り、
書き込みアドレス端子が最初の書き込みアドレスを受け
取る。後に続く連続するサンプルは、最後に受け取られ
た書き込み開始アドレスに対応するロケーションから始
まるメモリ・ロケーションに順次貯えられる。

また、ＨＭ５３０３１Ｐには、データ出力端子と読み出
しアドレス端子がついている。読み出しアドレス端子は
読み出し開始アドレスを受け取る。

サンプルは、最後に受け取られた読み出し開始アドレス
に対応するロケーションから始まるメモリ中の順次のロ
ケーションから取り出される。以下この明細書において
は、このようなメモリを自己順序づけ（ｓｅｌｆ−ｓｅ
ｑｕｅｎｃｉｎｇ）メモリと呼ぶことにする。このよう
なメモリをピクチャーインピクチャーのビデオ信号発生
回路に組み込むことは望ましいことである。

発明の概要 本発明の原理によるピクチャーインピクチャーのビデオ
信号発生回路は、副のビデオ信号を表わす連続するサン
プルの源を含んでいる。自己順序づけメモリは、副のビ
デオ・サンプル源に結合されるデータ入力端子、書込み
開始アドレスと読出し開始アドレスを受け取る入力端子
手段、およびデータ出力端子を含んでいる。書込み制御
回路が自己順序づけメモリのアドレス端子手段に結合さ
れ、副のビデオ信号の水平ライン期間に同期して書込み
開始アドレスを発生する。主のビデオ信号源も設けられ
る。読出し制御回路が自己順序づけメモリのアドレス端
子手段に結合され、主のビデオ信号の水平ライン期間に
同期して読出し開始アドレスを発生する。主のビデオ信
号と、自己順序づけメモリから取り出されるサンプルを
表わす信号とを合成し、ピクチャーインピクチャーの画
像を表わす信号を発生する手段が設けられる。

実施例 図において、処理ブロック間の種々の経路において必要
とされる等化用遅延要素は簡単化のために省略しである
。回路設計の技術分野の当業者は、この種の遅延要素が
どこで必要であシ、またそれらを適切に組み込む方法は
容易に分る。また、各図に示すシステムは白黒でピクチ
ャーインピクチャーのビデオ信号を発生する。この種の
システムを３つ組み合わせるとカラーでピクチャーイン
ピクチャーのビデオ信号を発生させることができる。

３つのシステムは、ルミナンス信号および２つの色差信
号、あるいは赤、緑および青の色信号で動作する。以下
の詳細な説明において、主および副の両方のビデオ信号
はサンプル・データ信号であるものと仮定する。主のビ
デオ信号が連続信号でもよく、やはシ適切に動作するこ
とを理解すべきである。

第１図において、主のビデオ信号源１０は、例えば、標
準のカラーテレビジョン受像機に見られるように、アン
テナ、チューナ、中間周波増幅段、ビデオ検波器および
ルミナンス／クロミナンス分離回路を含んでいる。主の
ビデオ信号源１０の出力端子は、主のサンプル発生回路
２０の入力端子に結合される。主のサンプル発生回路２
０の出力端子は、副の画像挿入回路３０の入力端子に結
合される。副画像挿入回路３０の出力は、標準のカラー
テレビジョン受像機に見られるように、ビデオ増幅器、
受像管および偏向回路を含んでいるピクチャーインピク
チャーのビデオ信号処理回路４０に結合される。

副のビデオ信号源５０は、主のビデオ信号源１０に見ら
れるものと同様な、例えば、第２のチューナ、中間周波
増幅段、ビデオ検波器およびルミナンス／クロミナンス
分離回路を含んでいる。副のビデオ信号源５０の出力端
子は、副のサンプル発生回路６０の入力端子に結合され
る。副のサンプル発生回路６０の出力端子は、自己順序
づけメモリ７０のデータ入力端子に結合される。自己順
序づけメモリ７０のデータ出力端子は、副画像挿入回路
３０の第２の入力端子に結合される。

副のビデオ信号源５０の出力端子は、副の同期成分分離
回路８０の入力端子にも結合される。副の同期成分分離
回路８０の第１の出力端子は、メモリ７０の書込みクロ
ック入力端子（Ｗ　ＣＬＫ　）に結合される。副の同期
成分分離回路８０の第２の出力端子は、書込みアドレス
発生回路９０の入力端子に結合される。書込みアドレス
発生回路９０の出力端子は、メモリ７０の書込みアドレ
ス入力端子（Ｗ　ＡＤＲ）に結合される。副の同期成分
分離回路８０および書込みアドレス発生回路９０の組み
合わせは、自己順序づけメモリ７０への副のビデオ信号
サンプルの書込みを制御する回路を構成する。

主のビデオ信号源１ｏの出力端子は、主の同期成分分離
回路１００の入力端子にも結合される。

主の同期成分分離回路１００の第１の出力端子は、メモ
リ７０の読出しクロック入力端子（ＲＣＬＫ　）に結合
される。主の同期成分分離回路１００の第２の出力端子
は、読出しアドレス発生回路１１０の入力端子に結合さ
れる。読出しアドレス発生回路１１０の出力端−子は、
メモリ７０の読出しアＰレス入力端子（ＲＡＤＲ）に結
合される。主の同期成分分離回路１００および読出しア
ドレス発生回路１１０の組合わせは、自己順序付はメモ
リ７０から予め貯えられたサンプルの読出しを制御する
回路を構成する。

動作において、副サンプルの発生回路６０は、副画像を
表わす連続するサンプルを発生する。副サンプルの発生
回路６０からのサンプルは、副のビデオ信号に同期して
自己順序づけメモリ７０に貯えられる。この同期は、副
の同期成分分離回路８０の第１の出力端子からメモリ７
０の書込みクロック入力端子（Ｗ　ＣＬＫ　）に供給さ
れるクロック信号によシ保持される。メモリ７０のデー
タ入力端子にあるサンプルｌ−ｊ、クロック信号が書込
みクロック入力端子（Ｗ　ＣＬＫ　）に供給されるとき
、メモリ・ロケーションに書込まれる。

副のビデオ信号の３番目毎のラインだけからのサンプル
が、圧縮された副のビデオ信号の部分として自己順序付
はメモリ７０に貯えられる。圧縮された副のビデオ信号
のサンプルをメモリ中の正しいロケーションに貯えるた
めに、貯えられる圧縮された副のビデオ信号の各ライン
について、書込みアドレスがメモリ７０に供給されなけ
ればならない。このアドレスは、そのラインの壌初のサ
ンプルが貯えられるロケーションに対応する。副のビデ
オ信号についての選択されたラインの始まる前に、書込
みアドレス発生回路９０は、そのアドレスをメモリ７０
の書込みアドレス端子（Ｗ　ＡＤＲ）に供給する。副の
ビデオ信号フィールドについての選択されたラインのサ
ンプルは、この書込み開始ロケーションから始まる順次
のメモリ・ロケーションに貯えられる。

圧縮された副のビデオ信号画像を表わす、自己順序付は
メモリ７０からのサンプルは、副画像挿入回路３０にお
いて適当な主のビデオ信号サンプルの代りに用いられる
。予め貯えられるこれらのサンプルのメモリ７０からの
読出しは、主のビデオ信号源１０と同期がとれている。

この同期は、主の同期成分分離回路１００の第１の出力
端子からメモリ７０の読出しクロック入力端子（ＲＣＬ
Ｋ）に供給されるクロック信号により保持される。クロ
ック信号が読出しクロック入力端子（ＲＣＬＫ　）に供
給されるとき、サンプルがメモリ７０から読出され、デ
ータ出力端子に生じる。

先に説明した例において、主のビデオ信号のライン１８
２からライン２６１までのライン（全部で８０本のライ
ン）のサンプル６０７からサンプル８５９までのサンプ
ル（全部で２５３個のサンプル）は、予め貯えられメモ
リ７０から取シ出される圧縮された副のビデオ・サンプ
ルで置キ換工られる。主の同期成分分離回路１００中の
カウンタは、主のビデオ信号のラインを計数し、ライン
１８２からライン２６１までのラインが走査されている
とき信号を発生する。もう１つのカウンタは、主のビデ
オ信号のライン内のサンプルを計数し、サンプル６０７
からサンプル８５９までのサンプルが走査されていると
き信号を発生する。これらの２つの信号の同期発生は、
副のビデオ信号サンプルがメモリ７０から取シ出されな
ければならないことを示す。

メモリ７０からの正しいラインを表わすサンプルを取シ
出すために、そのラインの最初のサンプルのロケーショ
ンに対応する読出しアドレスがメモリ７０に供給されな
ければならない。主のビデオ信号のライン１８２からラ
イン２６１までの各ラインの６０７番目のサンプルより
先に、読出しアドレス発生回路１１０は、メモリ７０の
読出しアドレス端子（ＲＡＤＲ）にアドレスを供給する
。このアドレスは、現ラインについてメモリ７０中にお
ける予め定められる読出し開始ロケーションに対応する
。予め貯えられた副のビデオ信号のサンプルは、この読
出し開始ロケーションから始まる順次のメモリ・ロケー
ションから取シ出される。

先に述べたように、自己順序づけメモリ７０（第１図）
？ｉ、１，２．３と符号のつけられた３つのブロックに
再分割されるように設計されている。

副のビデオ・サンプルについての連続するフィールドは
、メモリ７０の連続するブロックにラウントロピン方法
で書込まれる。第２図において、波形ａ）懐、副のビデ
オ信号のフィールド時間期間を表わすブロックに分割さ
れている。各区分内の数字は、その副のビデオ・フィー
ルドを表わす圧縮データが書込１れているブロック番号
を示す。例えば、最も左側のフィールド時間期間の間に
走査されるフィールドは、ブロック１に書込まれ、次の
フィールドはブロック２に書込壕れ、その次のフィール
ドはブロック３に書込まれるという具合である。波形ｂ
）は、主のビデオ信号のフィールド時間期間を衣わすブ
ロックに分割される。各区分内の数字は、ピクチャーイ
ンピクチャーのビデオ信号を形成するために、主のビデ
オ信号中に挿入されるデータが読出されるブロックを表
わす。例えば、最も左側のフィールドは、ブロック３か
ら読出され、次のフィールドはブロック１から読出され
、その次のフィールドはブロック２から読出されるとい
った具合である。この読出ブロックと書込みブロックの
順序づけにより、どのブロックも書込みと読出しが同時
に行なわれることはない。

正しい順序づけが保持されるように、書込みアドレス発
生回路９０（第１図）からの情報が、第１図において破
線で示されるように、読出しアドレス発生回路１１０に
供給される。

第３図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路で使われる書込みアドレス発生回路９
０の一実施例を示す。書込みアドレス発生回路９０は、
貯えられる圧縮された副ビデオ信号の各ラインについて
書込み開始アドレスを自己順序づけメモリ７０に供給す
る。第３図および第５図において、太い矢印は多ビット
のディジタル信号路を示し、細い矢印は単一ビットのデ
ィジタル信号路を示す。副の同期成分分離回路８０（第
１図）は、２つの信号、すなわち、水平同期成分ＩＩ　
ＡＵＸと垂直同期成分Ｖ　ＡＵＸを供給する。

第３図において、入力端子９１は副の同期成分分離回路
８０（第１図）に結合され、水平同期成分１−Ｉ　ＡＵ
Ｘを受け取る。入力端子９１は、３で割るカウンタ９２
のクロック入力端子（小さな三角で示される）に結合さ
れる。３で割るカウンタ９２の出力端子は、ライン・ア
ドレス・カウンタ９４のクロック入力端子に結合される
。ライン・ア“ドレス・カウンタ９４の出力端子９５は
、自己順序づけメモリ７０（第１図）の書込みアドレス
端子（Ｗ　ＡＤＲ）に結合され、圧縮された副のビデオ
信号の各ラインについての書込み開始アドレスを伝達す
る。

また、入力端子９３も副の同期成分分離回路８０（第１
図）に結合され、垂直同期成分Ｖ　ＡＵＸを受け取る。

入力端子９３は、３まで計数するカウンタ９６の入力端
子およびライン・アドレス・カウンタ９４のロード入力
端子ＬＤに結合される。３まで計数するカウンタ９６の
出力端子９７は、ブロック開始アドレス発生回路９８お
よび読出しアドレス発生回路１１０（第１図）に結合さ
れる。

ブロック開始アドレス発生回路９８の出力は、ライン・
アドレス・カウンタ９４のＪＡＭ入力端子に結合される
。

第３図の書込みアドレス発生回路９０は、圧縮された副
のビデオ情報を表わすサンプルを次のような方法でメモ
リ・ロケーションに割り当てるように構成されている。

ＨＭ５３０５１Ｐメモリφチッゾで使われている、この
例示的なメモリ割シ当て方法は、第４図に示され以下に
説明される。

ＨＭ５３０５１Ｐなる自己順序づけメモリは、各メモリ
・ロケーションに３２サンプルから成る各グループを貯
える。先に述べたように、圧縮された副のビデオ情報の
各ラインは３０３個のサンプルから成る。従って、圧縮
された副のビデオ情報の各ラインを貯えるためには、１
０個のメモリ・ロケーションが必要である。同じく先に
述べたように、各々が８７本のラインから成る１フイー
ルドを貯えることができるメモリの３つのブロックは、
圧縮された副のビデオ情報を貯えるように割シ当てられ
る。

第４図において、自己順序づけメモリ７０（第１図）中
の選択されたメモリ・ロケーションは、長方形で示され
る。このメモリ・ロケーションに対応するアドレスは、
そのロケーションを表わす長方形内の値で示される。長
方形の各列は、１０個の順次メモリ・ロケーションを表
わし、圧縮された副のビデオ情報の１ラインを貯えるの
に十分である。メモリ・ロケーションＯ〜９を表わす一
番上の列は、ブロック１に貯えられる圧縮された副のビ
デオ情報の１フイールドの最初の水平ライン（すなわち
、フィールドｎのライン１）を表わすサンプルを保持す
るように割シ当てられる。メモリ・ロケーション１０か
ら１９までを表わす第２番目の列は、ブロック２に貯え
られる圧縮された副のビデオ情報の１フイールドのライ
ン１（すなわち、フィールドｎ＋１のライン１）を表わ
すサンプルを保持するように割シ当てられる。また、第
３番目の列は、ブロック３に貯えられる圧縮された副の
ビデオ情報の１フイールドのライン１（すなわち、フィ
ールドｎ＋２のライン１）を表わすサンプルを保持する
ように割シ当てられる。

メモリ・ロケーション３２から４１を表わす第４番目の
列は、ブロック１に貯えられる圧縮された副のビデオ情
報のフィールドの第２番目のラインを表わすサンプルを
保持するように割シ当てられる。第５番目の列は、ブロ
ック２に貯えられる圧縮された副のビデオ情報のフィー
ルドの第２番目のラインを表わすサンプルを保持するよ
うに割シ当てられ、第６番目の列は、ブロック３に貯え
られる圧縮された副のビデオ情報のフィールドの第２番
目のラインを表わすサンプルを保持するように割り当て
られる。このノ臂ターンは８７本のラインの全てについ
て続く。アドレス３０と３１に対応する２つのメモリ・
ロケーションは、圧縮された副のビデオ・サンプルを貯
えるように割り当てられない。アドレス６２と６３に対
応するメモリ、ロケーションも圧縮された副のビデオ・
サンプルを貯えるように割シ当てられない。２つのメモ
リ・ロケーションが、圧縮された副のビデオ信号につい
ての３本のライン毎に割シ当てられない状態にある。

圧縮された副のビデオ情報の１フイールドが自己順序づ
けメモリ７０（第１図）のブロック１に書き込まれるべ
きとき、書込みアドレス・カウンタ９０は、値Ｏを有す
るアドレス信号を最初に発生する。これは、ブロック１
のライン１における３２個のサンプルから成る第１のグ
ループを貯えるために割り当てられたロケーションに対
応するアドレスである（第４図参照）。自己順序づけメ
モリ７０は、それ以上のアドレス情報を必要とすること
なく、アドレスＯ〜９に対応する順次のロケーションに
次の３０３個のサンプルを貯える。

その圧縮されたフィールドの第２番目のラインの開始前
に、書込みアドレス発生回路９０は、値３２を有するア
ドレス信号、すなわち、ブロック１のライン２における
第１のサンプル・グルーデヲ貯えるように割り当てられ
たロケーションシζ対応するアドレスを発生する。次の
３０３個のサンプルは、ロケーション３２〜４１に貯え
られる。圧縮された副のビデオ情報の順次の各ラインの
前に発生されるアドレス信号の値は、前ラインの値より
３２だけ大きい。

圧縮された副のビデオ情報のラインがブロック２に書込
まれているとき、書込みアドレス発生回路９０は、値１
０を有するアドレス信号を最初に発生する。このフィー
ルドのライン１を表わすサンプルは、アドレス１０〜１
９に対応する順次のロケーシコンに貯えられる。後に続
くライン毎に、アドレス信号の値は３２だけ増加される
。従って、ブロック２の第２番目のラインを表わすサン
プルは、アドレス４２に対応するロケーションから始ま
る１０個の順次のロケーションに貯えられ、以下同様で
ある。

同様に、フィールドがブロック３に貯えられるべきとき
、書込みアドレス発生回路９ｏから発生される最初のア
ドレスの値は２０である。このフィールドのライン１を
表わすサンプルは、アドレス２０〜２９に対応する順次
のロケーションに貯えられる。先の場合と同様に、貯え
られるべき順次のライン毎に、アドレス信号の値は３２
だけ増加される。ブロック３に貯えられるフィールドの
ライン２を表わすサンプルは、ロケーション５２〜６１
に貯えられ、以下同様である。

再び第３図を参照すると、動作において、３まで計数す
るカウンタ９６は、現フィールドが貯えられるべきブロ
ックの番号を表わす信号を発生する。例えば、３まで計
数するカウンタ９６は、値１．２．３を順次繰シ返す２
ビツトの２進信号を発生する。ブロック開始アドレス発
生回路９８は、先に述べたように、そのブロックにおけ
る最初のラインに割り当てられた最初のメモリ・ロケー
ションに対応する開始アドレスを発生する。３まで計数
するカウンタ９６の出力が１のとき、開始アドレスはＯ
であり、３まで計数するカウンタ９６の出力が２のとき
、開始アドレスは１ｏであシ、また３まで計数するカウ
ンタ９６の出力が３のとき、開始アドレスは２０でアル
。

ブロックの開始アドレス発生回路９８は、３まで計数す
るカウンタ９６の出力端子に結合されるアドレス入力端
子とライン・アドレス・カウンタ９４のＪＡＭ入力端子
に結合されるデータ出力端子を有し、アドレス１．２．
３に対応するメモリ・ロケーション中に予めプログラム
された関連する所定の開始アドレス値を有する読出し専
用メモリ（ＲＯＭ）でよい。あるいは、ブロック開始ア
ドレス発生回路９８は、３まで計数するカウンタ９６の
２ビツト出力から予め定められる開始アドレス値を発生
する組み合わせ論理回路でもよい。

各々の副ビデオ信号フィールドの始まりにおいて、ブロ
ック開始アドレス発生回路９８からの開始アドレスは、
副の垂直同期信号Ｖ　ＡＵＸに応答してライン・アドレ
ス・カウンタ９４に入力される。

ライン・アドレス・カウンタ９４の出力は、この予め定
められる値と同じものになる。

分周器９２は、圧縮された副のビデオ信号の３番目のラ
イン毎の始まりにクロック・・母ルスを発生する。この
クロック・パルスによシ、ライン。

アドレス・カウンタ９４は、その出力端子にオケる信号
の値を３２だけ増加させる゛。このようにして１第３図
の書込みアドレス・カウンタ９０は、先に述べたメモリ
割り当て方法を実行するために、適当な値を有するアド
レス信号を発生する。

ライン・アドレス・カウンタ９４は、例えば、２進カウ
ンタおよび５ビツトのラッチで構成される。５ビツトの
ラッチは、ライン・アドレス・カウンタ９４のＪＡＭ入
力端子に結合される入力端子、ライン・アドレス・カラ
／り９４の入力端子ＬＤに結合されるクロック端子を有
する。５ビツトのラッチの出力端子は、ライン・アドレ
ス・カウンタ９４の出力端子の下位５ビツトに結合され
る。

２進カウンタは、ライン・アドレス・カウンタ９４の入
力端子（ＬＤ）に結合されるクリア入力端子（ＣＬＲ）
およびライン・アドレス・カウンタ９４のクロック入力
端子に結合されるクロック入力端子を有する。この２進
カウンタの出力端子は、ライン・アドレス・カウンタ９
４の出力端子の残シの上位ピットに結合される。

動作において、５ビツトのラッチは、ブロック開始アド
レス発生回路９８の出力を受け取るように結合される。

先に述べたように、ブロック１の場合、開始アドレスは
０、すなわち５ビツトの２進形式では−ｏｏｏｏｏ”で
あシ、ブロック２の場合、開始アドレスは１０、すなわ
ち２准５ピツトでは’０１０１０”であり、ブロック３
の場合、開始アドレスは２０、すなわち２進５ビツトで
は’１０１００”である。副の垂直同期信号が発生する
と、５ビツトの適当な２進値が５ビツトのラッチに保持
され、書込み開始アドレスの下位５ビツトになる。同時
に、２進のカウンタＣＮＴＲが０の計数値にクリアされ
る。その結果書られる書込み開始アドレスとして適当な
ものは、０，１０．もしくは２０である。各クロック信
号がカウンタのクロック入力端子（ＣＮＴＲ）に発生す
る度に、その出力値は１だけ増加する。下位５ビツトが
５ビットのラッチから供給されるので、２進カウンタＣ
ＮＴＲからの出力が１だけ増加すると、書込み開始アド
レスの値は３２だけ増加する。従って、この構成によシ
、第４図に示すメモリ割シ当て方法に必要なアドレスの
シーケンスが入力信号およびクロック信号に応答して発
生される。

第５図は、第１図に示すピクチャーインピクチャー信号
の発生回路に使われる読出しアドレス発生回路１１０を
示す。第５図において、入力端子１１１．１１３および
１１９は、すべて主の同期成分信号発生回路１００（第
１図）に結合される。

入力端子１１１は、水平同期成分信号ＨＭＡＩＮを受け
取り、垂直エネーブル信号発生回路１１２の第１の入力
端子とライン・アドレス・カウンタ１１４のクロック入
力端子に結合される。入力端子１１３は、垂直の同期成
分信号ＶＭＡＩＮを受け取り、ライン・アドレス・カウ
ンタ１１４のロード入力端子ＬＤに結合される。入力端
子１１９は、垂直帰線消去信号Ｖ　ＢＬＮＫ　ＭＡＩＮ
を受け取シ、垂直エネーブル信号発生回路１１２の第２
の入力端子に結合される。垂直エネーブル信号発生回路
１１２の出力端子は、ライン・アドレス・カウンタ１１
４のエネーブル入力端子Ｅに結合される。ライン・アド
レス・カウンタ１１４の出力端子１１７は、メモリ７０
（第１図）の読出しアドレス入力端子（ＲＡＤＲ）に結
合される。

入力端子１１５は、書込みアドレス発生回路９０（第１
図）に結合される。入力端子１１５は遅延要素１１６の
入力端子に結合される。遅延要素１１６の出力端子は、
ブロック開始アト９レス発生回路１１８の入力端子に結
合される。ブロック開始アドレス発生回路１１８の出力
端子は、ライン・アドレス・カウンタ１１４のＪＡＭ入
力端子に結合される。

動作において、遅延要素１１６は、第２図の波形ａ）に
示されるブロック番号の順序に対応する信号を受け取シ
、第２図の波形ｂ）に示されるブロック番号の順序に対
応する信号を発生する。遅延要素１１６からの出力信号
は、予め貯えられた圧縮副ビデオ情報が取り出されるメ
モリのブロック番号を表わす。ブロック開始アドレス発
生回路１１８は、書込みアドレス発生回路９０（第３図
）のブロック開始アドレス発生回路９８について先に説
明したものと同様な方法でメモリのブロック番号に対応
する所定の開始アドレス（すなわち、０゜１０、あるい
は２０）を発生する。主のビデオ情報の新しいフィール
ドの開始を示す主の垂直同期信号ＶＭＡＩＮは、すべて
の主の垂直走査期間の開始時に、ブロック開始アドレス
発生回路１１８からの開始アドレスを入力するようにラ
イン・アドレス・カウンタ１１４を条件づける。この開
始アドレスは、最初の読出し開始アドレスを形成する。

垂直エネーブル信号発生回路１１２は、ライン・アドレ
ス・カウンタ１１４に対してエネーブル信号を発生する
。このエネーブル信号は、主のビデオ信号が予め貯えら
れた副のビデオ信号情報が挿入されるライン１８２〜２
６１を走査している間に発生される。ライン・アドレス
・カウンタ１１４が作動化されている間、主のビデオ情
報の新しいラインの開始を示す主の水平同期成分信号Ｉ
（ＩＶｌＡＩＮクロックによりライン・アドレス・カウ
ンタ１１４は増加される。ライン・アドレス・カウンタ
１１４ば、第３図に示す書込みアドレス発生回路９ｏの
ライン・アドレス・カウンタ９４の場合と同様に３２だ
け増加する。ライン・アドレス・カウンタ１１４の出力
は、主のビデオ信号に挿入される予め貯えられた圧縮副
ビデオ情報の次のラインについての読出し開始アドレス
である。一度このアドレスが自己順序づけメモリ７０（
第１図）に供給されると、次に続く予め貯えられた副の
ビデオ・サンプルが、それ以上のアドレス情報を必要と
することなく、メモリ７０の順次のメモリ・ロケーショ
ンから取シ出される。

第６図は、第５図の読出しアドレス発生回路１１０に使
われる垂直エネーブル信号発生回路１１２の一実施例を
示す。垂直エネーブル信号発生回路１１２は、副のビデ
オ画像が挿入される主のビデオ信号の８０本のラインが
現在走査されていることを示す信号を発生する。この信
号は、第５図に示す読出しアドレス発生回路１１０のラ
イン゛アドレス・カウンタ１１４を作動するために使わ
れる。作動されるまで、ライン・アドレス。

カウンタ１１４は、このデータが取シ出されるメモリ・
ブロックにおける第１のラインの最初のす７デルを貯え
ているメモリΦロケーションのアドレスを発生する。作
動されると、ライン・アドレス・カウンタは、主のビデ
オ信号の順次の各ラインにおいて３２だけ増加される。

このようにして、ライン・アドレス・カウンタは、予め
貯えられる圧縮された副のビデオ情報の対応するライン
の最初のサンプルを貯えているメモリ・ロケーションに
対応するアドレスを発生する。

第６図において、入力端子１１２１および１１２３（／
：ｔ、主の同期成分分離回路１００に結合される。

入力端子１１２１は水平同期信号）（ＭＡＩＮを受け取
る。

入力端子１１２３は垂直帰線消去信号Ｖ　ＢＬＮＫ　Ｍ
ＡＩＮを受け取る。入力端子１１２１は、８０で割るカ
ウンタ１１２２のクロック入力端子に結合される。８０
で割るカウンタ１１２２の出力端子は、３で割るリング
・カウンタ１１．２４のクロック入力端子に結合される
。リング・カウンタ１１２４は３つの出力端子ＱＡ、　
Ｑ、およびＱｃを含んでいる。これらの出力端子は、選
択スイッチ１１２６の各入力端子に結合される。選択ス
イッチ１１２６の出力端子は、出力端子１１２５に結合
される。出力端子１１２５は、ライン・アドレス・カウ
ンタ１１４（第５図）のエネーブル入力端子（Ｅ）に結
合される。入力端子１１２３は、８０で割るカウンタ１
１２２およびリングφカウンタ１１２４の各リセット端
子（Ｒ）に結合される。

動作において、主の垂直帰線消去信号Ｖ　ＢＬＮＫＭＡ
ＩＮは、主のビデオ信号の各フィールドの最初の２１本
のラインの間存在し、主のビデオ信号の垂直帰線消去期
間（先に説明したように）が走査されていることを示す
。この信号は、出力（ＱＡ、ＱＢ。

Ｑｃ）に（１，０，０）の論理信号をそれぞれ発生する
ように８０で割るカウンタ１１２２を条件づける。

主の水平同期成分ＨＭＡＩＮにより、８０で割るカウン
タは、主のビデオ信号のすべての水平ラインの開始時に
増加される。

垂直帰線消去期間（すなわち、ライン２２〜１０１）の
後最初の８０本のラインの間、リング・カウンタ１１２
４の出力（ＱＡ、ＱＢ、Ｑｃ）は論理信号（ｉ、ｏ、ｏ
　）をそれぞれ発生する。主のビデオ信号の８０本のラ
インが、８０で割るカウンタ１１２２で計数された後、
クロック・・ぐルスがリング・カウンタ１１２４に供給
される。次いで、出力端子（ＱＡ、　ＱＢ、　Ｑｃ）に
おける論理信号はそれぞれ（０，１，０）である。これ
らの論理信号は次の８０本のライン（すなわち、ライン
１０２〜１８１）の間そのままの状態である。８０で割
るカウンタ１１２２により更に８０本のラインが計数さ
れた後、もう１つのクロック・パルスがリング・カウン
タに供給される。次いでリング・カウンタ１１２４の出
力端子（ＱＡ、ＱＢ、Ｑｃ）は、論理信号（０，０，１
）を発生する。これらの論理信号は、次の８０本のライ
ン（すなわち、ライン１８２〜ライン２６１）の間この
状態のままである。従って、ピクチャーインピクチャー
画像の上方の第３番目の間、ＱＡは論理ｕ１＃であり、
そうでないときは論理”０＃信号であり、出力端子ＱＢ
は、真中の第３番目の間論理′″１″信号であり、また
出力端子ＱＣは、ピクチャーインピクチャー画像の低い
方の第３番目の間論理ｕ１′信号であシ、さもなければ
論理”０”信号である。選択スイッチ１１２６は、リン
グ・カウンタ１１２４からの出力信号の中の１つを出力
端子１１２５に供給する。ピクチャーインピクチャーの
ビデオ画像における副のビデオ画像の垂直位置は、ピク
チャーインピクチャー画像の上部、真中もしくは下部の
いずれかの間、読出しアドレス・カウンタ１１０（第４
図）のライン・アドレス・カウンタ１１４を作動化する
ことによシ選択される。

特許請求の範囲において、自己順序づけメモリという用
語は、最後に受け取った書込みアドレスに対応するロケ
ーションから始まる順次のメモリ・ロケーションにサン
プルを貯え、最後に受け取った読出しアドレスに対応す
るロケーションから始まる順次のメモリ・ロケーション
からサンプルを取り出すメモリを表わす。

【図面の簡単な説明】

第１図は、本発明によるピクチャーインピクチャーの画
像信号発生回路の例示的一実施例のブロック図である。 第２図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路の動作を理解する上で有用なタイミン
グ図である。 第３図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる書込みアドレス発生回路の
一実施例を示すブロック図である。 第４図は、第１図に示すピクチャーインピクチャーの画
像信号発生回路について取シ得るメモリ割シ当て方法を
示すメモリ割シ当で図である。 第５図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる読出しアドレス発生回路の
ブロック図である。 第６図は、第４図に示す読出しアドレス発生回路に使わ
れる垂直エネーブル信号発生回路のブロック図である。 １０・・・主のビデオ信号源、２０・・・主のサンプル
発生回路、３０・・・副画像挿入回路、５ｏ・・・副の
ビデオ信号源、６０・・・副のサンプル発生回路、７゜
・・・自己順序づけメモリ、８０・・・副の同期成分分
離回路、９０・・・書込みアドレス発生回路、１００・
・・主の同期成分分離回路、１１０・・・読出しアドレ
ス発生回路。

Claims (1)

【特許請求の範囲】
1. （１）副のビデオ信号源と、 前記副のビデオ信号を表わす一連のサンプルを発生する
   サンプル発生手段と、 前記サンプル発生手段に結合されるデータ入力端子、デ
   ータ出力端子、および読出し開始アドレスと書込み開始
   アドレスを受け取る入力端子手段を有する自己順序づけ
   メモリと、 前記副のビデオ信号源および前記自己順序づけメモリの
   前記入力端子手段間に結合され、前記副のビデオ信号の
   水平ライン期間に同期して一連の書込み開始アドレス信
   号を発生する書込み制御回路と、 主のビデオ信号源と、 前記主のビデオ信号源および前記自己順序づけメモリの
   前記入力端子手段間に結合され、前記主のビデオ信号の
   水平ライン期間に同期して一連の読出し開始アドレス信
   号を発生する読出し制御回路と、 前記自己順序づけメモリの前記データ出力端子および前
   記主のビデオ信号源に結合され、ピクチャーインピクチ
   ャーのビデオ信号を発生する手段とを含む、ピクチャー
   インピクチャーのビデオ信号発生回路。