JP2756675B2

JP2756675B2 - ピクチャーインピクチャーのビデオ信号発生回路

Info

Publication number: JP2756675B2
Application number: JP63065972A
Authority: JP
Inventors: フランシスケイシーロバート
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1987-03-23
Filing date: 1988-03-22
Publication date: 1998-05-25
Anticipated expiration: 2013-05-25
Also published as: US4839728A; DE3876481T2; EP0288152B1; EP0288152A2; EP0288152A3; JPS63256071A; KR880012090A; CA1295729C; ES2036673T3; KR960012012B1; DE3876481D1

Description

【発明の詳細な説明】産業上の利用分野本発明は、主画像と副画像の両方を同時に表わす信号
を発生するビデオ信号発生回路に関する。

発明の背景従来のピクチャーインピクチャーのテレビジョン受像
機は、主チャネルおよび副チャネルの２つのビデオ信号
チャネルを含んでおり、各チャネルはチューナ、中間周
波増幅段およびビデオ検波器を含んでいる。副チャネル
からの情報は圧縮され、副のビデオ信号に同期してメモ
リに貯えられる。この貯えられた情報は、主のビデオ信
号に同期して取り出され、予め定められる画像位置にお
いて主のビデオ信号の一部と置き換えられる。このよう
にして、主のビデオ信号によって表わされるものとして
の主のビデオ画像を表示する第１の領域と、副のビデオ
信号によって表わされるものとしての副のビデオ画像を
表示し、通常は第１の領域より小さい第２の領域を有す
る画像を表わすピクチャーインピクチャーのビデオ信号
が形成される。

NTSC方式の標準ビデオ信号は、それぞれが262¹/₂本の
ラインから成る２つのインターレースしたフィールドで
構成される525本のラインを有する連続フレームから成
る。色副搬送波周波数の４倍の周波数でサンプリングさ
れるNTSC方式の処理済みのサンプル・データ信号は、各
ラインに910個のサンプルを含んでいる。副のビデオ信
号は、例えば、それを色副搬送波周波数の４倍の周波数
でサンプリングし、３番目のライン毎の３番目のサンプ
ル毎だけメモリに貯えることによって圧縮される。従っ
て、圧縮された副の画像情報の各フィールドは、それぞ
れ303個のサンプルから成る87本のラインを含んでい
る。

NTSC方式の各ビデオ・フィールドにおいて、21本のラ
インは垂直帰線消去期間（VBI）を形成し、画像情報を
含んでいない。従って、一般に、圧縮された副のビデオ
信号の７本のライン（21の¹/₃）は垂直帰線消去期間の
信号情報を含んでおり、挿入された副画像に表示される
必要がない。残りの80本のラインだけが画像情報を含ん
でいる。さらに、各ラインにおいて、約150個のサンプ
ルが水平帰線消去期間（HBI）を構成し、画像情報を含
んでいない。従って、一般に、圧縮された副のビデオ信
号中の50個のサンプル（150の¹/₃）が水平帰線消去期間
の信号情報を含んでおり、挿入された副画像に表示され
る必要がない。残りの253個のサンプルだけが画像情報
を含んでいる。

サンプル・データによる主のビデオ信号の各フィール
ドにおいて、隣接する80本のラインの隣接する253個の
サンプルで構成される部分は、予め貯えられる非垂直帰
線消去期間および水平帰線消去期間の圧縮された副サン
プルで置き換えられる。この部分が右手下方の隅に在る
と、例えば、主のビデオ信号のライン182からライン261
までのライン（全部で80本のライン）のサンプル607か
ら859までのサンプル（全部で253個のサンプル）は、予
め貯えられた圧縮副ビデオサンプルで置き換えられ、ピ
クチャーインピクチャーのビデオ信号を形成する。ある
いは、また、副の画像を表わす、予め貯えられた各々25
3個のサンプルから成る80本のラインは、メモリから取
り出され、連続信号に変換され、同じく連続形式である
主のビデオ信号の対応する部分の代りに用いられる。

メモリは、各ブロックが圧縮された副のビデオ情報に
ついての１フィールドを貯えることができる３つのブロ
ックに再分割されているように設計されている。圧縮さ
れた副のビデオ情報の連続するフィールドはラウンドロ
ビン形式で各ブロックに書き込まれる。予め貯えられた
圧縮副ビデオ情報のフィールドは、どのブロックも書き
込みと読み出しが同時に行なわれないように、同じくラ
ウンドロビン形式で各ブロックから取り出される。

最近、大きな、メモリ容量（例えば、完全な１フィー
ルドのビデオ情報を貯えることのできる）を持ったデュ
アルポートのメモリが入手可能となり、またこのメモリ
は消費者用テレビジョン受像機への組み込みが可能な値
段である。例えば、（株）日立製作所によって製造され
る262,144ワードの４ビット・フレームメモリ、HM53051
Pは、この種のデュアルポートのビデオ・メモリ・シス
テムである。このような大容量のメモリチップは、以前
の小容量のメモリ集積回路では得られなかった使用上に
おける融通性が得られる。

このHM53031Pには、データ入力端子と書き込みアドレ
ス端子がついている。標準のランダム・アクセス・メモ
リ（RAM）は、各サンプルがアドレス信号と一緒に貯え
られることが必要である。HM53031Pの場合は、標準のRA
Mと違って、アドレス信号は貯える各サンプルと同時に
供給する必要がない。その代り、書き込みアドレス端子
が最初の書き込みアドレスを受け取る。後に続く連続す
るサンプルは、最後に受け取られた書き込み開始アドレ
スに対応するロケーションから始まるメモリ・ロケーシ
ョンに順次貯えられる。また、HM53031Pには、データ出
力端子と読み出しアドレス端子がついている。読み出し
アドレス端子は読み出し開始アドレスを受け取る。サン
プルは、最後に受け取られた読み出し開始アドレスに対
応するロケーションから始まるメモリ中の順次のロケー
ションから取り出される。以下この明細書においては、
このようなメモリを自己順序づけ（self-sequencing）
メモリと呼ぶことにする。このようなメモリをピクチャ
ーインピクチャーのビデオ信号発生回路に組み込むこと
は望ましいことである。

発明の概要発明の課題メモリのアドレス信号として、書込み開始アドレスと
読出し開始アドレスだけが必要な自己順序づけメモリを
組み込んだピクチャーインピクチャーのビデオ信号発生
回路を提供することにある。

発明の構成副のビデオ信号源と、前記副のビデオ信号を表わす一連のサンプルを発生す
るサンプル発生手段と、前記サンプル発生手段に結合されるデータ入力端子、
データ出力端子、および読出し開始アドレスと書込み開
始アドレスを受け取るアドレス入力端子を有する自己順
序づけメモリと、前記副のビデオ信号源および前記自己順序づけメモリ
の前記アドレス入力端子間に結合され、前記副のビデオ
信号の水平同期信号に同期して一連の書込み開始アドレ
ス信号を発生する書込み制御回路と、主のビデオ信号源と、前記主のビデオ信号源および前記自己順序づけメモリ
の前記アドレス入力端子間に結合され、前記主のビデオ
信号の水平同期信号に同期して一連の読出し開始アドレ
ス信号を発生する読出し制御回路と、前記自己順序づけメモリの前記データ出力端子および
前記主のビデオ信号源に結合され、ピクチャーインピク
チャーのビデオ信号を発生する手段とを具えている。

発明の効果ピクチャーインピクチャーのビデオ信号発生回路にお
けるメモリの構成と制御を簡単化することができ、且つ
自己順序づけメモリにアクセスするタイミングを変える
ことによりビデオ処理チャネルに生じる種々の遅延に容
易に対応することができる。

実施例図において、処理ブロック間の種々の経路において必
要とされる等化用遅延要素は簡単化のために省略してあ
る。回路設計の技術分野の当業者は、この種の遅延要素
がどこで必要であり、またそれらを適切に組み込む方法
は容易に分る。また、各図に示すシステムは白黒でピク
チャーインピクチャーのビデオ信号を発生する。この種
のシステムを３つ組み合わせるとカラーでピクチャーイ
ンピクチャーのビデオ信号を発生させることができる。
３つのシステムは、ルミナンス信号および２つの色差信
号、あるいは赤、緑および青の色信号で動作する。以下
の詳細な説明において、主および副の両方のビデオ信号
はサンプル・データ信号であるものと仮定する。主のビ
デオ信号が連続信号でもよく、やはり適切に動作するこ
とを理解すべきである。

第１図において、主のビデオ信号源10は、例えば、標
準のカラーテレビジョン受像機に見られるように、アン
テナ、チューナ、中間周波増幅段、ビデオ検波器および
ルミナンス／クロミナンス分離回路を含んでいる。主の
ビデオ信号源10の出力端子は、主のサンプル発生回路20
の入力端子に結合される。主のサンプル発生回路20の出
力端子は、副の画像挿入回路30の入力端子に結合され
る。副画像挿入回路30の出力は、標準のカラーテレビジ
ョン受像機に見られるように、ビデオ増幅器、受像管お
よび偏向回路を含んでいるピクチャーインピクチャーの
ビデオ信号処理回路40に結合される。

副のビデオ信号源50は、主のビデオ信号源10に見られ
るものと同様な、例えば、第２のチューナ、中間周波増
幅段、ビデオ検波器およびルミナンス／クロミナンス分
離回路を含んでいる。副のビデオ信号源50の出力端子
は、副のサンプル発生回路60の入力端子に結合される。
副のサンプル発生回路60の出力端子は、自己順序づけメ
モリ70のデータ入力端子に結合される。自己順序づけメ
モリ70のデータ出力端子は、副画像挿入回路30の第２の
入力端子に結合される。

副のビデオ信号源50の出力端子は、副の同期成分分離
回路80の入力端子にも結合される。副の同期成分分離回
路80の第１の出力端子は、メモリ70の書込みクロック入
力端子（W CLK）に結合される。副の同期成分分離回路8
0の第２の出力端子は、書込みアドレス発生回路90の入
力端子に結合される。書込みアドレス発生回路90の出力
端子は、メモリ70の書込みアドレス入力端子（W ADR）
に結合される。副の同期成分分離回路80および書込みア
ドレス発生回路90の組み合わせは、自己順序づけメモリ
70への副のビデオ信号サンプルの書込みを制御する回路
を構成する。

主のビデオ信号源10の出力端子は、主の同期成分分離
回路100の入力端子にも結合される。主の同期成分分離
回路100の第１の出力端子は、メモリ70の読出しクロッ
ク入力端子（R CLK）に結合される。主の同期成分分離
回路100の第２の出力端子は、読出しアドレス発生回路1
10の入力端子に結合される。読出しアドレス発生回路11
0の出力端子は、メモリ70の読出しアドレス入力端子（R
ADR）に結合される。主の同期成分分離回路100および
読出しアドレス発生回路110の組合わせは、自己順序付
けメモリ70から予め貯えられたサンプルの読出しを制御
する回路を構成する。

動作において、副サンプルの発生回路60は、副画像を
表わす連続するサンプルを発生する。副サンプルの発生
回路60からのサンプルは、副のビデオ信号に同期して自
己順序づけメモリ70に貯えられる。この同期は、副の同
期成分分離回路80の第１の出力端子からメモリ70の書込
みクロック入力端子（W CLK）に供給されるクロック信
号により保持される。メモリ70のデータ入力端子にある
サンプルは、クロック信号が書込みクロック入力端子
（W CLK）に供給されるとき、メモリ・ロケーションに
書込まれる。

副のビデオ信号の３番目毎のラインだけからのサンプ
ルが、圧縮された副のビデオ信号の部分として自己順序
付けメモリ70に貯えられる。圧縮された副のビデオ信号
のサンプルをメモリ中の正しいロケーションに貯えるた
めに、貯えられる圧縮された副のビデオ信号の各ライン
について、書込みアドレスがメモリ70に供給されなけれ
ばならない。このアドレスは、そのラインの最初のサン
プルが貯えられるロケーションに対応する。副のビデオ
信号についての選択されたラインの始まる前に、書込み
アドレス発生回路90は、そのアドレスをメモリ70の書込
みアドレス端子（W ADR）に供給する。副のビデオ信号
フィールドについての選択されたラインのサンプルは、
この書込み開始ロケーションから始まる順次のメモリ・
ロケーションに貯えられる。

圧縮された副のビデオ信号画像を表わす、自己順序付
けメモリ70からのサンプルは、副画像挿入回路30におい
て適当な主のビデオ信号サンプルの代りに用いられる。
予め貯えられるこれらのサンプルのメモリ70からの読出
しは、主のビデオ信号源10と同期がとれている。この同
期は、主の同期成分分離回路100の第１の出力端子から
メモリ70の読出しクロック入力端子（R CLK）に供給さ
れるクロック信号により保持される。クロック信号が読
出しクロック入力端子（R CLK）に供給されるとき、サ
ンプルがメモリ70から読出され、データ出力端子に生じ
る。

先に説明した例において、主のビデオ信号のライン18
2からライン261までのライン（全部で80本のライン）の
サンプル607からサンプル859までのサンプル（全部で25
3個のサンプル）は、予め貯えられメモリ70から取り出
される圧縮された副のビデオ・サンプルで置き換えられ
る。主の同期成分分離回路100中のカウンタは、主のビ
デオ信号のラインを計数し、ライン182からライン261ま
でのラインが走査されているとき信号を発生する。もう
１つのカウンタは、主のビデオ信号のライン内のサンプ
ルを計数し、サンプル607からサンプル859までのサンプ
ルが走査されているとき信号を発生する。これらの２つ
の信号の同期発生は、副のビデオ信号サンプルがメモリ
70から取り出されなければならないことを示す。

メモリ70からの正しいラインを表わすサンプルを取り
出すために、そのラインの最初のサンプルのロケーショ
ンに対応する読出しアドレスがメモリ70に供給されなけ
ればならない。主のビデオ信号のライン182からライン2
61までの各ラインの607番目のサンプルより先に、読出
しアドレス発生回路110は、メモリ70の読出しアドレス
端子（R ADR）にアドレスを供給する。このアドレス
は、現ラインについてメモリ70中における予め定められ
る読出し開始ロケーションに対応する。予め貯えられた
副のビデオ信号のサンプルは、この読出し開始ロケーシ
ョンから始まる順次のメモリ・ロケーションから取り出
される。

先に述べたように、自己順序づけメモリ70（第１図）
は、1,2,3と符号のつけられた３つのブロックに再分割
されるように設計されている。副のビデオ・サンプルに
ついての連続するフィールドは、メモリ70の連続するブ
ロックにラウンドロビン方法で書込まれる。第２図にお
いて、波形ａ）は、副のビデオ信号のフィールド時間期
間を表わすブロックに分割されている。各区分内の数字
は、その副のビデオ・フィールドを表わす圧縮データが
書込まれているブロック番号を示す。例えば、最も左側
のフィールド時間期間の間に走査されるフィールドは、
ブロック１に書込まれ、次のフィールドはブロック２に
書込まれ、その次のフィールドはブロック３に書込まれ
るという具合である。波形ｂ）は、主のビデオ信号のフ
ィールド時間期間を表わすブロックに分割される。各区
分内の数字は、ピクチャーインピクチャーのビデオ信号
を形成するために、主のビデオ信号中に挿入されるデー
タが読出されるブロックを表わす。例えば、最も左側の
フィールドは、ブロック３から読出され、次のフィール
ドはブロック１から読出され、その次のフィールドはブ
ロック２から読出されるといった具合である。この読出
ブロックと書込みブロックの順序づけにより、どのブロ
ックも書込みと読出しが同時に行なわれることはない。
正しい順序づけが保持されるように、書込みアドレス発
生回路90（第１図）からの情報が、第１図において破線
で示されるように、読出しアドレス発生回路110に供給
される。

第３図は、第１図に示すピクチャーインピクチャーの
ビデオ信号発生回路で使われる書込みアドレス発生回路
90の一実施例を示す。書込みアドレス発生回路90は、貯
えられる圧縮された副ビデオ信号の各ラインについて書
込み開始アドレスを自己順序づけメモリ70に供給する。
第３図および第５図において、太い矢印は多ビットのデ
ィジタル信号路を示し、細い矢印は単一ビットのディジ
タル信号路を示す。副の同期成分分離回路80（第１図）
は、２つの信号、すなわち、水平同期成分H AUXと垂直
同期成分V AUXを供給する。

第３図において、入力端子91は副の同期成分分離回路
80（第１図）に結合され、水平同期成分H AUXを受け取
る。入力端子91は、３で割るカウンタ92のクロック入力
端子（小さな三角で示される）に結合される。３で割る
カウンタ92の出力端子は、ライン・アドレス・カウンタ
94のクロック入力端子に結合される。ライン・アドレス
・カウンタ94の出力端子95は、自己順序づけメモリ70
（第１図）の書込みアドレス端子（W ADR）に結合さ
れ、圧縮された副のビデオ信号の各ラインについての書
込み開始アドレスを伝達する。

また、入力端子93も副の同期成分分離回路80（第１
図）に結合され、垂直同期成分V AUXを受け取る。入力
端子93は、３まで計数するカウンタ96の入力端子および
ライン・アドレス・カウンタ94のロード入力端子LDに結
合される。３まで計数するカウンタ96の出力端子97は、
ブロック開始アドレス発生回路98および読出しアドレス
発生回路110（第１図）に結合される。ブロック開始ア
ドレス発生回路98の出力は、ライン・アドレス・カウン
タ94のJAM入力端子に結合される。

第３図の書込みアドレス発生回路90は、圧縮された副
のビデオ情報を表わすサンプルを次のような方法でメモ
リ・ロケーションに割り当てるように構成されている。
HM53051Pメモリ・チップで使われている、この例示的な
メモリ割り当て方法は、第４図に示され以下に説明され
る。

HM53051Pなる自己順序づけメモリは、各メモリ・ロケ
ーションに32サンプルから成る各グループを貯える。先
に述べたように、圧縮された副のビデオ情報の各ライン
は303個のサンプルから成る。従って、圧縮された副の
ビデオ情報の各ラインを貯えるためには、10個のメモリ
・ロケーションが必要である。同じく先に述べたよう
に、各々が87本のラインから成る１フィールドを貯える
ことができるメモリの３つのブロックは、圧縮された副
のビデオ情報を貯えるように割り当てられる。

第４図において、自己順序づけメモリ70（第１図）中
の選択されたメモリ・ロケーションは、長方形で示され
る。このメモリ・ロケーションに対応するアドレスは、
そのロケーションを表わす長方形内の値で示される。長
方形の各列は、10個の順次メモリ・ロケーションを表わ
し、圧縮された副のビデオ情報の１ラインを貯えるのに
十分である。メモリ・ロケーション０〜９を表わす一番
上の列は、ブロック１に貯えられる圧縮された副のビデ
オ情報の１フィールドの最初の水平ライン（すなわち、
フィールドｎのライン１）を表わすサンプルを保持する
ように割り当てられる。メモリ・ロケーション10から19
までを表わす第２番目の列は、ブロック２に貯えられる
圧縮された副のビデオ情報の１フィールドのライン１
（すなわち、フィールドｎ＋１のライン１）を表わすサ
ンプルを保持するように割り当てられる。また、第３番
目の列は、ブロック３に貯えられる圧縮された副のビデ
オ情報の１フィールドのライン１（すなわち、フィール
ドｎ＋２のライン１）を表わすサンプルを保持するよう
に割り当てられる。

メモリ・ロケーション32から41を表わす第４番目の列
は、ブロック１に貯えられる圧縮された副のビデオ情報
のフィールドの第２番目のラインを表わすサンプルを保
持するように割り当てられる。第５番目の列は、ブロッ
ク２に貯えられる圧縮された副のビデオ情報のフィール
ドの第２番目のラインを表わすサンプルを保持するよう
に割り当てられ、第６番目の列は、ブロック３に貯えら
れる圧縮された副のビデオ情報のフィールドの第２番目
のラインを表わすサンプルを保持するように割り当てら
れる。このパターンは87本のラインの全てについて続
く。アドレス30と31に対応する２つのメモリ・ロケーシ
ョンは、圧縮された副のビデオ・サンプルを貯えるよう
に割り当てられない。アドレス62と63に対応するメモリ
・ロケーションも圧縮された副のビデオ・サンプルを貯
えるように割り当てられない。２つのメモリ・ロケーシ
ョンが、圧縮された副のビデオ信号についての３本のラ
イン毎に割り当てられない状態にある。

圧縮された副のビデオ情報の１フィールドが自己順序
づけメモリ70（第１図）のブロック１に書き込まれるべ
きとき、書込みアドレス・カウンタ90は、値０を有する
アドレス信号を最初に発生する。これは、ブロック１の
ライン１における32個のサンプルから成る第１のグルー
プを貯えるために割り当てられたロケーションに対応す
るアドレスである。（第４図参照）。自己順序づけメモ
リ70は、それ以上のアドレス情報を必要とすることな
く、アドレス０〜９に対応する順次のロケーションに次
の303個のサンプルを貯える。その圧縮されたフィール
ドの第２番目のラインの開始前に、書込みアドレス発生
回路90は、値32を有するアドレス信号、すなわち、ブロ
ック１のライン２における第１のサンプル・グループを
貯えるように割り当てられたロケーションに対応するア
ドレスを発生する。次の303個のサンプルは、ロケーシ
ョン32〜41に貯えられる。圧縮された副のビデオ情報の
順次の各ラインの前に発生されるアドレス信号の値は、
前ラインの値より32だけ大きい。

圧縮された副のビデオ情報のラインがブロック２に書
込まれているとき、書込みアドレス発生回路90は、値10
を有するアドレス信号を最初に発生する。このフィール
ドのライン１を表わすサンプルは、アドレス10〜19に対
応する順次のロケーションに貯えられる。後に続くライ
ン毎に、アドレス信号の値は32だけ増加される。従っ
て、ブロック２の第２番目のラインを表わすサンプル
は、アドレス42に対応するロケーションから始まる10個
の順次のロケーションに貯えられ、以下同様である。

同様に、フィールドがブロック３に貯えられるべきと
き、書込みアドレス発生回路90から発生される最初のア
ドレスの値は20である。このフィールドのライン１を表
わすサンプルは、アドレス20〜29に対応する順次のロケ
ーションに貯えられる。先の場合と同様に、貯えられる
べき順次のライン毎に、アドレス信号の値は32だけ増加
される。ブロック３に貯えられるフィールドのライン２
を表わすサンプルは、ロケーション52〜61に貯えられ、
以下同様である。

再び第３図を参照すると、動作において、３まで計数
するカウンタ96は、現フィールドが貯えられるべきブロ
ックの番号を表わす信号を発生する。例えば、３まで計
数するカウンタ96は、値1,2,3を順次繰り返す２ビット
の２進信号を発生する。ブロック開始アドレス発生回路
98は、先に述べたように、そのブロックにおける最初の
ラインに割り当てられた最初のメモリ・ロケーションに
対応する開始アドレスを発生する。３まで計数するカウ
ンタ96の出力が１のとき、開始アドレスは０であり、３
まで計数するカウンタ96の出力が２のとき、開始アドレ
スは10であり、また３まで計数するカウンタ96の出力が
３のとき、開始アドレスは20である。

ブロックの開始アドレス発生回路98は、３まで計数す
るカウンタ96の出力端子に結合されるアドレス入力端子
とライン・アドレス・カウンタ94のJAM入力端子に結合
されるデータ出力端子を有し、アドレス1,2,3に対応す
るメモリ・ロケーション中に予めプログラムされた関連
する所定の開始アドレス値を有する読出し専用メモリ
（ROM）でよい。あるいは、ブロック開始アドレス発生
回路98は、３まで計数するカウンタ96の２ビット出力か
ら予め定められる開始アドレス値を発生する組み合わせ
論理回路でもよい。

各々の副ビデオ信号フィールドの始まりにおいて、ブ
ロック開始アドレス発生回路98からの開始アドレスは、
副の垂直同期信号V AUXに応答してライン・アドレス・
カウンタ94に入力される。ライン・アドレス・カウンタ
94の出力は、この予め定められる値と同じものになる。

分周器92は、圧縮された副のビデオ信号の３番目のラ
イン毎の始まりにクロック・パルスを発生する。このク
ロック・パルスにより、ライン・アドレス・カウンタ94
は、その出力端子における信号の値を32だけ増加され
る。このようにして、第３図の書込みアドレス・カウン
タ90は、先に述べたメモリ割り当て方法を実行するため
に、適当な値を有するアドレス信号を発生する。

ライン・アドレス・カウンタ94は、例えば、２進カウ
ンタおよび５ビットのラッチで構成される。５ビットの
ラッチは、ライン・アドレス・カウンタ94のJAM入力端
子に結合される入力端子、ライン・アドレス・カウンタ
94の入力端子LDに結合されるクロック端子を有する。５
ビットのラッチの出力端子は、ライン・アドレス・カウ
ンタ94の出力端子の下位５ビットに結合される。２進カ
ウンタは、ライン・アドレス・カウンタ94の入力端子
（LD）に結合されるクリア入力端子（CLR）およびライ
ン・アドレス・カウンタ94のクロック入力端子に結合さ
れるクロック入力端子を有する。この２進カウンタの出
力端子は、ライン・アドレス・カウンタ94の出力端子の
残りの上位ビットに結合される。

動作において、５ビットのラッチは、ブロック開始ア
ドレス発生回路98の出力を受け取るように結合される。
先に述べたように、ブロック１の場合、開始アドレスは
０、すなわち５ビットの２進形式では“00000"であり、
ブロック２の場合、開始アドレスは10、すなわち２進５
ビットでは“01010"であり、ブロック３の場合、開始ア
ドレスは20、すなわち２進５ビットでは“10100"であ
る。副の垂直同期信号が発生すると、５ビットの適当な
２進値が５ビットのラッチに保持され、書込み開始アド
レスの下位５ビットになる。同時に、２進のカウンタCN
TRが０の計数値にクリアされる。その結果得られる書込
み開始アドレスとして適当なものは、0,10,もしくは20
である。各クロック信号がカウンタのクロック入力端子
（CNTR）に発生する度に、その出力値は１だけ増加す
る。下位５ビットが５ビットのラッチから供給されるの
で、２進カウンタCNTRからの出力が１だけ増加すると、
書込み開始アドレスの値は32だけ増加する。従って、こ
の構成により、第４図に示すメモリ割り当て方法に必要
なアドレスのシーケンスが入力信号およびクロック信号
に応答して発生される。

第５図は、第１図に示すピクチャーインピクチャー信
号の発生回路に使われる読出しアドレス発生回路110を
示す。第５図において、入力端子111,113および119は、
すべて主の同期成分信号発生回路100（第１図）に結合
される。入力端子111は、水平同期成分信号H MAINを受
け取り、垂直エネーブル信号発生回路112の第１の入力
端子とライン・アドレス・カウンタ114のクロック入力
端子に結合される。入力端子113は、垂直の同期成分信
号V MAINを受け取り、ライン・アドレス・カウンタ114
のロード入力端子LDに結合される。入力端子119は、垂
直帰線消去信号V BLNK MAINを受け取り、垂直エネーブ
ル信号発生回路112の第２の入力端子に結合される。垂
直エネーブル信号発生回路112の出力端子は、ライン・
アドレス・カウンタ114のエネーブル入力端子Ｅに結合
される。ライン・アドレス・カウンタ114の出力端子117
は、メモリ70（第１図）の読出しアドレス入力端子（R
ADR）に結合される。

入力端子115は、書込みアドレス発生回路90（第１
図）に結合される。入力端子115は遅延要素116の入力端
子に結合される。遅延要素116の出力端子は、ブロック
開始アドレス発生回路118の入力端子に結合される。ブ
ロック開始アドレス発生回路118の出力端子は、ライン
・アドレス・カウンタ114のJAM入力端子に結合される。

動作において、遅延要素116は、第２図の波形ａ）に
示されるブロック番号の順序に対応する信号を受け取
り、第２図の波形ｂ）に示されるブロック番号の順序に
対応する信号を発生する。遅延要素116からの出力信号
は、予め貯えられた圧縮副ビデオ情報が取り出されるメ
モリのブロック番号を表わす。ブロック開始アドレス発
生回路118は、書き込みアドレス発生回路90（第３図）
のブロック開始アドレス発生回路98について先に説明し
たものと同様な方法でメモリのブロック番号に対応する
所定の開始アドレス（すなわち、0,10,あるいは20）を
発生する。主のビデオ情報の新しいフィールドの開始を
示す主の垂直同期信号V MAINは、すべての主の垂直走査
期間の開始時に、ブロック開始アドレス発生回路118か
らの開始アドレスを入力するようにライン・アドレス・
カウンタ114を条件づける。この開始アドレスは、最初
の読出し開始アドレスを形成する。

垂直エネーブル信号発生回路112は、ライン・アドレ
ス・カウンタ114に対してエネーブル信号を発生する。
このエネーブル信号は、主のビデオ信号が予め貯えられ
た副のビデオ信号情報が挿入されるライン182〜261を走
査している間に発生される。ライン・アドレス・カウン
タ114が作動化されている間、主のビデオ情報の新しい
ラインの開始を示す主の水平同期成分信号H MAINクロッ
クによりライン・アドレス・カウンタ114は増加され
る。ライン・アドレス・カウンタ114は、第３図に示す
書込みアドレス発生回路90のライン・アドレス・カウン
タ94の場合と同様に32だけ増加する。ライン・アドレス
・カウンタ114の出力は、主のビデオ信号に挿入される
予め貯えられた圧縮副ビデオ情報の次のラインについて
の読出し開始アドレスであるい。一度このアドレスが自
己順序づけメモリ70（第１図）に供給されると、次の続
く予め貯えられた副のビデオ・サンプルが、それ以上の
アドレス情報を必要とすることなく、メモリ70の順次の
メモリ・ロケーションから取り出される。

第６図は、第５図の読出しアドレス発生回路110に使
われる垂直エネーブル信号発生回路112の一実施例を示
す。垂直エネーブル信号発生回路112は、副のビデオ画
像が挿入される主のビデオ信号の80本のラインが現在走
査されていることを示す信号を発生する。この信号は、
第５図に示す読出しアドレス発生回路110のライン・ア
ドレス・カウンタ114を作動するために使われる。作動
されるまで、ライン・アドレス・カウンタ114は、この
データが取り出されるメモリ・ブロックにおける第１の
ラインの最初のサンプルを貯えているメモリ・ロケーシ
ョンのアドレスを発生する。作動されると、ライン・ア
ドレス・カウンタは、主のビデオ信号の順次の各ライン
において32だけ増加される。このようにして、ライン・
アドレス・カウンタは、予め貯えられる圧縮された副の
ビデオ情報の対応するラインの最初のサンプルを貯えて
いるメモリ・ロケーションに対応するアドレスを発生す
る。

第６図において、入力端子1121および1123は、主の同
期成分分離回路100に結合される。入力端子1121は水平
同期信号H MAINを受け取る。入力端子1123は垂直帰線消
去信号V BLNK MAINを受け取る。入力端子1121は、80で
割るカウンタ1122のクロック入力端子に結合される。80
で割るカウンタ1122の出力端子は、３で割るリング・カ
ウンタ1124のクロック入力端子に結合される。リング・
カウンタ1124は３つの出力端子Q_A,Q_BおよびQ_Cを含んで
いる。これらの出力端子は、選択スイッチ1126の各入力
端子に結合される。選択スイッチ1126の出力端子は、出
力端子1125に結合される。出力端子1125は、ライン・ア
ドレス・カウンタ114（第５図）のエネーブル入力端子
（Ｅ）に結合される。入力端子1123は、80で割るカウン
タ1122およびリング・カウンタ1124の各リセット端子
（Ｒ）に結合される。

動作において、主の垂直帰線消去信号V BLNK MAIN
は、主のビデオ信号の各フィールドの最初の21本のライ
ンの間存在し、主のビデオ信号の垂直帰線消去期間（先
に説明したように）が走査されていることを示す。この
信号は、出力（Q_A,Q_B,Q_C）に（1,0,0）の論理信号をそ
れぞれ発生するように80で割るカウンタ1122を条件づけ
る。主の水平同期成分H MAINにより、80で割るカウンタ
は、主のビデオ信号のすべての水平ラインの開始時に増
加される。

垂直帰線消去期間（すなわち、ライン22〜101）の後
最初の80本のラインの間、リング・カウンタ1124の出力
（Q_A,Q_B,Q_C）は論理信号（1,0,0）をそれぞれ発生す
る。主のビデオ信号の80本のラインが、80で割るカウン
タ1122で計数された後、クロック・パルスがリング・カ
ウンタ1124に供給される。次いで、出力端子（Q_A,Q_B,
Q_C）における論理信号はそれぞれ（0,1,0）である。こ
れらの論理信号は次の80本のライン（すなわち、ライン
102〜181）の間そのままの状態である。80で割るカウン
タ1122により更に80本のラインが計数された後、もう１
つのクロック・パルスがリング・カウンタに供給され
る。次いでリング・カウンタ1124の出力端子（Q_A,Q_B,
Q_C）は、論理信号（0,0,1）を発生する。これらの論理
信号は、次の80本のライン（すなわち、ライン182〜ラ
イン261）の間この状態のままである。従って、ピクチ
ャーインピクチャー画像の上方の第３番目の間、Q_Aは論
理“1"であり、そうでないときは論理“0"信号であり、
出力端子Q_Bは、真中の第３番目の間論理“1"信号であ
り、また出力端子Q_Cは、ピクチャーインピクチャー画像
の低い方の第３番目の間論理“1"信号であり、さもなけ
れば論理“0"信号である。選択スイッチ1126は、リング
・カウンタ1124からの出力信号の中の１つを出力端子11
25に供給する。ピクチャーインピクチャーのビデオ画像
における副のビデオ画像の垂直位置は、ピクチャーイン
ピクチャー画像の上部、真中もしくは下部のいずれかの
間、読出しアドレス・カウンタ110（第４図）のライン
・アドレス・カウンタ114を作動化することにより選択
される。

特許請求の範囲において、自己順序づけメモリという
用語は、最後に受け取った書込みアドレスに対応するロ
ケーションから始まる順次のメモリ・ロケーションにサ
ンプルを貯え、最後に受け取った読出しアドレスに対応
するロケーションから始まる順次のメモリ・ロケーショ
ンからサンプルを取り出すメモリを表わす。

【図面の簡単な説明】第１図は、本発明によるピクチャーインピクチャーの画
像信号発生回路の例示的一実施例のブロック図である。第２図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路の動作を理解する上で有用なタイミン
グ図である。第３図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる書込みアドレス発生回路の
一実施例を示すブロック図である。第４図は、第１図に示すピクチャーインピクチャーの画
像信号発生回路について取り得るメモリ割り当て方法を
示すメモリ割り当て図である。第５図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる読出しアドレス発生回路の
ブロック図である。第６図は、第４図に示す読出しアドレス発生回路に使わ
れる垂直エネーブル信号発生回路のブロック図である。 10……主のビデオ信号源、20……主のサンプル発生回
路、30……副画像挿入回路、50……副のビデオ信号源、
60……副のサンプル発生回路、70……自己順序づけメモ
リ、80……副の同期成分分離回路、90……書込みアドレ
ス発生回路、100……主の同期成分分離回路、110……読
出しアドレス発生回路。

Claims

(57)【特許請求の範囲】

【請求項１】副のビデオ信号源と、前記副のビデオ信号を表わす一連のサンプルを発生する
サンプル発生手段と、前記サンプル発生手段に結合されるデータ入力端子、デ
ータ出力端子、および読出し開始アドレスと書込み開始
アドレスを受け取るアドレス入力端子を有する自己順序
づけメモリと、前記副のビデオ信号源および前記自己順序づけメモリの
前記アドレス入力端子間に結合され、前記副のビデオ信
号の水平同期信号に同期して一連の書込み開始アドレス
信号を発生する書込み制御回路と、主のビデオ信号源と、前記主のビデオ信号源および前記自己順序づけメモリの
前記アドレス入力端子間に結合され、前記主のビデオ信
号の水平同期信号に同期して一連の読出し開始アドレス
信号を発生する読出し制御回路と、前記自己順序づけメモリの前記データ出力端子および前
記主のビデオ信号源に結合され、主のビデオ信号の画像
中に副のビデオ信号の画像を挿入するための副画像挿入
回路とを具えた、ピクチャーインピクチャーのビデオ信
号発生回路。
【請求項２】副のビデオ信号源と、前記副のビデオ信号を表わす一連のサンプルを発生する
サンプル発生手段と、前記サンプル発生手段に結合されるデータ入力端子、デ
ータ出力端子、および読出し開始アドレスを受け取る読
出し開始アドレス入力端子と書込み開始アドレスを受け
取る書込み開始アドレス入力端子を有する自己順序づけ
メモリと、前記副のビデオ信号源および前記自己順序づけメモリの
前記書込み開始アドレス入力端子間に結合され、前記副
のビデオ信号の水平同期信号に同期して一連の書込み開
始アドレス信号を発生する書込み制御回路と、主のビデオ信号源と、前記主のビデオ信号源および前記自己順序づけメモリの
前記読出し開始アドレス入力端子間に結合され、前記主
のビデオ信号の水平同期信号に同期して一連の読出し開
始アドレス信号を発生する読出し制御回路と、前記自己順序づけメモリの前記データ出力端子および前
記主のビデオ信号源に結合され、主のビデオ信号の画像
中に副のビデオ信号の画像を挿入するための副画像挿入
回路とを具えた、ピクチャーインピクチャーのビデオ信
号発生回路。