JP2650186B2

JP2650186B2 - 静止画映像信号処理装置

Info

Publication number: JP2650186B2
Application number: JP60139489A
Authority: JP
Inventors: 隆吉和田; 良典石井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1997-09-03
Anticipated expiration: 2012-09-03
Also published as: JPS62180A; US4768095A; WO1990006036A1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばテレビ受像機においてテレビ映像
信号の１コマを映像メモリに記憶した後、これを読み出
して静止画映像として表示する静止画映像信号処理装置
に関する。

〔従来の技術〕

近年の半導体の進歩、メモリIC等の価格低下により１
コマのテレビ映像信号をメモリに記憶した後、これを読
み出して静止画として表示する装置が民生映像機器に導
入されようとしている。例えば一般のテレビ受像機が上
記機能を持っていると、動画であるテレビ映像の任意の
１コマを静止画として表示でき、種々の利用法が考えら
れる。ところで、この種の静止画を得る安易な方法とし
て、VTRがある。テレビ映像信号を録画しておき、再生
時に任意の画面を静止画として、再生表示できる。しか
し、この種の静止画を得るには録画，テープ巻き戻し，
再生といった手順を踏まねばならず、現在放送中のテレ
ビ映像を一時止めて静止画として、メモを取るといった
用途等には操作が煩らをしく不向きである。また、いつ
も静止画を得るために録画状態にしておくのも容易では
ない。そこで、テレビ映像信号を半導体メモリ等の映像
メモリに電気的に記憶し、これから静止画を得る構成
は、視聴者が希望の画面の所でボタン，キー等を押すだ
けで、その静止画を即座に表示でき、操作も単純で利
用，用途の広い装置がある。

第６図は、このような機能を持った従来装置の一例で
ある。図において、１はチューナであり、アンテナ1aで
受けたテレビ信号はこのチューナ１で希望チャンネルが
選択され、映像増幅復調回路２に導かれる。ここで、復
調された復調映像信号出力Ａはスイッチ回路３を介して
映像出力回路４に供給され、表示手段を構成するブラウ
ン管13をドライブする。また、復調映像信号Ａは同期分
離回路５にも供給され、その出力である水平，垂直同期
信号SH,SVは偏向回路６に導かれ、ブラウン管13の偏向
ヨーク14をドライブする鉅歯状波電流を発生する。そし
て、ブラウン管13上にテレビ映像を表示する。これは従
来のテレビの一般的な構成である。一方、破線で示した
部分は静止画表示のための映像信号処理部Ｒである。７
はA/D変換器であり、上記した復調映像信号Ａは、このA
/D変換器７によりデジタル画素データＥに変換される。
一方、10はボタン15を押す毎に反転する双安定フリップ
フロップであり、その出力Ｈがハイレベルになった時か
ら、１フィールドもしくは１フレームの間、同期信号S
V,SHに基づいてメモリコントロール回路11が書き込み信
号を映像メモリ８に出力し、これにより上記デジタル画
素データＥが映像メモリ８に書き込まれる。この書き込
みが終わるとメモリコントトール回路11は映像メモリ８
に読み出し信号を出力し、これにより、映像データＦが
読み出される。この読み出された映像データＦは、D/A
変換器９でアナログ信号Ｇに変換され、スイッチ回路３
に導かれる。ここで、フリップフロップ出力Ｈがハイレ
ベルの時はスイッチ３が２側に接続されるので、メモリ
８よりの映像信号Ｇは、映像出力回路４に導かれブラウ
ン管13に静止画として表示される。次に、ボタン15を押
せばフリップフロップ10は反転して、その出力Ｈはロー
レベルになり、スイッチ３が切換って通常のテレビ映像
が表示される。なお、12は上記メモリコントロール回路
11に動作クロックを供給する基準発振器である。

〔発明が解決しようとする課題〕

しかしながら、このような構成の従来装置において
は、静止画を表示中は通常のテレビ映像を表示できない
という問題点がある。VTRでの静止画は、テープ走向を
機械的に停止して静止画を得るものであり、静止画モー
ドを解除すればその解除後の映像を途切れることなく続
けて表示できる。しかし、第６図の構成では静止画を表
示中のテレビ映像は捨てられ視聴できないこととなる。

この発明は、上記のような問題点を解消するためにな
されたもので、安価な１画面分の容量を有する映像メモ
リを１個用いて、表示手段の同一画面上に、静止画とそ
の静止画以降の連続する動画を併せて表示させるための
動画の書き込みができるとともに、全画面の読み出しを
行うことができ、かつ断続のないより自然な画像を表示
させることができる静止画映像信号処理装置を提供する
ことを目的とするものである。

〔課題を解決するための手段〕

この発明に係る静止画映像信号処理装置は、１画面分
の容量を有する映像メモリと、指定のサンプリングロッ
クにより入力映像信号をサンプリングするサンプリング
手段と、このサンプリングされた映像信号をデジタル画
素データに変換し、書き込むために上記映像メモリに入
力するA/D変換器と、上記映像メモリの全領域のアドレ
スを指定する第１アドレス指定手段と、上記映像メモリ
の一部の領域のアドレスを指定する第２アドレス指定手
段と、上記映像メモリより読み出されたデジタル画素デ
ータを入力タイミングクロックに基づいてシフト処理し
て入力しかつ出力タイミングクロックに基づいてシフト
処理して出力するシフト手段と、上記各手段とA/D変換
器と映像メモリとを制御する制御手段と、上記シフト手
段から出力されるデジタル画素データを入力しアナログ
データに変換して表示手段に出力するD/A変換器とを備
え、上記制御手段は、上記サンプリング手段及びA/D変
換器に映像メモリの全アドレス数に相当する画素数に映
像信号をサンプリングするサンプリングクロックを供給
して上記入力映像信号から静止画用のデジタル画素デー
タに変換させ、かつ上記第１アドレス指定手段よりのア
ドレスを上記映像メモリに供給して当該映像メモリの全
領域のアドレスに上記静止画用のデジタル画素データを
書き込む処理を行わせ、その後に、上記サンプリング手
段及びA/D変換器に上記映像メモリの一部の領域におけ
るアドレス数に相当する画素数に映像信号を粗くサンプ
リングするサンプリングクロックを供給して上記静止画
用のデジタル画素データに変換された映像信号に引き続
いて上記入力映像信号を動画用のデジタル画素データに
変換させ、かつ一定周期で上記第２アドレス指定手段よ
りのアドレスを上記映像メモリに供給して指定された上
記映像メモリのアドレスに上記動画用のデジタル画素デ
ータを書き込み、上記映像メモリの一部の領域のアドレ
スに書き込まれていた上記静止画用のデジタル画素デー
タを上記動画用のデジタル画素データに書き換え、この
データの書き換えが行われていない期間に、上記映像メ
モリの全アドレスを順次指定して映像メモリから静止
画，動画を含む全記憶データを読み出すように上記第１
アドレス指定手段のアドレス指定を制御して読み出した
データを上記シフト手段に入力させ、かつこのシフト手
段の入力タイミングクロックを上記第１アドレス指定手
段の読み出しアドレス周期に対応させ、出力タイミング
クロックを上記第１アドレス指定手段の書き込みアレド
ス周期に対応させて当該シフト手段に供給して出力シフ
ト処理を行わせることにより、データが連続して上記D/
A変換器に出力されるようにシフト手段を制御すること
を特徴とすることを特徴とする。

［作用］この発明における静止画映像信号処理装置では、制御
手段は、サンプリング手段と,A/D変換器と，アドレス指
定手段と，映像メモリとを制御して、まず、映像メモリ
の全領域のアドレスに上記静止画用のデジタル画素デー
タを書き込む処理を行わせ、次に、映像メモリの一部の
領域のアドレスに書き込まれていた静止画用のデジタル
画素データを動画用のデジタル画素データに書き換え、
このデータの書き換えが行われていない期間に、映像メ
モリの全アドレスを順次指定して映像メモリから静止
画，動画を含む全記憶データを読み出す処理を行わせ、
さらに、読み出したデータをシフト手段に入力させ、か
つこのシフト手段の入力タイミングクロックを第１アド
レス指定手段の読み出しアドレス周期に対応させ、出力
タイミングクロックを第１アドレス指定手段の書き込み
アドレス周期に対応させてシフト手段に供給して出力シ
フト処理を行わせる。つまり、データの書き換え期間に
対応してデータが映像メモリから読み出されずデータが
シフト手段に入力されない期間が生じる（データがない
部分を含むデータ列がシフト手段に入力される）ことを
考慮して、制御手段により、シフト手段のデータ出力タ
イミングの周期を第２アドレス指定手段の書き込みアド
レス周期に基づいて設定し、データ出力のタイミングを
制御する。

〔実施例〕

以下この発明の一実施例を図について説明する。

なお、この実施例は水平方向240画素、垂直方向ライ
ン数240本即ち、インターレースの１フレームで480本の
画面であり、１フィールド静止画の主画面の一部に水平
方向80画素垂直方向80本、画面サイズにして1/9の動画
をはめこむものである。

第１図は本願の要部となる映像メモリ周辺の詳細ブロ
ック図で、第６図に示した従来例の静止画表示のための
映像信号処理部Ｒに対応し、他の部分は同様であるので
省略してある。第２図は上記第１図に示すタイミングコ
ントロール回路を更に詳細に示したブロック図、第３図
及び第４図は上記各部の動作タイミング図である。

第１図において、16はサンプリングの周期が異なった
第１サンプリングモードと第２サンプリングモードに設
定されるサンプリング手段を構成するA/D変換器、18は
基準発振器、19は上記基準発振器18から上記A/D変換器1
6に供給される２種類のサンプリングクロックを切換え
るサンプリングクロック切換器、20は直列並列変換用シ
フトレジスタ、21は並列直列変換用シフトレジスタ、22
は映像メモリ８の全アドレスを指定する第１アドレス指
定手段としての主アドレスカウンタ、23は上記映像メモ
リ８の特定領域のみのアドレスを指定する第２アドレス
指定手段としての副アドレスカウンタ、24は上記各アド
レスカウンタ22,23のアドレスバスを切換えて映像メモ
リ８に接続するアドレスバス切換器、25は上記各部の動
作タイミングを制御する制御手段としてのタイミングコ
ントロール回路である。

上記タイミングコントロール回路25は、この実施例に
おいては第２図に示すように、Ｄ型及びRS型フリップフ
ロップ26,28と遅延回路26aと論理回路27,29,30,36,37と
1/3あるいは1/4分周器31〜35と信号切換器38とから構成
されている。ここで、同図に示された信号について説明
する。なお、信号に付された符号は以後の文中及びタイ
ミング図のものと対応し、アルファベットは信号の種
類、丸で囲んだ数字は信号の違いを示している。信号Ｈ
は第１図の双安定フリップフロップ10の出力信号で、上
記Ｄフリップフロップ26,R/Sフリップフロップ28によ
り、出力Ｗに１フィールド期間ハイレベルのモード切換
信号を発生する。SVはテレビ同期分離回路５（第６図）
よりの垂直同期信号、同じくSHは水平同期信号である。
SHはまた、分周器31で1/3分周される。Ｓは基準発振器1
8からの20M Hzの信号で、32〜35の分周器で必要な周波
数に分周される。信号Ｍは主／副アドレスカウンタ22,2
3の切換制御信号であり、ハイレベルでは主カウンタ22
によるアドレスが映像メモリ８へ供給される。信号は
映像メモリ読み／書き制御信号Ｎで、ハイレベルではＲ
モード、ローレベルでＷモードになる。次に、信号Ｌは
副アドレスカウンタ23のためのクロック信号、及びリセ
ット信号で、信号により垂直カウンタを駆動し、信号
により水平カウンタを駆動する。又、信号SVによりそ
れぞれのカウンタを初期値（この例では160）にセット
する。同じく、信号Ｋは主アドレスカウンタ22のクロッ
ク信号，リセット信号で、水平カウンタのクロックパル
スは切換信号Ｗにより切換器38でモード１では信号の
5M Hz,モード２では信号′の位相の20/3M Hzに切換わ
る。信号はモード２におけるサンプリンククロックT,
及び並−直変換シフトレジスタ21のロードパルス信号Ｏ
となる。また、信号は映像メモリ８よりのデータを直
−並列変換するシフトレジスタ20のシフトクロックＰと
して働く。信号は基本クロック5M Hzの信号で、シフ
トレジスタ21のシフトクロックＱ及びモード１における
サンプリングクロックＵとして使用される。

以下順に図によって、この実施例の作用について説明
する。

ボタン15を押すとフリップフロップ10の出力Ｈは反転
しハイレベルとなる。この信号Ｈがハイレベルになる
と、タイミングコントロール回路25の入力信号である同
期信号SH,SVに基づき１フィールド期間（1V期間）映像
メモリ８の読み／書きコントロール信号（以下R/Wモー
ド）ＮがＷモードになる。即ち第２図において信号Ｈは
Ｄフリップフロップ26のデータ端子Ｄに入り、同期信号
SH,SV内の垂直同期信号SVがクロック端子Ｔに入ってい
るので出力Ｑは垂直同期信号SVの来た時点でハイレベ
ル、逆に出力はローレベルになる。更に出力は遅延
回路26aにより遅延されるのでアンド回路27の出力には
トリガパルスが発生することになる。このトリガパルス
は次段のRSフリップフロップ28をセット状態にし、その
出力はローレベルになる。そして１フィールド後の垂
直同期信号SVにより、RSフリップフロップ28はリセット
状態になり、その出力は元のハイレベルに戻る。この
RSフリップフロップ28の出力がローレベルの間が映像
メモリ８の静止画のためのＷモードに相当し、メモリ８
を書き込み状態にする。（これを以後モード１とす
る）。また、映像増幅復調回路２（第６図）よりの映像
信号Ａは第１図のA/D変換器16に導かれる。そして、そ
のサンプリングクロック信号として、RSフリップフロッ
プ28の出力がローレベルの間は、切換信号Ｗに基づき
クロック切換器19が１側になって、この例では基準発振
器18の20M Hzを分周した5M Hzが供給される。従って、5
M Hzでの第１サンプリングモードでサンプリングされた
デジタル映像信号が映像メモリ８へ供給される。一方、
この時は読み書き兼用の主アドレスカウンタ22は書き込
みカウンタとして動作し、カウンタ入力クロック信号Ｋ
により5M Hzで、デジタル映像信号Ｅを書き込んでい
く。当然、フリップフロップ28出力がローレベルの時
は、アドレスバス切換器24は切換信号Ｍにより１側に切
換られている。以上の動作で、テレビ映像の１フィール
ド分の情報が映像メモリ８へ書き込まれる。この書き込
みの後、第２図に示すフリップフロップ28の出力がハ
イレベルになった後はメモリ８はＲモードとなり、アド
レスバス切換器24が１側になったままであれば、主アド
レスカウンタ22によりメモリ８の読み出しが行われ、そ
の出力ＦをD/A変換器９によりアナログ信号Ｇに戻せば
前記画素の静止画が得られる（これを以後モード２とす
る）。しかし、本発明は一旦メモリ８へ書き込んだ後、
メモリを信号Ｎにより周期的にＷモードにし、同時にア
ドレス切換を行って副アドレスカウンタ23の出力をメモ
リ８へ供給し、動画に関する書き込みを制御するもので
ある。次に、アドレスカウンタ22,23について述べる。
映像メモリのためのアドレスカウンタは一般に水平方向
のドットカウンタと垂直方向のラインカウンタで構成す
る。そして、これらのカウンタの駆動入力として、水平
カウンタにはサンプリングクロックに応じたクロック信
号、垂直カウンタには水平同期信号が入力される。更
に、カウンタを初期状態にセットするリセット信号があ
り、この信号として垂直同期信号を使用する。信号K,L
はこれらの信号を示している。さて、本実施例では前述
の画素数の関係から主カウンタ22は水平，垂直共240迄
カウントする機能をもっている。モード１においては水
平カウンタのクロックは5M Hzである。モード１で最初
の垂直同期信号で主カウンタ22がリセットされ、次に5M
Hzのクロックにより水平カウンタが駆動し、240迄カウ
ントしてメモリ８の指定列番地に相当する所へ１水平ラ
イン分のデータが書き込まれる。次に水平同期信号によ
り水平カウンタはリセットされ、垂直カウンタが１つカ
ウントアップし、行番地を指定する。以後この動作が繰
り返されてメモリの列番地１〜240,行番地１〜240の所
へ水平240画素，垂直240本の映像データＥが書き込まれ
る。

モード２においては、サンプリングクロック切換器19
によりA/D変換器16に5/3M Hzの第２サンプリングモード
のクロックが入力される。即ち、モード１に比べてクロ
ックレートが1/3である。従って１水平ラインの画素数
は240の1/3で80となる。また、副カウンタ23の水平カウ
ンタ駆動入力として5/3M Hzの繰返し周期のクロックが
入力される。そして、副カウンタ23の水平カウンタ初期
セット値を例えば160とすれば、１水平ラインで発生す
る80個の画素データは列番地161〜240の間に書き込まれ
る。次に副カウンタ23の垂直カウンタ駆動入力として、
水平同期信号の周波数を1/3に分周したものを使うと、
１フィールドでの垂直方向のライン数は１画面につき1/
3にまびかれて80本になる。上記と同じく垂直カウンタ
の初期値を160としておけば、メモリ８の行番地161〜24
0の間にこの垂直方向80本のデータが書き込まれる。つ
まり、列番地161〜240でかつ行番地161〜240のメモリ８
の特定領域にリアルタイムでテレビ映像信号のデータが
新たに書き込まれたことになる。列番地161〜240,行番
地161〜240以外の所はデータは書き変わらず元のままで
ある。

次にモード２での映像メモリ読み出しは、上記書き込
みが行われていない時に主カウンタ22により連続して行
われる。この間の動作を第３図及び第４図に示すタイミ
ング図により説明する。なお、第３図は水平同期信号単
位（1H期間）を基準にしたタイミング図、第４図はこの
1H期間を拡大した水平方向のドットクロック単位のタイ
ミング図である。第３図に於いて信号はメモリの読み
／書き制御信号Ｎで、前述のようにモード１では、第２
図のフリップフロップ28によりその出力がローレベル
でＷモードになる、その後のモード２では第４図の信号
に示すように5/3M Hzの周期で一定時間毎にＷモード
になる。信号は主アドレスカウンタ22の垂直カウンタ
用クロックＫでありモード１では書き込み行アドレス
（１〜240）を指定しモード２では読み出し行アドレス
（１〜240）を指定する。信号ほモード２における副
アドレスカウンタ23の垂直カウンタ用クロックで、3H周
期で動画書き込みのための行アドレス（161〜240迄）を
指定する。

次に第３図を時間的に拡大した水平方向のドットクロ
ック単位のタイミングを示した第４図で述べると、信号
は5M Hzの基本クロックでありモード１においては第
１図に示すA/D変換器16のサンプリングクロックＶ、及
び主アドレスカウンタ22の水平カウンタクロックＫとし
て使用し、メモリの書き込み列アドレスＺ（１〜24
0）が指定され、１水平ラインのデジタル映像データＥ
（D1〜D240）が書き込まれる。

次にモード２ではA/D変換器16のサンプリングクロッ
クＶは信号の5/3M Hzに切換り、モード１に比べて1/3
のレートでデジタル映像データＥ（DW1〜DW80）を発
生する。一方、副カウンタ23の水平カウンタは、5/3M H
zである信号をクロック入力Ｌとして動作し、書き込
み列アドレスＹである信号（161〜240）を発生して、
上記デジタルデータＥ（DW1〜DW80）をメモリへ書き
込む。つまり、ここまでの記載内容を要約すると、当初
のSV信号で映像メモリ８に所定のサンプリング周期（5M
Hz周期）でテレビ映像信号Ａの１フィールドのデータ
を書き込み、次のSV信号では、テレビ映像信号の水平方
向の画素を３ケに１ケづつサンプリングし、かつ垂直方
向には同じく３本に１本づつをとらえて走査し、結果と
して、モード１以降につづく刻々と変化するテレビ映像
信号の全体の画素数を減らした上で、それらの画素デー
タを映像メモリ８の列アドレス161〜240でかつ行アドレ
ス161〜240の特定領域に新たに書き込むことになる。ま
た、この信号はメモリ８の読み／書きモード制御信号
Ｎとしても使用し、この信号のローレベルの間に書き込
みが行われそれ以外はＲモードとなる。即ち20/3M Hzで
ある信号の第1,第2,第３周期で映像メモリ８の読み出
しを行い第４周期で書き込みを行う。つまりこの第４周
期の書き込みタイミングで、次のフィールド時に特定領
域から読み出されるデータが逐次新たに書き込まれる。
読み出し時は主アドレスカウンタ22の水平カウンタクロ
ックＫは第２図の信号切換器38が２側になっているので
信号の第１〜第３周期（破線部を除いた）の繰返しパ
ルス′で列アドレス信号Ｘ（１〜240）を信号のよ
うに発生する。従って、これにより読み出されるデータ
Ｆのデータ列は、映像メモリ８への上記デジタルデー
タＥの書き込み，即ちデータ書き換え期間に対応し
て、データが読みだされなかった部分を含む直列形式の
データ列となる。よって、データ列が連続したデータ
列としてD/A変換器９に出力されるように、次のように
タイミングコントロール回路25でシフトレジスタ20,21
を制御する。

まず、直列並列変換用シフトレジスタ20に読み出しア
ドレス周期に対応した入力タイミングクロックＰ（20
/3MHz）を供給する。これにより、直列並列変換用シフ
トレジスタ20には入力タイミングクロックＰに基づいて
データが逐次取り込まれる。そして、並列直列変換用シ
フトレジスタ21に、ロードパルスＯ（5/3MHz）と出力
タイミングクロックＱ（5MHz）とを供給する。並列直
列変換用シフトレジスタ21は、ロードパルスＯにより、
例えば、「D4′,D5,D6,（データがない部分）」のデー
タ列を一括して取り込み、格納するようにし、出力タイ
ミングクロックＱに基づいてD4から順にデータを出力
し、D6を出力し終わったと同時に、ロードパルスＯによ
り、次のデータ列が並列直列変換用シフトレジスタ21に
入力されるので、結局、D/A変換器９には、連続した直
列のデータ列信号Ｊが出力させることになる。すなわ
ち、ロードパルスＯに同期した出力タイミングクロック
Ｑの第１回目の立ち上がりタイミングとその後の２回
目,3回目の立ち上がりタイミングでD4〜D6が出力され、
第４回目の立ち上がりタイミングでは同時にロードパル
スＯが供給されて並列直列変換用シフトレジスタ21に次
のデータ列が入力される。つまり、一旦、読み出しアド
レス周期に対応した入力タイミングクロックＰに基づい
て直列並列変換用シフトレジスタ20にデータ数３個と書
き込み期間の空白を入力させ、そして、動画の書き込み
アドレス周期の１周期期間に実際のデータ数３個を出力
させるために、書き込みアドレス周期に対応したロード
パルスＯの周波数の３倍の周波数の出力タイミングクロ
ックＱに基づいて並列直列変換用シフトレジスタ21に出
力シフト処理を行わせる。従って、D/A変換器９に途切
れのない連続したデータ列信号Ｊを供給することがで
きる。D/A変換器９の出力Ｇはブラウン管13に供給さ
せ、静止画と共に1/9のサイズで静止画以降の動画がブ
ラウン管13に併せて表示される。副アドレスカウンタ23
の初期設定値を水平，垂直カウンタ共160に設定してい
るので動画は第５図に示すよう画面の右下角に挿入され
ることになる。また、これを共に０に設定すれば画面左
上角になるのは明らかである。

〔発明の効果〕

この発明の静止画映像信号処理装置によれば、制御手
段は、サンプリング手段,A/D変換器，映像メモリ，アド
レス指定手段を制御して、映像メモリの全領域のアドレ
スに静止画用のデジタル画素データを書き込む処理を行
わせ、次に、映像メモリの一部の領域のアドレスに書き
込まれていた静止画用のデジタル画素データを動画用の
デジタル画素データに書き換え、このデータの書き換え
が行われていない期間に、映像メモリの全アドレスを順
次指定して映像メモリから静止画，動画を含む全記憶デ
ータを読み出す処理を行わせているので、静止画用と動
画用にそれぞれメモリを用いたり、データの読み出しと
書き込みが同時に行える高価なメモリを用いることな
く、通常、データの読み出しと書き込みを別々にしか行
えない、いわゆるシングルポートメモリのような安価な
１画面分の容量を有する映像メモリを１個用いて、その
映像メモリへの動画の書き込みと全画面の読み出しを別
々の時刻で行わせながら、表示手段の同一画面上に、静
止画とその静止画以降の連続する動画を画面の一部に併
せて表示させることができて、所望の静止画とともに動
画を見続けることができる。さらに、映像メモリから読
み出したデータをシフト手段に入力させ、かつこのシフ
ト手段の入力タイミングクロックを第１アドレス指定手
段の読み出しアドレス周期に対応させ、出力タイミング
クロックを第１アドレス指定手段の書き込みアドレス周
期に対応させてシフト手段に供給して出力シフト処理を
行わせて、動画のデータの書き換えにより映像メモリか
らデータが読み出されなかった部分を含むデータ列がシ
フト手段で調整されて、連続したデータ列として出力さ
れるので、断続のないより自然な画像を表示させること
ができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部を示すブロック構成
図、第２図は上記第１図のタイミングコントロール回路
の詳細図、第３図及び第４図は上記実施例の動作タイミ
ング図、第５図は上記実施例の表示例を示す図、第６図
は従来装置の全体構成を示すブロック構成図である。８……映像メモリ、13……ブラウン管（表示手段）、16
……A/D変換器（サンプリング手段）、20,21……シフト
レジスタ、22……主アドレスカウタ（第１アドレス指定
手段）、23……副アドレスカウンタ（第２アドレス指定
手段）、25……タイミングコントロール回路（制御手
段）。なお、図中同一又は相当部分には同一符号を用いてい
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−99189（ＪＰ，Ａ) 特開昭58−160983（ＪＰ，Ａ) 特開昭57−109477（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】１画面分の容量を有する映像メモリと、指
定のサンプリングロックにより入力映像信号をサンプリ
ングするサンプリング手段と、このサンプリングされた
映像信号をデジタル画素データに変換し、書き込むため
に上記映像メモリに入力するA/D変換器と、上記映像メ
モリの全領域のアドレスを指定する第１アドレス指定手
段と、上記映像メモリの一部の領域のアドレスを指定す
る第２アドレス指定手段と、上記映像メモリより読み出
されたデジタル画素データを入力タイミングクロックに
基づいてシフト処理して入力しかつ出力タイミングクロ
ックに基づいてシフト処理して出力するシフト手段と、
上記各手段とA/D変換器と映像メモリとを制御する制御
手段と、上記シフト手段から出力されるデジタル画素デ
ータを入力しアナログデータに変換して表示手段に出力
するD/A変換器とを備え、上記制御手段は、上記サンプリング手段及びA/D変換器に映像メモリの全
アドレス数に相当する画素数に映像信号をサンプリング
するサンプリングクロックを供給して上記入力映像信号
から静止画用のデジタル画素データに変換させ、かつ上
記第１アドレス指定手段よりのアドレスを上記映像メモ
リに供給して当該映像メモリの全領域のアドレスに上記
静止画用のデジタル画素データを書き込む処理を行わ
せ、その後に、上記サンプリング手段及びA/D変換器に上記
映像メモリの一部の領域におけるアドレス数に相当する
画素数に映像信号を粗くサンプリングするサンプリング
クロックを供給して上記静止画用のデジタル画素データ
に変換された映像信号に引き続いて上記入力映像信号を
動画用のデジタル画素データに変換させ、かつ一定周期
で上記第２アドレス指定手段よりのアドレスを上記映像
メモリに供給して指定された上記映像メモリのアドレス
に上記動画用のデジタル画素データを書き込み、上記映
像メモリの一部の領域のアドレスに書き込まれていた上
記静止画用のデジタル画素データを上記動画用のデジタ
ル画素データに書き換え、このデータの書き換えが行われていない期間に、上記映
像メモリの全アドレスを順次指定して映像メモリから静
止画，動画を含む全記憶データを読み出すように上記第
１アドレス指定手段のアドレス指定を制御して読み出し
たデータを上記シフト手段に入力させ、かつこのシフト手段の入力タイミングクロックを上記第
１アドレス指定手段の読み出しアドレス周期に対応さ
せ、出力タイミングクロックを上記第１アドレス指定手
段の書き込みアレドス周期に対応させて当該シフト手段
に供給して出力シフト処理を行わせることにより、デー
タが連続して上記D/A変換器に出力されるようにシフト
手段を制御することを特徴とする静止画映像信号処理装
置。
【請求項２】上記シフト手段は、上記映像メモリへの動
画用のデジタル画素データの書き換え期間に対応して、
上記映像メモリからデジタル画素データが読み出されな
かった部分を含む直列形式のデータ列を並列形式のデー
タ列に変換する直列−並列変換シフト手段と、この直列
−並列変換シフト手段から出力される並列形式のデータ
列を直列形式のデータ列に変換する並列−直列変換シフ
ト手段とからなることを特徴とする特許請求の範囲第１
項に記載の静止画映像信号処理装置。