JP3517946B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は、例えばテレビやビデ
オ再生等の画像上に文字等を表示するスーパーインポー
ズ装置に適用して好適なメモリ装置に関する。 【０００２】 【従来の技術】従来、モニターＴＶの画面上にテレビ画
面等を表示させながら文字等の表示を行うスーパーイン
ポーズ装置が知られている。 【０００３】このスーパーインポーズ装置は、文字等に
関するデータをマイクロコンピュータ（以下「マイコ
ン」という）によって制御されるランダムアクセスメモ
リ（以下「ＲＡＭ」という）に記憶させ、このＲＡＭに
記憶されたデータを逐次読み出して文字等の表示を画面
上に表示するものである。 【０００４】つまり、画面上の表示位置とＲＡＭのデー
タ領域のアドレスに関係をもたせて文字等の表示データ
をＲＡＭのデータ領域に記憶するものとし、ＲＡＭから
逐次読み出したデータは切換スイッチの切換制御信号と
して使用される。この切換スイッチの一方の端子にはビ
デオ信号が入力され、他方の端子には所定の白レベルの
直流電圧が供給される。このため、例えばデータがハイ
レベル「Ｈ」のときには白レベルの直流電圧が選択され
て画面上には白い点が表示される。また、データがロー
レベル「Ｌ」のときにはビデオ信号が選択されて画像が
表示される。このようにして、ＲＡＭのデータ領域に記
憶されたデータに基づき文字等が画面上に表示される。 【０００５】また、ＲＡＭに対するデータの書込処理や
読出処理は、通常、共通のアドレス端子とデータ端子を
使用して行われるものであり、この書込処理と読出処理
を同時にすることが出来ない。このため、ＲＡＭに記憶
されたデータを適宜変更しながら記憶されたデータに基
づく表示を画面上に表示させるために、有効画面内では
ＲＡＭのデータの読出処理するものとして、垂直帰線期
間中にデータの書込処理を行うものとされる。 【０００６】 【発明が解決しようとする課題】ところで、この垂直帰
線期間は、有効画面の期間に比較して約１／１０程度と
短い。このため、ＲＡＭにデータを記録する場合には高
速に書込処理する必要があり、マイコンで多量のデータ
をリアルタイム処理することは困難であった。また、マ
イコンからＲＡＭにデータを書き込む場合には、ＲＡＭ
のデータ読み出しとタイミングがぶつからないように制
御する必要があり、書き込みタイミングの管理が容易で
なかった。 【０００７】そこで、この発明では、メモリ手段に対す
る書き込みタイミングを正確に管理する必要がなくなる
と共に、多量のデータの書込処理をリアルタイムで容易
に行うことができるメモリ装置を提供するものである。 【０００８】 【課題を解決するための手段】この発明に係るメモリ装
置は、テレビやビデオ再生等の画像上に文字等を表示す
るスーパーインポーズの表示データである並列データを
記憶するメモリ手段と、アドレス信号を用いてメモリ手
段に記憶されたデータを指定し、該指定したデータの書
換処理を行う信号処理手段と、１水平走査期間中のデー
タを読み出すクロック信号と画像の映像同期信号に基づ
き、メモリ手段のデータ領域と前記スーパーインポーズ
上の表示位置と関係をもたせたアドレス信号を発生する
アドレス信号発生手段と、信号処理手段からのアドレス
信号とアドレス信号発生手段からのアドレス信号とを選
択してメモリ手段に供給するアドレス信号切換手段と、
メモリ手段から並列データを所定の周期で取り込むと共
に直列データに変換して連続的に出力する信号変換手段
と、クロック信号と映像同期信号に基づき信号処理手段
の動作とアドレス信号切換手段の動作と信号変換手段の
動作のタイミングを制御するタイミング制御手段とを有
し、信号変換手段の並列データの取り込み期間中はアド
レス信号切換手段でアドレス信号発生手段からのアドレ
ス信号を選択し、信号処理手段のデータ書換処理期間中
はアドレス信号切換手段で信号処理手段からのアドレス
信号を選択するものとし、信号処理手段によるメモリ手
段の並列データの書換処理を並列データの取り込み期間
を除く期間で行うものである。 【０００９】 【作用】この発明においては、タイミング制御手段から
の制御信号によって、メモリ手段に記憶されているスー
パーインポーズの表示データが並列データとして所定の
周期で信号変換手段に取り込まれると共に、このデータ
取り込み期間中を除いて信号処理手段によるメモリ手段
のデータ書換処理が行われる。また、信号変換手段に取
り込まれたデータは、直列データに変換されて連続的に
出力される。このため、信号処理手段で書き込みタイミ
ングの正確な管理をする必要がなく、垂直帰線期間だけ
でなく有効画面内であってもデータの書き込みができる
ので、多量のデータをリアルタイム処理することが可能
となる。また同じデータ量であれば、スピードの遅いマ
イコンで処理することができるので、コストおよび消費
電力を軽減することが可能となる。 【００１０】 【実施例】以下、図１を参照しながら、この発明に係わ
るメモリ装置の一実施例について説明する。 【００１１】図１において、１はマイコンである。この
マイコン１によって、ＲＡＭコントローラ２を介してＲ
ＡＭ３に対するデータの書き込みや読み出しが制御され
る。このＲＡＭ３のデータ領域は、図２に示すように画
面上の表示位置に関係付けて設定されている。 【００１２】図２において、図２Ａは画面上の表示アド
レスを示している。画面上のＸ方向（横方向）は０から
２５５までの２５６分割されると共に、Ｙ方向（縦方
向）は０から１２７までの１２８分割される。この分割
された１つの領域は、ＲＡＭ３のデータ領域の１ビット
に対応するものとされる。 【００１３】図２Ｂは画面上の表示アドレスとＲＡＭ３
のデータとの関係を示す図であり、図２Ｃに画面上の表
示アドレスとＲＡＭ３のデータ領域のアドレスとの関係
を示す。このＲＡＭ３は、１つのアドレスに対して８ビ
ットのデータ領域が割り当てられており、画面上のＸ方
向の８領域単位がＲＡＭ３の１アドレスに対応するもの
とされる。例えば画面上のＸ＝４，Ｙ＝０の位置「ａ」
は、ＲＡＭ３のアドレス「０」の下位から４ビット目に
相当し、Ｘ＝８，Ｙ＝１の位置「ｂ」は、ＲＡＭ３のア
ドレス「３３」の最上位ビットに相当するものとされ
る。 【００１４】このようにＲＡＭ３に記憶されたデータ
は、ＲＡＭコントローラ２によって読出処理される。図
３は、ＲＡＭコントローラ２の構成を示している。 【００１５】図３において、１０は水平同期信号ＨＤを
カウントするカウンタであり、垂直同期信号ＶＤによっ
てカウントデータはリセットされる。このカウンタ１０
のカウントデータは７ビットで構成されており、ＲＡＭ
３の上位アドレスを示すものとしてスイッチ部１２の端
子ｃに供給される。なお、スイッチ部１２は、端子ｃに
供給された１２ビットの並列信号と端子ｄに供給された
１２ビットの並列信号とを切り換えて選択できるもので
ある。 【００１６】また、１１はクロック信号ＣＫをカウント
するカウンタである。このカウンタ１１は、１水平走査
期間中に２５６個のデータを読み出すことができるよう
に設定された周期（例えば１水平走査期間の１／２５６
あるいはそれよりも短い周期）のクロック信号ＣＫを、
４クロック信号毎にカウントするものであり、水平同期
信号ＨＤの反転信号である水平同期信号ＸＨＤでカウン
トデータがリセットされる。このカウンタ１１のカウン
トデータは６ビットで構成されており、上位５ビットは
ＲＡＭ３の下位アドレスを示すものとしてスイッチ部１
２の端子ｃに供給されると共に、最下位ビット信号ＳLB
はＤタイプのフリップフロップ（以下「Ｄ−ＦＦ」とい
う）２０に供給される。 【００１７】このＤ−ＦＦ２０および後述するＤ−ＦＦ
２１，２３，２４には、図示してはいないがクロック信
号ＣＫが供給されて、クロック信号ＣＫの例えば立ち上
がりでデータ端子Ｄに供給されている信号が出力端子Ｑ
から出力される。すなわち、データ端子Ｄに供給されて
いる信号が１クロック信号分だけ遅延されて出力され
る。なお、出力端子ＸＱからは出力端子Ｑの出力信号と
は論理反転する信号が出力される。 【００１８】最下位ビット信号ＳLBが１クロック信号分
だけ遅延されたＤ−ＦＦ２０の出力端子Ｑの出力信号
は、Ｄ−ＦＦ２１に供給されると共にＮＡＮＤゲート２
２に供給される。また、このＮＡＮＤゲート２２には、
最下位ビット信号ＳLBが２クロック信号分遅延されて論
理反転されたＤ−ＦＦ２１の出力端子ＸＱの出力信号が
供給される。 【００１９】ＮＡＮＤゲート２２の出力信号は、インバ
ータ１８に供給されると共にＤ−ＦＦ２３に供給され
る。このインバータ１８に供給されたＮＡＮＤゲート２
２からの出力信号は、インバータ１８で論理反転されて
データ保持回路を構成する８ビットのフリップフロップ
部（以下「８bit−ＦＦ」という）１９の制御信号ＳDE
として端子ＥＮに供給される。 【００２０】また、Ｄ−ＦＦ２３の出力端子Ｑからの出
力信号はＤ−ＦＦ２４に供給される。このＤ−ＦＦ２４
の出力端子Ｑからの出力信号ＳLDは、スイッチ切換信号
としてスイッチ部１２に供給されると共に、インバータ
１７に供給される。さらに、信号ＳLDはシフトレジスタ
２５のロード端子ＸＬＤに供給される。 【００２１】このシフトレジスタ２５は、ＲＡＭ３から
供給された８ビットの並列データを直列データに変換し
て順次出力するものであり、信号ＳLDがローレベル
「Ｌ」のときにデータ端子に供給された８ビットの並列
データ信号がシフトレジスタ２５に取り込まれる。ま
た、取り込まれたデータは、図示していないクロック信
号ＣＫに同期して画像切換信号ＳCとして端子ＱＨから
連続して出力される。 【００２２】マイコン１からの１２ビットのアドレス信
号は、スイッチ部１２の端子ｄに供給される。このスイ
ッチ部１２の可動端子は、ＲＡＭ３のアドレス端子に接
続されて、信号ＳLDがローレベル「Ｌ」のときに端子ｃ
側が選択されてカウンタ１０，１１からのアドレス信号
がＲＡＭ３に供給されると共に、ハイレベル「Ｈ」のと
きに端子ｄ側が選択されてマイコン１からのアドレス信
号がＲＡＭ３に供給される。 【００２３】また、マイコン１からの８ビットのデータ
信号は、バッファ部１４を介してＲＡＭ３に供給される
と共に、ＲＡＭ３から読み出された８ビットのデータ信
号は、上述したようにシフトレジスタ２５と８bit−Ｆ
Ｆ１９に供給される。 【００２４】この８bit−ＦＦ１９では、インバータ１
８から供給される制御信号ＳDEがハイレベル「Ｈ」とさ
れたときに、ＲＡＭ３から供給された８ビットのデータ
信号が取り込まれて出力端子Ｑから出力される。この出
力された８ビットのデータ信号は、バッファ部１３を介
してマイコン１のデータ端子に供給される。 【００２５】なお、このバッファ部１３および上述した
バッファ部１４は、３ステート出力のバッファより構成
されており、制御端子にハイレベル「Ｈ」の信号が供給
されている間、ハイインピーダンス状態とされる。 【００２６】また、マイコン１からは、ＲＡＭ３のデー
タの書込制御信号ＳWEが出力される。この書込制御信号
ＳWEは、データ書込処理を行う場合にローレベル「Ｌ」
とされる信号であり、インバータ１５を介してバッファ
部１３の制御端子に供給されると共にＯＲゲート１６に
供給される。このＯＲゲート１６には、Ｄ−ＦＦ２４か
らの信号ＳLDがインバータ１７を介して供給される。こ
のＯＲゲート１６の出力信号は、ＲＡＭ３の書込制御端
子ＸＷＥに供給されると共に、バッファ部１４の制御端
子に供給される。 【００２７】ＲＡＭコントローラ２のシフトレジスタ２
５から出力された画像切換信号ＳCは、図１に示す切換
スイッチ５の切換制御信号とされる。 【００２８】この切換スイッチ５の端子ａには、ビデオ
信号ＶINが供給される。また、切換スイッチ５の端子ｂ
は、一方の端子が電源端子ＶCCに接続されると共に他方
の端子が接地された可変抵抗器４の可動子に接続されて
おり、可変抵抗器４で所望の信号レベルに設定された直
流電圧が供給される。この端子ａおよび端子ｂに供給さ
れる信号が画像切換信号ＳCによって選択されて、ビデ
オ信号ＶOUTとして出力される。例えば、画像切換信号
ＳCがハイレベル「Ｈ」のときには端子ｂが選択され
て、画面上には可変抵抗器４で調整された信号レベルの
表示がなされる。また、ローレベル「Ｌ」のときには端
子ａが選択されて、ビデオ信号ＶINの表示がなされる。 【００２９】ところで、ＲＡＭ３のデータに基づいた表
示が画面上に表示されている状態で、新しい表示を画面
上に上書きする場合には、ＲＡＭ３のデータを消さずに
新しいデータを書き込む必要がある。このため、マイコ
ン１で所定のアドレスのデータをＲＡＭ３から読み出し
て新たなデータとの論理和をとり、再びＲＡＭ３に書き
込む処理が行われる。ここで、図４のタイミングチャー
トを使用してＲＡＭ３のデータの読み出しおよび書き込
みの動作を述べる。 【００３０】図４において、図４Ａはクロック信号ＣＫ
であり、図４Ｂは水平同期信号ＸＨＤである。時点ｔ0
のクロック信号から伝搬時間分だけ遅延した時点ｔ1
（後述する時点ｔ2〜ｔ10もクロック信号から伝搬時間
分だけ遅延した時点を示す）で水平同期信号ＸＨＤの立
ち上がりに同期してカウンタ１１がリセットされると、
図４Ｃに示す最下位ビット信号ＳLBはローレベル「Ｌ」
とされる。 【００３１】次に、図４Ｄに示すＤ−ＦＦ２０の出力端
子Ｑからの出力信号は、最下位ビット信号ＳLBが１クロ
ック分遅延されて出力されるので時点ｔ2でローレベル
「Ｌ」とされる。また、図４Ｅに示すＤ−ＦＦ２１の出
力端子ＸＱからの出力信号は、最下位ビット信号ＳLBが
さらに１クロック分遅延されると共に論理反転されて出
力されるので、時点ｔ3でハイレベル「Ｈ」とされる。 【００３２】なお、カウンタ１１は４クロック信号毎に
カウントが行われるので、時点ｔ4で最下位ビット信号
ＳLBはハイレベル「Ｈ」とされる。このため、時点ｔ5
から時点ｔ6の間、ＮＡＮＤゲート２２の出力はローレ
ベル「Ｌ」とされて、図４Ｆに示す制御信号ＳDEはハイ
レベル「Ｈ」される。 【００３３】さらに、図４Ｇに示すように時点ｔ7から
時点ｔ8の間、Ｄ−ＦＦ２４の出力端子Ｑからの出力信
号ＳLDはローレベル「Ｌ」とされる。なお、カウンタ１
１は、４クロック経過した時点ｔ8で再びカウントが行
われて、最下位ビット信号ＳLBはローレベル「Ｌ」され
る。 【００３４】このように、８クロックの周期で上述した
動作が行われて、水平同期信号ＸＨＤが供給されるまで
繰り返される。 【００３５】ここで、まずＲＡＭ３のデータの画面表示
動作について述べる。上述したように時点ｔ7でＤ−Ｆ
Ｆ２４からの出力信号ＳLDがローレベル「Ｌ」とされる
と、スイッチ部１２の端子ｃが選択されて、カウンタ１
０，１１のカウントデータで形成されたアドレス信号が
ＲＡＭ３に供給される。ＲＡＭ３からは、供給されたア
ドレス信号に従い８ビットの並列データが出力される。
この並列データは、８bit−ＦＦ１９とシフトレジスタ
２５に供給される。シフトレジスタ２５では、信号ＳLD
がローレベル「Ｌ」であることからデータ端子に供給さ
れた８ビットの並列データがシフトレジスタ２５に取り
込まれる。なお、８bit−ＦＦ１９では、制御信号ＳDE
がローレベル「Ｌ」であることからこの並列データが８
bit−ＦＦ１９から出力されることはない。 【００３６】シフトレジスタ２５に取り込まれたデータ
は、図４Ｊに示すように時点ｔ8よりクロック信号ＣＫ
に同期して順次直列データとして出力される。このデー
タは画像切換信号ＳCとして切換スイッチ５に供給され
る。例えば、図２ＣのＲＡＭ３のアドレス「０」の場
合、「ａ」のデータをハイレベル「Ｈ」、その他のデー
タをローレベル「Ｌ」とすると、図４Ｋに示すように時
点ｔ9でハイレベル「Ｈ」の信号が切換スイッチ５に供
給される。このとき、切換スイッチ５では端子ｂが選択
されるので図２Ａに示す画面上のＸ＝４，Ｙ＝０の位置
「ａ」に可変抵抗器４で設定された信号レベルの表示が
なされる。 【００３７】また、時点ｔ7から８クロック後の時点ｔ1
0では、再びＤ−ＦＦ２４からの出力信号ＳLDがローレ
ベル「Ｌ」とされるので上述した処理が行われるが、カ
ウンタ１１のカウントが進むために、次のアドレスのデ
ータがＲＡＭ３から読み出される。以下同様に処理され
ると共に、水平同期信号ＨＤがカウントされてＲＡＭ３
のアドレスが順次更新されるので、ＲＡＭ３のデータが
順次読み出されて画面上にＲＡＭ３のデータに基づく画
面表示がなされる。 【００３８】次に、新しい表示を行うためにＲＡＭ３の
データをマイコン１で読み出す場合について述べる。マ
イコン１からスイッチ部１２の端子ｄに供給されたアド
レス信号は、Ｄ−ＦＦ２４からの出力信号ＳLDがハイレ
ベル「Ｈ」の間、スイッチ部１２で選択されてＲＡＭ３
に供給される。ＲＡＭ３からは、供給されたアドレス信
号に従い８ビットの並列データが出力される。この並列
データは、上述したように８bit−ＦＦ１９とシフトレ
ジスタ２５に供給される。８bit−ＦＦ１９では、制御
信号ＳDEがハイレベル「Ｈ」とされたときに、この並列
データが８bit−ＦＦ１９から出力されると共に出力信
号が保持される。なお、シフトレジスタ２５に供給され
た並列データは、Ｄ−ＦＦ２４からの出力信号ＳLDがハ
イレベル「Ｈ」とされているのでシフトレジスタ２５に
取り込まれることはない。 【００３９】８bit−ＦＦ１９から出力された並列デー
タは、バッファ部１３に供給される。なお、マイコン１
からはＲＡＭ３のデータ読出処理が行われているので、
書込制御信号ＳWEはハイレベル「Ｈ」とされる。このハ
イレベル「Ｈ」の書込制御信号ＳWEがインバータ１５を
介してバッファ部１３に供給される。このため、バッフ
ァ部１３はハイインピーダンス状態とされず、供給され
た並列データはバッファ部１３を介してマイコン１に入
力される。 【００４０】つまり、制御信号ＳDEが８クロック毎にハ
イレベル「Ｈ」されるので、マイコン１は、アドレスを
出力してからデータを取り込むまでに最大８クロックの
期間待つ必要があるが、アドレスを出力するタイミング
については考慮する必要がない。なお、制御信号ＳDEが
ハイレベル「Ｈ」とされる時点は、制御信号ＳDEがハイ
レベル「Ｈ」の期間とＤ−ＦＦ２４からの出力信号ＳLD
がローレベル「Ｌ」の期間とが重畳しなければ、図４の
時点ｔ5に相当する位置に限られるものではない。 【００４１】次に、マイコン１で論理和をとったデータ
をＲＡＭ３に書き込む場合について述べる。 【００４２】ＲＡＭ３にデータを書き込む場合には、マ
イコン１からローレベル「Ｌ」の書込制御信号ＳWEが出
力される。このため、バッファ部１３はハイインピーダ
ンス状態とされる。また、ローレベル「Ｌ」の書込制御
信号ＳWEはＯＲゲート１６に供給される。このＯＲゲー
ト１６には、インバータ１７を介してＤ−ＦＦ２４から
の出力信号ＳLDが供給されており、ローレベル「Ｌ」の
書込制御信号ＳWEとハイレベル「Ｈ」の出力信号ＳLDが
供給された場合にのみ、ＯＲゲート１６からローレベル
「Ｌ」の信号が出力される。このローレベル「Ｌ」のＯ
Ｒゲート１６の出力信号によってＲＡＭ３は書込可能と
されると共に、バッファ部１４はハイインピーダンス状
態が解除されて、マイコン１からのデータ信号がＲＡＭ
３に供給可能とされる。また、Ｄ−ＦＦ２４からの出力
信号ＳLDがハイレベル「Ｈ」とされると、スイッチ部１
２では端子ｄが選択される。このため、Ｄ−ＦＦ２４か
らの出力信号ＳLDがハイレベル「Ｈ」の間に、マイコン
１から出力されたアドレス信号およびデータ信号に基づ
いてＲＡＭ３のデータが書き換えられる。 【００４３】つまり、マイコン１でＲＡＭ３に対するデ
ータ書込処理を行おうとしても、シフトレジスタ２５の
データ取込期間中には書込処理が行われないように自動
的にタイミングが制御される。このため、シフトレジス
タ２５から順次データが出力されるので、表示画面にな
んら影響を与えることなくＲＡＭ３のデータ書込処理が
できる。 【００４４】このように本例によれば、ＲＡＭコントロ
ーラ２によって、ＲＡＭ３のデータが連続的に切換スイ
ッチ５に供給されて画面上にスーパーインポーズ表示が
なされると共に、マイコン１によるＲＡＭ３のデータ書
換処理のタイミングが自動的に制御される。このため、
マイコン１で書き込みタイミングの正確な管理が必要な
く、垂直帰線期間だけでなく画面表示期間中であっても
データの書き込みが出来るようになり、多量のデータを
リアルタイム処理することができる。また、同じデータ
量であればスピードの遅いマイコンで処理することがで
きるので、コストおよび消費電力を軽減することができ
る。 【００４５】 【発明の効果】この発明によれば、タイミング制御手段
からの制御信号によって、メモリ手段のデータが並列デ
ータとして所定の周期で信号変換手段に取り込まれると
共に、この取り込み期間中を除いて信号処理手段による
メモリ手段のデータ書換処理が行われる。また、信号変
換手段に取り込まれたデータは、直列データに変換され
て連続的に出力される。このため、信号処理手段で書き
込みタイミングの正確な管理をする必要がなく、垂直帰
線期間だけでなく画面表示期間中であってもデータの書
き込みができるので多量のデータをリアルタイム処理す
ることができる。また、同じデータ量であれば、スピー
ドの遅いマイコンで処理することができるので、コスト
および消費電力を軽減することができる。

【図面の簡単な説明】 【図１】この発明に係わるメモリ装置の一実施例の構成
を示す図である。 【図２】画面上の表示位置とＲＡＭのデータ領域の関係
を示す図である。 【図３】ＲＡＭコントローラの構成を示す図である。 【図４】ＲＡＭコントローラの動作を示すタイミングチ
ャートである。 【符号の説明】 １ マイクロコンピュータ ２ ＲＡＭコントローラ ３ ランダムアクセスメモリ（ＲＡＭ） ４ 可変抵抗器 ５ 切換スイッチ １０，１１ カウンタ １２ スイッチ部 １９ ８ビットのフリップフロップ部（８bit−ＦＦ） ２０〜２４ Ｄタイプのフリップフロップ（Ｄ−ＦＦ） ２５ シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/262 - 5/28 H04N 5/38 - 5/46 G06F 12/00 580 G09G 1/00 - 1/28 G09G 5/00 - 5/40

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 テレビやビデオ再生等の画像上に文字等
   を表示するスーパーインポーズの表示データである並列
   データを記憶するメモリ手段と、アドレス信号を用いて上記メモリ手段に記憶されたデー
   タを指定し、該指定したデータの書換処理を行う 信号処
   理手段と、１水平走査期間中のデータを読み出す クロック信号と上
   記画像の映像同期信号に基づき、上記メモリ手段のデー
   タ領域と前記スーパーインポーズ上の表示位置と関係を
   もたせたアドレス信号を発生するアドレス信号発生手段
   と、 上記信号処理手段からのアドレス信号と上記アドレス信
   号発生手段からのアドレス信号とを選択して上記メモリ
   手段に供給するアドレス信号切換手段と、 上記メモリ手段から上記並列データを所定の周期で取り
   込むと共に直列データに変換して連続的に出力する信号
   変換手段と、 上記クロック信号と映像同期信号に基づき上記信号処理
   手段の動作と上記アドレス信号切換手段の動作と上記信
   号変換手段の動作のタイミングを制御するタイミング制
   御手段とを有し、 上記信号変換手段の並列データの取り込み期間中は上記
   アドレス信号切換手段で上記アドレス信号発生手段から
   のアドレス信号を選択し、上記信号処理手段のデータ書
   換処理期間中は上記アドレス信号切換手段で上記信号処
   理手段からのアドレス信号を選択するものとし、上記信
   号処理手段による上記メモリ手段の並列データの書換処
   理を上記並列データの取り込み期間を除く期間で行うこ
   とを特徴とするメモリ装置。