JP3107888B2 - 電子カメラシステムでの画面編集装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は記録再生が可能な電子カ
メラシステム（ディジタル スチル ビデオカメラ）の
画面編集装置に関するもので、特に再生時一つ以上の多
数画面を混合できる画面編集装置に関するものである。
メラシステム（ディジタル スチル ビデオカメラ）の
画面編集装置に関するもので、特に再生時一つ以上の多
数画面を混合できる画面編集装置に関するものである。
【０００２】
【従来の技術】一般的に電子カメラシステムは電子カメ
ラと再生器とより構成され停止画像をディジタル信号処
理し記録及び再生する装置である。即ち、被写体の映像
を撮像素子を通じて光電変換させた後ディジタルデータ
に変換させ記録側のバッファメモリーに一次貯蔵する。
その後記録側のバッファメモリに貯蔵された情報をメモ
リカードに記録する。ここでメモリカードは一般カメラ
のフィルムと同じ機能を遂行する。メモリカードに記録
されたビデオ信号は再生器から読出され再生側のバッフ
ァメモリに一時貯蔵させた後、アナログデータに変換さ
せ表示装置を通じて表示される。この時、メモリカード
に記録及び再生されるディジタルビデオ信号のアドレス
を指定することをシステム制御手段の制御信号により動
作するアドレス発生手段である。前記アドレス発生手段
内には１フレーム用アドレス発生回路と１個以上の画面
を１フレーム内に表示させるためのマルチ画面用アドレ
ス発生回路で構成されているので、１画面だけを再生す
る時は前記システム制御手段の制御信号により１フレー
ム用アドレス発生回路から出力されるアドレスを選択し
１画面以上のマルチ画面を１画面上で同時に再生する時
はマルチ画面用アドレス発生回路から出力されるアドレ
スを選択する。
ラと再生器とより構成され停止画像をディジタル信号処
理し記録及び再生する装置である。即ち、被写体の映像
を撮像素子を通じて光電変換させた後ディジタルデータ
に変換させ記録側のバッファメモリーに一次貯蔵する。
その後記録側のバッファメモリに貯蔵された情報をメモ
リカードに記録する。ここでメモリカードは一般カメラ
のフィルムと同じ機能を遂行する。メモリカードに記録
されたビデオ信号は再生器から読出され再生側のバッフ
ァメモリに一時貯蔵させた後、アナログデータに変換さ
せ表示装置を通じて表示される。この時、メモリカード
に記録及び再生されるディジタルビデオ信号のアドレス
を指定することをシステム制御手段の制御信号により動
作するアドレス発生手段である。前記アドレス発生手段
内には１フレーム用アドレス発生回路と１個以上の画面
を１フレーム内に表示させるためのマルチ画面用アドレ
ス発生回路で構成されているので、１画面だけを再生す
る時は前記システム制御手段の制御信号により１フレー
ム用アドレス発生回路から出力されるアドレスを選択し
１画面以上のマルチ画面を１画面上で同時に再生する時
はマルチ画面用アドレス発生回路から出力されるアドレ
スを選択する。
【０００３】ここでマルチ画面用アドレス発生回路は本
出願人による日本国特許出願（出願番号：
出願日 ，発明の名称：電子スチールカメ
ラの多重画面制御回路及びその方法）の明細書に記載し
たようにメモリカードに貯蔵されてある複数の画面を同
時に表示できるようにアドレスを発生する。したがっ
て、従来の電子カメラシステムはマルチ画面用アドレス
発生回路を利用して１フレーム上に１画面以上の画面を
同時に表示させ、一目で多数の画面を見ることができ
た。だが、表示される画面はそれぞれ別々の一画面とし
て表示されるだけで、互いに異なる画面間を１フレーム
内で混合し、表示させることはできなかった。
出願人による日本国特許出願（出願番号：
出願日 ，発明の名称：電子スチールカメ
ラの多重画面制御回路及びその方法）の明細書に記載し
たようにメモリカードに貯蔵されてある複数の画面を同
時に表示できるようにアドレスを発生する。したがっ
て、従来の電子カメラシステムはマルチ画面用アドレス
発生回路を利用して１フレーム上に１画面以上の画面を
同時に表示させ、一目で多数の画面を見ることができ
た。だが、表示される画面はそれぞれ別々の一画面とし
て表示されるだけで、互いに異なる画面間を１フレーム
内で混合し、表示させることはできなかった。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は電子カメラと再生器を備えた電子カメラシステム
において、再生時一つ以上の多数画面を混合して新しい
ビデオイメージを創出することができる画面編集装置を
提供するところにある。
目的は電子カメラと再生器を備えた電子カメラシステム
において、再生時一つ以上の多数画面を混合して新しい
ビデオイメージを創出することができる画面編集装置を
提供するところにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明はディジタルビデオ信号をメモリカードに貯蔵す
るための記録系と、前記メモリカードから読出された前
記ディジタルビデオ信号を表示できるように信号処理す
るための再生系とより構成される電子カメラシステムの
画面編集装置において； 前記再生系を通じて少なくとも二つ以上の画面を混合し
て表示されるように前記メモリカードの画面指定用アド
レスと、画像データアドレスをそれぞれ発生するための
アドレス発生手段を含み、 前記アドレス発生手段は１フ
レーム当り一つの画面に対するアドレスを発生するため
の１フレーム用アドレス発生回路と、１フレーム当り前
記メモリカードに記録された所定数画面を少なくとも１
個以上別の画面に表示するため画面のアドレスを発生す
るためのマルチ画面用アドレス発生回路と、複数の画面
を互いに混合して表示されるように選択画面に対するア
ドレスを発生する画面混合用アドレス発生回路を含むこ
とを特徴とする。
本発明はディジタルビデオ信号をメモリカードに貯蔵す
るための記録系と、前記メモリカードから読出された前
記ディジタルビデオ信号を表示できるように信号処理す
るための再生系とより構成される電子カメラシステムの
画面編集装置において； 前記再生系を通じて少なくとも二つ以上の画面を混合し
て表示されるように前記メモリカードの画面指定用アド
レスと、画像データアドレスをそれぞれ発生するための
アドレス発生手段を含み、 前記アドレス発生手段は１フ
レーム当り一つの画面に対するアドレスを発生するため
の１フレーム用アドレス発生回路と、１フレーム当り前
記メモリカードに記録された所定数画面を少なくとも１
個以上別の画面に表示するため画面のアドレスを発生す
るためのマルチ画面用アドレス発生回路と、複数の画面
を互いに混合して表示されるように選択画面に対するア
ドレスを発生する画面混合用アドレス発生回路を含むこ
とを特徴とする。
【０００６】
【作用】１フレーム用アドレス発生器とマルチ画面用ア
ドレス発生器を備えた電子カメラシステムのアドレス発
生手段に少なくとも１個以上の画面を混合できるアドレ
スを発生する画面混合用アドレス発生器を更に備えて再
生画面に対する選択の幅を広げることにより新しいビデ
オイメージを創出することができる。
ドレス発生器を備えた電子カメラシステムのアドレス発
生手段に少なくとも１個以上の画面を混合できるアドレ
スを発生する画面混合用アドレス発生器を更に備えて再
生画面に対する選択の幅を広げることにより新しいビデ
オイメージを創出することができる。
【０００７】
【実施例】次に、添附図面と共に本発明を詳しく説明す
る。
る。
【０００８】図１によると、レンズ及び撮像素子等で構
成されたビデオ信号入力手段１０は停止画像をビデオ信
号に光電変換させＡ／Ｄ変換器２０に供給する。このＡ
／Ｄ変換器２０はこの光電変換されたアナログ信号をデ
ィジタル信号に変換し、記録用バッファメモリ３０に供
給する。この記録用バッファメモリ３０は第１インター
フェース手段１００及び同期信号発生手段３００から供
給される制御信号により１フレーム（１画面）のディジ
タル映像信号を貯蔵する。記録時、メモリカード４０で
はアドレス発生手段８０から供給されるアドレス信号及
びシステム制御手段９０から書込読出制御信号（Ｒ／
Ｗ）により前記記録用メモリ３０から出力されるディジ
タル映像信号を貯蔵する。再生時、メモリカード４０か
ら前記アドレス発生手段８０からのアドレス信号及び前
記システム制御手段９０から書込読出制御信号（Ｒ／
Ｗ）により前記指定されたアドレスの映像信号を再生
し、再生用バッファメモリ５０に出力する。この再生用
バッファメモリ５０印加された情報は前記同期信号発生
手段３００及び第２インターフェース手段２００から供
給される制御信号により読出されＤ／Ａ変換器６０によ
り出力される。このＤ／Ａ変換器６０は再生用バッファ
メモリ５０から出力された情報をアナログ信号に変換し
表示手段７０に供給し、この表示手段７０はそのアナロ
グ映像信号を表示する。ここで、前記システム制御手段
９０は前記第１及び第２インターフェース手段１００，
２００、前記同期信号発生手段３００及び前記アドレス
発生手段８０を制御しており、前記同期信号発生手段３
００の一側出力は前記アドレス発生手段８０の一側入力
に印加される。
成されたビデオ信号入力手段１０は停止画像をビデオ信
号に光電変換させＡ／Ｄ変換器２０に供給する。このＡ
／Ｄ変換器２０はこの光電変換されたアナログ信号をデ
ィジタル信号に変換し、記録用バッファメモリ３０に供
給する。この記録用バッファメモリ３０は第１インター
フェース手段１００及び同期信号発生手段３００から供
給される制御信号により１フレーム（１画面）のディジ
タル映像信号を貯蔵する。記録時、メモリカード４０で
はアドレス発生手段８０から供給されるアドレス信号及
びシステム制御手段９０から書込読出制御信号（Ｒ／
Ｗ）により前記記録用メモリ３０から出力されるディジ
タル映像信号を貯蔵する。再生時、メモリカード４０か
ら前記アドレス発生手段８０からのアドレス信号及び前
記システム制御手段９０から書込読出制御信号（Ｒ／
Ｗ）により前記指定されたアドレスの映像信号を再生
し、再生用バッファメモリ５０に出力する。この再生用
バッファメモリ５０印加された情報は前記同期信号発生
手段３００及び第２インターフェース手段２００から供
給される制御信号により読出されＤ／Ａ変換器６０によ
り出力される。このＤ／Ａ変換器６０は再生用バッファ
メモリ５０から出力された情報をアナログ信号に変換し
表示手段７０に供給し、この表示手段７０はそのアナロ
グ映像信号を表示する。ここで、前記システム制御手段
９０は前記第１及び第２インターフェース手段１００，
２００、前記同期信号発生手段３００及び前記アドレス
発生手段８０を制御しており、前記同期信号発生手段３
００の一側出力は前記アドレス発生手段８０の一側入力
に印加される。
【０００９】図２は図１のアドレス発生手段８０の具体
的なブロック図として、構成は次の通りである。
的なブロック図として、構成は次の通りである。
【００１０】図２で、アドレス発生手段８０は１フレー
ム用アドレス発生回路８１Ｂ−１とマルチ画面用アドレ
ス発生回路８１Ｂ−２及び画面混合用アドレス発生回路
８１Ｂ−３と、マルチプレクサ８１Ｂ−４で構成された
画面指定アドレス発生器８１Ｂと、画像データアドレス
発生器８２Ｂで構成される。前記１フレーム用アドレス
発生回路８１Ｂ−１とマルチ画面用アドレス発生回路８
１Ｂ−２及び画面混合用アドレス発生回路８１Ｂ−３の
各入力端はシステム制御手段９０の各一側出力端に接続
する。前記マルチプレクサ８１Ｂ−４は１フレーム用ア
ドレス発生回路８１Ｂ−１とマルチ画面用アドレス発生
回路８１Ｂ−２及び画面混合用アドレス発生回路８１Ｂ
−３の各出力端をそれぞれの入力端に接続して、システ
ム制御手段９０の一側出力端を選択端子に接続し出力端
をメモリカード４０に接続する。前記画像データアドレ
ス発生器８２Ｂはシステム制御手段９０の他の一側出力
端に入力端を接続し出力端はメモリカード４０に接続す
る。一方、同期信号発生手段３００はシステム制御手段
９０の出力端に入力端を接続し垂直同期信号（Ｖ．ＳＹ
ＮＣ）出力端を画像データアドレス発生器８２Ｂの入力
端に接続しクロック信号（ＣＬＫ）出力端を画像データ
アドレス発生器８２Ｂを始め１フレーム用アドレス発生
回路８１Ｂ−１とマルチ画面用アドレス発生回路８１Ｂ
−２及び画面混合用アドレス発生回路８１Ｂ−３の各入
力端に接続している。
ム用アドレス発生回路８１Ｂ−１とマルチ画面用アドレ
ス発生回路８１Ｂ−２及び画面混合用アドレス発生回路
８１Ｂ−３と、マルチプレクサ８１Ｂ−４で構成された
画面指定アドレス発生器８１Ｂと、画像データアドレス
発生器８２Ｂで構成される。前記１フレーム用アドレス
発生回路８１Ｂ−１とマルチ画面用アドレス発生回路８
１Ｂ−２及び画面混合用アドレス発生回路８１Ｂ−３の
各入力端はシステム制御手段９０の各一側出力端に接続
する。前記マルチプレクサ８１Ｂ−４は１フレーム用ア
ドレス発生回路８１Ｂ−１とマルチ画面用アドレス発生
回路８１Ｂ−２及び画面混合用アドレス発生回路８１Ｂ
−３の各出力端をそれぞれの入力端に接続して、システ
ム制御手段９０の一側出力端を選択端子に接続し出力端
をメモリカード４０に接続する。前記画像データアドレ
ス発生器８２Ｂはシステム制御手段９０の他の一側出力
端に入力端を接続し出力端はメモリカード４０に接続す
る。一方、同期信号発生手段３００はシステム制御手段
９０の出力端に入力端を接続し垂直同期信号（Ｖ．ＳＹ
ＮＣ）出力端を画像データアドレス発生器８２Ｂの入力
端に接続しクロック信号（ＣＬＫ）出力端を画像データ
アドレス発生器８２Ｂを始め１フレーム用アドレス発生
回路８１Ｂ−１とマルチ画面用アドレス発生回路８１Ｂ
−２及び画面混合用アドレス発生回路８１Ｂ−３の各入
力端に接続している。
【００１１】図３は図２の画面混合用アドレス発生回路
８１Ｂ−３の具体的な回路図で、ラッチ回路８３はシス
テム制御手段９０の願う画面に対する情報出力端を入力
端に接続する。第１マルチプレクサ８４はラッチ回路８
３と、ラッチ回路８３の出力端にその入力端を接続しマ
ルチプレクサ８１Ｂ−４の入力端にその出力端を接続す
る。第１カウンタ（ＣＮＴ１）は同期信号発生手段３０
０のクロック信号（ＣＬＫ）の出力端にその入力端を接
続する。制御信号発生回路８５は第１カウンタ（ＣＮＴ
１）の出力端にその入力端を接続し、第１マルチプレク
サ８４の出力信号制御端子にその出力端を接続する。混
合画面数検出回路８８は第１カウンタ（ＣＮＴ１）の出
力端にその入力端を接続し混合可能な画面数を検出す
る。第２マルチプレクサ８７はシステム制御手段９０の
混合画面数の情報に対する制御信号及び混合画面数検出
回路８８の出力信号を各入力端に接続しその出力端を第
１カウンタ（ＣＮＴ１）のクリア端子（ＣＬＲ）に接続
し前記混合可能な画面数を基準として第１カウンタ（Ｃ
ＮＴ１）をクリアさせる。
８１Ｂ−３の具体的な回路図で、ラッチ回路８３はシス
テム制御手段９０の願う画面に対する情報出力端を入力
端に接続する。第１マルチプレクサ８４はラッチ回路８
３と、ラッチ回路８３の出力端にその入力端を接続しマ
ルチプレクサ８１Ｂ−４の入力端にその出力端を接続す
る。第１カウンタ（ＣＮＴ１）は同期信号発生手段３０
０のクロック信号（ＣＬＫ）の出力端にその入力端を接
続する。制御信号発生回路８５は第１カウンタ（ＣＮＴ
１）の出力端にその入力端を接続し、第１マルチプレク
サ８４の出力信号制御端子にその出力端を接続する。混
合画面数検出回路８８は第１カウンタ（ＣＮＴ１）の出
力端にその入力端を接続し混合可能な画面数を検出す
る。第２マルチプレクサ８７はシステム制御手段９０の
混合画面数の情報に対する制御信号及び混合画面数検出
回路８８の出力信号を各入力端に接続しその出力端を第
１カウンタ（ＣＮＴ１）のクリア端子（ＣＬＲ）に接続
し前記混合可能な画面数を基準として第１カウンタ（Ｃ
ＮＴ１）をクリアさせる。
【００１２】図４の（Ａ）は図２の同期信号発生手段３
００と画像データアドレス発生手段８２Ｂの具体的な回
路図で、その構成は次の通りである。
００と画像データアドレス発生手段８２Ｂの具体的な回
路図で、その構成は次の通りである。
【００１３】即ち、同期信号発生手段３００は基準クロ
ック発生器３１０と基準クロック発生器３１０の出力端
を一側入力端に接続しシステム制御手段９０の読出制御
信号出力端に他の一側入力端を接続した論理積ゲート
（ＡＮＤ１）と、論理積ゲート（ＡＮＤ１）の出力端に
入力端を接続した同期発生器３２０で構成される。画像
データアドレス発生手段８２Ｂは同期発生３２０のＶ．
ＳＹＮＣ出力端をクロック入力端に接続した第１フリッ
プフロップ（ＦＦ１）と、第１フリップフロップ（ＦＦ
１）の非反転出力端Ｑをクロック入力端に接続した第２
フリップフロップ（ＦＦ２）と、第２フリップフロップ
（ＦＦ２）の非反転出力端Ｑに入力端を接続した第１イ
ンバーター（ＩＮ１）と、第１インバーター（ＩＮ１）
の出力端に入力端を接続した第２インバーター（ＩＮ
２）と、第２インバーター（ＩＮ２）の出力端に一側入
力端を接続し外の一側入力端を第２フリップフロップ
（ＦＦ２）の非反転出力端Ｑに接続した排他部論理和
（エクスクルーシブＮＯＲ；Ｘ−ＮＯＲ）ゲートと排他
部論理和（Ｘ−ＮＯＲ）ゲートの出力端をクリア入力端
（ＣＬＲ）に接続し、基準クロック発生器１１１の出力
端をクロック入力端（ＣＬＫ）に接続した第２カウンタ
（ＣＮＴ２）で構成される。
ック発生器３１０と基準クロック発生器３１０の出力端
を一側入力端に接続しシステム制御手段９０の読出制御
信号出力端に他の一側入力端を接続した論理積ゲート
（ＡＮＤ１）と、論理積ゲート（ＡＮＤ１）の出力端に
入力端を接続した同期発生器３２０で構成される。画像
データアドレス発生手段８２Ｂは同期発生３２０のＶ．
ＳＹＮＣ出力端をクロック入力端に接続した第１フリッ
プフロップ（ＦＦ１）と、第１フリップフロップ（ＦＦ
１）の非反転出力端Ｑをクロック入力端に接続した第２
フリップフロップ（ＦＦ２）と、第２フリップフロップ
（ＦＦ２）の非反転出力端Ｑに入力端を接続した第１イ
ンバーター（ＩＮ１）と、第１インバーター（ＩＮ１）
の出力端に入力端を接続した第２インバーター（ＩＮ
２）と、第２インバーター（ＩＮ２）の出力端に一側入
力端を接続し外の一側入力端を第２フリップフロップ
（ＦＦ２）の非反転出力端Ｑに接続した排他部論理和
（エクスクルーシブＮＯＲ；Ｘ−ＮＯＲ）ゲートと排他
部論理和（Ｘ−ＮＯＲ）ゲートの出力端をクリア入力端
（ＣＬＲ）に接続し、基準クロック発生器１１１の出力
端をクロック入力端（ＣＬＫ）に接続した第２カウンタ
（ＣＮＴ２）で構成される。
【００１４】図４のＢ１ないし図４のＢ５は図４の
（Ａ）の各構成要素の出力波形図として図４のＢ１は同
期発生器３２０のＶ．ＳＹＮＣの出力波形図である。図
４のＢ２は第１フリップフロップ（ＦＦ１）の非反転出
力端子Ｑの出力波形である。図４のＢ３は第２フリップ
フロップ（ＦＦ２）の非反転出力端子Ｑの出力波形図で
ある。図４のＢ４は第２インバーター（ＩＮ２）の出力
波形図である。図４のＢ５は排他部論理和（Ｘ−ＮＯ
Ｒ）ゲートの出力波形図である。
（Ａ）の各構成要素の出力波形図として図４のＢ１は同
期発生器３２０のＶ．ＳＹＮＣの出力波形図である。図
４のＢ２は第１フリップフロップ（ＦＦ１）の非反転出
力端子Ｑの出力波形である。図４のＢ３は第２フリップ
フロップ（ＦＦ２）の非反転出力端子Ｑの出力波形図で
ある。図４のＢ４は第２インバーター（ＩＮ２）の出力
波形図である。図４のＢ５は排他部論理和（Ｘ−ＮＯ
Ｒ）ゲートの出力波形図である。
【００１５】図５は図１のメモリカード４０内のアドレ
ス構成例として、縦１６画面に対するアドレス指定関係
を例で示したものである。上位４ビットであるＡ７，Ａ
６，Ａ５，Ａ４は画面指定用アドレスビットであり、下
位１６ビットであるＡ３，Ａ２，Ａ１，Ａ０は画面当り
画像データ用アドレスビットである。
ス構成例として、縦１６画面に対するアドレス指定関係
を例で示したものである。上位４ビットであるＡ７，Ａ
６，Ａ５，Ａ４は画面指定用アドレスビットであり、下
位１６ビットであるＡ３，Ａ２，Ａ１，Ａ０は画面当り
画像データ用アドレスビットである。
【００１６】図６ないし図８は図１に応じた再生画面編
集の実施例として、Ｖ．ＳＹＮＣに同期され第１画面と
第５画面の画像データを混合した場合である。図６は図
５のように指定されたアドレスによりアドレス発生手段
８０で発生されるアドレスによりメモリカード４０から
読出されるディジタルビデオ信号に対する状態図であ
り、図７は再生用バッファメモリ５０に記録された混合
状態のマップである。図８は表示手段７０上に表示され
る第２画面混合状態図である。
集の実施例として、Ｖ．ＳＹＮＣに同期され第１画面と
第５画面の画像データを混合した場合である。図６は図
５のように指定されたアドレスによりアドレス発生手段
８０で発生されるアドレスによりメモリカード４０から
読出されるディジタルビデオ信号に対する状態図であ
り、図７は再生用バッファメモリ５０に記録された混合
状態のマップである。図８は表示手段７０上に表示され
る第２画面混合状態図である。
【００１７】図９ないし図１１は図１に応じた再生時画
面編集の外の一実施例として、第１画面、第２画面、第
３画面、第４画面を混合した場合である。図９はメモリ
カード４０から読出されるディジタルビデオ信号に対す
る状態図である。図１０は混合状態の再生用バッファメ
モリ５０のマップである。
面編集の外の一実施例として、第１画面、第２画面、第
３画面、第４画面を混合した場合である。図９はメモリ
カード４０から読出されるディジタルビデオ信号に対す
る状態図である。図１０は混合状態の再生用バッファメ
モリ５０のマップである。
【００１８】図１１は表示手段７０上に表示される４画
面混合状態図である。
面混合状態図である。
【００１９】以下、本発明に応じた画面編集装置の一実
施例に対する動作説明を添附図面を参照して説明する。
施例に対する動作説明を添附図面を参照して説明する。
【００２０】まず、図１において、メモリカード４０の
所定領域にビデオ信号入力装置１０を通じて流入される
被写体の相を記録する過程は前述と同一なので再生時作
動を中心に説明することにする。本実施例ではメモリカ
ード４０にすでに記録作動により図５のように１６画面
分の情報が記録されてあると仮定とする。システム制御
手段９０は電子カメラシステムを再生モードに設定する
ためのキー入力手段（または命令手段）（図面には例示
されてない）の制御信号が印加されればメモリカード４
０を読出モードに設定した後、アドレス発生手段８０を
通じて現在メモリカード４０に記録されている情報の内
所望のアドレスのデータを読出し再生用バッファメモリ
５０に出力されるように制御する。この時所望のアドレ
スの設定は命令手段（図示せず）で優先的になされた後
読出を所望の画面に対するアドレス指令命令をシステム
制御手段９０に供給する。読出され再生用バッファメモ
リ５０に印加された情報はシステム制御手段９０の制御
信号により同期信号発生手段３００及び第２インターフ
ェース手段２００を通じて１フレーム単位で記録、読出
されＤ／Ａ変換器６０に出力された後表示手段７０上に
表示される。
所定領域にビデオ信号入力装置１０を通じて流入される
被写体の相を記録する過程は前述と同一なので再生時作
動を中心に説明することにする。本実施例ではメモリカ
ード４０にすでに記録作動により図５のように１６画面
分の情報が記録されてあると仮定とする。システム制御
手段９０は電子カメラシステムを再生モードに設定する
ためのキー入力手段（または命令手段）（図面には例示
されてない）の制御信号が印加されればメモリカード４
０を読出モードに設定した後、アドレス発生手段８０を
通じて現在メモリカード４０に記録されている情報の内
所望のアドレスのデータを読出し再生用バッファメモリ
５０に出力されるように制御する。この時所望のアドレ
スの設定は命令手段（図示せず）で優先的になされた後
読出を所望の画面に対するアドレス指令命令をシステム
制御手段９０に供給する。読出され再生用バッファメモ
リ５０に印加された情報はシステム制御手段９０の制御
信号により同期信号発生手段３００及び第２インターフ
ェース手段２００を通じて１フレーム単位で記録、読出
されＤ／Ａ変換器６０に出力された後表示手段７０上に
表示される。
【００２１】図２によると、アドレス発生手段８０はメ
モリカード４０内に記録された画面の内読出しようとす
る画面のアドレスを発生する画面指定アドレス発生回路
８１Ｂと、この画面指定アドレス発生回路８１Ｂにより
指定された画面のビデオ（または画像）データに対する
読出アドレスを発生する画像データアドレス発生器８２
Ｂで成ってある。また、読出画面のアドレスを発生する
回路８１Ｂは１フレーム用アドレス発生回路８１Ｂ−１
とマルチ画面用アドレス発生回路８１Ｂ−２、画面混合
用アドレス発生回路８１Ｂ−３等三つの用途の画面指定
用アドレス発生回路で構成される。１フレーム用アドレ
ス発生回路８１Ｂ−１及びマルチ画面用アドレス発生回
路８１Ｂ−２は前述したように従来のアドレス発生手段
におけるような用途に使われる。画面混合用アドレス発
生回路８１Ｂ−３は図３のように構成され複数の画面を
互いに重畳させることにより混合された形態で表示され
るように選択画面に対するアドレスを発生する。
モリカード４０内に記録された画面の内読出しようとす
る画面のアドレスを発生する画面指定アドレス発生回路
８１Ｂと、この画面指定アドレス発生回路８１Ｂにより
指定された画面のビデオ（または画像）データに対する
読出アドレスを発生する画像データアドレス発生器８２
Ｂで成ってある。また、読出画面のアドレスを発生する
回路８１Ｂは１フレーム用アドレス発生回路８１Ｂ−１
とマルチ画面用アドレス発生回路８１Ｂ−２、画面混合
用アドレス発生回路８１Ｂ−３等三つの用途の画面指定
用アドレス発生回路で構成される。１フレーム用アドレ
ス発生回路８１Ｂ−１及びマルチ画面用アドレス発生回
路８１Ｂ−２は前述したように従来のアドレス発生手段
におけるような用途に使われる。画面混合用アドレス発
生回路８１Ｂ−３は図３のように構成され複数の画面を
互いに重畳させることにより混合された形態で表示され
るように選択画面に対するアドレスを発生する。
【００２２】これを更に詳しく説明すれば、命令手段
（図示せず）から混合する画面を指定すれば、システム
制御手段９０はラッチ回路８３及び第２マルチプレクサ
８７に当る制御信号を出力する。ラッチ回路８３はメモ
リカード４０に記録されてある画面数ほどのラッチ回路
手段を備え命令手段で設定された１画面当りの１ラッチ
回路手段を駆動させる。第２マルチプレクサ８７はシス
テム制御手段９０で印加される制御信号により混合画面
数検出回路８８から出力される信号を選択し第１カウン
タ（ＣＮＴ１）のクリア端子（ＣＬＲ）に出力する。混
合画面数検出回路８８は本実施例のメモリカード４０に
１６個の画面が記録されているので最小限２画面から１
６画面まで混合画面数を検出しなければならないので各
混合画面の個数に当るゲート素子を１５個備える。前記
１５個ゲート素子は第１カウンタ（ＣＮＴ１）の出力信
号によりゲイティングされるように制御される。即ち、
第１カウンタ（ＣＮＴ１）の出力信号が０００１の場合
には２画面混合情報であることを検出するゲート素子だ
けがゲイティングされ００１０の場合には３画面混合情
報であることを検出するゲート素子だけがゲイティング
されるように各ゲート素子ごとにゲィティングされる入
力信号の条件を持っており、与えられた時間に１５個の
ゲート素子の内一つだけがハイ論理を出力するように成
っている。第２マルチプレクサ８７は混合画面数検出回
路８８とシステム制御手段９０で印加される選択制御信
号が一致する時第１カウンタ（ＣＮＴ１）をクリアさせ
る。即ち、２画面混合の場合第２マルチプレクサ８７は
混合画面数検出回路８８の第２画面混合に当るゲート素
子に結合され前記ゲート素子の出力がハイ論理の時ごと
に第１カウンタ（ＣＮＴ１）をクリアさせる。第１カウ
ンタ（ＣＮＴ１）は同期信号発生手段３００からし出力
されるクロック信号をカウンティングし４ビットの出力
信号を制御信号発生回路８５と混合画面数検出回路８８
に印加する。制御信号発生回路８５は混合画面数検出回
路８８と同一に１５個のゲート素子より成る。だがこの
制御信号発生回路８５は第１マルチプレクサ８４に出力
信号を印加してラッチ回路８３から出力される画面アド
レス情報の出力を制御する。即ち２画面が混合されるよ
うに設定された場合１画面と外の１画面のディジタルビ
デオ信号に対するアドレス情報が第１カウンタ（ＣＮＴ
１）が再びクリアされる前まで交代に出力されるように
制御する信号を出力する。第１マルチプレクサ８４は制
御信号発生回路８５の制御によりラッチ回路８３の出力
をマルチプレクサ８１Ｂ−４に伝達する。
（図示せず）から混合する画面を指定すれば、システム
制御手段９０はラッチ回路８３及び第２マルチプレクサ
８７に当る制御信号を出力する。ラッチ回路８３はメモ
リカード４０に記録されてある画面数ほどのラッチ回路
手段を備え命令手段で設定された１画面当りの１ラッチ
回路手段を駆動させる。第２マルチプレクサ８７はシス
テム制御手段９０で印加される制御信号により混合画面
数検出回路８８から出力される信号を選択し第１カウン
タ（ＣＮＴ１）のクリア端子（ＣＬＲ）に出力する。混
合画面数検出回路８８は本実施例のメモリカード４０に
１６個の画面が記録されているので最小限２画面から１
６画面まで混合画面数を検出しなければならないので各
混合画面の個数に当るゲート素子を１５個備える。前記
１５個ゲート素子は第１カウンタ（ＣＮＴ１）の出力信
号によりゲイティングされるように制御される。即ち、
第１カウンタ（ＣＮＴ１）の出力信号が０００１の場合
には２画面混合情報であることを検出するゲート素子だ
けがゲイティングされ００１０の場合には３画面混合情
報であることを検出するゲート素子だけがゲイティング
されるように各ゲート素子ごとにゲィティングされる入
力信号の条件を持っており、与えられた時間に１５個の
ゲート素子の内一つだけがハイ論理を出力するように成
っている。第２マルチプレクサ８７は混合画面数検出回
路８８とシステム制御手段９０で印加される選択制御信
号が一致する時第１カウンタ（ＣＮＴ１）をクリアさせ
る。即ち、２画面混合の場合第２マルチプレクサ８７は
混合画面数検出回路８８の第２画面混合に当るゲート素
子に結合され前記ゲート素子の出力がハイ論理の時ごと
に第１カウンタ（ＣＮＴ１）をクリアさせる。第１カウ
ンタ（ＣＮＴ１）は同期信号発生手段３００からし出力
されるクロック信号をカウンティングし４ビットの出力
信号を制御信号発生回路８５と混合画面数検出回路８８
に印加する。制御信号発生回路８５は混合画面数検出回
路８８と同一に１５個のゲート素子より成る。だがこの
制御信号発生回路８５は第１マルチプレクサ８４に出力
信号を印加してラッチ回路８３から出力される画面アド
レス情報の出力を制御する。即ち２画面が混合されるよ
うに設定された場合１画面と外の１画面のディジタルビ
デオ信号に対するアドレス情報が第１カウンタ（ＣＮＴ
１）が再びクリアされる前まで交代に出力されるように
制御する信号を出力する。第１マルチプレクサ８４は制
御信号発生回路８５の制御によりラッチ回路８３の出力
をマルチプレクサ８１Ｂ−４に伝達する。
【００２３】このように、画面指定用アドレス発生回路
８１Ｂの内３用途の回路はそれぞれ命令手段で印加され
た命令によるシステム制御手段９０の制御信号により発
生されるアドレス信号を同期信号発生手段３００から出
力されるクロック信号に同期させ４ビットのアドレスバ
スを通じてマルチプレクサ８１Ｂ−４の３入力端に出力
させる。だが、この時３入力端に同時にアドレスが印加
されはしない。即ち前記３用途の内すでに選択された用
途のアドレスだけがマルチプレクサ８１Ｂ−４の入力端
に印加されるからである。マルチプレクサ８１Ｂ−４は
３入力端と１出力端を連結させる通路をシステム制御手
段９０から印加される選択制御信号により選択して前記
入力端に印加されたアドレス信号を出力する。例えばマ
ルチプレクサ８１Ｂ−４はシステム制御手段９０からマ
ルチプレクサ８１Ｂ−４の選択端子に印加される制御信
号が１００であれば１フレーム用アドレス発生回路８１
Ｂ−１の出力信号を選択出力し０１０であればマルチ画
面用アドレス発生回路８１Ｂ−２の出力端信号を選択出
力し、００１であれば画面混合用アドレス発生回路８１
Ｂ−３の出力信号を選択出力する。マルチプレクサ８１
Ｂ−４から出力された信号はメモリカード５０に印加さ
れ読出する画面を指定する。
８１Ｂの内３用途の回路はそれぞれ命令手段で印加され
た命令によるシステム制御手段９０の制御信号により発
生されるアドレス信号を同期信号発生手段３００から出
力されるクロック信号に同期させ４ビットのアドレスバ
スを通じてマルチプレクサ８１Ｂ−４の３入力端に出力
させる。だが、この時３入力端に同時にアドレスが印加
されはしない。即ち前記３用途の内すでに選択された用
途のアドレスだけがマルチプレクサ８１Ｂ−４の入力端
に印加されるからである。マルチプレクサ８１Ｂ−４は
３入力端と１出力端を連結させる通路をシステム制御手
段９０から印加される選択制御信号により選択して前記
入力端に印加されたアドレス信号を出力する。例えばマ
ルチプレクサ８１Ｂ−４はシステム制御手段９０からマ
ルチプレクサ８１Ｂ−４の選択端子に印加される制御信
号が１００であれば１フレーム用アドレス発生回路８１
Ｂ−１の出力信号を選択出力し０１０であればマルチ画
面用アドレス発生回路８１Ｂ−２の出力端信号を選択出
力し、００１であれば画面混合用アドレス発生回路８１
Ｂ−３の出力信号を選択出力する。マルチプレクサ８１
Ｂ−４から出力された信号はメモリカード５０に印加さ
れ読出する画面を指定する。
【００２４】画面が指定されればシステム制御手段９０
の制御信号により画像データアドレス発生器８２Ｂは該
当画面のデータ（ディジタルビデオ信号）を読出すため
１画素単位の該当アドレスをメモリカード４０に出力す
る。この時画像データアドレス指定は同期信号発生器３
００の垂直同期信号及びクロック信号に同期される。即
ち、図４の（Ａ）及び図４の（Ｂ）で見れるように、同
期信号発生手段３００内の基準クロック発生器３１０で
自体発振による規制的な基準クロック信号を発生する。
論理積ゲート（ＡＮＤ１）はシステム制御手段９０から
印加される制御信号がハイ論理状態の時だけ基準クロッ
ク信号を同期発生器３２０に印加する。この時システム
制御手段９０の制御信号はメモリカード４０の読出モー
ド制御信号と同一である。同期発生器３２０はクロック
信号の上昇エッジに同期された垂直及び水平同期信号を
出力する。この内画面データアドレス発生器８２Ｂでは
基準クロック発生器３１０のクロック信号と同期信号発
生手段３００の垂直同期信号（Ｖ．ＳＹＮＣ）が印加さ
れる。印加された垂直同期信号は図４のＢ１と同じであ
る。図４のＢ１のような垂直同期信号はＪＫフリップフ
ロップである第１フリップフロップ（ＦＦ１）のクロッ
ク入力端（ＣＬＫ）に印加され非反転出力端子Ｑを通じ
て図４のＢ２のような波形で出力される。出力された信
号はＪＫフリップフロップである第２フリップフロップ
（ＦＦ２）のクロック入力端（ＣＬＫ）に印加され非反
転端子Ｑを通じて図４のＢ３のような波形を出力する。
出力された信号は第１インバーター（ＩＮ１）及び第２
インバーター（ＩＮ２）を通じ図４のＢ４のような垂直
帰線期間ほど遅延され排他部論理和ゲート（Ｘ−ＸＯ
Ｒ）の一側入力端に印加される。排他部論理和ゲート
（Ｘ−ＮＯＲ）の外の一側入力端に前述した第２フリッ
プフロップから出力される図４のＢ３のような信号が印
加される。排他部論理和ゲート（Ｘ−ＮＯＲ）の論理は
入力される二信号の論理状態が同一の場合（１または
０）だけハイ論理状態を出力する。したがって図４のＢ
５のような波形部を第２カウンタ（ＣＮＴ２）のクリア
端子（ＣＬＲ）に出力する。第２カウンタ（ＣＮＴ２）
はそのクリア端子（ＣＬＲ）に印加される信号によりク
リアされ前述した基準クロック発生器３１０から出力さ
れるクロック信号によりカウント同期され再生時画像デ
ータ指定アドレス（１６ビット；Ｂ０〜Ｂ１５）をメモ
リカード４０に出力する。
の制御信号により画像データアドレス発生器８２Ｂは該
当画面のデータ（ディジタルビデオ信号）を読出すため
１画素単位の該当アドレスをメモリカード４０に出力す
る。この時画像データアドレス指定は同期信号発生器３
００の垂直同期信号及びクロック信号に同期される。即
ち、図４の（Ａ）及び図４の（Ｂ）で見れるように、同
期信号発生手段３００内の基準クロック発生器３１０で
自体発振による規制的な基準クロック信号を発生する。
論理積ゲート（ＡＮＤ１）はシステム制御手段９０から
印加される制御信号がハイ論理状態の時だけ基準クロッ
ク信号を同期発生器３２０に印加する。この時システム
制御手段９０の制御信号はメモリカード４０の読出モー
ド制御信号と同一である。同期発生器３２０はクロック
信号の上昇エッジに同期された垂直及び水平同期信号を
出力する。この内画面データアドレス発生器８２Ｂでは
基準クロック発生器３１０のクロック信号と同期信号発
生手段３００の垂直同期信号（Ｖ．ＳＹＮＣ）が印加さ
れる。印加された垂直同期信号は図４のＢ１と同じであ
る。図４のＢ１のような垂直同期信号はＪＫフリップフ
ロップである第１フリップフロップ（ＦＦ１）のクロッ
ク入力端（ＣＬＫ）に印加され非反転出力端子Ｑを通じ
て図４のＢ２のような波形で出力される。出力された信
号はＪＫフリップフロップである第２フリップフロップ
（ＦＦ２）のクロック入力端（ＣＬＫ）に印加され非反
転端子Ｑを通じて図４のＢ３のような波形を出力する。
出力された信号は第１インバーター（ＩＮ１）及び第２
インバーター（ＩＮ２）を通じ図４のＢ４のような垂直
帰線期間ほど遅延され排他部論理和ゲート（Ｘ−ＸＯ
Ｒ）の一側入力端に印加される。排他部論理和ゲート
（Ｘ−ＮＯＲ）の外の一側入力端に前述した第２フリッ
プフロップから出力される図４のＢ３のような信号が印
加される。排他部論理和ゲート（Ｘ−ＮＯＲ）の論理は
入力される二信号の論理状態が同一の場合（１または
０）だけハイ論理状態を出力する。したがって図４のＢ
５のような波形部を第２カウンタ（ＣＮＴ２）のクリア
端子（ＣＬＲ）に出力する。第２カウンタ（ＣＮＴ２）
はそのクリア端子（ＣＬＲ）に印加される信号によりク
リアされ前述した基準クロック発生器３１０から出力さ
れるクロック信号によりカウント同期され再生時画像デ
ータ指定アドレス（１６ビット；Ｂ０〜Ｂ１５）をメモ
リカード４０に出力する。
【００２５】図５はメモリカード４０内のメモリアドレ
ス構成として、画面選択はＡ７，Ａ６，Ａ５，Ａ４の上
位ビットから選択的に指定するアドレスマップで構成さ
れている。即ち、Ａ７，Ａ６，Ａ５，Ａ４より成る指定
ビットが１００１であれば１０番目の画面であり、０１
００であれば５番目の画面が指定されたのである。そし
て下位ビットＡ３，Ａ２，Ａ１，Ａ０は該当する画面の
画像データアドレスを形成し同期信号発生手段３００で
発生されたＶ．ＳＹＮＣに同期されメモリカード４０上
で読出される。即ち一番目の画面を表示させようとする
場合にＡ７，Ａ６，Ａ５，Ａ４は００００で出力し、Ａ
３〜Ａ０Ｈの１６ビットデータ（００００〜ＦＦＦＦ
Ｈ）をＶ．ＳＹＮＣに同期させ読出すれば一番目のデー
タが読出され再生用バッファメモリ５０に出力される。
この時は、一画面を選択した場合なのでアドレス発生手
段８０から画面指定アドレスが出力される所は１フレー
ム用アドレス発生回路８１Ｂ−１である。
ス構成として、画面選択はＡ７，Ａ６，Ａ５，Ａ４の上
位ビットから選択的に指定するアドレスマップで構成さ
れている。即ち、Ａ７，Ａ６，Ａ５，Ａ４より成る指定
ビットが１００１であれば１０番目の画面であり、０１
００であれば５番目の画面が指定されたのである。そし
て下位ビットＡ３，Ａ２，Ａ１，Ａ０は該当する画面の
画像データアドレスを形成し同期信号発生手段３００で
発生されたＶ．ＳＹＮＣに同期されメモリカード４０上
で読出される。即ち一番目の画面を表示させようとする
場合にＡ７，Ａ６，Ａ５，Ａ４は００００で出力し、Ａ
３〜Ａ０Ｈの１６ビットデータ（００００〜ＦＦＦＦ
Ｈ）をＶ．ＳＹＮＣに同期させ読出すれば一番目のデー
タが読出され再生用バッファメモリ５０に出力される。
この時は、一画面を選択した場合なのでアドレス発生手
段８０から画面指定アドレスが出力される所は１フレー
ム用アドレス発生回路８１Ｂ−１である。
【００２６】だが、図６ないし図８及び図９ないし図１
１のようにいろいろな画面を混合する場合には画面混合
用アドレス発生回路８１Ｂ−３から出力されるアドレス
がメモリカード４０に印加する。
１のようにいろいろな画面を混合する場合には画面混合
用アドレス発生回路８１Ｂ−３から出力されるアドレス
がメモリカード４０に印加する。
【００２７】図６ないし図８は第１画面と第５画面の画
像データを表示手段７０を通じて表示するためとして、
まず同期信号発生手段３００の基準クロック信号発生器
３１０では図６のクロック信号（ＣＬＫ）を出力する。
このクロック信号（ＣＬＫ）により同期発生器３２０は
図６に図示したようにＶ．ＳＹＮＣとして１フィールド
当り１個のパルスを発生する。このようなクロック信号
（ＣＬＫ）はＶ．ＳＹＮＣにより第２カウンタ（ＣＮＴ
２）には図６に図示したような１フレーム当り一個のパ
ルスを発生するクリア信号（ＣＬＲ）が印加される。し
たがって第２カウンタ（ＣＮＴ２）は１フレームごとク
リアされクロック信号（ＣＬＫ）に同期され、Ｖ．ＳＹ
ＮＣの垂直帰線期間が終る時点から画像データ用アドレ
ス（Ｂ０〜Ｂ１５）を図６に図示したようにメモリカー
ドに出力する（Ａ３，Ａ２，Ａ１，Ａ０；４ビットｘ４
＝１６ビット Ｂ０〜Ｂ１５）。一方、画面混合用アド
レス発生回路８１Ｂ−３から出力されるＡ７，Ａ６，Ａ
５，Ａ４アドレスは第１画面アドレス（００００）と第
５画面アドレス（０１００）を１クロック周期ごとに交
代で反復指定されるように出力される（図５のＡ７，Ａ
６）。このように読出アドレス指定によりメモリカード
４０から再生用バッファメモリ５０に出力された画像デ
ータは図７のようなメモリマップで構成される。このメ
モリマップは１フレームに当る情報である。図８は上側
の円を第１画面分の情報に、下側のＯＲゲート型を第５
画面分の情報と仮定し、混合器を通じて混合した画面を
示したものである。
像データを表示手段７０を通じて表示するためとして、
まず同期信号発生手段３００の基準クロック信号発生器
３１０では図６のクロック信号（ＣＬＫ）を出力する。
このクロック信号（ＣＬＫ）により同期発生器３２０は
図６に図示したようにＶ．ＳＹＮＣとして１フィールド
当り１個のパルスを発生する。このようなクロック信号
（ＣＬＫ）はＶ．ＳＹＮＣにより第２カウンタ（ＣＮＴ
２）には図６に図示したような１フレーム当り一個のパ
ルスを発生するクリア信号（ＣＬＲ）が印加される。し
たがって第２カウンタ（ＣＮＴ２）は１フレームごとク
リアされクロック信号（ＣＬＫ）に同期され、Ｖ．ＳＹ
ＮＣの垂直帰線期間が終る時点から画像データ用アドレ
ス（Ｂ０〜Ｂ１５）を図６に図示したようにメモリカー
ドに出力する（Ａ３，Ａ２，Ａ１，Ａ０；４ビットｘ４
＝１６ビット Ｂ０〜Ｂ１５）。一方、画面混合用アド
レス発生回路８１Ｂ−３から出力されるＡ７，Ａ６，Ａ
５，Ａ４アドレスは第１画面アドレス（００００）と第
５画面アドレス（０１００）を１クロック周期ごとに交
代で反復指定されるように出力される（図５のＡ７，Ａ
６）。このように読出アドレス指定によりメモリカード
４０から再生用バッファメモリ５０に出力された画像デ
ータは図７のようなメモリマップで構成される。このメ
モリマップは１フレームに当る情報である。図８は上側
の円を第１画面分の情報に、下側のＯＲゲート型を第５
画面分の情報と仮定し、混合器を通じて混合した画面を
示したものである。
【００２８】図９ないし図１１は第１画面と第２画面、
第３画面、第４画面を混合した例として、混合方法は前
述した図６ないし図８の時と同じである。ただ、画面指
定用ビットであるＡ７，Ａ６，Ａ５，Ａ４が００００，
０００１，００１０，００１１である値の一つとして毎
クロック周期ごとに交代に反復出力される。図１０はそ
れに応じた再生用バッファメモリ５０に記録されるメモ
リマップを示したものであり、図１１は別個の外の４画
面を前述した方法により混合した画面を示したものであ
る。このようにメモリカード上に記録された画面のアド
レスを選択的に制御し多数画面を表示することが可能で
ある。
第３画面、第４画面を混合した例として、混合方法は前
述した図６ないし図８の時と同じである。ただ、画面指
定用ビットであるＡ７，Ａ６，Ａ５，Ａ４が００００，
０００１，００１０，００１１である値の一つとして毎
クロック周期ごとに交代に反復出力される。図１０はそ
れに応じた再生用バッファメモリ５０に記録されるメモ
リマップを示したものであり、図１１は別個の外の４画
面を前述した方法により混合した画面を示したものであ
る。このようにメモリカード上に記録された画面のアド
レスを選択的に制御し多数画面を表示することが可能で
ある。
【００２９】
【発明の効果】前述したように本発明は電子カメラと再
生器を備えた電子カメラシステムの画面編集装置におい
て、一つ以上の多数画面を混合して表示できるようにメ
モリカード上の画面指定アドレスを選択的に制御するこ
とにより、最大にはメモリカード上に記録された画面数
ほどの画面を１フレーム画面に混合し表示でき新しい映
像イメージを創出させることができる利点がある。
生器を備えた電子カメラシステムの画面編集装置におい
て、一つ以上の多数画面を混合して表示できるようにメ
モリカード上の画面指定アドレスを選択的に制御するこ
とにより、最大にはメモリカード上に記録された画面数
ほどの画面を１フレーム画面に混合し表示でき新しい映
像イメージを創出させることができる利点がある。
【図１】本発明に応じた電子カメラシステムの一実施例
のブロック図である。
のブロック図である。
【図２】図１のアドレス発生手段の具体的な回路図であ
る。
る。
【図３】図２の画面混合用アドレス発生回路の具体的な
回路図である。
回路図である。
【図４】（Ａ）及び（Ｂ）は夫々図２の同期信号発生手
段と画像データアドレス発生手段の具体的な回路図及び
各部の波形図である。
段と画像データアドレス発生手段の具体的な回路図及び
各部の波形図である。
【図５】図１のメモリカード内のアドレス構成例であ
る。
る。
【図６】図１に応じた画面編集の他の一例である。
【図７】図１に応じた画面編集の他の一例である。
【図８】図１に応じた画面編集の他の一例である。
【図９】図１に応じた画面編集の他の一例である。
【図１０】図１に応じた画面編集の他の一例である。
【図１１】図１に応じた画面編集の他の一例である。
１０ ビデオ信号入力手段 ２０ Ａ／Ｄ変換器 ３０ 記録バッファメモリ ４０ メモリカード ５０ 再生用バッファメモリ ６０ Ｄ／Ａ変換器 ７０ 表示手段 ８０Ａ，８０Ｂ アドレス発生手段 ９０ システム制御手段 １００Ａ，１００Ｂ 第１インターフェース手段 ２００ 第２インターフェース手段 ３００ 同期信号発生手段
Claims (10)
- 【請求項１】 ディジタルビデオ信号をメモリカードに
貯蔵するための記録系と、前記メモリカードから読出さ
れた前記ディジタルビデオ信号を表示できるように信号
処理するための再生系とより構成される電子カメラシス
テムの画面編集装置において； 前記再生系を通じて少なくとも二つ以上の画面を混合し
て表示されるように前記メモリカードの画面指定用アド
レスと、画像データアドレスをそれぞれ発生するための
アドレス発生手段を含み、 前記アドレス発生手段は１フレーム当り一つの画面に対
するアドレスを発生するための１フレーム用アドレス発
生回路と、１フレーム当り前記メモリカードに記録され
た所定数画面を少なくとも１個以上別の画面に表示する
ため画面のアドレスを発生するためのマルチ画面用アド
レス発生回路と、複数の画面を互いに混合して表示され
るように選択画面に対するアドレスを発生する画面混合
用アドレス発生回路を含む ことを特徴とする画面編集装
置。 - 【請求項２】 前記電子カメラシステムは前記記録系と
再生系に共有され前記画像データアドレス発生器の周期
を制御するための同期信号発生手段を更に含むことを特
徴とする請求項１記載の画面編集装置。 - 【請求項３】 前記アドレス発生手段内のアドレス発生
信号は前記同期信号発生手段から出力されるクロック信
号（ＣＬＫ）に同期され出力されることを特徴とする請
求項２記載の画面編集装置。 - 【請求項４】 前記電子カメラシステムは前記アドレス
発生手段及び前記同期信号発生手段の作動を始め前記電
子カメラシステムの全機能を制御するためのシステム制
御手段を更に備えたことを特徴とする請求項３記載の画
面編集装置。 - 【請求項５】 前記アドレス発生手段は前記１フレーム
用アドレス発生回路及びマルチ画面用アドレス発生回路
と画面混合用アドレス発生回路の出力信号の内前記メモ
リカードの入力端に印加される信号を選択するための選
択手段を更に含むことを特徴とする請求項４記載の画面
編集装置。 - 【請求項６】 前記画面混合用アドレス発生回路は前記
システム制御手段に制御され混合しようとする画面のア
ドレスを交互に出力するためのラッチ回路と、前記同期
信号発生手段のクロック信号（ＣＬＫ）に同期され前記
ラッチ回路の交互出力を制御するための信号を発生する
ための制御信号発生回路と、前記制御信号発生回路の出
力信号により前記ラッチ回路の出力を前記選択手段に伝
達するための伝達手段を含むことを特徴とする請求項５
記載の画面編集装置。 - 【請求項７】 前記画面混合用アドレス発生回路は前記
クロック信号（ＣＬＫ）のカウンティングにより混合画
面数を検出するための混合画面数検出回路と、前記シス
テム制御手段に制御され前記混合画面数検出回路の出力
信号を選択し前記混合画面数が決定されれば前記決定さ
れた混合画面数により前記クロック信号（ＣＬＫ）のカ
ウンティング周期を制御するための制御手段を更に備え
たことを特徴とする請求項６記載の画面編集装置。 - 【請求項８】 前記アドレス発生手段は前記選択手段か
ら選択された信号に当る画面のディジタルビデオ信号の
画素データに対するアドレスを発生するための画像デー
タアドレス発生器を更に備えたことを特徴とする請求項
５記載の画面編集装置。 - 【請求項９】 前記選択手段はマルチプレクサで構成さ
れていることを特徴とする請求項５又は請求項８記載の
画面編集装置。 - 【請求項１０】 前記画像データアドレス発生器は前記
同期信号発生器から出力される垂直同期信号が流入され
れば２段カウンティングにより１フレーム基準信号を出
力するための基準信号カウンティング回路と、前記基準
信号カウンティング回路の出力信号によりパルスを定型
するための論理回路と、前記論理回路の出力信号と前記
同期信号発生手段から出力される基準クロック信号によ
り画像データアドレスをカウンティング出力するための
アドレスカウンティング回路で備えたことを特徴とする
請求項６記載の画面編集装置。
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| JPH0514852A JPH0514852A (ja) | 1993-01-22 |
| JP3107888B2 true JP3107888B2 (ja) | 2000-11-13 |
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