JP2943546B2 - 画像記憶回路及びこれを用いた映像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像記憶回路及びこ
れを用いた映像処理装置に関し、詳しくは、タイトル画
を一般の映像に合成して記録し、再生することができる
カメラ一体型ビデオ（以下ビデオカメラ）等の映像処理
装置におけるタイトルメモリの改良に関するものであ
る。

【０００２】

【従来の技術】図８は、映像処理装置の具体例としての
ビデオカメラのタイトル制御回路を中心とするブロック
図である。ビデオカメラ１０においてタイトル画５０を
一般の画像６０に合成する方法としては、主に２種類の
方法がある。第１の方法は、画像６０を記録回路７０に
てビデオテープに記録し、そのビデオテープを巻戻して
再生し、画像６０の再生画像を確認しながらタイトル画
５０を撮影し、画像６０にタイトル画５０を合成するも
のである。この方法は、撮影し記録された内容を確認し
た後、適切なタイトル画を任意のタイミングでスーパー
インポーズして編集することができる。しかし、現在の
ところコストが高いので、マニア向けの装置に限定され
ている。

【０００３】第２の方法は、先に、タイトル画５０を撮
影し、静止画としてデジタル化して、ＳＲＡＭ等で構成
されるメモリ２０に一旦記憶しておき、後に、画像６０
を撮影しているときに、撮影者からの指示により、メモ
リ２０に記憶されているタイトル画を読出し、画像６０
にスーパーインポーズして記録するものである。この方
法は、編集の自由度は落ちるが、コストがあまり掛から
ないので、一般ユーザ向けの装置のほとんどのものに普
及しつつある。よって、以下の説明は、この第２の方法
を採用しているビデオカメラを具体例とする。

【０００４】このビデオカメラ１０は、タイトル制御回
路４０を有し、この回路４０の周りに、ビデオカメラ全
体を監視制御するマイクロプロセッサ（ＭＰＵ）３０
と、タイトル画５０を記憶するメモリ２０と、画像６０
にタイトル画５０を合成してビデオテープに記録する記
録回路７０等とを備えている。先ず、図８のブロック図
において、タイトル画５０をメモリ２０に記憶する時の
動作を説明する。タイトル画５０は、ビデオカメラ１０
の撮像部（図示せず）で撮られ、デジタル情報に変換さ
れてタイトル用入力信号Ｉとして、タイトル制御回路４
０へ送出される。タイトル制御回路４０は、撮影者の操
作に応じたマイクロプロセッサ３０からの信号ＣＣに従
って指示を受け、タイトル用入力信号Ｉからアドレス信
号ＡＤおよびデータ信号ＤＴを生成し、メモリ制御信号
ＭＣによってメモリ２０を制御し、メモリ２０にタイト
ル画５０を記憶させる。このように、タイトル画５０を
メモリに記憶しておくことで、これ以後任意の時にタイ
トルを撮像映像に挿入することが可能になる。

【０００５】次に、画像６０の撮影中に、タイトル画５
０をスーパーインポーズする時の動作を説明する。画像
６０を撮影した信号（図示せず）が、記録回路７０に送
られてビデオテープに記録されている時に、撮影者がタ
イトル挿入スイッチを押すと、この操作に応じてマイク
ロプロセッサ３０が、タイトル画読出しの指示を、信号
ＣＣとして出力する。この指示を受けて、タイトル制御
回路４０は、画像６０を撮影した信号に同期して、アド
レス信号ＡＤを生成し、メモリ制御信号ＭＣによってメ
モリ２０を制御する。そして、メモリ２０に記憶されて
いるタイトル画５０のデータを、メモリ２０からデータ
信号ＤＴとして読出し、このデータから復元され生成さ
れたタイトル用出力信号ＴＴを記録回路７０へ送出す
る。これを受けて、記録回路７０は、この信号Ｇを画像
６０の信号に合成し、ビデオテープに記録する。

【０００６】ところで、通常、タイトル制御回路４０と
メモリ２０とは、一体的な画像記憶回路として扱われ
る。図５に、この画像記憶回路の主要部を示す。なお、
図では前記のメモリ２０に相当する部分をメモリ２とし
ている。メモリ２は、タイトル制御回路４０の一部であ
る水平アドレスカウンタ４１と垂直アドレスカウンタ４
２とから画像データの書込み／読出しアドレスを受け
る。ここで、ＣＬＫはドットクロックである。ドットク
ロックは、表示画面上の各表示ドットの水平走査時間に
対応する周期を有する。水平アドレスカウンタ４１に
は、ドットクロックＣＬＫが入力され、また、垂直方向
アドレスカウンタ４２には水平同期信号ＨＤが加えられ
る。また、水平方向アドレスカウンタ４１のリセット入
力（ＲＥＳＥＴ）には水平同期信号ＨＤ、垂直方向アド
レスカウンタ４２のリセット入力（ＲＥＳＥＴ）には垂
直同期信号ＶＤが加えられている。

【０００７】なお、メモリ２のＲ／＊Ｗは、読出し／書
込み制御端子であり、読出し／書込み制御信号Ｒ／＊Ｗ
が入力される。画像データを記憶するときには、この信
号によりメモリ２は書込み状態にされ、画像データが読
出されるときには、この信号によりメモリ２は読出し状
態にされる。

【０００８】図６は、この画像記憶回路の動作を表すタ
イミングチャートを示しており、（Ａ）はドットクロッ
クＣＬＫ、（Ｂ）は垂直同期信号ＶＤ、（Ｃ）は水平同
期信号ＨＤ、（Ｄ）は水平アドレス線の各信号（各桁信
号）Ａ1 ，Ａ2 ・・・、（Ｅ）は垂直アドレス線の最初
の信号（第１桁信号）Ｖ0 を示す。そして、ｔ1 、ｔ2
は水平アドレスのリセット時点、ｔ3 は垂直アドレスの
リセット時点を、また、“Ｈ”はＨＩＧＨレベル、
“Ｌ”はＬＯＷレベルを表している。

【０００９】図６の構成とこのタイミングチャートから
明らかなように、水平方向アドレスカウンタ４１ではド
ットクロックＣＬＫを計数し、その計数値がメモリ２の
水平アドレスＡｈとなるとともに、その計数値は水平同
期信号ＨＤでリセットされる。また、垂直方向アドレス
カウンタ４２は水平走査線を計数し、そのカウンタ値が
メモリ２の垂直アドレスＡｖとなる。この垂直アドレス
カウンタ４２のカウント値は垂直同期信号でリセットさ
れる。このようにして、メモリ２には、ドットクロック
及び水平走査線の計数によって水平方向及び垂直方向の
アドレスが指定され、指定されたアドレスにタイトルを
表す画像データがドット毎に記憶される。

【００１０】

【発明が解決しようとする課題】ところで、このような
画像記憶回路では、メモリ２のアドレスを指定する手段
として水平方向アドレスカウント４１及び垂直方向アド
レスカウンタ４２が設置され、水平方向及び垂直方向の
アドレスを２つの別々のカウンタを以て指定するように
構成されている。そのため、水平方向及び垂直方向のサ
ンプリング数は、デジタルカウントを行うこれらのカウ
ンタの桁数に対応して２のｎ乗に制限される。

【００１１】図７は、この画像記憶回路に記憶される画
面を示す。Ｈは水平方向、Ｖは垂直方向、ＮｎはＮＴＳ
Ｃ方式の水平走査線数で、通常、２４３ライン程度であ
る。、ＮｐはＰＡＬ方式の水平走査線数で、通常、２８
０ライン程度である。升目は１ドットを表す。図示する
ように、画面走査線数について、ＰＡＬ方式とＮＴＳＣ
方式とを比較すると、ＰＡＬ方式の水平走査線数が多
く、その分だけ垂直方向サンプリング数がＮＴＳＣ方式
より増加する。すなわち、ＰＡＬ方式では、垂直方向サ
ンプリング数が８桁のカウンタのカウント値２５６を越
える。そのためカウンタの桁数が１つ増加し、ＮＴＳＣ
方式に比較して垂直アドレス線の本数が１本だけ増え
る。このため、画像記憶のためのメモリ２の記憶容量も
増加することになる。ＮＴＳＣ方式における記憶容量６
４ｋＢＩＴのメモリ２をそのままＰＡＬ方式のものとし
て使用したときには、ＰＡＬ方式では記憶容量が不足し
て記憶画像に欠落を生じる。この記憶画像の欠落を防止
するには、放送方式に対応した記憶容量の設定やＰＡＬ
方式に対応する記憶容量を持つ記憶手段を設置すること
が必要になる。このような記憶容量又は記憶手段の設定
は設計コストや製造コストを高くする原因になる。

【００１２】この発明の目的は、水平走査線数の増加に
よる配線数の増加を抑制することができる画像記憶回路
を提供することを目的とする。また、この発明の目的
は、記憶容量の不足による記憶画像の欠落を防止するこ
とができる画像記憶回路を提供することを目的とする。
さらに、この発明の他の目的は、記憶容量の不足による
記憶画像の欠落を防止することができる映像処理装置を
提供することを目的とする。

【００１３】

【課題を解決するための手段】このような目的を達成す
るこの発明の画像記憶回路および映像処理装置の構成
は、画像データを記憶するメモリと、ディスプレイの表
示画面上の各表示ドットの水平走査時間に対応する周期
を有する周期の異なる第１および第２のクロックのいず
れかを選択的に発生するクロック発生回路と、このクロ
ック発生回路からのクロックとしての、いわゆるドット
クロックを受けてこのクロックを計数し、水平同期信号
でリセットされることなく垂直同期信号でリセットさ
れ、その計数値に応じてメモリのアドレスを指定するカ
ウンタと、制御信号に応じて、ディスプレイ上に表示さ
れる１フィールド分のスーパーインポーズされる画像デ
ータを連続的にメモリの指定されたアドレスに記憶し、
画像データをメモリから読出す制御回路とを備えてい
て、メモリの記憶容量が垂直方向の水平走査線サンプリ
ング数と第１および第２のクロックのそれぞれの周期に
応じて決定されるそれぞれの表示画面上の水平方向のサ
ンプリングドット数とのそれぞれの積においてその積と
等しいかこれより大きい値のものであって、第１および
第２のクロックのいずれか一方が選択されるものであ
る。

【００１４】

【作用】このように水平同期信号でリセットされること
なく垂直同期信号でリセットされるようにし、ディスプ
レイの画面上の表示ドット数がメモリの記憶容量に対応
しているか、記憶容量以下であれば、メモリに１フィー
ルド分のその画像データを記憶することができる。そこ
で、メモリの記憶容量の範囲内で１フィールドにおける
水平走査線の数と水平方向のドットの数とが自由に選択
できる。したがって、テレビジョンの標準方式が、例え
ば、ＮＴＳＣ方式やＰＡＬ方式のように異なる方式のも
のであっても、第１のドットクロックをＮＴＳＣ方式、
第２のクロックをＰＡＬ方式のものとし、１フィールド
分の画像データを記憶するメモリの記憶容量がそれぞれ
の水平方向サンプリング数と垂直方向サンプリング数と
のそれぞれの積においてその積と等しいか、これより大
きい値となる関係にすれば、ＮＴＳＣのドットクロッ
ク、ＰＡＬ方式のドットクロックのいずれか選択された
ものにおいてこの画像記憶回路を動作させることが可能
であり、クロック発生回路においてＮＴＳＣのドットク
ロック、ＰＡＬ方式のドットクロックのいずれかを選択
すれば、ＮＴＳＣのドットクロック、ＰＡＬ方式のドッ
トクロックの両者共通にこの画像記憶回路を利用するこ
とができる。このように、水平走査線数が相違していて
もメモリを変えることなく、１フィールド分の画像デー
タを記憶することが可能になる。

【００１５】この発明においては、水平方向のサンプリ
ング数は、ドットクロックの周期（周波数）により容易
に変えることができるので、このサンプリング数を水平
走査線数に応じて変更することは容易である。水平方向
のサンプリングドット数を減少させれば、水平走査線数
を増加させることができ、記憶容量を増加させなくても
１フィールド分の画像データが記憶できる。その結果、
前記したように、例えば、ＮＴＳＣ方式に対して水平走
査線数の多いＰＡＬ方式等においても、ＮＴＳＣ方式で
使用したメモリを容量の大きな他のメモリに置き換える
ことなく使用することができる。このような使用におい
て従来のような記憶画像の欠落が防止できる。しかも、
この場合、垂直アドレスカウンタがあるとすれば、水平
走査線数の増加に伴いその垂直アドレスカウンタ側の配
線数を増加させなければならないが、その必要はない。

【００１６】

【実施例】図１に示す画像記憶回路には、タイトルを表
す画像データを記憶する記憶手段としてメモリ２が設置
されているとともに、このメモリ２のアドレス指定入力
側にはアドレス指定手段としての計数手段であるアドレ
スカウンタ４が設置されている。

【００１７】アドレスカウンタ４は、従来の水平方向ア
ドレスカウンタ及び垂直方向アドレスカウンタを単一カ
ウンタで構成したものである。そのクロック入力端子に
はドットクロックＣＬＫ、ＥＮＡＢＬＥ（イネーブル）
端子には水平ブランキング信号ＨＢＬＫ、リセット端子
には垂直同期信号ＶＤが加えられ、画像の１フィールド
期間連続してドットクロックＣＬＫを計数する。この計
数値がメモリ２のアクセスアドレスを表す。その結果、
メモリ２は、１フィールド期間を単位として画像データ
を順次記憶していき、あるいは画像データがそこから読
み出される。

【００１８】メモリ２の入力部（Ｉ／Ｏ）には、メモリ
２が書込み状態のときには記憶すべきデータとしてシリ
アルな画像データＳＤが入力され、メモリ２が読出し状
態のときには、ここからシリアルに画像データＳＤが読
み出される。点線で示す部分は、１バイト単位で画像デ
ータを記憶する場合の実施例であり、通常は、このよう
な構成がベターである。なお、１バイト単位で記憶する
場合には、アドレスカウンタ４の下位３ビットは、メモ
リ２のアドレス信号とはならない。アドレス線Ａ3 から
上位の桁がメモリ２をアクセスするアドレス信号にされ
る。次に、この場合の実施例について説明する。

【００１９】メモリ２の入力部には、記憶すべきデータ
をデータ変換する第１のデータ変換手段としてのシリア
ル・パラレル変換器６が接続されている。このシリアル
・パラレル変換器６にはシリアルデータとしての画像デ
ータＳＤとともに、ドットクロックＣＬＫが加えられて
おり、シリアル・パラレル変換器６では、ドットクロッ
クＣＬＫに同期して８ドットクロック単位でシリアルデ
ータとしての画像データＳＤがパラレルデータである画
像データＰＤに変換される。したがって、メモリ２に
は、パラレルデータである画像データＰＤがアドレスカ
ウンタ４によって指定されたアドレスに記憶される。な
お、この場合、カウンタ４の下位３ビットはメモリ２の
アクセスに対しては無効となっている。

【００２０】また、メモリ２には、パラレルデータであ
る画像データＰＤが記憶されていることから、データ読
出しの際には、このメモリ２から読み出される画像デー
タＰＤも当然パラレルデータとなる。そこで、メモリ２
の入出力部には、読み出したパラレルデータを再びシリ
アルデータとして再生するために、第２のデータ変換手
段としてのパラレル・シリアル変換器８が接続されてい
る。このパラレル・シリアル変換器８には、アドレスカ
ウンタ４によってアドレスが指定されたメモリ２から読
み出されたパラレルデータとしての画像データＰＤとと
もに、ドットクロックＣＬＫが加えられている。そこ
で、このパラレル・シリアル変換器８により、ドットク
ロックＣＬＫに同期して８ドットクロック単位でパラレ
ルデータとしての画像データＰＤがメモリ２から読出さ
れドットクロック単位にシリアルデータに変換されて読
出出力ＤＯとして出力される。

【００２１】前者の実施例にあってもバイト単位に記憶
する後者の実施例にあっても、それぞれの画像記憶回路
において、メモリ２の記憶容量をＭ、水平方向サンプリ
ング数をＨｓ、垂直方向サンプリング数をＶｓとすると
き、 Ｈｓ×Ｖｓ≦Ｍ ………（１） になるように、メモリ２の容量Ｍが選択されている。こ
の条件を満足すれば、例えば、ＰＡＬ方式やＮＴＳＣ方
式のように、Ｈｓ，Ｖｓが異なっていても前記の回路に
より同じメモリを使用することができる。

【００２２】次のその動作について図２に従って説明す
る。図２の（Ａ）は、ドットクロックＣＬＫを示してお
り、このドットクロックＣＬＫは、アドレスカウンタ４
の計数単位である。なお、後者の実施例にあっては、ド
ットクロックＣＬＫは、シリアル・パラレル変換器６及
びパラレル・シリアル変換器８のデータ変換の同期タイ
ミングの基礎となっている。

【００２３】アドレスカウンタ４には、クロック入力に
ドットクロックＣＬＫ、リセット入力に図２の（Ｂ）に
示す垂直同期信号ＶＤ、イネーブル入力に図２の（Ｃ）
に示す水平ブランキング信号ＨＢＬＫ（“Ｌ”有意）が
加えられる。そして、このアドレスカウンタ４は、１フ
ィールドを通して連続してドットクロックＣＬＫを計数
し、図２の（Ｄ）に示すように、メモリ２のアドレス線
のデータ（各桁データ）Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ・・・
が得られる。なお、後者の実施例にあっては、Ａ3 以降
の桁がアドレス信号になる。

【００２４】このタイミングチャートから理解できるよ
うに、垂直同期信号ＶＤと次の垂直同期信号ＶＤとの間
の期間においてアドレスカウンタ４がドットクロックＣ
ＬＫをカウントし、そのカウント値がアドレス（各桁値
＝Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ・・・）となり、そのカウン
ト値は、０，１，２，３，・・・，ｍ＋１，ｍ＋２，ｍ
＋３，ｍ＋４，・・・と変化する。このとき、Ａ0 ，Ａ
1 ，Ａ2 ，Ａ3 ・・・の各信号のレベルは、図示するよ
うに、前記の各値に応じて“Ｈ”、“Ｌ”と変化する。

【００２５】ところで、ここでは、水平ブランキング信
号ＨＢＬＫの“Ｈ”をイネーブル信号としているので、
この信号が“Ｈ”の期間においてのみカウンタ４が動作
する。したがって、水平ブランキング信号ＨＢＬＫが
“Ｌ”の期間は、水平走査の最後のドット位置を示すカ
ウンタ４のカウント値を保持する。例えば、第１ライン
目のカウント値“ｍ＋１”値はドットクロックＣＬＫを
受けても水平ブランキング期間の間インクリメントされ
ない。したがって、画面全体の画像データが連続したア
ドレスに記憶される。言い換えれば、水平走査線の長さ
に対応して画像データが記憶され、かつ、１フィールド
にある画像データが水平走査線の数分連続して記憶され
ることになる。その結果、メモリ２の記憶データは、１
フィールドの内部の水平方向サンプリング数Ｈｓと垂直
方向サンプリング数Ｖｓとの積に依存し、それぞれの数
値には依存しない。

【００２６】したがって、例えば、ＮＴＳＣ方式とＰＡ
Ｌ方式とに共用できるようにするには、単に、これら方
式の１フィールド分のドット数に相当する記憶容量のメ
モリを設ければよく、両方式の画像データの記憶ができ
るタイトルメモリになる。具体的には、メモリ２の記憶
容量Ｍについて次のようになるように決定すればよい。

【００２７】 ＮＴＳＣ方式において Ｈｎｓ×Ｖｎｓ≦Ｍ ただし、Ｈｎｓ：水平方向サンプリング数、Ｖｎｓ：垂
直方向サンプリング数 ＰＡＬ方式において Ｈｎｓ×Ｖｎｓ≦Ｍ ただし、Ｈｐｓ：水平方向サンプリング数、Ｖｐｓ：垂
直方向サンプリング数 このように、水平方向と垂直方向のサンプリングが連続
すれば、水平方向と垂直方向のサンプリング数のそれぞ
れが２のｎ乗に制限されることはない。

【００２８】ここで、図３は、メモリ２に対応した画像
表示の領域を示しており、ａ0 ・・・ａE は、画面上の
アドレスを表している。図３において、ＨＤは水平同期
信号、ＨＢＬＫは水平ブランキング信号、ＶＤは垂直同
期信号である。図２及び図３を対応させれて表示すれ
ば、アドレス線のデータＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ・・・
により決定される各アドレス値０，１，２，３，・・
・，ｍ＋１，ｍ＋２，ｍ＋３，ｍ＋４，・・・と図３に
示す画面上のアドレスａ0 ・・・ａE とは、図２の最下
段に示すような対応関係になる。そして、このような関
係は、メモリ２から画像データＰＤをシリアルデータと
して読出す場合においても同様である。なお、アドレス
“０”に表示ドットを割り当てていないのは、特別な意
味はなく、アドレス“０”がａ0 に対応するように対応
付けてもよい。

【００２９】ここで、前者の実施例とバイト単位で記憶
する後者の実施例とは動作がほぼ同じであるので、後者
の実施例についてその動作を説明する。画像記憶回路の
全体的な動作としては、まず、読出し／書込み制御信号
Ｒ／＊Ｗが書込み状態にされて、記憶すべきシリアルデ
ータである画像データＳＤは、ドットクロックＣＬＫに
同期してシリアル・パラレル変換器６に加えられる。画
像データＳＤは、このシリアル・パラレル変換器６を通
してパラレルデータである画像データＰＤに変換された
後、アドレスカウンタ４による１フィールド期間毎に連
続してドットクロックＣＬＫを計数して得られたアドレ
スの指定に基づいてアクセスされメモリ２に記憶され
る。

【００３０】また、このメモリ２からの記憶データＰＤ
の読出しは、まず、読出し／書込み制御信号Ｒ／＊Ｗが
読出し状態にされて、アドレスカウンタ４による１フィ
ールド期間毎に連続してドットクロックＣＬＫを計数し
て得られたアドレス指定に基づいてメモリ２がアクセス
されることで行われる。メモリ２から読み出されたパラ
レルデータである画像データＰＤは、ドットクロックＣ
ＬＫに同期してパラレル・シリアル変換器８によってシ
リアルデータに変換され、読出出力ＤＯとして取り出さ
れる。そして、この出力データは、図８のタイトル用出
力信号として記録回路７０へと送出される。

【００３１】図４は、ドットクロックＣＬＫの周期を変
えることで水平方向サンプリング数を変えた実施例であ
る。これによりメモリ２の記憶容量Ｍが、例えば、ＮＴ
ＳＣ方式のものに対応していても、このメモリ２を変え
ることなく、他の方式、例えば、ＰＡＬ方式の画像デー
タを記憶することが可能になる。

【００３２】この実施例においては、メモリ２は、シリ
アル入出力ポートを持つメモリであり、図１のシリアル
・パラレル変換器６およびパラレル・シリアル変換器８
とを設けるバイト単位で記憶させる場合には、同様にこ
れらを追加すればよい。また、この実施例では、ＰＡＬ
方式が選択されたときにはアドレスカウンタ４に代えて
従来の水平アドレスカウンタ４１と垂直アドレスカウン
タ４２を接続して１つのカウンタに切換ている。したが
って、ＰＡＬ方式のときに図１の実施例と同様な回路に
なる。

【００３３】ＰＡＬ／ＮＴＳＣドットクロック発生回路
９は、ＰＡＬ方式とＮＴＳＣ方式との切換えを指示する
ＰＡＬ／ＮＴＳＣ切換信号（ＰＡＬ／ＮＴＳＣ）に応じ
てＰＡＬ方式とＮＴＳＣ方式のそれぞれに対応するドッ
トクロックＣＬＫを発生する。ここで、メモリ２の記憶
容量を６４ｋビットとし、これはＮＴＳＣ方式のものに
対応して設計されたものとする。

【００３４】このようにそれぞれの方式に対応した周波
数のクロックを発生するＰＡＬ／ＮＴＳＣドットクロッ
ク発生回路９を設けることで、水平サンプリング数をそ
れぞれの方式に合わせて変更することができる。これに
よって、ＰＡＬ方式とＮＴＳＣ方式に共用できる方式の
回路を実現することができる。しかも、カウンタの配線
数は増加しない。

【００３５】一方、水平アドレスカウンタ４１と垂直ア
ドレスカウンタ４２との接続は、ＰＡＬ／ＮＴＳＣ切換
信号がＰＡＬを示しているときに切換回路９ａ，９ｂ，
９ｃにより水平アドレスカウンタ４１のキャリー信号を
ドットクロックＣＬＫに同期させて垂直アドレスカウン
タ４２のイネーブル端子に入力させ、これをカウントす
ることでなされる。なお、ＰＡＬ方式の水平走査線数に
合わせてメモリ２の容量を決定した場合には、ＮＴＳＣ
方式のときには水平サンプリング数をさらに増加させる
ことができる。

【００３６】この発明の原理は以上の通りであるが、実
際に６４ｋビット（実際には、６５，５３６ビット）の
メモリを使用したとする。デジタル処理でのカウンタの
カウント値は、２と８の倍数かこれに近いことが実用的
である。そこで、ＮＴＳＣ方式において、２と８の倍数
に近い数でかつ水平走査線数を２４３に近い数を使用す
るとなると、それは２５６になる。その結果、ＮＴＳＣ
方式の水平方向のサンプリング数は、６５，５３６÷２
５６＝２５６により２５６となる。前記したことから理
解できるように、水平サンプリング数を決定するＮＴＳ
Ｃドットクロック発生回路９の周波数は、５０μsec ÷
２５６≒０．１９５μsec≒５ＭＨｚになる。なお、５
０μsec は、帰線期間を除いた有効画面走査期間であ
る。帰線期間はサンプリングしないからである。

【００３７】一方、ＰＡＬ方式では、１画面６２５本の
水平走査線数となっているので、１フィールドが３１
２．５本になる。６４ｋビットのメモリを使用した場合
に垂直サンプリング数について帰線期間を考慮した実質
的な垂直サンプリング数は２８０本程度である。水平サ
ンプリング数は、６５，５３６÷２８０≒２３４とな
る。そこで、余裕をみて水平サンプリング数を２２４と
すれば、ＰＡＬ／ＮＴＳＣ切換信号がＰＡＬを示してい
るときにＰＡＬ／ＮＴＳＣドットクロック発生回路９が
発生するクロックの周波数は、５０μsec ÷２２４≒
０．２２３μsec ≒４．４５ＭＨｚになる。

【００３８】そこで、ＰＡＬ／ＮＴＳＣドットクロック
発生回路９がＰＡＬの選択信号を受けたときには、４．
４５ＭＨｚのドットクロックをカウンタ４１等のに送出
し、ＮＴＳＣの選択信号を受けたときには、５ＭＨｚの
ドットクロックをカウンタ４１等に送出する。

【００３９】ところで、ＰＡＬ／ＮＴＳＣドットクロッ
ク発生回路９の出力は、通常、映像信号をサンプリング
してシリアル映像データＳＤを発生させるために、サン
プリング信号としてＡ／Ｄ変換回路に供給される。

【００４０】

【発明の効果】以上の説明から明らかなように、この発
明にあっては、単一のカウンタを用い、あるいは、２つ
のカウンタを単一にすることで、１フィールド期間で連
続してドットクロックＣＬＫを計数し、その計数値でア
ドレスを指定する場合には、水平アドレスカウンタ、垂
直アドレスカウンタの２つのカウンタ構成とした従来の
画像記憶回路のように、水平、垂直サンプリングドット
数が２のｎ乗に制限されることがなく、水平走査線の数
が増加しても配線数は増加しない。また、サンプリング
ドット数の設定の自由度が高くなり、ドットクロックＣ
ＬＫの周波数を変えることにより、メモリ２に記憶容量
の不足を生じさせないように任意のサンプリングドット
数を設定することができる。

【００４１】したがって、この画像記憶回路では、例え
ば、６４ｋＢＩＴの記憶容量を持つメモリを用いて、式
（１）の関係並びに１つのアドレスカウンタによるアド
レスカウント方式を採ることにより、ＮＴＳＣ方式の画
像記憶は勿論のこと、水平走査線数が多いＰＡＬ方式に
おいても、記憶容量の不足による記憶画像の欠落を生じ
させることなく、２値化画像の記憶、再生を行うことが
できる。

【図面の簡単な説明】

【図１】図１は、この発明の画像記憶回路の一実施例の
ブロックである。

【図２】図２は、図１に示した画像記憶回路の動作を示
すタイミングチャートである。

【図３】図３は、図１に示した画像記憶回路による画像
形成の説明図である。

【図４】図４は、この発明の画像記憶回路の他の一実施
例のブロックである。

【図５】図５は、従来の画像記憶回路のブロック図であ
る。

【図６】図６は、図５に示した画像記憶装置の動作を示
すタイミングチャートである。

【図７】図７は、ＰＡＬ方式とＮＴＳＣ方式の画像構成
を示す図である。

【図８】図８は、ビデオカメラにおけるタイトル制御回
路を中心とする基本的な構成の説明図である。

【符号の説明】

２…メモリ、４…アドレスカウンタ、６…シリアル／パ
ラレル変換器、８…パラレル／シリアル変換器、９…Ｐ
ＡＬ／ＮＴＳＣドットクロック発生回路、９ａ，９ｂ，
９ｃ…切換回路、４１…水平アドレスカウンタ、４２…
垂直アドレスカウンタ、ＰＡＬ／ＮＴＳＣ…切換信号、
ＣＬＫ…ドットクロック、Ｒ／＊Ｗ…読出し／書込み制
御信号、ＶＤ…垂直同期信号、ＨＢＬＫ…水平ブランキ
ング信号。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】画像データを記憶するメモリと、 ディスプレイの表示画面上の各表示ドットの水平走査時
   間に対応する周期を有する周期の異なる第１および第２
   のクロックのいずれかを選択的に発生するクロック発生
   回路と、このクロック発生回路からのクロックを受けて
   このクロックを計数し、水平同期信号でリセットされる
   ことなく垂直同期信号でリセットされ、その計数値に応
   じて前記メモリのアドレスを指定するカウンタと、 制御信号に応じて、 前記ディスプレイ上に表示される１
   フィールド分のスーパーインポーズされる画像データを
   連続的に前記メモリの指定された前記アドレスに記憶
   し、前記画像データを前記メモリから読出す制御回路と
   を備え、前記メモリの記憶容量が垂直方向の水平走査線
   サンプリング数と前記第１および第２のクロックのそれ
   ぞれの周期に応じて決定されるそれぞれの前記表示画面
   上の水平方向のサンプリングドット数とのそれぞれの積
   においてその積と等しいかこれより大きい値のものであ
   って、前記第１および第２のクロックのいずれか一方が
   選択されることを特徴とする画像記憶回路。
2. 【請求項２】さらに前記カウンタは、前記クロックの計
   数値を前記メモリのアドレスとするものである請求項１
   記載の画像記憶回路。
3. 【請求項３】画像データを記憶するメモリと、 ディスプレイの表示画面上の各表示ドットの水平走査時
   間に対応する周期を有する周期の異なる第１および第２
   のクロックのいずれかを選択的に発生するクロック発生
   回路と、このクロック発生回路からのクロックを受けて
   このクロックを計数し、水平同期信号でリセットされる
   ことなく垂直同期信号でリセットされ、その計数値に応
   じて前記メモリのアドレスを指定するカウンタと、 制御信号に応じて、 前記ディスプレイ上に表示される１
   フィールド分のスーパーインポーズされる画像データを
   連続的に前記メモリの指定された前記アドレスに記憶
   し、前記画像データを前記メモリから読出す制御回路と
   を備え、前記メ モリの記憶容量が垂直方向の水平走査線
   サンプリング数と前記第１および第２のクロックのそれ
   ぞれの周期に応じて決定されるそれぞれの前記表示画面
   上の水平方向のサンプリングドット数とのそれぞれの積
   においてその積と等しいかこれより大きい値のものであ
   って、前記第１および第２のクロックのいずれか一方が
   選択される画像記憶回路を有することを特徴とする映像
   処理装置。