JP3414935B2 - １ビット方式制御波形生成回路 - Google Patents
１ビット方式制御波形生成回路Info
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/04—Deflection circuits ; Constructional details not otherwise provided for
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Description
【０００１】
【発明の属する技術分野】この発明は、ＣＲＴディスプ
レイモニタの動作を制御する各種の水平および垂直制御
波形を生成する１ビット方式制御波形生成回路に関する
ものである。
レイモニタの動作を制御する各種の水平および垂直制御
波形を生成する１ビット方式制御波形生成回路に関する
ものである。
【０００２】
【従来の技術】ＣＲＴディスプレイモニタの制御に用い
る各種の制御波形、例えば、水平制御波形および垂直制
御波形を生成するため１バイト単位で予めメモリ内に記
憶されているデータを読み出し、オペアンプを駆動して
ドライブ回路へ最適の制御波形を供給する制御波形生成
回路がある。従来の制御波形生成回路の一例として特開
平６−１８６９４７号公報に示されたものがある。
る各種の制御波形、例えば、水平制御波形および垂直制
御波形を生成するため１バイト単位で予めメモリ内に記
憶されているデータを読み出し、オペアンプを駆動して
ドライブ回路へ最適の制御波形を供給する制御波形生成
回路がある。従来の制御波形生成回路の一例として特開
平６−１８６９４７号公報に示されたものがある。
【０００３】図１８は、従来の制御波形生成回路を示す
ブロック図であり、図において、１は同期信号を入力
し、この同期信号に同期した所定周波数の基準クロック
を発生する基準クロック発生回路、２は後述するアドレ
スカウンタ４で用いられる予め設定されたカウントリミ
ット値を入力し一時的に保持するリミットデータラッ
チ、３は基準クロック発生回路１と後述するコンパレー
タ５からの出力信号を入力し動作するＮＡＮＤ回路、４
はＮＡＮＤ回路３からの出力をアドレスカウントクロッ
クとしてカウントし、同期信号でそのカウント値がリセ
ットされるアドレスカウンタ、５はアドレスカウンタ４
から出力されるカウント値とリミットデータラッチ２内
で設定された設定データとを比較し両者が一致したと
き、ハイ（Ｈｉｇｈ）レベルからロー（Ｌｏｗ）レベル
に変化する制御信号を出力するコンパレータ、６はアド
レスカウンタ４からのカウント値をアドレスとして入力
し、当該アドレスで示される記憶領域内に予め記憶され
ている１バイトデータを読み出すメモリである。
ブロック図であり、図において、１は同期信号を入力
し、この同期信号に同期した所定周波数の基準クロック
を発生する基準クロック発生回路、２は後述するアドレ
スカウンタ４で用いられる予め設定されたカウントリミ
ット値を入力し一時的に保持するリミットデータラッ
チ、３は基準クロック発生回路１と後述するコンパレー
タ５からの出力信号を入力し動作するＮＡＮＤ回路、４
はＮＡＮＤ回路３からの出力をアドレスカウントクロッ
クとしてカウントし、同期信号でそのカウント値がリセ
ットされるアドレスカウンタ、５はアドレスカウンタ４
から出力されるカウント値とリミットデータラッチ２内
で設定された設定データとを比較し両者が一致したと
き、ハイ（Ｈｉｇｈ）レベルからロー（Ｌｏｗ）レベル
に変化する制御信号を出力するコンパレータ、６はアド
レスカウンタ４からのカウント値をアドレスとして入力
し、当該アドレスで示される記憶領域内に予め記憶され
ている１バイトデータを読み出すメモリである。
【０００４】８は基準クロック発生回路１からのクロッ
クをラッチタイミング信号として入力し、メモリ６から
出力される１バイトデータを一時的に保持する１バイト
ラッチ、３４は１バイトラッチ８から送信されたデータ
をデジタルからアナログに変換するデジタル／アナログ
（Ｄ／Ａ）コンバータである。
クをラッチタイミング信号として入力し、メモリ６から
出力される１バイトデータを一時的に保持する１バイト
ラッチ、３４は１バイトラッチ８から送信されたデータ
をデジタルからアナログに変換するデジタル／アナログ
（Ｄ／Ａ）コンバータである。
【０００５】次に動作について説明する。図１９は、図
１８に示した従来の制御波形生成回路の動作を説明する
タイミングチャートである。基準クロック発生回路１
は、同期信号に同期して生成した基準クロックを分周し
所定周波数の基準クロックを発生する。アドレスカウン
タ４は、アドレスカウントクロックとしてこの基準クロ
ックを入力し、アドレスカウンタ４内のカウンタを１つ
ずつカウントアップし、カウントアップされた値を出力
する。
１８に示した従来の制御波形生成回路の動作を説明する
タイミングチャートである。基準クロック発生回路１
は、同期信号に同期して生成した基準クロックを分周し
所定周波数の基準クロックを発生する。アドレスカウン
タ４は、アドレスカウントクロックとしてこの基準クロ
ックを入力し、アドレスカウンタ４内のカウンタを１つ
ずつカウントアップし、カウントアップされた値を出力
する。
【０００６】次に、メモリ６はアドレスカウンタ４から
送信された出力をアドレスとして入力し、当該アドレス
の示すメモリ内の記憶領域に記憶された１バイトデータ
を読み出す。１バイトラッチ８は、基準クロック発生回
路１から送信された所定周波数の基準クロックに基づい
て、メモリ６で読み出された１バイトデータを入力し、
一時的にこれを保持する。Ｄ／Ａコンバータ３４は、１
バイトラッチ８が１バイトデータを保持すると同時に、
当該１バイトデータをアナログ信号に変換して制御波形
を生成し、ドライブ回路（図示せず）へ出力する。
送信された出力をアドレスとして入力し、当該アドレス
の示すメモリ内の記憶領域に記憶された１バイトデータ
を読み出す。１バイトラッチ８は、基準クロック発生回
路１から送信された所定周波数の基準クロックに基づい
て、メモリ６で読み出された１バイトデータを入力し、
一時的にこれを保持する。Ｄ／Ａコンバータ３４は、１
バイトラッチ８が１バイトデータを保持すると同時に、
当該１バイトデータをアナログ信号に変換して制御波形
を生成し、ドライブ回路（図示せず）へ出力する。
【０００７】ところで、リミットデータラッチ２内には
アドレスカウンタ４のカウントリミット値が予め設定さ
れている。リミットデータラッチ２は、設定されたカウ
ントリミット値を一時的に保持し、同時にコンパレータ
５へ設定データを送信する。コンパレータ５は、この設
定データとアドレスカウンタ４から送信されたカウント
値とを比較し、両者が一致したときハイ（Ｈｉｇｈ）レ
ベルからロー（Ｌｏｗ）レベルへ変化する信号を生成
し、生成された信号をＮＡＮＤ回路３に出力する。
アドレスカウンタ４のカウントリミット値が予め設定さ
れている。リミットデータラッチ２は、設定されたカウ
ントリミット値を一時的に保持し、同時にコンパレータ
５へ設定データを送信する。コンパレータ５は、この設
定データとアドレスカウンタ４から送信されたカウント
値とを比較し、両者が一致したときハイ（Ｈｉｇｈ）レ
ベルからロー（Ｌｏｗ）レベルへ変化する信号を生成
し、生成された信号をＮＡＮＤ回路３に出力する。
【０００８】次に、コンパレータ５から送信された信号
がロー（Ｌｏｗ）レベルの場合、即ち、リミットデータ
ラッチ２から送信された設定データとアドレスカウンタ
４から送信されたカウント値とが一致した場合、ＮＡＮ
Ｄ回路３の一方の入力はロー（Ｌｏｗ）レベルとなるの
で、基準クロック発生回路１から所定周波数の基準クロ
ックが送信されてもＮＡＮＤ回路３の出力はハイ（Ｈｉ
ｇｈ）レベルのみで変化しない。換言すれば、基準クロ
ック発生回路１からアドレスカウンタ４へ送信される所
定周波数の基準クロック、即ちアドレスカウンタ４を一
つ毎にカウントアップさせるアドレスカウントクロック
の送信が停止する（基準クロックの停止状態）。この場
合メモリ６内の記憶領域を示すカウンタ値、即ちアドレ
スは変化しないことになり、メモリ６から新たな１バイ
トデータは読み出されないで停止状態となる。上記した
手順に基づいて、同期信号の周波数変化に対して任意の
制御波形が生成されドライブ回路（図示せず）へ出力さ
れる。
がロー（Ｌｏｗ）レベルの場合、即ち、リミットデータ
ラッチ２から送信された設定データとアドレスカウンタ
４から送信されたカウント値とが一致した場合、ＮＡＮ
Ｄ回路３の一方の入力はロー（Ｌｏｗ）レベルとなるの
で、基準クロック発生回路１から所定周波数の基準クロ
ックが送信されてもＮＡＮＤ回路３の出力はハイ（Ｈｉ
ｇｈ）レベルのみで変化しない。換言すれば、基準クロ
ック発生回路１からアドレスカウンタ４へ送信される所
定周波数の基準クロック、即ちアドレスカウンタ４を一
つ毎にカウントアップさせるアドレスカウントクロック
の送信が停止する（基準クロックの停止状態）。この場
合メモリ６内の記憶領域を示すカウンタ値、即ちアドレ
スは変化しないことになり、メモリ６から新たな１バイ
トデータは読み出されないで停止状態となる。上記した
手順に基づいて、同期信号の周波数変化に対して任意の
制御波形が生成されドライブ回路（図示せず）へ出力さ
れる。
【０００９】
【発明が解決しようとする課題】従来の制御波形生成回
路は以上のように構成されているので、ドライブ回路が
必要とする制御波形の数毎に対応する１バイトデータを
格納するためのメモリおよび対応するＤ／Ａコンバータ
を用意しなければならず、出力波形数が多くなるとその
分回路規模が増大しかつ消費電力が増加し、回路構成上
無駄が多いという課題があった。
路は以上のように構成されているので、ドライブ回路が
必要とする制御波形の数毎に対応する１バイトデータを
格納するためのメモリおよび対応するＤ／Ａコンバータ
を用意しなければならず、出力波形数が多くなるとその
分回路規模が増大しかつ消費電力が増加し、回路構成上
無駄が多いという課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、制御波形生成回路での信号の最小
処理単位を１ビット単位とし、この１ビット処理方式に
基づいて制御波形生成回路を構成することで、ドライブ
回路へ出力する制御波形の数が増加した場合であって
も、メモリ容量およびＤ／Ａコンバータの回路規模の増
加をできるだけ削減して小さな回路規模の１ビット方式
制御波形生成回路を得ることを目的とする。
めになされたもので、制御波形生成回路での信号の最小
処理単位を１ビット単位とし、この１ビット処理方式に
基づいて制御波形生成回路を構成することで、ドライブ
回路へ出力する制御波形の数が増加した場合であって
も、メモリ容量およびＤ／Ａコンバータの回路規模の増
加をできるだけ削減して小さな回路規模の１ビット方式
制御波形生成回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
る１ビット方式制御波形生成回路は、基準クロック発生
手段が生成する所定周波数の基準クロックに同期して、
デコーダ手段がアドレスカウントクロックを発生し、ア
ドレスカウンタ手段がアドレスカウントクロックをカウ
ントする。コンパレータ手段はカウント値と所定のカウ
ントリミット値とを比較し、両者が等しくなったときデ
コーダ手段へ基準クロックの出力を停止させる。そし
て、読出し変換手段は、アドレスカウンタ手段から出力
されるカウント値が示す所定長のデータをメモリ手段か
ら読み出し、読み出した所定長のデータの１ビット毎の
デジタルデータをアナログデータへ変換して任意の制御
波形を生成することで、小さな回路規模の構成で、多種
類のドライブ回路に対応する制御波形を効率良く供給す
るものである。
る１ビット方式制御波形生成回路は、基準クロック発生
手段が生成する所定周波数の基準クロックに同期して、
デコーダ手段がアドレスカウントクロックを発生し、ア
ドレスカウンタ手段がアドレスカウントクロックをカウ
ントする。コンパレータ手段はカウント値と所定のカウ
ントリミット値とを比較し、両者が等しくなったときデ
コーダ手段へ基準クロックの出力を停止させる。そし
て、読出し変換手段は、アドレスカウンタ手段から出力
されるカウント値が示す所定長のデータをメモリ手段か
ら読み出し、読み出した所定長のデータの１ビット毎の
デジタルデータをアナログデータへ変換して任意の制御
波形を生成することで、小さな回路規模の構成で、多種
類のドライブ回路に対応する制御波形を効率良く供給す
るものである。
【００１２】請求項２記載の発明に係る１ビット方式制
御波形生成回路は、基準クロック発生手段が水平同期信
号およびクロック信号を入力し、水平同期信号に同期し
た所定周波数の基準クロックを発生し、デコーダ手段が
基準クロックに同期したアドレスカウントクロックを発
生する。アドレスカウンタ手段はデコーダ手段から出力
されるアドレスカウントクロックをカウントし、コンパ
レータ手段は、アドレスカウンタ手段のカウント値と予
め設定され格納されている水平周期カウントリミット値
とを比較し、両者が等しい時デコーダ手段へ基準クロッ
クの出力を停止させる。メモリ手段は、アドレスカウン
タ手段から出力されるカウント値をアドレスとして入力
し、アドレスの示す記憶領域内に予め記憶した１バイト
データを読み出し、１バイトラッチ手段は、デコーダ手
段から出力されたアドレスカウントクロックをラッチタ
イミングとして入力し、メモリ手段から出力される１バ
イトデータをアドレスカウントクロックに基づいて内部
に取り込む。シフトレジスタ手段は１バイトデータを取
り込み１ビットデータ毎に出力し、アナログ変換手段が
シフトレジスタ手段から出力される１ビットデータを１
ビットラッチ手段を介して入力し、デジタル信号からア
ナログ信号へ変換して任意の水平制御波形を生成するこ
とで、小さな回路規模の構成で、多種類のドライブ回路
に対応する水平制御波形を効率良く供給するものであ
る。
御波形生成回路は、基準クロック発生手段が水平同期信
号およびクロック信号を入力し、水平同期信号に同期し
た所定周波数の基準クロックを発生し、デコーダ手段が
基準クロックに同期したアドレスカウントクロックを発
生する。アドレスカウンタ手段はデコーダ手段から出力
されるアドレスカウントクロックをカウントし、コンパ
レータ手段は、アドレスカウンタ手段のカウント値と予
め設定され格納されている水平周期カウントリミット値
とを比較し、両者が等しい時デコーダ手段へ基準クロッ
クの出力を停止させる。メモリ手段は、アドレスカウン
タ手段から出力されるカウント値をアドレスとして入力
し、アドレスの示す記憶領域内に予め記憶した１バイト
データを読み出し、１バイトラッチ手段は、デコーダ手
段から出力されたアドレスカウントクロックをラッチタ
イミングとして入力し、メモリ手段から出力される１バ
イトデータをアドレスカウントクロックに基づいて内部
に取り込む。シフトレジスタ手段は１バイトデータを取
り込み１ビットデータ毎に出力し、アナログ変換手段が
シフトレジスタ手段から出力される１ビットデータを１
ビットラッチ手段を介して入力し、デジタル信号からア
ナログ信号へ変換して任意の水平制御波形を生成するこ
とで、小さな回路規模の構成で、多種類のドライブ回路
に対応する水平制御波形を効率良く供給するものであ
る。
【００１３】請求項３記載の発明に係る１ビット方式制
御波形生成回路は、基準クロック発生手段が垂直同期信
号および水平同期信号を入力し、垂直同期信号に同期し
た所定周波数の基準クロックを発生し、デコーダ手段が
基準クロックに同期したアドレスカウントクロックを発
生する。アドレスカウンタ手段はデコーダ手段から出力
されるアドレスカウントクロックをカウントし、コンパ
レータ手段は、アドレスカウンタ手段のカウント値と予
め設定され格納されている垂直周期カウントリミット値
とを比較し、両者が等しい時デコーダ手段へ基準クロッ
クの出力を停止させる。メモリ手段は、アドレスカウン
タ手段から出力されるカウント値をアドレスとして入力
し、アドレスの示す記憶領域内に予め記憶した１バイト
データを読み出し、１バイトラッチ手段は、デコーダ手
段から出力されたアドレスカウントクロックをラッチタ
イミングとして入力し、メモリ手段から出力される１バ
イトデータをアドレスカウントクロックに基づいて内部
に取り込む。シフトレジスタ手段は１バイトデータを取
り込み１ビットデータ毎に出力し、アナログ変換手段が
シフトレジスタ手段から出力される１ビットデータを１
ビットラッチ手段を介して入力し、デジタル信号からア
ナログ信号へ変換して任意の垂直制御波形を生成し、小
さな回路規模の構成で、多種類のドライブ回路に対応す
る垂直制御波形を効率良く供給するものである。
御波形生成回路は、基準クロック発生手段が垂直同期信
号および水平同期信号を入力し、垂直同期信号に同期し
た所定周波数の基準クロックを発生し、デコーダ手段が
基準クロックに同期したアドレスカウントクロックを発
生する。アドレスカウンタ手段はデコーダ手段から出力
されるアドレスカウントクロックをカウントし、コンパ
レータ手段は、アドレスカウンタ手段のカウント値と予
め設定され格納されている垂直周期カウントリミット値
とを比較し、両者が等しい時デコーダ手段へ基準クロッ
クの出力を停止させる。メモリ手段は、アドレスカウン
タ手段から出力されるカウント値をアドレスとして入力
し、アドレスの示す記憶領域内に予め記憶した１バイト
データを読み出し、１バイトラッチ手段は、デコーダ手
段から出力されたアドレスカウントクロックをラッチタ
イミングとして入力し、メモリ手段から出力される１バ
イトデータをアドレスカウントクロックに基づいて内部
に取り込む。シフトレジスタ手段は１バイトデータを取
り込み１ビットデータ毎に出力し、アナログ変換手段が
シフトレジスタ手段から出力される１ビットデータを１
ビットラッチ手段を介して入力し、デジタル信号からア
ナログ信号へ変換して任意の垂直制御波形を生成し、小
さな回路規模の構成で、多種類のドライブ回路に対応す
る垂直制御波形を効率良く供給するものである。
【００１４】請求項４記載の発明に係る１ビット方式制
御波形生成回路は、１ビットラッチ手段が、基準クロッ
クを入力し動作する第１のフリップフロップと、第１の
フリップフロップの出力信号と基準クロックとを入力し
て動作する第１のＮＯＲ回路と、第１のフリップフロッ
プの出力信号の反転出力信号と基準クロックとを入力し
て動作する第２のＮＯＲ回路と、第１のＮＯＲ回路の出
力をタイミングとしてシフトレジスタ手段から出力され
た１ビットデータをラッチする第２のフリップフロップ
と、第２のＮＯＲ回路の出力をタイミングとしてシフト
レジスタ手段から出力された１ビットデータをラッチす
る第３のフリップフロップとを有し、アナログ変換回路
を駆動する加算信号および減算信号を出力するものであ
る。
御波形生成回路は、１ビットラッチ手段が、基準クロッ
クを入力し動作する第１のフリップフロップと、第１の
フリップフロップの出力信号と基準クロックとを入力し
て動作する第１のＮＯＲ回路と、第１のフリップフロッ
プの出力信号の反転出力信号と基準クロックとを入力し
て動作する第２のＮＯＲ回路と、第１のＮＯＲ回路の出
力をタイミングとしてシフトレジスタ手段から出力され
た１ビットデータをラッチする第２のフリップフロップ
と、第２のＮＯＲ回路の出力をタイミングとしてシフト
レジスタ手段から出力された１ビットデータをラッチす
る第３のフリップフロップとを有し、アナログ変換回路
を駆動する加算信号および減算信号を出力するものであ
る。
【００１５】請求項５記載の発明に係る１ビット方式制
御波形生成回路は、アナログ変換手段が、第２のフリッ
プフロップの加算信号を反転入力とし、第３のフリップ
フロップの減算信号を非反転入力として加減算演算を同
時に実行する加減算回路と、加減算回路の出力信号を反
転入力として入力して動作する積分回路と、積分回路の
出力信号を非反転入力として制御波形を生成し出力する
ボルテージホロワ回路とを有し、ドライブ回路に必要な
制御波形を生成するものである。
御波形生成回路は、アナログ変換手段が、第２のフリッ
プフロップの加算信号を反転入力とし、第３のフリップ
フロップの減算信号を非反転入力として加減算演算を同
時に実行する加減算回路と、加減算回路の出力信号を反
転入力として入力して動作する積分回路と、積分回路の
出力信号を非反転入力として制御波形を生成し出力する
ボルテージホロワ回路とを有し、ドライブ回路に必要な
制御波形を生成するものである。
【００１６】請求項６記載の発明に係る１ビット方式制
御波形生成回路は、書込み許可手段が走査線の帰線を消
去するために用いられるブランキング信号の入力期間中
にメモリ手段ヘのデータの書き込み動作を実行し、画像
表示の乱れを発生することなく書き込み動作を行うもの
である。
御波形生成回路は、書込み許可手段が走査線の帰線を消
去するために用いられるブランキング信号の入力期間中
にメモリ手段ヘのデータの書き込み動作を実行し、画像
表示の乱れを発生することなく書き込み動作を行うもの
である。
【００１７】請求項７記載の発明に係る１ビット方式制
御波形生成回路は、メモリ手段が１バイトデータの直流
成分データと交流成分データとをアドレスが異なる記憶
領域にそれぞれ格納し、デコーダ手段は基準クロックに
同期して直流成分データ対応アドレスカウントクロック
と交流成分データ対応アドレスカウントクロックとを生
成し、アドレス切替手段は直流成分データ対応アドレス
カウントクロックと交流成分データ対応アドレスカウン
トクロックとを切り替える。１バイトラッチ手段はデコ
ーダ手段から出力される直流成分データ対応アドレスカ
ウントクロックをラッチタイミングとして入力し、メモ
リ手段から直流成分データである１バイトデータを取り
込み保持し、Ｄ／Ａ変換手段は直流成分１バイトラッチ
手段内に格納された１バイトの直流成分データをデジタ
ル信号からアナログ信号へ変換し、制御波形の出力に基
づいて動作する画像表示期間中に、直流成分データを用
いてスタート電圧、交流成分データを用いてスタート電
圧後の電圧を任意に決定し、１周期毎に可変可能な大き
なダイナミックレンジの制御波形を生成するものであ
る。
御波形生成回路は、メモリ手段が１バイトデータの直流
成分データと交流成分データとをアドレスが異なる記憶
領域にそれぞれ格納し、デコーダ手段は基準クロックに
同期して直流成分データ対応アドレスカウントクロック
と交流成分データ対応アドレスカウントクロックとを生
成し、アドレス切替手段は直流成分データ対応アドレス
カウントクロックと交流成分データ対応アドレスカウン
トクロックとを切り替える。１バイトラッチ手段はデコ
ーダ手段から出力される直流成分データ対応アドレスカ
ウントクロックをラッチタイミングとして入力し、メモ
リ手段から直流成分データである１バイトデータを取り
込み保持し、Ｄ／Ａ変換手段は直流成分１バイトラッチ
手段内に格納された１バイトの直流成分データをデジタ
ル信号からアナログ信号へ変換し、制御波形の出力に基
づいて動作する画像表示期間中に、直流成分データを用
いてスタート電圧、交流成分データを用いてスタート電
圧後の電圧を任意に決定し、１周期毎に可変可能な大き
なダイナミックレンジの制御波形を生成するものであ
る。
【００１８】請求項８記載の発明に係る１ビット方式制
御波形生成回路は、デジタル出力期間許可回路が１ビッ
トデータを１ビットラッチ手段からアナログ変換手段へ
出力する期間を制御する許可パルス信号を入力し、許可
パルス信号の入力期間中に１ビットデータをアナログ変
換手段へ出力するように制御し、制御波形の出力に基づ
く画像表示動作時に、同期信号の周波数変化に対して波
高値一定の任意の制御波形を生成し、水平又は垂直同期
信号の周波数変化により引き起こされる画像歪の発生を
防ぐものである。
御波形生成回路は、デジタル出力期間許可回路が１ビッ
トデータを１ビットラッチ手段からアナログ変換手段へ
出力する期間を制御する許可パルス信号を入力し、許可
パルス信号の入力期間中に１ビットデータをアナログ変
換手段へ出力するように制御し、制御波形の出力に基づ
く画像表示動作時に、同期信号の周波数変化に対して波
高値一定の任意の制御波形を生成し、水平又は垂直同期
信号の周波数変化により引き起こされる画像歪の発生を
防ぐものである。
【００１９】請求項９記載の発明に係る１ビット方式制
御波形生成回路は、反転クロック発生手段が所定周波数
の基準クロックを入力して基準クロックの反転クロック
を発生し、第２の１バイトラッチ手段がアドレスカウン
トクロックをラッチタイミングとしてメモリ手段から出
力される１バイトデータを一時的に保持し、第２のシフ
トレジスタ手段が反転クロックに基づいて第２の１バイ
トラッチ手段内に保持された１バイトデータを１ビット
データに変換し出力し、第２の１ビットラッチ手段が反
転クロックに基づいて第２のシフトレジスタ手段からの
１ビットデータを一時的に保持し、アナログ変換手段
は、１ビットラッチ手段の出力と第２の１ビットラッチ
手段からの出力とを併せて制御波形を生成し、制御波形
の出力に基づく画像表示動作時に１ビットあたりの制御
波形の分解能を向上させ高精度の制御波形の波高値制御
を行うものである。
御波形生成回路は、反転クロック発生手段が所定周波数
の基準クロックを入力して基準クロックの反転クロック
を発生し、第２の１バイトラッチ手段がアドレスカウン
トクロックをラッチタイミングとしてメモリ手段から出
力される１バイトデータを一時的に保持し、第２のシフ
トレジスタ手段が反転クロックに基づいて第２の１バイ
トラッチ手段内に保持された１バイトデータを１ビット
データに変換し出力し、第２の１ビットラッチ手段が反
転クロックに基づいて第２のシフトレジスタ手段からの
１ビットデータを一時的に保持し、アナログ変換手段
は、１ビットラッチ手段の出力と第２の１ビットラッチ
手段からの出力とを併せて制御波形を生成し、制御波形
の出力に基づく画像表示動作時に１ビットあたりの制御
波形の分解能を向上させ高精度の制御波形の波高値制御
を行うものである。
【００２０】請求項１０記載の発明に係る１ビット方式
制御波形生成回路は、請求項２または請求項３の発明と
請求項６から請求項９の発明とを組み合わせることで、
水平または垂直同期信号の周波数変化により引き起こさ
れる画像表示の乱れを発生させることなく、１周期毎に
制御波形の直流成分制御が可能で、入力される同期信号
の周波数変化に対して波高値一定の任意の制御波形を生
成し、かつ制御波形の分解能を向上させまた制御波形の
波高値制御を高精度で行うものである。
制御波形生成回路は、請求項２または請求項３の発明と
請求項６から請求項９の発明とを組み合わせることで、
水平または垂直同期信号の周波数変化により引き起こさ
れる画像表示の乱れを発生させることなく、１周期毎に
制御波形の直流成分制御が可能で、入力される同期信号
の周波数変化に対して波高値一定の任意の制御波形を生
成し、かつ制御波形の分解能を向上させまた制御波形の
波高値制御を高精度で行うものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
１ビット方式制御波形生成回路を示すブロック図であ
り、図において、１は水平同期信号ＨＤを入力し、当該
水平同期信号に同期した所定周波数の基準クロックを発
生する基準クロック発生回路（基準クロック発生手
段）、２は後述するアドレスカウンタ（アドレスカウン
タ手段）４のカウントリミット値を予め設定し、設定デ
ータを一時的に保持するリミットデータラッチ（リミッ
トデータラッチ手段）、３は基準クロック発生回路１と
後述するコンパレータ（コンパレータ手段）５から送信
される出力信号を入力して動作するＮＡＮＤ回路、４は
内部にカウンタを有しており、後述するデコーダ（デコ
ーダ手段）７から送信されてくるアドレスカウントクロ
ックをカウントし、外部から送信された水平同期信号に
よってカウンタ値がリセットされるアドレスカウンタで
ある。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
１ビット方式制御波形生成回路を示すブロック図であ
り、図において、１は水平同期信号ＨＤを入力し、当該
水平同期信号に同期した所定周波数の基準クロックを発
生する基準クロック発生回路（基準クロック発生手
段）、２は後述するアドレスカウンタ（アドレスカウン
タ手段）４のカウントリミット値を予め設定し、設定デ
ータを一時的に保持するリミットデータラッチ（リミッ
トデータラッチ手段）、３は基準クロック発生回路１と
後述するコンパレータ（コンパレータ手段）５から送信
される出力信号を入力して動作するＮＡＮＤ回路、４は
内部にカウンタを有しており、後述するデコーダ（デコ
ーダ手段）７から送信されてくるアドレスカウントクロ
ックをカウントし、外部から送信された水平同期信号に
よってカウンタ値がリセットされるアドレスカウンタで
ある。
【００２２】５はアドレスカウンタ４から出力されるカ
ウント値とリミットデータラッチ２内に設定された設定
データを比較し、両者が一致したときハイ（Ｈｉｇｈ）
レベルからロー（Ｌｏｗ）レベルに変化する信号をＮＡ
ＮＤ回路３へ出力するコンパレータ、６はアドレスカウ
ンタ４から送信されてくるカウント値をアドレスとして
入力し、当該アドレスで示されるメモリ領域内に予め記
憶された１バイトデータを読み出し出力するメモリ（メ
モリ手段）、７はＮＡＮＤ回路３を介して基準クロック
発生回路１から送信された所定周波数の基準クロックに
同期したアドレスカウントクロックを発生し、水平同期
信号ＨＤでその値がリセットされるデコーダである。
ウント値とリミットデータラッチ２内に設定された設定
データを比較し、両者が一致したときハイ（Ｈｉｇｈ）
レベルからロー（Ｌｏｗ）レベルに変化する信号をＮＡ
ＮＤ回路３へ出力するコンパレータ、６はアドレスカウ
ンタ４から送信されてくるカウント値をアドレスとして
入力し、当該アドレスで示されるメモリ領域内に予め記
憶された１バイトデータを読み出し出力するメモリ（メ
モリ手段）、７はＮＡＮＤ回路３を介して基準クロック
発生回路１から送信された所定周波数の基準クロックに
同期したアドレスカウントクロックを発生し、水平同期
信号ＨＤでその値がリセットされるデコーダである。
【００２３】８はデコーダ７からのアドレスカウントク
ロックをラッチタイミングとして入力し、当該アドレス
カウントクロックに基づいてメモリ６からの１バイトデ
ータを一時的に保持する１バイトラッチ（１バイトラッ
チ手段）、９は基準クロック発生回路１から送信される
所定周波数の基準クロックを入力し、当該基準クロック
に基づいて１バイトラッチ８内に保持されている１バイ
トデータを１ビットデータに変換し出力するシフトレジ
スタ（シフトレジスタ手段）、１０は基準クロック発生
回路１から送信されてくる所定周波数の基準クロックを
受信し、当該基準クロックに基づいてシフトレジスタ９
から送信された１ビットデータを一時的に保持する１ビ
ットラッチ（１ビットラッチ手段）である。
ロックをラッチタイミングとして入力し、当該アドレス
カウントクロックに基づいてメモリ６からの１バイトデ
ータを一時的に保持する１バイトラッチ（１バイトラッ
チ手段）、９は基準クロック発生回路１から送信される
所定周波数の基準クロックを入力し、当該基準クロック
に基づいて１バイトラッチ８内に保持されている１バイ
トデータを１ビットデータに変換し出力するシフトレジ
スタ（シフトレジスタ手段）、１０は基準クロック発生
回路１から送信されてくる所定周波数の基準クロックを
受信し、当該基準クロックに基づいてシフトレジスタ９
から送信された１ビットデータを一時的に保持する１ビ
ットラッチ（１ビットラッチ手段）である。
【００２４】１１は１ビットラッチ１０から送信された
１ビットデータをデジタルからアナログに変換するアナ
ログ変換回路（アナログ変換手段）であり、水平制御波
形を生成し、生成した水平制御波形をドライブ回路（図
示せず）へ供給する。１バイトラッチ８、シフトレジス
タ９、１ビットラッチ１０およびアナログ変換回路１１
で読出し変換回路（読出し変換手段）１１０を構成して
いる。
１ビットデータをデジタルからアナログに変換するアナ
ログ変換回路（アナログ変換手段）であり、水平制御波
形を生成し、生成した水平制御波形をドライブ回路（図
示せず）へ供給する。１バイトラッチ８、シフトレジス
タ９、１ビットラッチ１０およびアナログ変換回路１１
で読出し変換回路（読出し変換手段）１１０を構成して
いる。
【００２５】このように、実施の形態１の１ビット方式
制御波形生成回路では、メモリ６内に予め記憶されてい
る１バイトデータを読み出し、得られた１バイトデータ
内のビットデータをシフトレジスタ９が１ビット毎に出
力し、アナログ変換回路１１が当該１ビットデータを基
に任意の制御波形に変換するものである。
制御波形生成回路では、メモリ６内に予め記憶されてい
る１バイトデータを読み出し、得られた１バイトデータ
内のビットデータをシフトレジスタ９が１ビット毎に出
力し、アナログ変換回路１１が当該１ビットデータを基
に任意の制御波形に変換するものである。
【００２６】次に動作について説明する。図２は、この
実施の形態１の１ビット方式制御波形生成回路における
制御波形生成の動作を説明するタイミングチャートであ
る。基準クロック発生回路１は、水平同期信号に同期し
た基準クロックを分周して得られる所定周波数の基準ク
ロックを発生する。アドレスカウンタ４は、所定周波数
の基準クロックに同期したアドレスカウントクロックを
デコーダ７から受信し、受信したアドレスカウントクロ
ックに基づいて内部のカウンタ値を１つずつカウントア
ップさせる。
実施の形態１の１ビット方式制御波形生成回路における
制御波形生成の動作を説明するタイミングチャートであ
る。基準クロック発生回路１は、水平同期信号に同期し
た基準クロックを分周して得られる所定周波数の基準ク
ロックを発生する。アドレスカウンタ４は、所定周波数
の基準クロックに同期したアドレスカウントクロックを
デコーダ７から受信し、受信したアドレスカウントクロ
ックに基づいて内部のカウンタ値を１つずつカウントア
ップさせる。
【００２７】次に、メモリ６は、アドレスカウンタ４か
ら出力される出力をアドレスとして入力し、受信したア
ドレスに対応したメモリ領域内に記憶された１バイトデ
ータを読み出す。１バイトラッチ８は、デコーダ７から
得られるアドレスカウントクロック（当該アドレスカウ
ントクロックは、水平同期信号ＨＤによりリセットされ
る）をラッチタイミングとして受信し、メモリ６から読
み出された１バイトデータを一時的に保持する。この１
バイトラッチ８の動作と同時に、シフトレジスタ９は、
保持した１バイトラッチデータを基準クロック発生回路
１で生成された所定周波数の基準クロックに基づいて１
ビットデータに変換し出力する。１ビットラッチ１０
は、基準クロック発生回路１から送信された所定周波数
の基準クロックに基づいて、シフトレジスタ９から出力
された１ビットデータを一時的に保持する。これと同時
に、アナログ変換回路１１は１ビットラッチ１０内の１
ビットデータをアナログ信号に変換し、水平制御波形を
生成しドライブ回路（図示せず）へ出力する。
ら出力される出力をアドレスとして入力し、受信したア
ドレスに対応したメモリ領域内に記憶された１バイトデ
ータを読み出す。１バイトラッチ８は、デコーダ７から
得られるアドレスカウントクロック（当該アドレスカウ
ントクロックは、水平同期信号ＨＤによりリセットされ
る）をラッチタイミングとして受信し、メモリ６から読
み出された１バイトデータを一時的に保持する。この１
バイトラッチ８の動作と同時に、シフトレジスタ９は、
保持した１バイトラッチデータを基準クロック発生回路
１で生成された所定周波数の基準クロックに基づいて１
ビットデータに変換し出力する。１ビットラッチ１０
は、基準クロック発生回路１から送信された所定周波数
の基準クロックに基づいて、シフトレジスタ９から出力
された１ビットデータを一時的に保持する。これと同時
に、アナログ変換回路１１は１ビットラッチ１０内の１
ビットデータをアナログ信号に変換し、水平制御波形を
生成しドライブ回路（図示せず）へ出力する。
【００２８】一方、リミットデータラッチ２内には、ア
ドレスカウンタ４のカウントリミット値が予め設定され
ている。コンパレータ５は、リミットデータラッチ２内
のアドレスカウントリミット値とアドレスカウンタ４か
ら出力されるカウント値とを比較し、両者が一致したと
きハイ（Ｈｉｇｈ）レベルからロー（Ｌｏｗ）レベルへ
変化する信号をＮＡＮＤ回路３へ出力する。この場合、
ＮＡＮＤ回路３の一方の入力がロー（Ｌｏｗ）レベルと
なるので、基準クロック発生回路１から出力される基準
クロックに基づいてデコーダ７からアドレスカウンタ４
や１バイトラッチ８へ出力されるアドレスカウントクロ
ックが送信されない状態となる。
ドレスカウンタ４のカウントリミット値が予め設定され
ている。コンパレータ５は、リミットデータラッチ２内
のアドレスカウントリミット値とアドレスカウンタ４か
ら出力されるカウント値とを比較し、両者が一致したと
きハイ（Ｈｉｇｈ）レベルからロー（Ｌｏｗ）レベルへ
変化する信号をＮＡＮＤ回路３へ出力する。この場合、
ＮＡＮＤ回路３の一方の入力がロー（Ｌｏｗ）レベルと
なるので、基準クロック発生回路１から出力される基準
クロックに基づいてデコーダ７からアドレスカウンタ４
や１バイトラッチ８へ出力されるアドレスカウントクロ
ックが送信されない状態となる。
【００２９】換言すると、アドレスカウンタ４内のカウ
ンタを１つずつカウントアップさせるため、デコーダ７
からアドレスカウンタ４へ送信されるアドレスカウント
クロックとデコーダ７から１バイトラッチ８へ供給され
るアドレスカウントクロックの送信が停止された停止状
態となる。この場合、メモリ６から新たな１バイトデー
タは読み出されない停止状態となる。上記した手順に基
づいて、水平同期信号ＨＤの周波数変化に対して任意な
水平制御波形が生成され、得られた水平制御波形は１ビ
ット方式制御波形生成回路から外部のドライブ回路（図
示せず）へ送信される。
ンタを１つずつカウントアップさせるため、デコーダ７
からアドレスカウンタ４へ送信されるアドレスカウント
クロックとデコーダ７から１バイトラッチ８へ供給され
るアドレスカウントクロックの送信が停止された停止状
態となる。この場合、メモリ６から新たな１バイトデー
タは読み出されない停止状態となる。上記した手順に基
づいて、水平同期信号ＨＤの周波数変化に対して任意な
水平制御波形が生成され、得られた水平制御波形は１ビ
ット方式制御波形生成回路から外部のドライブ回路（図
示せず）へ送信される。
【００３０】なお、１ビットラッチ１０およびアナログ
変換回路１１の構成や動作に関しては、実施の形態２で
詳細に説明するが、実施の形態１と実施の形態２で用い
られる１ビットラッチ１０およびアナログ変換回路１１
の構成や動作は同じである。
変換回路１１の構成や動作に関しては、実施の形態２で
詳細に説明するが、実施の形態１と実施の形態２で用い
られる１ビットラッチ１０およびアナログ変換回路１１
の構成や動作は同じである。
【００３１】以上のように、この実施の形態１によれ
ば、メモリ６内に記憶された１バイトデータを１ビット
データに分離し、得られた１ビットデータ毎にアナログ
変換回路でアナログ信号に変換して任意の水平制御波形
を得るようにしたので、制御波形毎にメモリやＤ／Ａコ
ンバータを設ける必要がなく、小さい回路規模の水平制
御波形生成回路を得ることができる。
ば、メモリ６内に記憶された１バイトデータを１ビット
データに分離し、得られた１ビットデータ毎にアナログ
変換回路でアナログ信号に変換して任意の水平制御波形
を得るようにしたので、制御波形毎にメモリやＤ／Ａコ
ンバータを設ける必要がなく、小さい回路規模の水平制
御波形生成回路を得ることができる。
【００３２】実施の形態２．図３は、この発明の実施の
形態２による１ビット方式制御波形生成回路を示すブロ
ック図であり、図において、１は外部から送信された水
平同期信号ＨＤおよび垂直同期信号ＶＤを入力し、当該
水平同期信号ＨＤを基準クロックとして、垂直同期信号
ＶＤに同期した所定周波数の基準クロックを発生する基
準クロック発生回路である。アドレスカウンタ４やデコ
ーダ７は入力の１つとして垂直同期信号ＶＤを入力す
る。なお、図１に示した実施の形態１のものと同様のも
のについては同一符号を付し重複説明を省略する。
形態２による１ビット方式制御波形生成回路を示すブロ
ック図であり、図において、１は外部から送信された水
平同期信号ＨＤおよび垂直同期信号ＶＤを入力し、当該
水平同期信号ＨＤを基準クロックとして、垂直同期信号
ＶＤに同期した所定周波数の基準クロックを発生する基
準クロック発生回路である。アドレスカウンタ４やデコ
ーダ７は入力の１つとして垂直同期信号ＶＤを入力す
る。なお、図１に示した実施の形態１のものと同様のも
のについては同一符号を付し重複説明を省略する。
【００３３】図１に示した実施の形態１の１ビット方式
制御波形生成回路では水平同期信号ＨＤに基づいて１ビ
ット毎の水平制御波形を生成したが、この実施の形態２
では、水平同期信号ＨＤを基準クロックとして利用し、
垂直同期信号ＶＤに基づいて垂直制御波形を生成するも
のである。
制御波形生成回路では水平同期信号ＨＤに基づいて１ビ
ット毎の水平制御波形を生成したが、この実施の形態２
では、水平同期信号ＨＤを基準クロックとして利用し、
垂直同期信号ＶＤに基づいて垂直制御波形を生成するも
のである。
【００３４】図５は、図１および図３に示す実施の形態
１および実施の形態２に係る１ビット方式制御波形生成
回路内に組み込まれている１ビットラッチ１０を示すブ
ロック図であり、図において、１２、１５および１６は
フリップフロップ（それぞれ、第１のフリップフロッ
プ、第２のフリップフロップおよび第３のフリップフロ
ップ）、１３および１４はＮＯＲ回路（それぞれ、第１
のＮＯＲ回路および第２のＮＯＲ回路）である。この１
ビットラッチ１０は、シフトレジスタ９から送信された
１ビットデータおよび基準クロック発生回路１から送信
される基準クロックを入力し、アナログ変換回路１１を
駆動する加算信号および減算信号を生成する。
１および実施の形態２に係る１ビット方式制御波形生成
回路内に組み込まれている１ビットラッチ１０を示すブ
ロック図であり、図において、１２、１５および１６は
フリップフロップ（それぞれ、第１のフリップフロッ
プ、第２のフリップフロップおよび第３のフリップフロ
ップ）、１３および１４はＮＯＲ回路（それぞれ、第１
のＮＯＲ回路および第２のＮＯＲ回路）である。この１
ビットラッチ１０は、シフトレジスタ９から送信された
１ビットデータおよび基準クロック発生回路１から送信
される基準クロックを入力し、アナログ変換回路１１を
駆動する加算信号および減算信号を生成する。
【００３５】図７は、図１および図３に示す実施の形態
１および実施の形態２に係る１ビット方式制御波形生成
回路内に組み込まれているアナログ変換回路１１を示す
ブロック図であり、図において、７１は加減算回路、７
２は積分回路、７３はボルテージホロワ回路、１７、２
２および２６はオペアンプ、１８〜２１、２３、２４お
よび２７〜３０は抵抗、２５はコンデンサである。この
アナログ変換回路１１は、加減算回路７１、積分回路７
２およびボルテージホロワ回路７３から構成されてい
る。アナログ変換回路１１内の加減算回路７１は、１ビ
ットラッチ１０から出力される加算信号および減算信号
を入力し、減算信号がハイ（Ｈｉｇｈ）レベルの間、ハ
イ（Ｈｉｇｈ）レベルになり、加算信号がハイレベルの
間、ロー（Ｌｏｗ）レベルになる加減算同時信号ＯＵＴ
１を出力する。
１および実施の形態２に係る１ビット方式制御波形生成
回路内に組み込まれているアナログ変換回路１１を示す
ブロック図であり、図において、７１は加減算回路、７
２は積分回路、７３はボルテージホロワ回路、１７、２
２および２６はオペアンプ、１８〜２１、２３、２４お
よび２７〜３０は抵抗、２５はコンデンサである。この
アナログ変換回路１１は、加減算回路７１、積分回路７
２およびボルテージホロワ回路７３から構成されてい
る。アナログ変換回路１１内の加減算回路７１は、１ビ
ットラッチ１０から出力される加算信号および減算信号
を入力し、減算信号がハイ（Ｈｉｇｈ）レベルの間、ハ
イ（Ｈｉｇｈ）レベルになり、加算信号がハイレベルの
間、ロー（Ｌｏｗ）レベルになる加減算同時信号ＯＵＴ
１を出力する。
【００３６】積分回路７２は加減算回路７１から出力さ
れた加減算同時信号ＯＵＴ１を入力し、加減算同時信号
ＯＵＴ１がハイ（Ｈｉｇｈ）レベルの間その電圧レベル
が減少し、加減算同時信号ＯＵＴ１がロー（Ｌｏｗ）レ
ベルの間その電圧レベルが増加する積分波形信号ＯＵＴ
２を出力する。ボルテージホロワ回路７３は積分回路７
２で出力された積分波形信号ＯＵＴ２を入力し、積分波
形信号ＯＵＴ２の電圧レベルに比例した制御波形を生成
し出力する。このように、アナログ変換回路１１では、
ドライブ回路（図示せず）を駆動する水平制御波形、垂
直出力制御波形を生成する。
れた加減算同時信号ＯＵＴ１を入力し、加減算同時信号
ＯＵＴ１がハイ（Ｈｉｇｈ）レベルの間その電圧レベル
が減少し、加減算同時信号ＯＵＴ１がロー（Ｌｏｗ）レ
ベルの間その電圧レベルが増加する積分波形信号ＯＵＴ
２を出力する。ボルテージホロワ回路７３は積分回路７
２で出力された積分波形信号ＯＵＴ２を入力し、積分波
形信号ＯＵＴ２の電圧レベルに比例した制御波形を生成
し出力する。このように、アナログ変換回路１１では、
ドライブ回路（図示せず）を駆動する水平制御波形、垂
直出力制御波形を生成する。
【００３７】次に動作について説明する。図４は、この
実施の形態２の１ビット方式制御波形生成回路における
制御波形の生成動作を説明するタイミングチャートであ
る。基準クロック発生回路１は、基準クロックとしての
水平同期信号ＨＤおよび垂直同期信号ＶＤを入力し、当
該垂直同期信号ＶＤに同期した基準クロックとしての水
平同期信号ＨＤを分周して所定周波数の基準クロックを
発生し出力する。その他の動作は、図１および図２に示
した実施の形態１の１ビット方式制御波形生成回路の場
合と同様であり、垂直同期信号ＶＤの周波数変化に対し
て任意な制御波形が生成され、得られた垂直制御波形は
１ビット方式制御波形生成回路から外部のドライブ回路
（図示せず）へ送信される。
実施の形態２の１ビット方式制御波形生成回路における
制御波形の生成動作を説明するタイミングチャートであ
る。基準クロック発生回路１は、基準クロックとしての
水平同期信号ＨＤおよび垂直同期信号ＶＤを入力し、当
該垂直同期信号ＶＤに同期した基準クロックとしての水
平同期信号ＨＤを分周して所定周波数の基準クロックを
発生し出力する。その他の動作は、図１および図２に示
した実施の形態１の１ビット方式制御波形生成回路の場
合と同様であり、垂直同期信号ＶＤの周波数変化に対し
て任意な制御波形が生成され、得られた垂直制御波形は
１ビット方式制御波形生成回路から外部のドライブ回路
（図示せず）へ送信される。
【００３８】図６は、図５に示した１ビットラッチ１０
の動作を示すタイミングチャートである。１ビットラッ
チ１０の１ビットラッチ動作において、シフトレジスタ
９から送信された１ビットデータを入力し、アナログ変
換回路１１を駆動する加算信号および減算信号を生成す
る。図６では、基準クロック、シフトレジスタ９から送
信された１ビットデータ、１ビットラッチ１０が出力す
る加算信号および減算信号のタイミング関係を示してい
る。第１のフリップフロップ１２は、入力された基準ク
ロックから得られた位相ゲート信号ＧＡＴＥ１およびＧ
ＡＴＥ２を発生し、次に第１のＮＯＲ回路１３は基準ク
ロックを位相ゲート信号ＧＡＴＥ１でゲートしたタイミ
ングＣＬＫ１を生成し出力する。また、第２のＮＯＲ回
路１４で、基準クロックを位相ゲート信号ＧＡＴＥ２で
ゲートしたタイミング信号ＣＬＫ２を生成し出力する。
次に、第２のフリップフロップ１５において、タイミン
グ信号ＣＬＫ１に基づいて入力される１ビットデータを
ラッチし、加算信号を生成し出力する。
の動作を示すタイミングチャートである。１ビットラッ
チ１０の１ビットラッチ動作において、シフトレジスタ
９から送信された１ビットデータを入力し、アナログ変
換回路１１を駆動する加算信号および減算信号を生成す
る。図６では、基準クロック、シフトレジスタ９から送
信された１ビットデータ、１ビットラッチ１０が出力す
る加算信号および減算信号のタイミング関係を示してい
る。第１のフリップフロップ１２は、入力された基準ク
ロックから得られた位相ゲート信号ＧＡＴＥ１およびＧ
ＡＴＥ２を発生し、次に第１のＮＯＲ回路１３は基準ク
ロックを位相ゲート信号ＧＡＴＥ１でゲートしたタイミ
ングＣＬＫ１を生成し出力する。また、第２のＮＯＲ回
路１４で、基準クロックを位相ゲート信号ＧＡＴＥ２で
ゲートしたタイミング信号ＣＬＫ２を生成し出力する。
次に、第２のフリップフロップ１５において、タイミン
グ信号ＣＬＫ１に基づいて入力される１ビットデータを
ラッチし、加算信号を生成し出力する。
【００３９】一方、第３のフリップフロップ１６におい
て、タイミングＣＬＫ２に基づいて入力される１ビット
データをラッチし、減算信号を生成し出力する。図６の
タイミングチャートに示すように、１ビットデータは、
“１０１０”または“０１０１”の場合、“００００”
の場合および“１１１１”の場合の３パターンがあり、
それぞれ“１０１０”または“０１０１”のときは加減
算信号は両方とも「０レベル」（一定状態）、“０００
０”のとき加算信号は「０レベル」で減算信号は「１レ
ベル」（減少状態）、“１１１１”のとき加算信号は
「１レベル」で減算信号は「０レベル」（増加状態）と
なる。
て、タイミングＣＬＫ２に基づいて入力される１ビット
データをラッチし、減算信号を生成し出力する。図６の
タイミングチャートに示すように、１ビットデータは、
“１０１０”または“０１０１”の場合、“００００”
の場合および“１１１１”の場合の３パターンがあり、
それぞれ“１０１０”または“０１０１”のときは加減
算信号は両方とも「０レベル」（一定状態）、“０００
０”のとき加算信号は「０レベル」で減算信号は「１レ
ベル」（減少状態）、“１１１１”のとき加算信号は
「１レベル」で減算信号は「０レベル」（増加状態）と
なる。
【００４０】図８は、図７に示したアナログ変換回路１
１の動作を示すタイミングチャートであり、加算信号、
減算信号および出力信号である制御波形出力信号の関係
を示す。アナログ変換回路１１では、１ビットラッチ１
０から出力された加算信号および減算信号を入力し、ド
ライブ回路を駆動する出力制御波形を生成する。
１の動作を示すタイミングチャートであり、加算信号、
減算信号および出力信号である制御波形出力信号の関係
を示す。アナログ変換回路１１では、１ビットラッチ１
０から出力された加算信号および減算信号を入力し、ド
ライブ回路を駆動する出力制御波形を生成する。
【００４１】オペアンプ１７と抵抗１８〜２１で構成さ
れた加減算回路７１は、１ビットラッチ１０から送信さ
れた加算信号および減算信号を入力し、加減算同時信号
ＯＵＴ１を発生させる。積分回路７２は、オペアンプ２
２と抵抗２３、２４およびコンデンサ２５で構成され、
加減算同時信号ＯＵＴ１を入力して積分波形信号ＯＵＴ
２を発生する。ここで加減算同時信号ＯＵＴ１がハイ
（Ｈｉｇｈ）レベルの間、即ち、１ビットデータが“０
０００”の場合、積分波形信号ＯＵＴ２は減少状態とな
り、“±０レベル”のとき、即ち１ビットデータが“１
０１０”または“０１０１”の場合に積分波形信号ＯＵ
Ｔ２は一定状態となり、“−１レベル”の場合、即ち１
ビットデータが“１１１１”のとき積分波形信号ＯＵＴ
２は増加状態となる。
れた加減算回路７１は、１ビットラッチ１０から送信さ
れた加算信号および減算信号を入力し、加減算同時信号
ＯＵＴ１を発生させる。積分回路７２は、オペアンプ２
２と抵抗２３、２４およびコンデンサ２５で構成され、
加減算同時信号ＯＵＴ１を入力して積分波形信号ＯＵＴ
２を発生する。ここで加減算同時信号ＯＵＴ１がハイ
（Ｈｉｇｈ）レベルの間、即ち、１ビットデータが“０
０００”の場合、積分波形信号ＯＵＴ２は減少状態とな
り、“±０レベル”のとき、即ち１ビットデータが“１
０１０”または“０１０１”の場合に積分波形信号ＯＵ
Ｔ２は一定状態となり、“−１レベル”の場合、即ち１
ビットデータが“１１１１”のとき積分波形信号ＯＵＴ
２は増加状態となる。
【００４２】このように、１ビット単位の信号（デー
タ）のパターンで任意の積分波形信号ＯＵＴ２を生成
し、最終段のボルテージホロワ回路７３へ出力する。ボ
ルテージホロワ回路７３は、オペアンプ２６、抵抗２７
〜３０で構成され、入力した積分波形信号ＯＵＴ２をイ
ンピーダンス変換して制御波形を生成し外部のドライブ
回路（図示せず）へ出力する。
タ）のパターンで任意の積分波形信号ＯＵＴ２を生成
し、最終段のボルテージホロワ回路７３へ出力する。ボ
ルテージホロワ回路７３は、オペアンプ２６、抵抗２７
〜３０で構成され、入力した積分波形信号ＯＵＴ２をイ
ンピーダンス変換して制御波形を生成し外部のドライブ
回路（図示せず）へ出力する。
【００４３】以上のように、この実施の形態２によれ
ば、メモリ６内に記憶された１バイトデータを１ビット
データに分離し、得られた１ビットデータ毎にアナログ
変換回路でアナログ信号に変換して任意の垂直制御波形
を得るようにしたので、制御波形毎にメモリやＤ／Ａコ
ンバータを設ける必要がなく、小さな回路規模の垂直制
御波形生成回路を得ることができる。
ば、メモリ６内に記憶された１バイトデータを１ビット
データに分離し、得られた１ビットデータ毎にアナログ
変換回路でアナログ信号に変換して任意の垂直制御波形
を得るようにしたので、制御波形毎にメモリやＤ／Ａコ
ンバータを設ける必要がなく、小さな回路規模の垂直制
御波形生成回路を得ることができる。
【００４４】実施の形態３．図９はこの発明の実施の形
態３による１ビット方式制御波形生成回路を示すブロッ
ク図であり、図において、３１はＣＲＴ（図示せず）の
走査線の帰線を消去するためのブランキング信号がハイ
（Ｈｉｇｈ）レベルで出力されている間にメモリ６ヘの
データの書き込みを許可する制御を行う書込み許可回路
（書込み許可手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
態３による１ビット方式制御波形生成回路を示すブロッ
ク図であり、図において、３１はＣＲＴ（図示せず）の
走査線の帰線を消去するためのブランキング信号がハイ
（Ｈｉｇｈ）レベルで出力されている間にメモリ６ヘの
データの書き込みを許可する制御を行う書込み許可回路
（書込み許可手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
【００４５】この実施の形態３では、走査線の帰線を消
去するためのブランキング信号を入力し、当該ブランキ
ング信号がハイ（Ｈｉｇｈ）レベルの間、メモリ６のデ
ータの書き換え動作を実施し、効率的な制御波形の生成
出力動作を行うものである。
去するためのブランキング信号を入力し、当該ブランキ
ング信号がハイ（Ｈｉｇｈ）レベルの間、メモリ６のデ
ータの書き換え動作を実施し、効率的な制御波形の生成
出力動作を行うものである。
【００４６】次に動作について説明する。なお、図１〜
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。図１０は、この実施の形態３による
１ビット方式制御波形生成回路におけるメモリデータ書
き換え動作を示すタイミングチャートである。書込み許
可回路３１は、ＣＲＴ上の走査線の帰線を消去するため
のブランキング信号を入力し、このブランキング信号が
ハイ（Ｈｉｇｈ）レベルの間にメモリ６へのデータの書
き換え動作を許可する。
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。図１０は、この実施の形態３による
１ビット方式制御波形生成回路におけるメモリデータ書
き換え動作を示すタイミングチャートである。書込み許
可回路３１は、ＣＲＴ上の走査線の帰線を消去するため
のブランキング信号を入力し、このブランキング信号が
ハイ（Ｈｉｇｈ）レベルの間にメモリ６へのデータの書
き換え動作を許可する。
【００４７】まず、書込み許可回路３１は、マイコン
（図示せず）から送信されてきたメモリ６内に格納され
ているデータの書き換えを指示するライト信号を受信す
る。次に、書込み許可回路３１は、ブランキング信号が
ハイ（Ｈｉｇｈ）レベルとなる１回目のブランキング期
間内に書き込み処理を実行する。これにより、メモリ６
内に格納されていたデータは書き換えられる。
（図示せず）から送信されてきたメモリ６内に格納され
ているデータの書き換えを指示するライト信号を受信す
る。次に、書込み許可回路３１は、ブランキング信号が
ハイ（Ｈｉｇｈ）レベルとなる１回目のブランキング期
間内に書き込み処理を実行する。これにより、メモリ６
内に格納されていたデータは書き換えられる。
【００４８】ところで、１回目のブランキング期間内に
メモリ６に対する書き込み処理が終了しない場合は、書
込み許可回路３１はマイコン（図示せず）に対し、スト
ップ信号を送出する。マイコン（図示せず）は書込み許
可回路３１から送信されたストップ信号を受信しその時
点でメモリ６に対する書き込み処理を中断する。マイコ
ン（図示せず）は、メモリ６内に書き込まれなかった未
処理のデータを保持し、２回目のブランキング期間内で
当該未処理のデータの書き込み動作を実施する。
メモリ６に対する書き込み処理が終了しない場合は、書
込み許可回路３１はマイコン（図示せず）に対し、スト
ップ信号を送出する。マイコン（図示せず）は書込み許
可回路３１から送信されたストップ信号を受信しその時
点でメモリ６に対する書き込み処理を中断する。マイコ
ン（図示せず）は、メモリ６内に書き込まれなかった未
処理のデータを保持し、２回目のブランキング期間内で
当該未処理のデータの書き込み動作を実施する。
【００４９】以上のように、この実施の形態３によれ
ば、書込み許可回路３１を設けてＣＲＴ上の走査線の帰
線を消去するためのブランキング信号の出力中にメモリ
６の内容を書き換えるようにしたので、この書き込み動
作によるＣＲＴ（図示せず）に表示される画像が乱れる
という悪影響は発生せず効率的な制御波形調整処理を実
施することができる。
ば、書込み許可回路３１を設けてＣＲＴ上の走査線の帰
線を消去するためのブランキング信号の出力中にメモリ
６の内容を書き換えるようにしたので、この書き込み動
作によるＣＲＴ（図示せず）に表示される画像が乱れる
という悪影響は発生せず効率的な制御波形調整処理を実
施することができる。
【００５０】実施の形態４．図１１は、この発明の実施
の形態４による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、６はアドレスカウンタ４
から送信されたカウント値をメモリ領域のアドレスとし
て入力し、当該アドレスの示す記憶領域内に予め記憶さ
れた１バイトデータを読み出し出力するメモリである。
メモリ６内に予め記憶されている記憶データは、直流成
分データと交流成分データ毎に異なるアドレスで示され
る記憶領域内にそれぞれ格納されている。例えば、後述
する図１２に示すように、アドレス“００００”から交
流成分データを格納し、アドレス“Ｃ０００”から、直
流成分データを格納する。
の形態４による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、６はアドレスカウンタ４
から送信されたカウント値をメモリ領域のアドレスとし
て入力し、当該アドレスの示す記憶領域内に予め記憶さ
れた１バイトデータを読み出し出力するメモリである。
メモリ６内に予め記憶されている記憶データは、直流成
分データと交流成分データ毎に異なるアドレスで示され
る記憶領域内にそれぞれ格納されている。例えば、後述
する図１２に示すように、アドレス“００００”から交
流成分データを格納し、アドレス“Ｃ０００”から、直
流成分データを格納する。
【００５１】７は基準クロック発生回路１から出力され
た所定周波数の基準クロックおよび水平または垂直同期
信号を入力し、基準クロックに同期した直流成分対応の
アドレスカウントクロックと交流成分対応のアドレスカ
ウントクロックとを発生し、当該同期信号でリセットさ
れるデコーダである。３２はデコーダ７から送信される
直流成分対応アドレスカウントクロックと交流成分対応
アドレスカウントクロックを切り替えるアドレス切替回
路（アドレス切替手段）である。
た所定周波数の基準クロックおよび水平または垂直同期
信号を入力し、基準クロックに同期した直流成分対応の
アドレスカウントクロックと交流成分対応のアドレスカ
ウントクロックとを発生し、当該同期信号でリセットさ
れるデコーダである。３２はデコーダ７から送信される
直流成分対応アドレスカウントクロックと交流成分対応
アドレスカウントクロックを切り替えるアドレス切替回
路（アドレス切替手段）である。
【００５２】８はデコーダ７からの交流成分対応アドレ
スカウントクロックをラッチタイミングとして入力し、
メモリ６から出力された交流成分データを一時的に保持
する１バイトラッチ、３３はデコーダ７から出力される
直流成分対応のアドレスカウントクロックをラッチタイ
ミングとしてメモリ６から出力される直流成分１バイト
データを一時的に保持する直流成分１バイトラッチ（直
流成分１バイトラッチ手段）である。
スカウントクロックをラッチタイミングとして入力し、
メモリ６から出力された交流成分データを一時的に保持
する１バイトラッチ、３３はデコーダ７から出力される
直流成分対応のアドレスカウントクロックをラッチタイ
ミングとしてメモリ６から出力される直流成分１バイト
データを一時的に保持する直流成分１バイトラッチ（直
流成分１バイトラッチ手段）である。
【００５３】９は基準クロック発生回路１の基準クロッ
クに基づいて、１バイトラッチ８から送信される交流成
分１バイトデータを１ビットデータに変換するシフトレ
ジスタ、１０は基準クロック発生回路１から送信される
基準クロックに基づいて、シフトレジスタ９の出力であ
る交流成分１バイトデータを一時的に保持する１ビット
ラッチである。１１は１ビットラッチ１０の出力である
交流成分１ビットデータをデジタルからアナログに変換
するアナログ変換回路、３４は直流成分１バイトラッチ
３３の出力である直流成分１バイトデータをデジタルデ
ータからアナログデータへ変換するＤ／Ａコンバータ
（Ｄ／Ａ変換手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
クに基づいて、１バイトラッチ８から送信される交流成
分１バイトデータを１ビットデータに変換するシフトレ
ジスタ、１０は基準クロック発生回路１から送信される
基準クロックに基づいて、シフトレジスタ９の出力であ
る交流成分１バイトデータを一時的に保持する１ビット
ラッチである。１１は１ビットラッチ１０の出力である
交流成分１ビットデータをデジタルからアナログに変換
するアナログ変換回路、３４は直流成分１バイトラッチ
３３の出力である直流成分１バイトデータをデジタルデ
ータからアナログデータへ変換するＤ／Ａコンバータ
（Ｄ／Ａ変換手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
【００５４】このように、実施の形態４では、メモリ６
内に予め格納するデータを、直流成分と交流成分とに分
け、異なるアドレスで示される記憶領域内へそれぞれ格
納させ、例えば、直流成分でスタート電圧、交流成分で
その後の電圧を任意に決定することで、１周期毎に可変
可能なダイナミックレンジの大きな制御波形を出力する
ものである。
内に予め格納するデータを、直流成分と交流成分とに分
け、異なるアドレスで示される記憶領域内へそれぞれ格
納させ、例えば、直流成分でスタート電圧、交流成分で
その後の電圧を任意に決定することで、１周期毎に可変
可能なダイナミックレンジの大きな制御波形を出力する
ものである。
【００５５】次に動作について説明する。図１２は、こ
の実施の形態４の１ビット方式制御波形生成回路におけ
る動作を示すタイミングチャートである。なお、図１〜
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。
の実施の形態４の１ビット方式制御波形生成回路におけ
る動作を示すタイミングチャートである。なお、図１〜
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。
【００５６】まず、１バイトラッチ８は、デコーダ７か
ら送信される交流成分対応アドレスカウントクロックを
ラッチタイミングとして入力し、メモリ６内に格納され
た１バイトのメモリ交流成分を入力し一時的に保持す
る。また、直流成分１バイトラッチ３３は、デコーダ７
から送信される直流成分対応アドレスカウントクロック
をラッチタイミングとして入力し、メモリ６内に格納さ
れた１バイトの直流成分データを入力し一時的に保持す
る。
ら送信される交流成分対応アドレスカウントクロックを
ラッチタイミングとして入力し、メモリ６内に格納され
た１バイトのメモリ交流成分を入力し一時的に保持す
る。また、直流成分１バイトラッチ３３は、デコーダ７
から送信される直流成分対応アドレスカウントクロック
をラッチタイミングとして入力し、メモリ６内に格納さ
れた１バイトの直流成分データを入力し一時的に保持す
る。
【００５７】デコーダ７から出力されるこの交流成分対
応アドレスカウントクロックと直流成分対応アドレスカ
ウントクロックとは、水平または垂直同期信号をトリガ
としてアドレス切替回路３２により切り替えられる。こ
のとき１バイトラッチ８内に一時的に保持された交流成
分データは、基準クロック発生回路１から出力される所
定周波数の基準クロックに基づいてシフトレジスタ９内
へ取り込まれる。シフトレジスタ９は、取り込んだ交流
成分データを１ビットデータに変換する。１ビットラッ
チ１０は、シフトレジスタ９から出力される１ビットデ
ータを基準クロックに基づいて取り込み内部に一時的に
保持する。１ビットラッチ１０が１ビットデータを保持
すると同時に、アナログ変換回路１１は、当該１ビット
データを入力し、これを交流成分アナログ信号に変換す
る。
応アドレスカウントクロックと直流成分対応アドレスカ
ウントクロックとは、水平または垂直同期信号をトリガ
としてアドレス切替回路３２により切り替えられる。こ
のとき１バイトラッチ８内に一時的に保持された交流成
分データは、基準クロック発生回路１から出力される所
定周波数の基準クロックに基づいてシフトレジスタ９内
へ取り込まれる。シフトレジスタ９は、取り込んだ交流
成分データを１ビットデータに変換する。１ビットラッ
チ１０は、シフトレジスタ９から出力される１ビットデ
ータを基準クロックに基づいて取り込み内部に一時的に
保持する。１ビットラッチ１０が１ビットデータを保持
すると同時に、アナログ変換回路１１は、当該１ビット
データを入力し、これを交流成分アナログ信号に変換す
る。
【００５８】一方、直流成分１バイトラッチ３３内に一
時的に保持された１バイトの直流成分データは、デジタ
ルからアナログに変換する機能を有するＤ／Ａコンバー
タ３４により、アナログ信号に変換され、直流成分スタ
ート電圧を生成する。直流成分スタート電圧と交流成分
アナログ信号を加算し、任意制御波形を生成しドライブ
回路へ出力し、１周期ごとに可変可能な任意の制御波形
の調整処理を行なう。
時的に保持された１バイトの直流成分データは、デジタ
ルからアナログに変換する機能を有するＤ／Ａコンバー
タ３４により、アナログ信号に変換され、直流成分スタ
ート電圧を生成する。直流成分スタート電圧と交流成分
アナログ信号を加算し、任意制御波形を生成しドライブ
回路へ出力し、１周期ごとに可変可能な任意の制御波形
の調整処理を行なう。
【００５９】以上のように、この実施の形態４によれ
ば、メモリ６内の格納データを、直流成分と交流成分と
に分け、異なるアドレスで示される記憶領域内にそれぞ
れ格納させ、例えば、直流成分でスタート電圧、交流成
分でその後の電圧を任意に決定することで、１周期毎に
可変可能なダイナミックレンジの大きな制御波形を出力
することができる。
ば、メモリ６内の格納データを、直流成分と交流成分と
に分け、異なるアドレスで示される記憶領域内にそれぞ
れ格納させ、例えば、直流成分でスタート電圧、交流成
分でその後の電圧を任意に決定することで、１周期毎に
可変可能なダイナミックレンジの大きな制御波形を出力
することができる。
【００６０】実施の形態５．図１３は、この発明の実施
の形態５による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、３５はデジタル出力期間
許可回路（デジタル出力期間許可手段）３５であり、外
部から送信された許可パルス信号を入力し、この許可パ
ルス信号に基づいて、１ビットラッチ１０内の１ビット
データをアナログ変換回路１１に出力する出力期間を制
御する。なお、図１および図３に示した実施の形態１お
よび実施の形態２のものと同様のものについては同一符
号を付し重複説明を省略する。
の形態５による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、３５はデジタル出力期間
許可回路（デジタル出力期間許可手段）３５であり、外
部から送信された許可パルス信号を入力し、この許可パ
ルス信号に基づいて、１ビットラッチ１０内の１ビット
データをアナログ変換回路１１に出力する出力期間を制
御する。なお、図１および図３に示した実施の形態１お
よび実施の形態２のものと同様のものについては同一符
号を付し重複説明を省略する。
【００６１】この実施の形態５では、１ビットデータを
デジタルデータからアナログデータへ変換するため、１
ビットラッチ１０内に格納されている１ビットデータを
アナログ変換回路１１へ出力する期間を、外部から供給
される許可パルス信号を用いて、デジタル出力期間許可
回路３５が制御し、入力される水平または垂直同期信号
の周波数変化に対し、１ビットデータの変化量を一定に
保ちながら波高値が一定の任意の制御波形を生成し、水
平または垂直同期信号の周波数変化により引き起こされ
る画像表示の乱れを生じないようにするものである。
デジタルデータからアナログデータへ変換するため、１
ビットラッチ１０内に格納されている１ビットデータを
アナログ変換回路１１へ出力する期間を、外部から供給
される許可パルス信号を用いて、デジタル出力期間許可
回路３５が制御し、入力される水平または垂直同期信号
の周波数変化に対し、１ビットデータの変化量を一定に
保ちながら波高値が一定の任意の制御波形を生成し、水
平または垂直同期信号の周波数変化により引き起こされ
る画像表示の乱れを生じないようにするものである。
【００６２】次に動作について説明する。図１４は、こ
の実施の形態５の１ビット方式制御波形生成回路におけ
る動作を示すタイミングチャートである。なお、図１〜
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。
の実施の形態５の１ビット方式制御波形生成回路におけ
る動作を示すタイミングチャートである。なお、図１〜
図４に示す実施の形態１および実施の形態２の１ビット
方式制御波形生成回路の動作と同様のものについては重
複説明を省略する。
【００６３】まず、シフトレジスタ９から出力される１
ビットデータを一時的に保持する１ビットラッチ１０の
出力である１ビットデータを、デジタルからアナログに
変換するアナログ変換回路１１へ出力する期間を制御す
るための許可パルス信号を、デジタル出力期間許可回路
３５は入力する。デジタル出力期間許可回路３５は、こ
の許可パルス信号を入力すると、１ビット方式制御波形
生成回路へ入力される水平または垂直同期信号の周波数
変化に対し、１ビットデータの変化量を一定に保ちなが
ら波高値一定の任意制御波形を生成するように１ビット
データのアナログ変換回路１１への送信を制御する。
ビットデータを一時的に保持する１ビットラッチ１０の
出力である１ビットデータを、デジタルからアナログに
変換するアナログ変換回路１１へ出力する期間を制御す
るための許可パルス信号を、デジタル出力期間許可回路
３５は入力する。デジタル出力期間許可回路３５は、こ
の許可パルス信号を入力すると、１ビット方式制御波形
生成回路へ入力される水平または垂直同期信号の周波数
変化に対し、１ビットデータの変化量を一定に保ちなが
ら波高値一定の任意制御波形を生成するように１ビット
データのアナログ変換回路１１への送信を制御する。
【００６４】１ビット方式制御波形生成回路へ入力され
る水平または垂直同期信号の周波数が変化すると、その
周波数に合わせて波高値一定になるように、当該水平ま
たは垂直同期信号の周波数変化をマイコンは検出する。
次にマイコン（図示せず）は、許可パルス信号がハイ
（Ｈｉｇｈ）レベルの期間のみ１ビットデータがアナロ
グ変換回路１１へ送信され有効になるように、許可パル
ス信号のパルス幅を所定の幅に変更追従させる。その際
マイコン（図示せず）は、イネーブル信号をデジタル出
力期間許可回路３５へ出力する。このイネーブル信号は
書込み許可回路３１のアナログ変換回路１１への出力を
制御し、制御波形の波高値を一定にする調整処理を行な
う。
る水平または垂直同期信号の周波数が変化すると、その
周波数に合わせて波高値一定になるように、当該水平ま
たは垂直同期信号の周波数変化をマイコンは検出する。
次にマイコン（図示せず）は、許可パルス信号がハイ
（Ｈｉｇｈ）レベルの期間のみ１ビットデータがアナロ
グ変換回路１１へ送信され有効になるように、許可パル
ス信号のパルス幅を所定の幅に変更追従させる。その際
マイコン（図示せず）は、イネーブル信号をデジタル出
力期間許可回路３５へ出力する。このイネーブル信号は
書込み許可回路３１のアナログ変換回路１１への出力を
制御し、制御波形の波高値を一定にする調整処理を行な
う。
【００６５】以上のように、この実施の形態５によれ
ば、１ビットラッチ１０から出力される１ビットデータ
をデジタルからアナログに変換するアナログ変換回路に
出力する期間を制御するため、デジタル出力期間許可回
路３５は１ビット方式制御波形生成回路の外部にあるマ
イコンから送信される許可パルス信号を入力し、受信し
た許可パルス信号に基づいて、１ビットラッチ１０から
アナログ変換回路１１へ送信される１ビットデータの送
信を制御し、アナログ変換回路１１でデジタル信号をア
ナログ信号に変換するようにしたので、入力される水平
または垂直同期信号の周波数変化に対して１ビットデー
タの変化量を一定に保ちながら波高値一定の任意制御波
形を生成することができ、これにより水平または垂直同
期信号の周波数変化により画像表示の乱れを生じないよ
うにすることができる。
ば、１ビットラッチ１０から出力される１ビットデータ
をデジタルからアナログに変換するアナログ変換回路に
出力する期間を制御するため、デジタル出力期間許可回
路３５は１ビット方式制御波形生成回路の外部にあるマ
イコンから送信される許可パルス信号を入力し、受信し
た許可パルス信号に基づいて、１ビットラッチ１０から
アナログ変換回路１１へ送信される１ビットデータの送
信を制御し、アナログ変換回路１１でデジタル信号をア
ナログ信号に変換するようにしたので、入力される水平
または垂直同期信号の周波数変化に対して１ビットデー
タの変化量を一定に保ちながら波高値一定の任意制御波
形を生成することができ、これにより水平または垂直同
期信号の周波数変化により画像表示の乱れを生じないよ
うにすることができる。
【００６６】実施の形態６．図１５は、この発明の実施
の形態６による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、３６は同期信号を入力
し、同期信号に同期した所定周波数の基準クロックの反
転クロックを発生する反転クロック発生回路（反転クロ
ック発生手段）、３７はデコーダ７から送信されたアド
レスカウントクロックをラッチタイミングとして入力
し、メモリ６内に格納されている１バイトデータを一時
的に保持する１バイトラッチ（第２の１バイトラッチ手
段）、３８は反転クロック発生回路３６から出力された
基準クロックの反転クロックを受信し、この反転クロッ
クに基づいて１バイトラッチ３７から送信された１バイ
トデータを入力し、入力した１バイトデータを１ビット
データに変換して出力するシフトレジスタ（第２のシフ
トレジスタ手段）、１１１はアナログ変換回路である。
の形態６による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、３６は同期信号を入力
し、同期信号に同期した所定周波数の基準クロックの反
転クロックを発生する反転クロック発生回路（反転クロ
ック発生手段）、３７はデコーダ７から送信されたアド
レスカウントクロックをラッチタイミングとして入力
し、メモリ６内に格納されている１バイトデータを一時
的に保持する１バイトラッチ（第２の１バイトラッチ手
段）、３８は反転クロック発生回路３６から出力された
基準クロックの反転クロックを受信し、この反転クロッ
クに基づいて１バイトラッチ３７から送信された１バイ
トデータを入力し、入力した１バイトデータを１ビット
データに変換して出力するシフトレジスタ（第２のシフ
トレジスタ手段）、１１１はアナログ変換回路である。
【００６７】３９は反転クロック発生回路３６から送信
された反転クロックを受信し、この反転クロックに基づ
いてシフトレジスタ３８から出力された１ビットデータ
を入力し、一時的に保持する１ビットラッチ（第２の１
ビットラッチ手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
された反転クロックを受信し、この反転クロックに基づ
いてシフトレジスタ３８から出力された１ビットデータ
を入力し、一時的に保持する１ビットラッチ（第２の１
ビットラッチ手段）である。なお、図１および図３に示
した実施の形態１および実施の形態２のものと同様のも
のについては同一符号を付し重複説明を省略する。
【００６８】この実施の形態６では、所定周波数の基準
クロックに基づいて、メモリ６内に記憶された１バイト
データを読み出し、これを変換して得られる１ビットデ
ータと基準クロックに対して位相を半クロック遅延させ
て得られるクロックに基づいてメモリ６内に記憶された
１バイトデータを読み出しこれを変換して得られる１ビ
ットデータとの両者を合成し、アナログ変換回路１１１
により任意制御波形を生成して１ビットあたりの変化量
を変化させて制御波形の分解能を向上させるようにした
ものである。
クロックに基づいて、メモリ６内に記憶された１バイト
データを読み出し、これを変換して得られる１ビットデ
ータと基準クロックに対して位相を半クロック遅延させ
て得られるクロックに基づいてメモリ６内に記憶された
１バイトデータを読み出しこれを変換して得られる１ビ
ットデータとの両者を合成し、アナログ変換回路１１１
により任意制御波形を生成して１ビットあたりの変化量
を変化させて制御波形の分解能を向上させるようにした
ものである。
【００６９】次に動作について説明する。図１６は、こ
の実施の形態６による１ビット方式制御波形生成回路の
動作を示すタイミングチャートである。なお、図１〜図
４に示す実施の形態１および実施の形態２の１ビット方
式制御波形生成回路の動作と同様のものについては重複
説明を省略する。
の実施の形態６による１ビット方式制御波形生成回路の
動作を示すタイミングチャートである。なお、図１〜図
４に示す実施の形態１および実施の形態２の１ビット方
式制御波形生成回路の動作と同様のものについては重複
説明を省略する。
【００７０】まず、反転クロック発生回路３６は基準ク
ロック発生回路１から送信された所定周波数の基準クロ
ックを入力し、この基準クロックの反転クロックを生成
し出力する。次に、デコーダ７は、アドレスカウントク
ロックを生成し出力する。このアドレスカウントクロッ
クは、外部から供給される水平または垂直同期信号に基
づいてリセットされる。
ロック発生回路１から送信された所定周波数の基準クロ
ックを入力し、この基準クロックの反転クロックを生成
し出力する。次に、デコーダ７は、アドレスカウントク
ロックを生成し出力する。このアドレスカウントクロッ
クは、外部から供給される水平または垂直同期信号に基
づいてリセットされる。
【００７１】１バイトラッチ３７は、１バイトラッチ８
と同様に、デコーダ７から出力されるアドレスカウント
クロックをラッチタイミングとして入力しメモリ６内に
格納されている１バイトデータを読み出し、内部で一時
的に保持する。シフトレジスタ３８は、１バイトラッチ
３７が１バイトデータを保持すると同時に、反転クロッ
ク発生回路３６から出力される反転クロックに基づい
て、１バイトラッチ３７でラッチされた１バイトデータ
を半クロック分位相を遅延させた１ビットデータに変換
し出力する。１ビットラッチ３９は、シフトレジスタ３
８から出力された半クロック分位相の遅延した１ビット
データを反転クロックに基づいて入力し、一時的に保持
し、同時にアナログ変換回路１１１へ出力する。
と同様に、デコーダ７から出力されるアドレスカウント
クロックをラッチタイミングとして入力しメモリ６内に
格納されている１バイトデータを読み出し、内部で一時
的に保持する。シフトレジスタ３８は、１バイトラッチ
３７が１バイトデータを保持すると同時に、反転クロッ
ク発生回路３６から出力される反転クロックに基づい
て、１バイトラッチ３７でラッチされた１バイトデータ
を半クロック分位相を遅延させた１ビットデータに変換
し出力する。１ビットラッチ３９は、シフトレジスタ３
８から出力された半クロック分位相の遅延した１ビット
データを反転クロックに基づいて入力し、一時的に保持
し、同時にアナログ変換回路１１１へ出力する。
【００７２】次に、アナログ変換回路１１１では、実施
の形態１で説明した１ビットラッチ１０から出力された
１ビットデータと１ビットラッチ３９から出力された基
準クロックに対して半クロック分位相の遅延した１ビッ
トデータを組み合わせ、アナログ信号を生成する。これ
により、１ビットあたりの変化量を変えて制御波形の分
解能を向上させる。
の形態１で説明した１ビットラッチ１０から出力された
１ビットデータと１ビットラッチ３９から出力された基
準クロックに対して半クロック分位相の遅延した１ビッ
トデータを組み合わせ、アナログ信号を生成する。これ
により、１ビットあたりの変化量を変えて制御波形の分
解能を向上させる。
【００７３】以上のように、この実施の形態６によれ
ば、所定周波数の基準クロックに基づいて、メモリ６内
に記憶された１バイトデータを読み出しこれを変換して
得られる１ビットデータと、基準クロックに対して位相
を半クロック遅延させて得られるクロックに基づいてメ
モリ６内に記憶された１バイトデータを読み出しこれを
変換して得られる１ビットデータの両者を合わせてアナ
ログ変換回路１１１により任意制御波形を生成し出力す
るようにしたので、１ビットあたりの変化量を変化させ
制御波形の分解能を向上させることが可能となり、精度
の高い制御波形の波高値制御ができる。
ば、所定周波数の基準クロックに基づいて、メモリ６内
に記憶された１バイトデータを読み出しこれを変換して
得られる１ビットデータと、基準クロックに対して位相
を半クロック遅延させて得られるクロックに基づいてメ
モリ６内に記憶された１バイトデータを読み出しこれを
変換して得られる１ビットデータの両者を合わせてアナ
ログ変換回路１１１により任意制御波形を生成し出力す
るようにしたので、１ビットあたりの変化量を変化させ
制御波形の分解能を向上させることが可能となり、精度
の高い制御波形の波高値制御ができる。
【００７４】実施の形態７．図１７は、この発明の実施
の形態７による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、１３５はデジタル出力期
間許可回路であり、図１３に示したデジタル出力期間許
可回路３５と同じ動作を行うものである。この実施の形
態７の１ビット方式制御波形生成回路は、実施の形態１
または実施の形態２の構成と実施の形態３から実施の形
態６の構成とを組み合わせたものであり、同様のものに
ついては同一符号を付しここでは重複説明を省略する。
この実施の形態７では、実施の形態１または実施の形態
２と実施の形態３から実施の形態６の構成を組み合わせ
ることで、組み合わされた各実施の形態の１ビット方式
制御波形生成回路の機能を得るようにしたものである。
の形態７による１ビット方式制御波形生成回路を示すブ
ロック図であり、図において、１３５はデジタル出力期
間許可回路であり、図１３に示したデジタル出力期間許
可回路３５と同じ動作を行うものである。この実施の形
態７の１ビット方式制御波形生成回路は、実施の形態１
または実施の形態２の構成と実施の形態３から実施の形
態６の構成とを組み合わせたものであり、同様のものに
ついては同一符号を付しここでは重複説明を省略する。
この実施の形態７では、実施の形態１または実施の形態
２と実施の形態３から実施の形態６の構成を組み合わせ
ることで、組み合わされた各実施の形態の１ビット方式
制御波形生成回路の機能を得るようにしたものである。
【００７５】次に動作について説明する。実施の形態７
の動作は、実施の形態１または実施の形態２と実施の形
態３から実施の形態６の１ビット方式制御波形生成回路
の動作と同じなので重複説明を省略する。
の動作は、実施の形態１または実施の形態２と実施の形
態３から実施の形態６の１ビット方式制御波形生成回路
の動作と同じなので重複説明を省略する。
【００７６】以上のように、この実施の形態７によれ
ば、ブランキング信号が出力されている期間にメモリ６
に対するデータの書き込み動作を実施する構成としたの
で、この書き込み動作に基づく画像表示の乱れが発生す
ることはなくなる。さらに、直流成分データと交流成分
データを予めアドレスで分けてメモリ６内に格納させ、
格納された１バイトデータを読み出すようにして、精度
の高い制御波形の直流成分制御が実施できる。
ば、ブランキング信号が出力されている期間にメモリ６
に対するデータの書き込み動作を実施する構成としたの
で、この書き込み動作に基づく画像表示の乱れが発生す
ることはなくなる。さらに、直流成分データと交流成分
データを予めアドレスで分けてメモリ６内に格納させ、
格納された１バイトデータを読み出すようにして、精度
の高い制御波形の直流成分制御が実施できる。
【００７７】さらに、１ビットデータをデジタルからア
ナログに変換するアナログ変換回路１１１に出力する期
間を制御するための許可パルス信号を用いて、許可パル
ス信号が出力されている間に１ビットデータをアナログ
信号に変換するので、外部から供給される水平または垂
直同期信号の周波数変化に対して１ビットデータの変化
量を一定に保ち、波高値一定の任意制御波形を生成する
ことができ、また当該同期信号の周波数変化により生じ
る画像表示の乱れをなくすことができる。
ナログに変換するアナログ変換回路１１１に出力する期
間を制御するための許可パルス信号を用いて、許可パル
ス信号が出力されている間に１ビットデータをアナログ
信号に変換するので、外部から供給される水平または垂
直同期信号の周波数変化に対して１ビットデータの変化
量を一定に保ち、波高値一定の任意制御波形を生成する
ことができ、また当該同期信号の周波数変化により生じ
る画像表示の乱れをなくすことができる。
【００７８】さらにまた、所定周波数を有する基準クロ
ックに基づいて、メモリ６内に予め記憶されている１バ
イトデータを読み出し、変換して得られる１ビットデー
タと、当該基準クロックに対して位相を半クロック遅延
した遅延クロックに基づきメモリ６内に格納された１バ
イトデータを読み出し、変換して得られる１ビットデー
タとの両者を合わせてアナログ変換回路１１１に出力し
て任意制御波形を得るようにしたので、１ビットあたり
の変化量を変えて制御波形の分解能を向上させることが
でき、高精度で制御波形の波高値制御が可能となる。
ックに基づいて、メモリ６内に予め記憶されている１バ
イトデータを読み出し、変換して得られる１ビットデー
タと、当該基準クロックに対して位相を半クロック遅延
した遅延クロックに基づきメモリ６内に格納された１バ
イトデータを読み出し、変換して得られる１ビットデー
タとの両者を合わせてアナログ変換回路１１１に出力し
て任意制御波形を得るようにしたので、１ビットあたり
の変化量を変えて制御波形の分解能を向上させることが
でき、高精度で制御波形の波高値制御が可能となる。
【００７９】
【発明の効果】以上のように、請求項１記載の発明によ
れば、メモリに記憶された１バイトデータを１ビットデ
ータに変換してアナログ変換回路が任意の制御波形を生
成するように構成したので、必要とされるドライブ回路
毎にメモリ容量、Ｄ／Ａコンバータを増加することな
く、小さな回路規模でドライブ回路が必要とする任意の
制御波形を生成できる効果がある。
れば、メモリに記憶された１バイトデータを１ビットデ
ータに変換してアナログ変換回路が任意の制御波形を生
成するように構成したので、必要とされるドライブ回路
毎にメモリ容量、Ｄ／Ａコンバータを増加することな
く、小さな回路規模でドライブ回路が必要とする任意の
制御波形を生成できる効果がある。
【００８０】請求項２記載の発明によれば、水平同期信
号に同期したクロックから得られる所定周波数の基準ク
ロックに同期したアドレスカウントクロックを用いて、
メモリに記憶された１バイトデータを読み出して１ビッ
トデータに変換しアナログ変換回路が任意の水平制御波
形を生成するように構成したので、必要とされるドライ
ブ回路毎にメモリ容量、Ｄ／Ａコンバータを増加するこ
となく、小さな回路規模でドライブ回路が必要とする任
意の水平制御波形を生成できる効果がある。
号に同期したクロックから得られる所定周波数の基準ク
ロックに同期したアドレスカウントクロックを用いて、
メモリに記憶された１バイトデータを読み出して１ビッ
トデータに変換しアナログ変換回路が任意の水平制御波
形を生成するように構成したので、必要とされるドライ
ブ回路毎にメモリ容量、Ｄ／Ａコンバータを増加するこ
となく、小さな回路規模でドライブ回路が必要とする任
意の水平制御波形を生成できる効果がある。
【００８１】請求項３記載の発明によれば、垂直同期信
号に同期した水平同期信号から得られる所定周波数の基
準クロックに同期したアドレスカウントクロックを用い
て、メモリに記憶された１バイトデータを読み出して１
ビットデータに変換しアナログ変換回路が任意の垂直制
御波形を生成するように構成したので、必要とされるド
ライブ回路毎にメモリ容量、Ｄ／Ａコンバータを増加す
ることなく、小さな回路規模でドライブ回路が必要とす
る任意の垂直制御波形を生成できる効果がある。
号に同期した水平同期信号から得られる所定周波数の基
準クロックに同期したアドレスカウントクロックを用い
て、メモリに記憶された１バイトデータを読み出して１
ビットデータに変換しアナログ変換回路が任意の垂直制
御波形を生成するように構成したので、必要とされるド
ライブ回路毎にメモリ容量、Ｄ／Ａコンバータを増加す
ることなく、小さな回路規模でドライブ回路が必要とす
る任意の垂直制御波形を生成できる効果がある。
【００８２】請求項４記載の発明によれば、１ビットラ
ッチ手段が、基準クロックを入力し動作する第１のフリ
ップフロップと、第１のフリップフロップの出力信号と
基準クロックとを入力して動作する第１のＮＯＲ回路
と、第１のフリップフロップの出力信号の反転出力信号
と基準クロックとを入力して動作する第２のＮＯＲ回路
と、第１のＮＯＲ回路の出力をタイミングとしてシフト
レジスタ手段から出力される１ビットデータをラッチす
る第２のフリップフロップと、第２のＮＯＲ回路の出力
をタイミングとしてシフトレジスタ手段から出力された
１ビットデータをラッチする第３のフリップフロップと
を用いて１ビット毎に加算信号および減算信号を出力す
るように構成したので、シフトレジスタ手段から出力さ
れる１ビットデータ毎にアナログ変換手段で用いる加算
信号および減算信号を効率的に生成できる効果がある。
ッチ手段が、基準クロックを入力し動作する第１のフリ
ップフロップと、第１のフリップフロップの出力信号と
基準クロックとを入力して動作する第１のＮＯＲ回路
と、第１のフリップフロップの出力信号の反転出力信号
と基準クロックとを入力して動作する第２のＮＯＲ回路
と、第１のＮＯＲ回路の出力をタイミングとしてシフト
レジスタ手段から出力される１ビットデータをラッチす
る第２のフリップフロップと、第２のＮＯＲ回路の出力
をタイミングとしてシフトレジスタ手段から出力された
１ビットデータをラッチする第３のフリップフロップと
を用いて１ビット毎に加算信号および減算信号を出力す
るように構成したので、シフトレジスタ手段から出力さ
れる１ビットデータ毎にアナログ変換手段で用いる加算
信号および減算信号を効率的に生成できる効果がある。
【００８３】請求項５記載の発明によれば、アナログ変
換手段が、１ビットラッチ手段からの加算信号を反転入
力とし、減算信号を非反転入力として加減算演算を同時
に実行する加減算回路と、加減算回路の出力信号を反転
入力として入力し動作する積分回路と、積分回路の出力
信号を非反転入力として制御波形を生成し出力するボル
テージホロワ回路とを用いて制御波形を生成するように
構成したので、ドライブ回路が必要とする任意の垂直制
御波形を生成できる効果がある。
換手段が、１ビットラッチ手段からの加算信号を反転入
力とし、減算信号を非反転入力として加減算演算を同時
に実行する加減算回路と、加減算回路の出力信号を反転
入力として入力し動作する積分回路と、積分回路の出力
信号を非反転入力として制御波形を生成し出力するボル
テージホロワ回路とを用いて制御波形を生成するように
構成したので、ドライブ回路が必要とする任意の垂直制
御波形を生成できる効果がある。
【００８４】請求項６記載の発明によれば、書込み許可
手段がブランキング信号の存在期間中にメモリ手段ヘの
データの書き込み動作を行なう構成としたので、書き込
み動作により画像表示の乱れを発生させることなく、効
率的にメモリ手段ヘのデータの書き込み動作を行なうこ
とができる効果がある。
手段がブランキング信号の存在期間中にメモリ手段ヘの
データの書き込み動作を行なう構成としたので、書き込
み動作により画像表示の乱れを発生させることなく、効
率的にメモリ手段ヘのデータの書き込み動作を行なうこ
とができる効果がある。
【００８５】請求項７記載の発明によれば、メモリ手段
が異なるアドレスで示される記憶領域に直流成分データ
と交流成分データを分けて記憶するように構成したの
で、直流成分データでスタート電圧、交流成分データで
その後の電圧を任意に決め、１周期ごとに可変できるダ
イナミックレンジの大きい任意の制御波形を生成できる
効果がある。
が異なるアドレスで示される記憶領域に直流成分データ
と交流成分データを分けて記憶するように構成したの
で、直流成分データでスタート電圧、交流成分データで
その後の電圧を任意に決め、１周期ごとに可変できるダ
イナミックレンジの大きい任意の制御波形を生成できる
効果がある。
【００８６】請求項８記載の発明によれば、デジタル出
力期間許可手段が許可パルス信号の入力中にアナログ変
換回路へ１ビットデータを出力するように構成したの
で、水平または垂直同期信号の周波数変化に対して１ビ
ットデータの変化量を一定に保ち、波高値一定の任意制
御波形を生成することができ、水平または垂直同期信号
の周波数変化に基づく画像表示の乱れを避けることがで
きる効果がある。
力期間許可手段が許可パルス信号の入力中にアナログ変
換回路へ１ビットデータを出力するように構成したの
で、水平または垂直同期信号の周波数変化に対して１ビ
ットデータの変化量を一定に保ち、波高値一定の任意制
御波形を生成することができ、水平または垂直同期信号
の周波数変化に基づく画像表示の乱れを避けることがで
きる効果がある。
【００８７】請求項９記載の発明によれば、アナログ変
換手段が基準クロックに基づいて読み出されたメモリ手
段内の１ビットデータと、反転クロック発生手段で生成
された位相が半クロック遅延された反転クロックに基づ
いて得られた１ビットデータの両者を合わせて任意の制
御波形を生成するように構成したので、１ビットあたり
の変化量を変えて制御波形の分解能を向上させ、高精度
で制御波形の波高値制御ができる効果がある。
換手段が基準クロックに基づいて読み出されたメモリ手
段内の１ビットデータと、反転クロック発生手段で生成
された位相が半クロック遅延された反転クロックに基づ
いて得られた１ビットデータの両者を合わせて任意の制
御波形を生成するように構成したので、１ビットあたり
の変化量を変えて制御波形の分解能を向上させ、高精度
で制御波形の波高値制御ができる効果がある。
【００８８】請求項１０記載の発明によれば、請求項２
または請求項３の発明と請求項６から請求項９の発明と
を組み合わせて構成したので、水平または垂直同期信号
の周波数変化により引き起こされる画像表示の乱れを発
生させることなく、１周期毎に制御波形の直流成分制御
が可能で、入力される同期信号の周波数変化に対して波
高値一定の任意の制御波形を生成しかつ制御波形の分解
能を向上させまた制御波形の波高値制御を高精度で実行
できる効果がある。
または請求項３の発明と請求項６から請求項９の発明と
を組み合わせて構成したので、水平または垂直同期信号
の周波数変化により引き起こされる画像表示の乱れを発
生させることなく、１周期毎に制御波形の直流成分制御
が可能で、入力される同期信号の周波数変化に対して波
高値一定の任意の制御波形を生成しかつ制御波形の分解
能を向上させまた制御波形の波高値制御を高精度で実行
できる効果がある。
【図１】 この発明の実施の形態１による１ビット方式
制御波形生成回路を示すブロック図である。
制御波形生成回路を示すブロック図である。
【図２】 図１の１ビット方式制御波形生成回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】 この発明の実施の形態２による１ビット方式
制御波形生成回路を示すブロック図である。
制御波形生成回路を示すブロック図である。
【図４】 図３の１ビット方式制御波形生成回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】 図１および図２の１ビット方式制御波形生成
回路内の１ビットラッチを示すブロック図である。
回路内の１ビットラッチを示すブロック図である。
【図６】 図５の１ビットラッチの動作を示すタイミン
グチャートである。
グチャートである。
【図７】 図１および図２の１ビット方式制御波形生成
回路内のアナログ変換回路を示すブロック図である。
回路内のアナログ変換回路を示すブロック図である。
【図８】 図７のアナログ変換回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図９】 この発明の実施の形態３による１ビット方式
制御波形生成回路を示すブロック図である。
制御波形生成回路を示すブロック図である。
【図１０】 図９の１ビット方式制御波形生成回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図１１】 この発明の実施の形態４による１ビット方
式制御波形生成回路を示すブロック図である。
式制御波形生成回路を示すブロック図である。
【図１２】 図１１の１ビット方式制御波形生成回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１３】 この発明の実施の形態５による１ビット方
式制御波形生成回路を示すブロック図である。
式制御波形生成回路を示すブロック図である。
【図１４】 図１３の１ビット方式制御波形生成回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１５】 この発明の実施の形態６による１ビット方
式制御波形生成回路を示すブロック図である。
式制御波形生成回路を示すブロック図である。
【図１６】 図１５の１ビット方式制御波形生成回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１７】 この発明の実施の形態７による１ビット方
式制御波形生成回路を示すブロック図である。
式制御波形生成回路を示すブロック図である。
【図１８】 従来の制御波形生成回路を示すブロック図
である。
である。
【図１９】 図１８の従来の制御波形生成回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
１ 基準クロック発生回路（基準クロック発生手段）、
２ リミットデータラッチ（リミットデータラッチ手
段）、４ アドレスカウンタ（アドレスカウンタ手
段）、５ コンパレータ（コンパレータ手段）、６ メ
モリ（メモリ手段）、７ デコーダ（デコーダ手段）、
８ １バイトラッチ（１バイトラッチ手段）、９ シフ
トレジスタ（シフトレジスタ手段）、１０ １ビットラ
ッチ（１ビットラッチ手段）、１１ アナログ変換回路
（アナログ変換手段）、１２ 第１のフリップフロッ
プ、１３ 第１のＮＯＲ回路、１４ 第２のＮＯＲ回
路、１５ 第２のフリップフロップ、１６ 第３のフリ
ップフロップ、３１ 書込み許可回路（書込み許可手
段）、３２ アドレス切替回路（アドレス切替手段）、
３３ 直流成分１バイトラッチ（直流成分１バイトラッ
チ手段）、３４ Ｄ／Ａコンバータ（Ｄ／Ａ変換手
段）、３５，１３５ デジタル出力期間許可回路（デジ
タル出力期間許可手段）、３６ 反転クロック発生回路
（反転クロック発生手段）、３７ １バイトラッチ（第
２の１バイトラッチ手段）、３８ シフトレジスタ（第
２のシフトレジスタ手段）、３９ １ビットラッチ（第
２の１ビットラッチ手段）、７１ 加減算回路、７２
積分回路、７３ ボルテージホロワ回路、１１０読出し
変換回路（読出し変換手段）。
２ リミットデータラッチ（リミットデータラッチ手
段）、４ アドレスカウンタ（アドレスカウンタ手
段）、５ コンパレータ（コンパレータ手段）、６ メ
モリ（メモリ手段）、７ デコーダ（デコーダ手段）、
８ １バイトラッチ（１バイトラッチ手段）、９ シフ
トレジスタ（シフトレジスタ手段）、１０ １ビットラ
ッチ（１ビットラッチ手段）、１１ アナログ変換回路
（アナログ変換手段）、１２ 第１のフリップフロッ
プ、１３ 第１のＮＯＲ回路、１４ 第２のＮＯＲ回
路、１５ 第２のフリップフロップ、１６ 第３のフリ
ップフロップ、３１ 書込み許可回路（書込み許可手
段）、３２ アドレス切替回路（アドレス切替手段）、
３３ 直流成分１バイトラッチ（直流成分１バイトラッ
チ手段）、３４ Ｄ／Ａコンバータ（Ｄ／Ａ変換手
段）、３５，１３５ デジタル出力期間許可回路（デジ
タル出力期間許可手段）、３６ 反転クロック発生回路
（反転クロック発生手段）、３７ １バイトラッチ（第
２の１バイトラッチ手段）、３８ シフトレジスタ（第
２のシフトレジスタ手段）、３９ １ビットラッチ（第
２の１ビットラッチ手段）、７１ 加減算回路、７２
積分回路、７３ ボルテージホロワ回路、１１０読出し
変換回路（読出し変換手段）。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 1/04,1/10,5/18
H04N 3/16 - 3/40
Claims (10)
- 【請求項１】 クロック信号を入力し、同期信号に同期
して所定周波数の基準クロックを発生する基準クロック
発生手段と、前記基準クロックに同期してアドレスカウ
ントクロックを発生し、前記同期信号に基づいて前記ア
ドレスカウントクロックの値がリセットされるデコーダ
手段と、前記デコーダ手段から出力される前記アドレス
カウントクロックをカウントし、前記同期信号に基づい
てカウント値がリセットされるアドレスカウンタ手段
と、前記アドレスカウンタ手段のカウント値と所定のカ
ウントリミット値とを比較し、両者が等しくなったとき
前記デコーダ手段へ前記基準クロックの出力を停止させ
るコンパレータ手段と、前記アドレスカウンタ手段から
出力されるカウント値の示す所定長のデータをメモリ手
段から読み出し、読み出された前記所定長のデータを１
ビット毎に読み出し、読み出された前記１ビット毎のデ
ジタル信号をアナログ信号へ変換して制御波形を生成し
外部へ出力する読出し変換手段とを備えた１ビット方式
制御波形生成回路。 - 【請求項２】 水平同期信号およびクロック信号を入力
し、前記水平同期信号に同期した所定周波数の基準クロ
ックを発生する基準クロック発生手段と、水平周期カウ
ントリミット値を保持するリミットデータラッチ手段
と、前記基準クロックに同期したアドレスカウントクロ
ックを発生し、前記水平同期信号に基づいて前記アドレ
スカウントクロックの値がリセットされるデコーダ手段
と、前記デコーダ手段から出力される前記アドレスカウ
ントクロックをカウントし前記水平同期信号に基づいて
前記カウント値がリセットされるアドレスカウンタ手段
と、前記アドレスカウンタ手段のカウント値と前記リミ
ットデータラッチ手段内の前記水平周期カウントリミッ
ト値とを比較し、両者が等しくなったとき前記デコーダ
手段へ前記基準クロックの出力を停止させるコンパレー
タ手段と、前記アドレスカウンタ手段から出力される前
記カウント値をアドレスとして入力し、前記アドレスの
示す記憶領域内に予め記憶された１バイトデータを読み
出すメモリ手段と、前記デコーダ手段から出力された前
記アドレスカウントクロックをラッチタイミングとして
入力し、前記メモリ手段から出力される前記１バイトデ
ータを前記アドレスカウントクロックに基づいて内部に
取り込み保持する１バイトラッチ手段と、前記基準クロ
ックに基づいて、前記１バイトラッチ手段内の前記１バ
イトデータを１ビットデータに変換するシフトレジスタ
手段と、前記基準クロックに基づいて、前記シフトレジ
スタ手段から出力された前記１ビットデータを取り込み
保持する１ビットラッチ手段と、前記１ビットラッチ手
段内に保持されている前記１ビットデータをデジタル信
号からアナログ信号へ変換して制御波形を生成し外部へ
出力するアナログ変換手段とを備えた１ビット方式制御
波形生成回路。 - 【請求項３】 垂直同期信号および水平同期信号を入力
し、前記垂直同期信号に同期した所定周波数の基準クロ
ックを発生する基準クロック発生手段と、垂直周期カウ
ントリミット値を保持するリミットデータラッチ手段
と、前記基準クロックに同期したアドレスカウントクロ
ックを発生し、前記垂直同期信号に基づいて前記アドレ
スカウントクロックの値がリセットされるデコーダ手段
と、前記デコーダ手段から出力される前記アドレスカウ
ントクロックをカウントし前記垂直同期信号に基づいて
カウント値がリセットされるアドレスカウンタ手段と、
前記アドレスカウンタ手段のカウント値と前記リミット
データラッチ手段内の垂直周期カウントリミット値とを
比較し、両者が等しくなったとき前記デコーダ手段へ前
記基準クロックの出力を停止させるコンパレータ手段
と、前記アドレスカウンタ手段から出力される前記カウ
ント値をアドレスとして入力し、前記アドレスの示す記
憶領域内に予め記憶された１バイトデータを読み出すメ
モリ手段と、前記デコーダ手段から出力された前記アド
レスカウントクロックをラッチタイミングとして入力
し、前記メモリ手段から出力される前記１バイトデータ
を前記アドレスカウントクロックに基づいて内部に取り
込み保持する１バイトラッチ手段と、前記基準クロック
に基づいて、前記１バイトラッチ手段内の前記１バイト
データを１ビットデータに変換するシフトレジスタ手段
と、前記基準クロックに基づいて、前記シフトレジス夕
手段から出力された前記１ビットデータを取り込み保持
する１ビットラッチ手段と、前記１ビットラッチ手段内
に保持されている前記１ビットデータをデジタル信号か
らアナログ信号に変換して制御波形を生成し外部へ出力
するアナログ変換手段とを備えた１ビット方式制御波形
生成回路。 - 【請求項４】 前記１ビットラッチ手段は、前記基準ク
ロックを入力し動作する第１のフリップフロップと、前
記第１のフリップフロップから出力される出力信号と前
記基準クロックとを入力して動作する第１のＮＯＲ回路
と、前記第１のフリップフロップから出力される前記出
力信号を反転した反転出力信号と前記基準クロックとを
入力して動作する第２のＮＯＲ回路と、前記第１のＮＯ
Ｒ回路の出力をタイミングとして入力し、前記シフトレ
ジスタ手段から出力された１ビットデータをラッチする
第２のフリップフロップと、前記第２のＮＯＲ回路の出
力をタイミングとして入力し、前記シフトレジスタ手段
から出力された前記１ビットデータをラッチする第３の
フリップフロップとを有することを特徴とする請求項２
または請求項３記載の１ビット方式制御波形生成回路。 - 【請求項５】 前記アナログ変換手段は、前記第２のフ
リップフロップから出力された加算信号を反転入力と
し、前記第３のフリップフロップから出力された減算信
号を非反転入力として動作するオペアンプを有し加減算
演算を同時に実行する加減算回路と、前記加減算回路か
ら出力された出力信号を反転入力として入力し動作する
オペアンプを有する積分回路と、前記積分回路から出力
された出力信号を非反転入力として入力するオペアンプ
を有し前記制御波形を生成し出力するボルテージホロワ
回路とを有することを特徴とする請求項４記載の１ビッ
ト方式制御波形生成回路。 - 【請求項６】 走査線の帰線を消去するために用いられ
るブランキング信号の入力期間中に前記メモリ手段ヘの
データの書き込み動作を実行する書き込み許可手段を更
に備えることを特徴とする請求項２または請求項３記載
の１ビット方式制御波形生成回路。 - 【請求項７】 前記メモリ手段は、１バイトデータの直
流成分データと交流成分データとを異なるアドレスで示
される記憶領域にそれぞれ格納し、前記デコーダ手段は
前記基準クロックに同期して直流成分データ対応アドレ
スカウントクロックと交流成分データ対応アドレスカウ
ントクロックとを生成し、前記水平同期信号または前記
垂直同期信号に基づいて前記直流成分データ対応アドレ
スカウントクロックおよび前記交流成分データ対応アド
レスカウントクロックとがリセットされ、前記直流成分
データ対応アドレスカウントクロックと前記交流成分デ
ータ対応アドレスカウントクロックとを切り替えるアド
レス切替手段と、前記デコーダ手段から出力される前記
直流成分データ対応アドレスカウントクロックをラッチ
タイミングとして入力し、前記メモリ手段から前記直流
成分データである１バイトデータを取り込み保持する直
流成分１バイトラッチ手段と、前記直流成分１バイトラ
ッチ手段内に格納された１バイトの前記直流成分データ
をデジタル信号からアナログ信号へ変換するデジタル／
アナログ（Ｄ／Ａ）変換手段とをさらに備え、前記制御
波形の出力に基づいて動作する画像表示期間中に、前記
直流成分データを用いてスタート電圧、前記交流成分デ
ータを用いて前記スタート電圧後の電圧を任意に決定
し、１周期毎に可変可能な大きなダイナミックレンジの
制御波形を生成することを特徴とする請求項２または請
求項３に記載の１ビット方式制御波形生成回路。 - 【請求項８】 前記１ビットラッチ手段と前記アナログ
変換手段との間に設けられ、前記１ビットラッチ手段か
ら１ビットデータを前記アナログ変換手段へ出力する期
間を制御する許可パルス信号を入力し、前記許可パルス
信号の入力期間中に前記１ビットデータを前記アナログ
変換手段へ出力するデジタル出力期間許可手段をさらに
備え、前記制御波形の出力に基づく画像表示動作時に、
同期信号の周波数変化に対して波高値一定の任意の制御
波形を生成し、前記水平同期信号又は前記垂直同期信号
の周波数変化により引き起こされる画像歪の発生を防ぐ
ことを特徴とする請求項２または請求項３に記載の１ビ
ット方式制御波形生成回路。 - 【請求項９】 前記基準クロック発生手段から出力され
る前記所定周波数の前記基準クロックを入力し、前記基
準クロックの反転クロックを発生し出力する反転クロッ
ク発生手段と、前記デコーダ手段から出力される前記ア
ドレスカウントクロックをラッチタイミングとして入力
し、前記アドレスカウントクロックに基づいてメモリ手
段から出力される１バイトデータを一時的に保持する第
２の１バイトラッチ手段と、前記反転クロックを入力
し、前記反転クロックに基づいて前記第２の１バイトラ
ッチ手段内に保持された前記１バイトデータを入力し、
前記１バイトデータを１ビットデータに変換し出力する
第２のシフトレジスタ手段と、前記反転クロックを入力
し、前記反転クロックに基づいて前記第２のシフトレジ
スタ手段から出力される前記１ビットデータを一時的に
保持する第２の１ビットラッチ手段をさらに備え、前記
アナログ変換手段は、前記１ビットラッチ手段の出力と
前記第２の１ビットラッチ手段からの出力とを併せて前
記制御波形を生成し、前記アナログ変換手段から出力さ
れる前記制御波形の出力に基づく画像表示動作時に１ビ
ットあたりの前記制御波形の分解能を向上させたことを
特徴とする請求項２又は請求項３に記載の１ビット方式
制御波形生成回路。 - 【請求項１０】 同期信号を入力し、前記同期信号に同
期した所定周波数の基準クロックを発生する基準クロッ
ク発生手段と、前記基準クロック発生手段から出力され
る所定周波数の基準クロックを入力し、前記基準クロッ
クの反転クロックを発生し出力する反転クロック発生手
段と、周期カウントリミット値を保持するリミットデー
タラッチ手段と、基準クロックに同期して直流成分デー
タ対応アドレスカウントクロックと交流成分データ対応
アドレスカウントクロックとを生成し、前記同期信号に
基づいて前記直流成分データ対応アドレスカウントクロ
ックおよび前記交流成分データ対応アドレスカウントク
ロックとがリセットされるデコーダ手段と、前記デコー
ダ手段から出力される前記直流成分データ対応アドレス
カウントクロックと前記交流成分データ対応アドレスカ
ウントクロックとを切り替えるアドレス切替手段と、前
記アドレス切替手段から出力される前記アドレスカウン
トクロックをカウントし、前記同期信号に基づいてカウ
ント値がリセットされるアドレスカウンタ手段と、前記
アドレスカウンタ手段のカウント値と前記リミットデー
タラッチ手段内の前記周期カウントリミット値とを比較
し、両者が等しくなったとき前記デコーダ手段へ前記基
準クロックの出力を停止させるコンパレータ手段と、１
バイトデータの直流成分データと交流成分データとを予
め分離し異なるアドレスで示される記憶領域に前記直流
成分データと前記交流成分データとを格納し、前記アド
レスカウンタ手段から出力される前記カウント値をアド
レスとして入力し、前記アドレスの示す記憶領域内に予
め記憶された１バイトデータを読み出すメモリ手段と、
前記基準クロック及び前記反転クロックにそれぞれ対応
して設けられ、前記デコーダ手段から出力された前記ア
ドレスカウントクロックをラッチタイミングとして入力
し、前記メモリ手段から出力される前記交流成分データ
である前記１バイトデータを前記アドレスカウントクロ
ックに基づいて内部に取り込み保持する１バイトラッチ
手段と、前記基準クロック及び前記反転クロックにそれ
ぞれ対応して設けられ、前記基準クロックおよび前記反
転クロックに基づいて、それぞれ対応する前記１バイト
ラッチ手段内の前記１バイトデータを１ビットデータに
変換し出力するシフトレジスタ手段と、前記基準クロッ
ク及び前記反転クロックにそれぞれ対応して設けられ、
前記基準クロックおよび前記反転クロックに基づいて、
それぞれ対応する前記シフトレジスタ手段から出力され
た前記１ビットデータを取り込み保持する１ビットラッ
チ手段と、前記１ビットラッチ手段内に保持されている
前記１ビットデータをデジタル信号からアナログ信号へ
変換し制御波形を生成し外部へ出力するアナログ変換手
段と、走査線の帰線を消去するために用いられるブラン
キング信号の入力期間中に前記メモリ手段ヘのデータの
書き込み動作を許可する書込み許可手段と、前記デコー
ダ手段から出力される前記直流成分データ対応アドレス
カウントクロックをラッチタイミングとして入力し、前
記メモリ手段から前記直流成分データである１バイトデ
ータを取り込み保持する直流成分１バイトラッチ手段
と、前記直流成分１バイトラッチ内に格納された１バイ
トの直流成分データをデジタル信号からアナログ信号へ
変換するデジタル／アナログ（Ｄ／Ａ）変換手段と、前
記１ビットラッチ手段と前記アナログ変換手段との間に
設けられ、前記１ビットラッチ手段から前記１ビットデ
ータを前記アナログ変換手段へ出力する期間を制御する
許可パルス信号を入力し、前記許可パルス信号の入力期
間中に前記１ビットデータを前記アナログ変換手段へ出
力するデジタル出力期間許可手段とを備え、前記アナロ
グ変換手段の出力する前記制御波形と前記Ｄ／Ａ変換手
段の出力とを加算して制御波形を生成し外部へ出力する
１ビット方式制御波形生成回路。
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