JPH0438794A - ビデオメモリ用アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・〈産業上の利用分野〉 本発明は、デジタル画像データをＤ＝ＲＡ、Ｍ。

５−ＲＡＭ等のメモリに記録し、またはメモリから読出
すための、ビデオメモリ用アドレス発生装置に関する。

〈従来の技術〉 画像をあられすアナログ信号をＡ／Ｄ変換して画像処理
を行う装置、及び、このデジタル画像データを記録する
装置においては、専用の特殊なメモリを使用する場合以
外は、メモリに対しアドレス（記録番地）を与えるアド
レスコントローラが必要となる。また、画像信号は連続
しているため、アドレスコントローラは、画素の始まり
からの画素数を数えるカウンタと、データ信号やメモリ
コントロール信号とのタイミングを調整するためのラッ
チとから構成される。

従来、メモリに与えるアドレスは、バイナリ−コードで
与え、画像データの書込み・読出しに伴い、アドレスは
連続・的に変化する。

このとき、アドレスが例えば０３７Ｆ（ｈ）から０３８
０（ｈ）に変化する際には、下記のごとく、アドレスラ
インのうち、１１ビツトの０／１が反転する。

０３７　Ｆ（ｈ）＝　、　００００００１１０１１１１
１１１０３８０（ｈ）＝　　０００００１００．１００
０００００〈発明が解決しようとする課題〉 ところか、ロジックＩＣは、出力の０／１か反転する時
に電流を消費し、電源ラインにスパイクノイズとなって
現れる。

このノイズは出力の０／１が反転するビット数が多いは
と増加し、装置内の他の回路ブロックへ悪影響を及はす
という問題点があった。

尚、従来は、このノイズ対策のために、電源ラインにコ
ンデンサ、コイルなどのノイズフィルタを挿入したり、
各回路ブロックごとに電源ラインを分割したりするなと
して、このノイズが他に影響しないようにしてきた。

本発明は、このような実情に鑑みてなされたもので、ア
ドレスコントローラ部で発生するノイズ自体を減少させ
ることができるようにすることを目的とする。

〈課題を解決するための手段〉 このため、本発明は、デジタル画像データをメモリに記
録し、またはメモリから読出すため、画像信号に対応し
て連続したアドレスを発生させてメモリに与えるビデオ
メモリ用アドレス発生装置において、前記アドレスをグ
レイコードで与えるように構成したちのである。

〈作用〉 上記の構成においては、デジタル画像データ用メモリの
アドレスをバイナリ−コードではなく、グレイコードで
与えることにより、デジタル画像データの記録・読出し
に際し、アドレスバスが複数個同時に変化することがな
くなり、電源にスパイク状に発生する電源スパイクノイ
ズを防止できる。

〈実施例〉 以下に本発明の詳細な説明する。

第１図は画像信号処理装置のブロック図の例である。

、入力された映像信号は、プリプロセス回路１において
、Ｒ，Ｇ、Ｂの各要素にデコードされ、Ａ／Ｄ変換器２
でデジタル信号に変換されて、メモリ３に記録される。

読出し時は、メモリ３よりＲ，Ｇ、Ｂの各要素のデジタ
ルデータが読出され、Ｄ／Ａ変換器４てアナログのＲ，
Ｇ、Ｂ信号に変換され、ポストプロセス回路５により、
映像信号に作り直されて出力が得られる。

記録・読出しのタイミングは、同期分離（タイミング発
生）回路６により作られるクロックに同期している。

また、コントローラ７は、メモリ３に与えるアドレスを
発生させる機能を持ち、システムの動作は、操作・表示
部８で選択する。

説明のためにメモリ３の大きさを、Ｒ，Ｇ、Ｂの各要素
に対して一画素８ビツト、水平走査期間５１２画素、垂
直方向２４０画素で、■フィールドを構成するものとす
る（第２図）。

このような構成にすると、Ｒ，Ｇ、　　Ｂの各要素あた
り１２０ＫＢｙｔｅのメモリを使用する。

第２図の構成で、第１図のシステムを組む際のアドレス
の与え方として、Ｒ，Ｇ、Ｂの各要素の判別に２ビツト
、１フイ一ルド分の画素数１２２．８８０個に１８ビツ
ト必要であるため、アドレスは２０ビット幅となる。

従来はこのアドレスをバイナリ−コードで与えていたが
、本発明によると、アドレスはグレイコードで与えられ
る（第３図）。

第３図に示すように、グレイコードは、連続する２つの
数の間では、ただ１つのビットのみ、Ｏ／１が反転する
ことに大きな特徴がある。

一方、−数的にロジックＩＣは、出力のＯ／１が反転す
るときに、電流を消費するため、例えば、画素番号の２
から３へ変わるときは、バイナリ−コードでもグレイコ
ードでも１ビツトＯ／１が反転するだけであるが、画素
番号が６５５３５から６５５３６へ変わるときには、下
記のごとく、バイナリ−コードで１７ビツトＧ／１が反
転するのに対し、グレイコードでは１ビツトのみ０／１
が反転する。

（ａ）バイナリ−コードの場合 画素番号６５５３５　００００１１１１１１１１１１１
１１１１１画素番号６５５３６　０００１００００００
００００００００００（ｂ）グレイコードの場合 画素番号６５５３５　００００１００００００００００
０００００画素番号６５５３６　０００１１０００００
００００００００００第２図及び第３図のシステムにお
けるアドレスの与え方につき更に述べる。

第１図におけるコントローラ７は、第４図に示すように
、システム全体の動作を制御する機能を持つＣＰＵＩＩ
と、１画素の周期に対応した周波数のパルスであるドツ
トクロック１２により動作するアドレスカウンタ１３及
び出力ラッチ１４を含み、画像信号に同期した同期信号
１５とＣＰＵＩＩからの制御コマンド１６との組み合わ
せに応じて動作制御部１７により出力が規定されるメモ
リコントローラ１８とに分けて考えることができる。

このうち、アドレスカウンタ１３は、第５図に示すよう
に、画像信号として有効な期間だけ、連続したカウント
アツプ動作をすることになる。このとき、アドレスカウ
ンタ１３がバイナリ−コードで動作するよう構成されて
いると、前述のようにカウントアツプ動作に伴い、電源
にノイズが多くあられれるが、アドレスカウンタ１３を
グレイコードで動作するように構成することで、電流消
費を抑え、ノイズを低減する効果がある。

次に他の実施例について説明する。

本発明は、デジタル画像データ用のメモリに対して与え
るアドレス信号をグレイコードにすることにより、ロジ
ック部での電流消費を抑え、ノイズを減少させる効果を
期待するものであり、メモリか装置の内部にあると外部
にあるとを問わない。

そこで、第６図に示すようなカメラシステムへの適用が
考えられる。

第６図は、デジタル画像データの外部記録メディアとし
て着脱可能なＩＣメモリカードを使用するデジタルスチ
ルビデオカメラシステムを示している。

カメラ部においては、システムコントローラ２１による
タイミング回路２２を介しての支配の下、撮像素子２３
により得られる画像信号が、プリプロセス回路２４を経
た後、各画素に対応してＡ／Ｄ変換器２５によりＡ／Ｄ
変換され、インターフェイス（Ｉ／Ｆ）ロジック回路２
６を介して、ＩＣメモリカード２７にデータか書込まれ
る。

また、再生部においては、システムコントローラ２８に
よるタイミング回路２９を介しての支配の下、ＩＣメモ
リカード２７に記録されたデータが、■／Ｆロジック回
路３０を介して読出され、Ｄ／Ａ変換器３１によりＤ／
Ａ変換され、ポストプロセス回路３２を経て、映像信号
として出力される。

このシステムにおいて、ＩＣメモリカード２７は、直結
バス方式であり、Ｔ／Ｆロジック回路２６．３０からは
ＩＣメモリカード２７に対し、撮像素子の各画素に対応
した、連続したアドレスを与える必要かある。

従来の技術では、アドレス信号はバイナリ−コードで与
えられるため、前述したように、アドレス信号の各ビッ
トが０／１の反転か起こるときに、ロジック回路で電流
が消費され、ノイズの原因となる。

本発明によれば、アドレス信号はグレイコードで与えら
れるため、アドレス信号の０／１の反転に起因するノイ
ズの発生が抑えられる。

〈発明の効果〉 以上説明したように本発明によれば、アドレス発生ロジ
ックの出力の反転時に生じるロジック回路での電力消費
を抑え、これに起因する電源ノイズの発生を減少させる
ことができるという効果か得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す画像信号処理装置のブ
ロック図、第２図は画素構成を示す図、第３図はメモリ
へのアドレスの与え方をバイナリ−コードの場合とグレ
イコードの場合とについて示す図、第４図はコントロー
ラのブロック図、第５図はカウンタ動作を示す図、第６
図は他の実施例を示すデジタルスチルビデオカメラシス
テムのブロック図である。 ３・・・メモリ　　７・・・コントローラ　　１１・・
・ＣＰＵ　　　１８・・・メモリコントローラ　　２７
・・・ＩＣメモリカード

Claims (1)

【特許請求の範囲】
1. デジタル画像データをメモリに記録し、またはメモリか
   ら読出すため、画像信号に対応して連続したアドレスを
   発生させてメモリに与えるビデオメモリ用アドレス発生
   装置において、前記アドレスをグレイコードで与えるよ
   うに構成したことを特徴とするビデオメモリ用アドレス
   発生装置。