JPH05167987A - ディジタル電子スチル・カメラおよびその動作方法 - Google Patents
ディジタル電子スチル・カメラおよびその動作方法Info
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- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
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Abstract
(57)【要約】
【目的】 画素データの再生時の消費電力を低く抑え
る。 【構成】 フレーム・メモリには，所定のクロック周波
数（14.32 ＭＨｚ）に同期して画素のデータが書込まれ
ている。再生時には，撮影時のクロック信号の周波数の
１／２の周波数（7.16ＭＨｚ）のクロック信号が各ブロ
ック回路に与えられる。水平方向のアドレス・データを
出力するためのＨ方向アドレス・カウンタ48のカウント
値は２倍回路50において２倍される。２倍されたカウン
ト値を表わすデータが水平方向アドレス・データとして
フレーム・メモリに与えられる。これによりフレーム・
メモリからは画素データが間引かれて読出され，再生処
理が行なわれる。
る。 【構成】 フレーム・メモリには，所定のクロック周波
数（14.32 ＭＨｚ）に同期して画素のデータが書込まれ
ている。再生時には，撮影時のクロック信号の周波数の
１／２の周波数（7.16ＭＨｚ）のクロック信号が各ブロ
ック回路に与えられる。水平方向のアドレス・データを
出力するためのＨ方向アドレス・カウンタ48のカウント
値は２倍回路50において２倍される。２倍されたカウン
ト値を表わすデータが水平方向アドレス・データとして
フレーム・メモリに与えられる。これによりフレーム・
メモリからは画素データが間引かれて読出され，再生処
理が行なわれる。
Description
【０００１】
【産業上の利用分野】この発明は，ディジタル電子スチ
ル・カメラおよびその動作方法に関する。
ル・カメラおよびその動作方法に関する。
【０００２】
【従来の技術】ディジタル電子スチル・カメラは，被写
体をＣＣＤなどの固体電子撮像素子を用いて撮像し，固
体電子撮像素子から出力されるアナログ映像信号をディ
ジタル画像データに変換してメモリ・カードなどの記録
媒体に記録するカメラである。ディジタル電子スチル・
カメラを用いて記録された画像データを再生する場合，
専用の再生装置のほか再生機能を有するディジタル電子
スチル・カメラが用いられる。
体をＣＣＤなどの固体電子撮像素子を用いて撮像し，固
体電子撮像素子から出力されるアナログ映像信号をディ
ジタル画像データに変換してメモリ・カードなどの記録
媒体に記録するカメラである。ディジタル電子スチル・
カメラを用いて記録された画像データを再生する場合，
専用の再生装置のほか再生機能を有するディジタル電子
スチル・カメラが用いられる。
【０００３】
【発明が解決しようとする課題】しかしながらディジタ
ル画像データを再生する場合，再生回路には再生してい
る間中通電していなければならず多大な電力を消費して
しまう。とくにバッテリィを内蔵し，再生機能を有した
ディジタル電子スチル・カメラによって再生を行なう場
合省電力化は必須である。
ル画像データを再生する場合，再生回路には再生してい
る間中通電していなければならず多大な電力を消費して
しまう。とくにバッテリィを内蔵し，再生機能を有した
ディジタル電子スチル・カメラによって再生を行なう場
合省電力化は必須である。
【０００４】この発明は，再生機能を有したディジタル
電子スチル・カメラにおいて再生時の省電力化を図るこ
とを目的とする。
電子スチル・カメラにおいて再生時の省電力化を図るこ
とを目的とする。
【０００５】
【課題を解決するための手段】第１の発明のディジタル
電子スチル・カメラは，入力するクロック信号に同期し
て動作し，正規の画素数の画素データが記録されている
記録媒体から画素データを間引いて読取る読取手段，入
力するクロック信号に同期して動作し，上記読取手段に
よって読取られた画素データに画像再生処理を施す再生
処理手段，ならびに上記読取手段の間引処理における間
引きの周期に応じたクロック信号を発生し，上記読取手
段および上記再生処理手段に与えるクロック信号発生手
段を備えていることを特徴とする。
電子スチル・カメラは，入力するクロック信号に同期し
て動作し，正規の画素数の画素データが記録されている
記録媒体から画素データを間引いて読取る読取手段，入
力するクロック信号に同期して動作し，上記読取手段に
よって読取られた画素データに画像再生処理を施す再生
処理手段，ならびに上記読取手段の間引処理における間
引きの周期に応じたクロック信号を発生し，上記読取手
段および上記再生処理手段に与えるクロック信号発生手
段を備えていることを特徴とする。
【０００６】第１の発明のディジタル電子スチル・カメ
ラの動作方法は，正規の画素数の画素データの読取時に
おけるクロック信号よりも長い周期のクロック信号に同
期して，正規の画素数の画素データが記録されている記
録媒体から画素データを間引きして読取り，上記長い周
期のクロック信号に同期して，読取られた画素データの
再生処理を行なうことを特徴とする。
ラの動作方法は，正規の画素数の画素データの読取時に
おけるクロック信号よりも長い周期のクロック信号に同
期して，正規の画素数の画素データが記録されている記
録媒体から画素データを間引きして読取り，上記長い周
期のクロック信号に同期して，読取られた画素データの
再生処理を行なうことを特徴とする。
【０００７】第２の発明のディジタル電子スチル・カメ
ラは，記録媒体に記録されている正規の画素数の画素デ
ータを１画素分ずつ読取る場合におけるクロック信号の
周期の正の整数倍の周期のクロック信号を出力するクロ
ック信号発生手段，上記クロック信号発生手段から出力
されるクロック信号に同期して動作し，正規の画素数の
画素データが記録されている記録媒体から上記正の整数
個隣接する画素分ずつ画素データを読取る読取手段，上
記読取手段により読取られた画素データを平均化する平
均化手段，および上記クロック信号発生手段から出力さ
れるクロック信号に同期して動作し，上記平均化手段に
より平均化された画素データの再生処理を行なう再生手
段を備えていることを特徴とする。
ラは，記録媒体に記録されている正規の画素数の画素デ
ータを１画素分ずつ読取る場合におけるクロック信号の
周期の正の整数倍の周期のクロック信号を出力するクロ
ック信号発生手段，上記クロック信号発生手段から出力
されるクロック信号に同期して動作し，正規の画素数の
画素データが記録されている記録媒体から上記正の整数
個隣接する画素分ずつ画素データを読取る読取手段，上
記読取手段により読取られた画素データを平均化する平
均化手段，および上記クロック信号発生手段から出力さ
れるクロック信号に同期して動作し，上記平均化手段に
より平均化された画素データの再生処理を行なう再生手
段を備えていることを特徴とする。
【０００８】第２の発明のディジタル電子スチル・カメ
ラの動作方法は，正規の画素数の画素データを１画素分
ずつ読取る場合におけるクロック信号の周期の正の整数
倍の周期のクロック信号を発生し，発生したクロック信
号に同期して正規の画素数の画素データが記録されてい
る記録媒体から上記正の整数個隣接する画素分ずつの画
素データを読取り，読取られた画素データを平均化し，
発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なうことを特徴とする。
ラの動作方法は，正規の画素数の画素データを１画素分
ずつ読取る場合におけるクロック信号の周期の正の整数
倍の周期のクロック信号を発生し，発生したクロック信
号に同期して正規の画素数の画素データが記録されてい
る記録媒体から上記正の整数個隣接する画素分ずつの画
素データを読取り，読取られた画素データを平均化し，
発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なうことを特徴とする。
【０００９】
【作用】ディジタル回路の消費電力は，ディジタル回路
を動かすクロック信号の周波数にほぼ線型に比例する。
このため低い周波数のクロック信号を用いてディジタル
回路を動作させれば消費電力を抑えることができる。
を動かすクロック信号の周波数にほぼ線型に比例する。
このため低い周波数のクロック信号を用いてディジタル
回路を動作させれば消費電力を抑えることができる。
【００１０】第１の発明によると，記録媒体に記録され
た画素データが間引かれて読取られる。読取られる画素
データに応じた，撮影時の周波数に比べて低い周波数の
クロック信号を用いて再生処理手段および上記読取手段
が駆動され，再生処理が施される。
た画素データが間引かれて読取られる。読取られる画素
データに応じた，撮影時の周波数に比べて低い周波数の
クロック信号を用いて再生処理手段および上記読取手段
が駆動され，再生処理が施される。
【００１１】第２の発明によると，正規の画素数の画素
データを１画素分ずつ読取る場合におけるクロック信号
の周期の正の整数倍の周期のクロック信号が出力され，
このクロック信号が上記読取手段に与えられ，整数個隣
接する画素分ずつ画素データが読取られる。読取られた
画素データは平均化され１つの画素データとされ再生処
理される。
データを１画素分ずつ読取る場合におけるクロック信号
の周期の正の整数倍の周期のクロック信号が出力され，
このクロック信号が上記読取手段に与えられ，整数個隣
接する画素分ずつ画素データが読取られる。読取られた
画素データは平均化され１つの画素データとされ再生処
理される。
【００１２】
【発明の効果】第１の発明によると，画素データは間引
かれて記録媒体から読取られるので，読取手段および再
生処理手段は読取られる画素データに応じた周波数のク
ロック信号によって動作される。このクロック信号は正
規の画素数の画素データすべてを記録媒体から読取り再
生するときのクロック信号の周波数よりも低い周波数と
なるので，消費電力を低く抑えることができる。
かれて記録媒体から読取られるので，読取手段および再
生処理手段は読取られる画素データに応じた周波数のク
ロック信号によって動作される。このクロック信号は正
規の画素数の画素データすべてを記録媒体から読取り再
生するときのクロック信号の周波数よりも低い周波数と
なるので，消費電力を低く抑えることができる。
【００１３】第２の発明によると，整数個隣接する画素
分ずつ読取られ，クロック信号はこの読取りに対応し
た，正規の画素数の画素データを１画素分ずつ読取る場
合のクロック信号の周期の正の整数倍の周期となる。し
たがって正規の画素数の画素データを記録媒体から読取
り再生するときのクロック信号の周波数よりも低い周波
数となり，消費電力を抑えることができる。
分ずつ読取られ，クロック信号はこの読取りに対応し
た，正規の画素数の画素データを１画素分ずつ読取る場
合のクロック信号の周期の正の整数倍の周期となる。し
たがって正規の画素数の画素データを記録媒体から読取
り再生するときのクロック信号の周波数よりも低い周波
数となり，消費電力を抑えることができる。
【００１４】
【実施例】図１はこの発明の実施例を示すもので，ディ
ジタル電子スチル・カメラの電気的構成を示すブロック
図である。
ジタル電子スチル・カメラの電気的構成を示すブロック
図である。
【００１５】ディジタル電子スチル・カメラ10の全体の
動作は全体制御部30によって統括される。ディジタル電
子スチル・カメラ10に含まれる各ブロック回路は，シス
テム・クロック発生回路20から出力されるシステム・ク
ロック信号に同期して動作される。またディジタル画像
データは，メモリ・コントローラ40によってフレーム・
メモリ16への書込みおよびフレーム・メモリ16からの読
取りが行なわれる。メモリ・コントローラ40によってフ
レーム・メモリ16に記憶されている画素データを逐一読
取ることもできるし，画素データを間引いて読取ること
もできるし，隣接する２個の画素のデータを同時に読取
ることもできる。
動作は全体制御部30によって統括される。ディジタル電
子スチル・カメラ10に含まれる各ブロック回路は，シス
テム・クロック発生回路20から出力されるシステム・ク
ロック信号に同期して動作される。またディジタル画像
データは，メモリ・コントローラ40によってフレーム・
メモリ16への書込みおよびフレーム・メモリ16からの読
取りが行なわれる。メモリ・コントローラ40によってフ
レーム・メモリ16に記憶されている画素データを逐一読
取ることもできるし，画素データを間引いて読取ること
もできるし，隣接する２個の画素のデータを同時に読取
ることもできる。
【００１６】被写体を撮影する場合，システム・クロッ
ク発生回路20からは14.32 ＭＨｚの周波数のクロック信
号が出力され，各ブロックの回路はこのクロック信号に
同期して動作する。
ク発生回路20からは14.32 ＭＨｚの周波数のクロック信
号が出力され，各ブロックの回路はこのクロック信号に
同期して動作する。
【００１７】被写体像は結像レンズ11によってＣＣＤ12
上に結像され，ＣＣＤ12から被写体像を表わすアナログ
映像信号が出力される。アナログ映像信号は前処理回路
13に与えられる。前処理回路13は入力するアナログ映像
信号の増幅などの処理を行なう回路である。前処理回路
13から出力されるアナログ映像信号はアナログ／ディジ
タル（Ａ／Ｄ）変換回路14に与えられ，ディジタル画像
データに変換される。
上に結像され，ＣＣＤ12から被写体像を表わすアナログ
映像信号が出力される。アナログ映像信号は前処理回路
13に与えられる。前処理回路13は入力するアナログ映像
信号の増幅などの処理を行なう回路である。前処理回路
13から出力されるアナログ映像信号はアナログ／ディジ
タル（Ａ／Ｄ）変換回路14に与えられ，ディジタル画像
データに変換される。
【００１８】Ａ／Ｄ変換回路14によって変換されたディ
ジタル画像データはメモリ・コントローラ40の制御の下
に，一旦フレーム・メモリ16に記憶される。フレーム・
メモリ16に記憶されたディジタル画像データは輝度デー
タ／色データ（Ｙ／Ｃ）処理回路18に与えられ画素補間
が行なわれる。画素補間が行なわれたディジタル画像デ
ータは再びフレーム・メモリ16に与えられ記憶される。
フレーム・メモリ16に記憶されている画素データによっ
て表わされる画素の配列が図２に模式的に示されてい
る。この例では１水平方向に768 個の画素が存在する。
ジタル画像データはメモリ・コントローラ40の制御の下
に，一旦フレーム・メモリ16に記憶される。フレーム・
メモリ16に記憶されたディジタル画像データは輝度デー
タ／色データ（Ｙ／Ｃ）処理回路18に与えられ画素補間
が行なわれる。画素補間が行なわれたディジタル画像デ
ータは再びフレーム・メモリ16に与えられ記憶される。
フレーム・メモリ16に記憶されている画素データによっ
て表わされる画素の配列が図２に模式的に示されてい
る。この例では１水平方向に768 個の画素が存在する。
【００１９】フレーム・メモリ16に記憶されたディジタ
ル画像データは再び読出され，圧縮伸張回路17に与えら
れる。圧縮伸張回路17はハフマン符号化，ランレングス
符号化によりデータ圧縮する処理および圧縮されたディ
ジタル画像データを伸張する処理を行なう回路である。
圧縮伸張回路17によってデータ圧縮されたディジタル画
像データはメモリ・カード１に与えられ，所定の領域に
記録される。
ル画像データは再び読出され，圧縮伸張回路17に与えら
れる。圧縮伸張回路17はハフマン符号化，ランレングス
符号化によりデータ圧縮する処理および圧縮されたディ
ジタル画像データを伸張する処理を行なう回路である。
圧縮伸張回路17によってデータ圧縮されたディジタル画
像データはメモリ・カード１に与えられ，所定の領域に
記録される。
【００２０】メモリ・カード１に記録されているディジ
タル画像データを再生するときには，システム・クロッ
ク発生回路20からは7.16ＭＨｚの周波数のクロック信号
が出力され，各ブロックの回路はこのクロック信号に同
期して動作する。
タル画像データを再生するときには，システム・クロッ
ク発生回路20からは7.16ＭＨｚの周波数のクロック信号
が出力され，各ブロックの回路はこのクロック信号に同
期して動作する。
【００２１】再生時においてディジタル画像データがメ
モリ・カード１から読出され，圧縮伸張回路17に与えら
れる。圧縮伸張回路17によってデータ伸張が行なわれる
とメモリ・コントローラ40の制御の下にフレーム・メモ
リ16に一旦記憶される。
モリ・カード１から読出され，圧縮伸張回路17に与えら
れる。圧縮伸張回路17によってデータ伸張が行なわれる
とメモリ・コントローラ40の制御の下にフレーム・メモ
リ16に一旦記憶される。
【００２２】フレーム・メモリ16に記憶されたディジタ
ル画像データはメモリ・コントローラ40によって画素デ
ータが間引きされて読出される，または隣接された画素
のデータが読出され平均化される。
ル画像データはメモリ・コントローラ40によって画素デ
ータが間引きされて読出される，または隣接された画素
のデータが読出され平均化される。
【００２３】フレーム・メモリ16から読出された画素デ
ータによって表わされる画素の配列が図３に模式的に示
されている。この例では再生時は水平方向に384 個の画
素が存在することとなる。いずれによっても再生時にお
いては画素数は撮影時の画素数よりも少なくなってお
り，各ブロック回路に与えられるクロック信号の周波数
も撮影時よりも低くなっている。
ータによって表わされる画素の配列が図３に模式的に示
されている。この例では再生時は水平方向に384 個の画
素が存在することとなる。いずれによっても再生時にお
いては画素数は撮影時の画素数よりも少なくなってお
り，各ブロック回路に与えられるクロック信号の周波数
も撮影時よりも低くなっている。
【００２４】フレーム・メモリ16から読出されたディジ
タル画像データは，Ｙ／Ｃ処理回路18を経て再生回路19
に与えられる。再生回路19は入力するディジタル画像デ
ータをアナログ映像信号に変換し，増幅する回路であ
る。再生回路14から出力されるアナログ映像信号はモニ
タ表示装置２に与えられ可視表示される。
タル画像データは，Ｙ／Ｃ処理回路18を経て再生回路19
に与えられる。再生回路19は入力するディジタル画像デ
ータをアナログ映像信号に変換し，増幅する回路であ
る。再生回路14から出力されるアナログ映像信号はモニ
タ表示装置２に与えられ可視表示される。
【００２５】システム・クロック発生回路20の詳細なブ
ロック図が図４に示されている。
ロック図が図４に示されている。
【００２６】システム・クロック発生回路20には28.64
ＭＨｚの周波数の水晶発振器21が含まれている。水晶発
振器21の出力は２分周回路22に与えられ，14.32 ＭＨｚ
の周波数のクロック信号とされる。２分周回路22の出力
は一方ではセレクタ24に，他方では２分周回路23に与え
られ，7.16ＭＨｚの周波数のクロック信号が出力されセ
レクタ24に与えられる。
ＭＨｚの周波数の水晶発振器21が含まれている。水晶発
振器21の出力は２分周回路22に与えられ，14.32 ＭＨｚ
の周波数のクロック信号とされる。２分周回路22の出力
は一方ではセレクタ24に，他方では２分周回路23に与え
られ，7.16ＭＨｚの周波数のクロック信号が出力されセ
レクタ24に与えられる。
【００２７】セレクタ24には全体制御部30から周波数選
択信号が与えられており，撮影時には２分周回路22から
出力される14.32 ＭＨｚの周波数のクロック信号がセレ
クタ24から出力され，再生時には２分周回路23から出力
される7.16ＭＨｚの周波数のクロック信号がセレクタ24
から出力される。セレクタ24の出力はアンド・ゲート25
に与えられる。アンド・ゲート25には全体制御部30から
スリープ制御信号が与えられており，スリープ制御信号
が出力されている間のみクロック信号がシステム・クロ
ック発生回路20から出力される。アンド・ゲート25を通
過したクロック信号はラッチ回路26において一定時間保
持されて出力される。
択信号が与えられており，撮影時には２分周回路22から
出力される14.32 ＭＨｚの周波数のクロック信号がセレ
クタ24から出力され，再生時には２分周回路23から出力
される7.16ＭＨｚの周波数のクロック信号がセレクタ24
から出力される。セレクタ24の出力はアンド・ゲート25
に与えられる。アンド・ゲート25には全体制御部30から
スリープ制御信号が与えられており，スリープ制御信号
が出力されている間のみクロック信号がシステム・クロ
ック発生回路20から出力される。アンド・ゲート25を通
過したクロック信号はラッチ回路26において一定時間保
持されて出力される。
【００２８】図５はフレーム・メモリに記憶された画素
データを間引いて読出すときのメモリ・コントローラ40
の構成を示している。
データを間引いて読出すときのメモリ・コントローラ40
の構成を示している。
【００２９】メモリ・コントローラ40には，ディジタル
画像データの転送のためにデータ方向制御回路41ならび
に双方向バッファ42，43および44が含まれている。また
ディジタル画像データをフレーム・メモリ16に書込むお
よびフレーム・メモリ16から読取るために読取書込制御
回路46，水平走査線方向の画素データの記録および書込
みのためのＨ方向イネーブル信号ならびに垂直走査線方
向の画素データの記録および書込みのためのＶ方向イネ
ーブル信号を出力するイネーブル信号発生回路47，Ｈ方
向アドレス・カウンタ48，Ｖ方向アドレス・カウンタ4
9，２倍回路50，セレクタ51，ならびにラッチ・バッフ
ァ回路52，53および54が含まれている。さらに，メモリ
・コントローラ40の全体の動作を制御するための制御部
45が含まれている。
画像データの転送のためにデータ方向制御回路41ならび
に双方向バッファ42，43および44が含まれている。また
ディジタル画像データをフレーム・メモリ16に書込むお
よびフレーム・メモリ16から読取るために読取書込制御
回路46，水平走査線方向の画素データの記録および書込
みのためのＨ方向イネーブル信号ならびに垂直走査線方
向の画素データの記録および書込みのためのＶ方向イネ
ーブル信号を出力するイネーブル信号発生回路47，Ｈ方
向アドレス・カウンタ48，Ｖ方向アドレス・カウンタ4
9，２倍回路50，セレクタ51，ならびにラッチ・バッフ
ァ回路52，53および54が含まれている。さらに，メモリ
・コントローラ40の全体の動作を制御するための制御部
45が含まれている。
【００３０】撮影時において，Ａ／Ｄ変換回路14から出
力されるディジタル画像データは，データ方向制御回路
41および双方向バッファ44を経てクレーム・メモリ16に
与えられる。また読取書込制御回路46から書込制御デー
タが出力され，ラッチ・バッファ回路54を介してフレー
ム・メモリ16に与えられる。イネーブル信号発生回路47
からＨ方向イネーブル信号およびＶ方向イネーブル信号
が出力され，Ｈ方向アドレス・カウンタ48およびＶ方向
アドレス・カウンタ49に与えられる。Ｈ方向アドレス・
カウンタ48およびＶ方向アドレス・カウンタ49にイネー
ブル信号が入力すると，クロック信号のカウントが開始
される。
力されるディジタル画像データは，データ方向制御回路
41および双方向バッファ44を経てクレーム・メモリ16に
与えられる。また読取書込制御回路46から書込制御デー
タが出力され，ラッチ・バッファ回路54を介してフレー
ム・メモリ16に与えられる。イネーブル信号発生回路47
からＨ方向イネーブル信号およびＶ方向イネーブル信号
が出力され，Ｈ方向アドレス・カウンタ48およびＶ方向
アドレス・カウンタ49に与えられる。Ｈ方向アドレス・
カウンタ48およびＶ方向アドレス・カウンタ49にイネー
ブル信号が入力すると，クロック信号のカウントが開始
される。
【００３１】Ｈ方向アドレス・カウンタ48のカウント値
を表わす出力データは，セレクタ51および２倍回路50に
それぞれ与えられる。２倍回路50の出力はセレクタ51に
与えられる。撮影時においてはＨ方向アドレス・カウン
タ48によってカウントされた値を表わすデータがそのま
まラッチ・バッファ回路52に与えられ，水平方向のアド
レス・データとしてフレーム・メモリ16に与えられる。
またＶ方向アドレス・カウンタ49のカウント値を表わす
データはラッチ・バッファ回路53に与えられ，垂直方向
のアドレス・データとしてフレーム・メモリ16に与えら
れる。ラッチ・バッファ回路52および53から出力される
アドレス・データによって特定されるアドレスに，双方
向バッファ44から出力されるディジタル画像データが記
憶される。
を表わす出力データは，セレクタ51および２倍回路50に
それぞれ与えられる。２倍回路50の出力はセレクタ51に
与えられる。撮影時においてはＨ方向アドレス・カウン
タ48によってカウントされた値を表わすデータがそのま
まラッチ・バッファ回路52に与えられ，水平方向のアド
レス・データとしてフレーム・メモリ16に与えられる。
またＶ方向アドレス・カウンタ49のカウント値を表わす
データはラッチ・バッファ回路53に与えられ，垂直方向
のアドレス・データとしてフレーム・メモリ16に与えら
れる。ラッチ・バッファ回路52および53から出力される
アドレス・データによって特定されるアドレスに，双方
向バッファ44から出力されるディジタル画像データが記
憶される。
【００３２】再生時においては，フレーム・メモリ16か
ら読取られるデータは双方向バッファ44，データ方向制
御回路41および双方向バッファ43を介してＹ／Ｃ処理回
路18に与えられて再生処理が施される。また読取書込制
御回路46から読取制御データが出力され，ラッチ・バッ
ファ回路54を介してフレーム・メモリ16に与えられる。
アドレス・データの発生のためにイネーブル信号発生回
路47からＨ方向およびＶ方向のイネーブル信号が出力さ
れ，アドレス・カウンタ48および49においてカウントが
開始される。再生時においては，２倍回路50からの出力
がラッチ・バッファ回路52を経てフレーム・メモリ16に
水平方向のアドレス・データとして与えられるようセレ
クタ51が制御される。これにより図６の下段に示すよう
に，フレーム・メモリ16からは水平方向に１画素ごと間
引きされた画素データが読出される。読出された画素の
データがＹ／Ｃ処理回路18に与えられ，再生処理が施さ
れることとなる。間引きされて読出された画素のデータ
は図６の上段に示すように，水平方向の２画素を表わす
データとして扱われる。
ら読取られるデータは双方向バッファ44，データ方向制
御回路41および双方向バッファ43を介してＹ／Ｃ処理回
路18に与えられて再生処理が施される。また読取書込制
御回路46から読取制御データが出力され，ラッチ・バッ
ファ回路54を介してフレーム・メモリ16に与えられる。
アドレス・データの発生のためにイネーブル信号発生回
路47からＨ方向およびＶ方向のイネーブル信号が出力さ
れ，アドレス・カウンタ48および49においてカウントが
開始される。再生時においては，２倍回路50からの出力
がラッチ・バッファ回路52を経てフレーム・メモリ16に
水平方向のアドレス・データとして与えられるようセレ
クタ51が制御される。これにより図６の下段に示すよう
に，フレーム・メモリ16からは水平方向に１画素ごと間
引きされた画素データが読出される。読出された画素の
データがＹ／Ｃ処理回路18に与えられ，再生処理が施さ
れることとなる。間引きされて読出された画素のデータ
は図６の上段に示すように，水平方向の２画素を表わす
データとして扱われる。
【００３３】再生時においては，撮影時のクロック信号
の１／２の周波数のクロック信号によって各回路が動作
しているので，再生時における消費電力を低く抑えるこ
とができる。
の１／２の周波数のクロック信号によって各回路が動作
しているので，再生時における消費電力を低く抑えるこ
とができる。
【００３４】図７は，図８に示すように隣接する画素の
画素データを同時に読取り，読取った画素データを相加
平均して１つの画素として再生処理する場合のメモリ・
コントローラの構成を示している。図７において，図５
に示すものと同一物には同一符号を付して説明を省略す
る。
画素データを同時に読取り，読取った画素データを相加
平均して１つの画素として再生処理する場合のメモリ・
コントローラの構成を示している。図７において，図５
に示すものと同一物には同一符号を付して説明を省略す
る。
【００３５】図７に示すメモリ・コントローラが用いら
れるときには，16ビットのフレーム・メモリ16が利用さ
れる。メモリ・コントローラにおいて８ビットの１画素
分のデータから16ビットの２画素分のデータに変換され
フレーム・メモリ16に与えられ，２画素分のデータが一
度に記憶される。また，フレーム・メモリ16に記憶され
ている16ビット・データは，８ビットのデータに変換さ
れてＹ／Ｃ処理回路18に与えられる。
れるときには，16ビットのフレーム・メモリ16が利用さ
れる。メモリ・コントローラにおいて８ビットの１画素
分のデータから16ビットの２画素分のデータに変換され
フレーム・メモリ16に与えられ，２画素分のデータが一
度に記憶される。また，フレーム・メモリ16に記憶され
ている16ビット・データは，８ビットのデータに変換さ
れてＹ／Ｃ処理回路18に与えられる。
【００３６】図７に示すメモリ・コントローラには，図
５に示すメモリ・コントローラと比較してラッチ回路61
および62，加算回路63，除算回路64ならびにセレクタ65
が含まれている。また，分周回路66およびセレクタ67が
含まれている。
５に示すメモリ・コントローラと比較してラッチ回路61
および62，加算回路63，除算回路64ならびにセレクタ65
が含まれている。また，分周回路66およびセレクタ67が
含まれている。
【００３７】撮影時においては，クロック信号発生回路
20から14.32 ＭＨｚのクロック信号が出力され各ブロッ
ク回路に与えられる。Ａ／Ｄ変換回路14からは１画素当
り８ビットの画素データが出力され，メモリ・コントロ
ーラに与えられる。メモリ・コントローラに入力した画
素データはラッチ回路61においてクロック信号の１周期
の間保持されて出力され，次の画素の画素データと合わ
されて２画素を表わす16ビットの画素データに変換され
る。16ビットの画素データはデータ方向制御回路41Ａお
よび双方向バッファ44Ａを介してフレーム・メモリに与
えられ記憶される。
20から14.32 ＭＨｚのクロック信号が出力され各ブロッ
ク回路に与えられる。Ａ／Ｄ変換回路14からは１画素当
り８ビットの画素データが出力され，メモリ・コントロ
ーラに与えられる。メモリ・コントローラに入力した画
素データはラッチ回路61においてクロック信号の１周期
の間保持されて出力され，次の画素の画素データと合わ
されて２画素を表わす16ビットの画素データに変換され
る。16ビットの画素データはデータ方向制御回路41Ａお
よび双方向バッファ44Ａを介してフレーム・メモリに与
えられ記憶される。
【００３８】フレーム・メモリへの16ビットの画素デー
タを記憶するためにメモリ・コントローラからはアドレ
ス・データも出力される。セレクタ67にはクロック信号
発生回路20から出力される14.32 ＭＨｚのクロック信号
と，このクロック信号を分周回路66によって分周した7.
16ＭＨｚのクロック信号とが与えられている。撮影時に
おいては，分周回路66から出力されるクロック信号がＨ
方向アドレス・カウンタ48に与えられるようセレクタ67
が制御される。このためＨ方向アドレス・カウンタ48は
14.32 ＭＨｚのクロック信号が与えられたときの２倍の
間隔でカウントが行なわれることとなる。したがって，
フレーム・メモリには２画素分の16ビット・データが書
込まれていく。
タを記憶するためにメモリ・コントローラからはアドレ
ス・データも出力される。セレクタ67にはクロック信号
発生回路20から出力される14.32 ＭＨｚのクロック信号
と，このクロック信号を分周回路66によって分周した7.
16ＭＨｚのクロック信号とが与えられている。撮影時に
おいては，分周回路66から出力されるクロック信号がＨ
方向アドレス・カウンタ48に与えられるようセレクタ67
が制御される。このためＨ方向アドレス・カウンタ48は
14.32 ＭＨｚのクロック信号が与えられたときの２倍の
間隔でカウントが行なわれることとなる。したがって，
フレーム・メモリには２画素分の16ビット・データが書
込まれていく。
【００３９】フレーム・メモリに書込まれた画素データ
がメモリ・カード１への記録のためにＹ／Ｃ処理回路18
に転送される場合には，16ビットの画素データがフレー
ム・メモリから読取られ，双方向バッファ44Ａを経てデ
ータ方向制御回路41Ａに与えられる。データ方向制御回
路41Ａから出力される16ビットの画素データのうち８ビ
ットの画素データはラッチ回路62を経てセレクタ65に与
えられ，残りの８ビットの画素データはラッチ回路62を
経ずにセレクタ65に与えられる。これにより２画素の16
ビット・データから１画素ずつの８ビット・データに変
換される。８ビットに変換された画素データがセレクタ
65および双方向バッファ43を経てＹ／Ｃ処理回路18に与
えられる。
がメモリ・カード１への記録のためにＹ／Ｃ処理回路18
に転送される場合には，16ビットの画素データがフレー
ム・メモリから読取られ，双方向バッファ44Ａを経てデ
ータ方向制御回路41Ａに与えられる。データ方向制御回
路41Ａから出力される16ビットの画素データのうち８ビ
ットの画素データはラッチ回路62を経てセレクタ65に与
えられ，残りの８ビットの画素データはラッチ回路62を
経ずにセレクタ65に与えられる。これにより２画素の16
ビット・データから１画素ずつの８ビット・データに変
換される。８ビットに変換された画素データがセレクタ
65および双方向バッファ43を経てＹ／Ｃ処理回路18に与
えられる。
【００４０】Ｙ／Ｃ処理回路18からフレーム・メモリ16
に画素データが書込まれるときには，Ｙ／Ｃ処理回路か
ら８ビットの画素データがメモリ・コントローラ40に与
えられ，双方向バッファ43およびセレクタ65を介してラ
ッチ回路62に与えられてデータ方向制御回路41Ａに入力
する。また他の８ビットの画素データはラッチ回路62を
経ずにデータ方向制御回路41Ａに与えられる。ラッチ回
路62によりクロック信号の一周期分だけ保持され，８ビ
ット・データから16ビット・データに変換される。変換
された16ビット・データがデータ方向制御回路41Ａおよ
び双方向バッファ44Ａを経てフレーム・メモリ16に与え
られて記憶される。
に画素データが書込まれるときには，Ｙ／Ｃ処理回路か
ら８ビットの画素データがメモリ・コントローラ40に与
えられ，双方向バッファ43およびセレクタ65を介してラ
ッチ回路62に与えられてデータ方向制御回路41Ａに入力
する。また他の８ビットの画素データはラッチ回路62を
経ずにデータ方向制御回路41Ａに与えられる。ラッチ回
路62によりクロック信号の一周期分だけ保持され，８ビ
ット・データから16ビット・データに変換される。変換
された16ビット・データがデータ方向制御回路41Ａおよ
び双方向バッファ44Ａを経てフレーム・メモリ16に与え
られて記憶される。
【００４１】再生時においては，クロック信号発生回路
20から7.16ＭＨｚのクロック信号が出力され各ブロック
回路に与えられる。フレーム・メモリ16から16ビットの
画素データが読取られ，双方向バッファ44Ａおよびデー
タ方向制御回路41Ａを経て加算回路63に与えられる。加
算回路63において，入力した16ビット・データのうち上
位８ビット・データと下位８ビット・データとが加算さ
れる。加算された画素データは除算回路64において除算
処理が施される。加算回路63および除算回路64によっ
て，図８に模式的に示すように隣接する画素の相加平均
を表わす画素のデータが得られたこととなる。
20から7.16ＭＨｚのクロック信号が出力され各ブロック
回路に与えられる。フレーム・メモリ16から16ビットの
画素データが読取られ，双方向バッファ44Ａおよびデー
タ方向制御回路41Ａを経て加算回路63に与えられる。加
算回路63において，入力した16ビット・データのうち上
位８ビット・データと下位８ビット・データとが加算さ
れる。加算された画素データは除算回路64において除算
処理が施される。加算回路63および除算回路64によっ
て，図８に模式的に示すように隣接する画素の相加平均
を表わす画素のデータが得られたこととなる。
【００４２】除算回路64から出力される画素データは，
セレクタ65および双方向バッファ43を経てＹ／Ｃ処理回
路18に与えられて再生回路19に入力する。再生回路19に
おいて再生処理がなされ，アナログ映像信号がモニタ表
示装置２に与えられ可視表示される。
セレクタ65および双方向バッファ43を経てＹ／Ｃ処理回
路18に与えられて再生回路19に入力する。再生回路19に
おいて再生処理がなされ，アナログ映像信号がモニタ表
示装置２に与えられ可視表示される。
【００４３】また再生時においては，クロック信号発生
回路20から出力される7.16ＭＨｚのクロック信号がセレ
クタ67を通してＨ方向アドレス・カウンタ48に与えら
れ，カウント値を表わすデータがラッチ・バッファ回路
52Ａを介してＨ方向のアドレス・データとしてフレーム
・メモリ16に与えられる。
回路20から出力される7.16ＭＨｚのクロック信号がセレ
クタ67を通してＨ方向アドレス・カウンタ48に与えら
れ，カウント値を表わすデータがラッチ・バッファ回路
52Ａを介してＨ方向のアドレス・データとしてフレーム
・メモリ16に与えられる。
【００４４】メモリ・コントローラを図７に示す構成と
しても，再生時のクロック信号の周波数（たとえば7.16
ＭＨｚ）は撮影時のクロック信号の周波数（たとえば1
4.32ＭＨｚ）の１／２の周期で済むので，再生時の消費
電力を低く抑えることができる。
しても，再生時のクロック信号の周波数（たとえば7.16
ＭＨｚ）は撮影時のクロック信号の周波数（たとえば1
4.32ＭＨｚ）の１／２の周期で済むので，再生時の消費
電力を低く抑えることができる。
【図１】この発明の実施例を示すもので，ディジタル電
子スチル・カメラの電気的構成を示すブロック図であ
る。
子スチル・カメラの電気的構成を示すブロック図であ
る。
【図２】フレーム・メモリに記憶された画素データによ
って表わされる画素の配列を模式的に表わしている。
って表わされる画素の配列を模式的に表わしている。
【図３】再生時における画素配列を模式的に表わしてい
る。
る。
【図４】システム・クロック発生回路の構成例を示して
いる。
いる。
【図５】メモリ・コントローラの構成例を示している。
【図６】図５に示すメモリ・コントローラによって画素
が間引きされて再生される様子を示している。
が間引きされて再生される様子を示している。
【図７】メモリ・コントローラの他の構成例を示してい
る。
る。
【図８】図７に示すメモリ・コントローラによって隣接
する画素が相加平均されて再生される様子を示してい
る。
する画素が相加平均されて再生される様子を示してい
る。
10 ディジタル電子スチル・カメラ 20 システム・クロック発生回路 30 全体制御部 40 メモリ・コントローラ
Claims (4)
- 【請求項１】 入力するクロック信号に同期して動作
し，正規の画素数の画素データが記録されている記録媒
体から画素データを間引いて読取る読取手段， 入力するクロック信号に同期して動作し，上記読取手段
によって読取られた画素データに画像再生処理を施す再
生処理手段，ならびに上記読取手段の間引処理における
間引きの周期に応じたクロック信号を発生し，上記読取
手段および上記再生処理手段に与えるクロック信号発生
手段， を備えたディジタル電子スチル・カメラ。 - 【請求項２】 記録媒体に記録されている正規の画素数
の画素データを１画素分ずつ読取る場合におけるクロッ
ク信号の周期の正の整数倍の周期のクロック信号を出力
するクロック信号発生手段， 上記クロック信号発生手段から出力されるクロック信号
に同期して動作し，正規の画素数の画素データが記録さ
れている記録媒体から上記正の整数個隣接する画素分ず
つ画素データを読取る読取手段， 上記読取手段により読取られた画素データを平均化する
平均化手段，および上記クロック信号発生手段から出力
されるクロック信号に同期して動作し，上記平均化手段
により平均化された画素データの再生処理を行なう再生
手段， を備えたディジタル電子スチル・カメラ。 - 【請求項３】 正規の画素数の画素データの読取時にお
けるクロック信号よりも長い周期のクロック信号に同期
して，正規の画素数の画素データが記録されている記録
媒体から画素データを間引きして読取り， 上記長い周期のクロック信号に同期して，読取られた画
素データの再生処理を行なう， ディジタル電子スチル・カメラの動作方法。 - 【請求項４】 正規の画素数の画素データを１画素分ず
つ読取る場合におけるクロック信号の周期の正の整数倍
の周期のクロック信号を発生し， 発生したクロック信号に同期して正規の画素数の画素デ
ータが記録されている記録媒体から上記正の整数個隣接
する画素分ずつの画素データを読取り， 読取られた画素データを平均化し， 発生したクロック信号に同期して，平均化された画素デ
ータの再生処理を行なう， ディジタル電子スチル・カメラの動作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03351792A JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
| US08/465,180 US5539455A (en) | 1991-12-16 | 1995-06-05 | Digital electronic still-video camera and method of controlling same to reduce power consumption during playback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03351792A JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167987A true JPH05167987A (ja) | 1993-07-02 |
| JP3094045B2 JP3094045B2 (ja) | 2000-10-03 |
Family
ID=18419639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03351792A Expired - Fee Related JP3094045B2 (ja) | 1991-12-16 | 1991-12-16 | ディジタル電子スチル・カメラおよびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539455A (ja) |
| JP (1) | JP3094045B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0688154U (ja) * | 1993-05-20 | 1994-12-22 | 拓楼 高橋 | オートディスチャージャー |
| US6269215B1 (en) | 1999-03-02 | 2001-07-31 | Hitachi, Ltd. | Information processing system |
| US5899575A (en) * | 1996-09-04 | 1999-05-04 | Hitachi, Ltd. | Video capture device, video recording/playing apparatus having the video capture device attached thereto, and video input device |
| JPH10178619A (ja) * | 1996-12-19 | 1998-06-30 | Nikon Corp | 画像再生装置および電子カメラ |
| JP4161384B2 (ja) * | 1997-04-30 | 2008-10-08 | ソニー株式会社 | 固体撮像装置、これを用いたカメラおよび固体撮像装置の駆動方法 |
| US6919923B1 (en) | 1997-06-30 | 2005-07-19 | Samsung Techwin Co., Ltd. | Digital still camera capable of communicating audio and image data to/from a remote site |
| JP4131052B2 (ja) | 1998-07-17 | 2008-08-13 | ソニー株式会社 | 撮像装置 |
| US6593967B1 (en) | 1998-12-16 | 2003-07-15 | Eastman Kodak Company | Electronic camera having dual clocked line memory |
| JP2001320620A (ja) * | 2000-05-12 | 2001-11-16 | Canon Inc | 撮像装置及びその制御方法並びに記憶媒体 |
| JP3520034B2 (ja) | 2000-07-25 | 2004-04-19 | 古河電気工業株式会社 | 電子電気機器部品用銅合金材 |
| US7090732B2 (en) | 2000-12-15 | 2006-08-15 | The Furukawa Electric, Co., Ltd. | High-mechanical strength copper alloy |
| JP4416315B2 (ja) * | 2000-12-21 | 2010-02-17 | キヤノン株式会社 | 撮影装置、及び撮影装置の制御方法 |
| JP2003179820A (ja) * | 2001-12-11 | 2003-06-27 | Hitachi Ltd | Ｃｍｏｓ型固体撮像素子を用いた撮像システムおよび撮像装置 |
| JP5255089B2 (ja) * | 2011-04-14 | 2013-08-07 | 川崎マイクロエレクトロニクス株式会社 | 画像処理装置 |
| CN104320573B (zh) * | 2014-09-19 | 2018-01-26 | 深圳一电科技有限公司 | 图像拍摄装置的参数调整方法和系统 |
| CN117097881B (zh) * | 2023-10-09 | 2024-01-02 | 芯动微电子科技(武汉)有限公司 | 一种图像处理模块的调试方法和装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739676A (en) * | 1980-08-20 | 1982-03-04 | Sony Corp | Video recorder |
| JPS604383A (ja) * | 1983-06-22 | 1985-01-10 | Matsushita Electric Ind Co Ltd | テレビジヨン信号デジタル磁気記録再生装置 |
| JPS62200890A (ja) * | 1986-02-28 | 1987-09-04 | Sony Corp | 再生装置 |
| US4837628A (en) * | 1986-07-14 | 1989-06-06 | Kabushiki Kaisha Toshiba | Electronic still camera for recording still picture on memory card with mode selecting shutter release |
| JPS6413881A (en) * | 1987-07-08 | 1989-01-18 | Tatsu Corp Kk | Video signal transmission system |
| US4862292A (en) * | 1987-08-26 | 1989-08-29 | Canon Kabushiki Kaisha | Digital information signal recording apparatus |
| US5206730A (en) * | 1989-11-10 | 1993-04-27 | Konica Corporation | Still video camera having one-shot and serial shot modes |
| JPH04181884A (ja) * | 1990-11-16 | 1992-06-29 | Sony Corp | 映像信号記録装置 |
-
1991
- 1991-12-16 JP JP03351792A patent/JP3094045B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-05 US US08/465,180 patent/US5539455A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5539455A (en) | 1996-07-23 |
| JP3094045B2 (ja) | 2000-10-03 |
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