KR20000017456A - 비디오 신호 처리 회로 및 그를 사용한 영상 픽업 장치 - Google Patents

비디오 신호 처리 회로 및 그를 사용한 영상 픽업 장치 Download PDF

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KR20000017456A
KR20000017456A KR1019990034958A KR19990034958A KR20000017456A KR 20000017456 A KR20000017456 A KR 20000017456A KR 1019990034958 A KR1019990034958 A KR 1019990034958A KR 19990034958 A KR19990034958 A KR 19990034958A KR 20000017456 A KR20000017456 A KR 20000017456A
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기시다다케시
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이데이 노부유끼
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Abstract

본 발명은 간단한 구성으로 라인수의 변환과 포맷 변환이 동시에 쉽게 실행되는 비디오 신호 처리 회로와, 그 회로를 사용한 CCD와 같은 영상 픽업(image pickup) 장치에 관한 것이다. 4:2:2 포맷의 신호는 선형 보간(linear interpolation) 유닛에 공급된다. 한 라인의 입력 휘도 신호(luminance signal) 및 입력 색차 신호(color difference signal)는 라인 메모리(line memory)에 기록되고, 다음 한 라인의 입력 휘도 신호 및 입력 색차 신호는 다른 메모리에 기록된다. 유사하게, 신호는 번갈아 기록된다. 입력 휘도 신호는 한 라인의 신호를 기록하는 주기에 상기의 메모리로부터 2회 판독된다. 구해진 신호는 각각 선형 보간을 위한 계수로 곱하여지고, 그 결과의 신호는 더해져 출력될 휘도 신호를 발생한다. 입력 휘도 신호를 2회 판독할 때, 입력 색차 신호는 상기의 메모리로부터 1회 판독되어 각 계수로 곱하여지고, 그 결과의 신호는 더해져 출력될 색차 신호를 발생한다. 메모리와의 신호의 기록/판독 제어 및 계수의 설정은 보간 제어 유닛에 의해 실행된다. 그래서, 라인수는 실시간 방식으로 변화될 수 있고 신호는 4:2:0 포맷의 신호로 변환될 수 있다.

Description

비디오 신호 처리 회로 및 그를 사용한 영상 픽업 장치{Video signal processing circuit and image pickup apparatususing the circuit}
본 발명은 비디오 신호 처리 회로 및 그 회로를 사용한 영상 픽업(image pickup) 장치에 관한 것이다. 특히, 본 발명은 라인(line)의 수를 동시에 변화시키고 라인 메모리를 사용해 비디오 신호의 포맷 변환을 실행할 수 있는 비디오 신호 처리 회로 및 영상 픽업 장치에 관한 것이다.
CCD와 같은 고체 영상 픽업 디바이스를 사용한 디지털 정지 카메라와 같은 영상 픽업 장치에서, 고체 영상 픽업 디바이스에 의해 구해진 영상은 뷰 파인더(view finder) 또는 액정 모니터와 같은 영상 디스플레이 디바이스상에 디스플레이된다. 사용자는 디스플레이된 영상을 사용함으로서 물체 및 구성물을 점검하고, 원하는 영상이 구해질 때 셔터를 동작시켜 영상을 포착한다. 이 순간, 포착된 정지 영상의 디지털 비디오 신호는 메모리 카드, 자기 디스크, 또는 광학 디스크와 같은 기록 매체에 기록된다. 이러한 방식으로, 영상이 필름없이 구해질 수 있다.
기록 매체상에 기록된 비디오 신호를 판독하고 이를 디스플레이 디바이스에 공급함으로서, 구해진 정지 영상은 디스플레이의 화면상에 디스플레이되거나 프린터 등에 공급되어 구해진 정지 영상이 프린트된다. 또한, 판독된 비디오 신호는 컴퓨터에 공급되어 구해진 정지 영상이 처리된다.
이러한 정지 영상 카메라에서, 고체 영상 픽업 디바이스의 픽셀수는 더 높은 화상질의 영상을 구하기 위해 증가되고 있다. 많은 수의 픽셀을 갖는 고체 영상 픽업 디바이스를 사용하는 경우, 물체 및 구성물을 점검하기 위한 영상(이후, "사전 검토 영상(preview image)"이라 칭하여지는)이 영상 디스플레이 디바이스에 디스플레이될 때, 비디오 신호의 데이터량이 크므로 판독하는데 시간이 걸린다. 그에 의해, 사전 검토 영상에서의 이동이 매끄럽지 못하다. 고체 영상 픽업 디바이스의 라인을 추려내면서 비디오 신호를 판독함으로서, 프레임 비율에서의 감소가 방지된다.
그러나, 비디오 신호가 라인을 추려내면서 판독되므로, 영상 크기를 변화시키기 위한 처리가 실행되어 정상적인 종횡비로 사전 검토 영상을 디스플레이하게 된다.
예를 들어, 640 x 480 픽셀의 고체 영상 픽업 디바이스를 사용하여 초당 30개 프레임의 영상이 구해질 때, 1280 x 960 픽셀의 고체 영상 픽업 디바이스가 사용되고 640 x 480 픽셀의 고체 영상 픽업 디바이스와 같은 속도로 비디오 신호가 판독되면, 초당 7.5개 프레임의 영상이 구해진다. 그에 의해, 이동이 매끄러워진다. 고체 영상 픽업 디바이스의 라인을 1/4로 추려내면서 비디오 신호를 판독함으로서, 초당 30개 프레임에 대응하는 양의 비디오 신호가 구해질 수 있다. 그러나, 라인을 1/4로 추려내면서 초당 30개 프레임에 대응하는 양의 비디오 신호가 구해지므로, 정상적인 종횡비로 사전 검토 영상을 디스플레이하기 위해서는 수평 방향으로 영상을 반으로 줄이고 수직 방향으로 두배가 되도록 영상을 확대하는 처리가 실행된다.
수직 방향으로 영상 크기를 변화시키는 처리, 즉 라인의 수를 변화시키는 처리는 선형 보간(linear interpolation)에 의해 실행된다. 라인의 수를 변화시키는 처리에서, 비디오 신호를 프레임 메모리에 저장하고 프레임 메모리에 저장된 비디오 신호를 사용해 라인의 수를 원하는 크기로 변화시키는 처리가 실행된다.
그러나, 프레임 메모리를 사용함으로서, 비용이 높아지고 프레임 메모리를 설치하는 기판에서 영역이 보장될 필요가 있으므로, 소형화에 방해가 된다. 또한, 프레임 메모리가 또 다른 신호 처리에 사용되고, 공유되고, 또한 라인의 수를 변화시키는데 사용될 때, 처리 시간이 걸리므로 전체 시스템의 처리 속도가 줄어든다.
본 발명의 목적은 저비용의 간단한 구조로 라인의 수를 쉽게 변화시키고 실시간 방식으로 신호 포맷 변환을 동시에 실행할 수 있는 비디오 신호 처리 회로, 및 그 회로를 사용하는 영상 픽업 장치를 제공하는 것이다.
도 1은 본 발명의 한 실시예로 영상 픽업(pickup) 장치와 비디오 신호 처리 회로를 사용한 디지털 정지 카메라의 구성을 도시하는 도면.
도 2는 라인(line)수를 변화시키기 위한 유닛의 구성을 도시하는 도면.
도 3은 보간 제어 유닛의 구성을 도시하는 도면.
도 4는 선형 보간 동작을 설명하는 도면.
도 5는 라인수가 "8/5"배 만큼 증가될 때 휘도 신호 및 색차 신호의 공간 위치를 도시하는 도면.
도 6은 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 동작을 설명하는 도면(part 1).
도 7은 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 y실행될 때 실행되는 동작을 설명하는 도면(part 2).
도 8은 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 디코더의 동작을 설명하는 도면.
도 9는 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 헤드 어드레스 전달 제어 회로의 동작을 설명하는 도면.
도 10은 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 계수 발생 회로의 동작을 설명하는 도면.
도 11은 라인수를 "8/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 계수 발생 회로의 동작을 설명하는 도면.
도 12는 본 발명의 또 다른 실시예로 라인수가 "16/5"배 만큼 증가된 휘도 신호 및 색차 신호의 공간 위치를 도시하는 도면.
도 13은 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 동작을 설명하는 도면(part 1).
도 14는 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 동작을 설명하는 도면(part 2).
도 15는 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 동작을 설명하는 도면.
도 16은 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 헤드 어드레스 전달 제어 회로의 동작을 설명하는 도면.
도 17은 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 계수 발생 회로의 동작을 설명하는 도면.
도 18은 라인수를 "16/5"배 만큼 증가시킴으로서 포맷 변환이 실행될 때 실행되는 계수 발생 회로의 동작을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 디지털 정지 카메라 18 : 신호 처리 유닛
20 : 신호 스위칭 유닛 25 : 수평 픽셀수 변화 유닛
30 : 라인수 변화 유닛 32 : 선형 보간 유닛
36 : 보간 제어 유닛 40 : 메모리 유닛
42 : 비디오 인코더 45 : 외부 모니터 장치
한가지 바람직한 모드로 본 발명을 실행할 때, 입력된 휘도 신호(luminance signal)를 저장하고 각각이 한 라인의 휘도 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 1 및 제 2 라인 메모리와, 입력된 색차 신호(color difference signal)를 저장하고 각각이 한 라인의 색차 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 3 및 제 4 라인 메모리를 구비한 비디오 신호 처리 회로가 제공된다. 또한, 비디오 신호 처리 회로는 제 1 내지 제 4 라인 메모리에 기록된 휘도 신호 및 색차 신호 각각의 공간 라인 위치를 나타내는 제 1 카운트 수단, 출력되는 휘도 신호의 공간 라인 위치를 나타내는 제 2 카운트 수단, 및 출력되는 색차 신호의 공간 라인 위치를 나타내는 제 3 카운트 수단을 구비한다. 비디오 신호 처리 회로는 또한 링(ring) 방법으로 매 라인마다 제 1 및 제 2 라인 메모리로 입력된 휘도 신호를 번갈아 기록하고, 링 방법으로 제 3 및 제 4 라임 메모리에 매 라임마다 입력된 색차 신호를 번갈아 기록하고, 제 1 내지 제 3 카운트 수단의 정수부를 사용해 제 1 및 제 2 라인 메모리에 기록된 휘도 신호 및 제 3 및 제 4 라인 메모리에 기록된 색차 신호 각각의 판독 시작 위치와 판독 시작 타이밍을 결정하고, 또한 기록된 휘도 및 색차 신호를 판독하는 기록 및 판독 수단과, 제 2 및 제 3 카운트 수단의 소수부를 사용해 제 1 내지 제 4 계수를 발생하는 계수 발생 수단을 구비한다. 비디오 신호 처리 회로는 또한 신호 기록 및 판독 수단에 의해 제 1 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 1 계수로 곱하는 제 1 곱셈기, 신호 기록 및 판독 수단에 의해 제 2 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 2 계수로 곱하는 제 2 곱셈기, 신호 기록 및 판독 수단에 의해 제 3 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 3 계수로 곱하는 제 3 곱셈기, 신호 기록 및 판독 수단에 의해 제 4 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 4 계수로 곱하는 제 4 곱셈기, 공간 라인 위치가 제 2 카운트 수단에 의해 도시되는 휘도 신호를 발생하도록 제 1 및 제 2 곱셈기의 출력을 더하고 그 휘도 신호를 출력하는 제 1 가산기, 및 공간 라인 위치가 제 3 카운트 수단에 의해 도시되는 색차 신호를 발생하도록 제 3 및 제 4 곱셈기의 출력을 더하고 그 색차 신호를 출력하는 제 2 가산기를 구비한다.
또 다른 바람직한 모드로서, 구해진 영상의 휘도 신호 및 색차 신호를 구하는 영상 픽업(image pickup) 수단, 영상 픽업 수단에 의해 구해진 휘도 신호를 저장하고 각각이 한 라인의 휘도 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 1 및 제 2 라인 메모리, 및 영상 픽업 수단에 의해 구해진 색차 신호를 저장하고 각각이 한 라인의 색차 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 3 및 제 4 라인 메모리를 구비한 영상 픽업 장치가 제공된다. 또한, 영상 픽업 장치는 제 1 내지 제 4 라인 메모리에 기록된 휘도 신호 및 색차 신호 각각의 공간 라인 위치를 나타내는 제 1 카운트 수단, 출력되는 휘도 신호의 공간 라인 위치를 나타내는 제 2 카운트 수단, 및 출력되는 색차 신호의 공간 라인 위치를 나타내는 제 3 카운트 수단을 구비한다. 영상 픽업 장치은 또한 링 방법으로 매 라인마다 제 1 및 제 2 라인 메모리로 입력된 휘도 신호를 번갈아 기록하고, 링 방법으로 제 3 및 제 4 라임 메모리에 매 라임마다 입력된 색차 신호를 번갈아 기록하고, 제 1 내지 제 3 카운트 수단의 정수부를 사용해 제 1 및 제 2 라인 메모리에 기록된 휘도 신호 및 제 3 및 제 4 라인 메모리에 기록된 색차 신호 각각의 판독 시작 위치와 판독 시작 타이밍을 결정하고, 또한 기록된 휘도 및 색차 신호를 판독하는 기록 및 판독 수단과, 제 2 및 제 3 카운트 수단의 소수부를 사용해 제 1 내지 제 4 계수를 발생하는 계수 발생 수단을 구비한다. 영상 픽업 장치는 또한 신호 기록 및 판독 수단에 의해 제 1 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 1 계수로 곱하는 제 1 곱셈기, 신호 기록 및 판독 수단에 의해 제 2 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 2 계수로 곱하는 제 2 곱셈기, 신호 기록 및 판독 수단에 의해 제 3 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 3 계수로 곱하는 제 3 곱셈기, 신호 기록 및 판독 수단에 의해 제 4 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 4 계수로 곱하는 제 4 곱셈기, 공간 라인 위치가 제 2 카운트 수단에 의해 도시되는 휘도 신호를 발생하도록 제 1 및 제 2 곱셈기의 출력을 더하고 그 휘도 신호를 출력하는 제 1 가산기, 및 공간 라인 위치가 제 3 카운트 수단에 의해 도시되는 색차 신호를 발생하도록 제 3 및 제 4 곱셈기의 출력을 더하고 그 색차 신호를 출력하는 제 2 가산기를 구비한다.
본 발명에서, 휘도 신호는 제 1 및 제 2 라인 메모리에 번갈아 기록되고, 색차 신호는 제 3 및 제 4 라인 메모리에 번갈아 기록된다. 한 라인의 휘도 신호 또는 한 라인의 색차 신호를 기록하는 주기 동안, 예를 들면, 제 1 및 제 2 라인 메모리에 기록된 한 라인의 휘도 신호는 여러번 판독되고 제 3 및 제 4 라인 메모리에 기록된 한 라인의 색차 신호는 휘도 신호를 판독한 회수의 반 만큼만 판독된다. 제 1 및 제 2 라인 메모리에 기록된 휘도 신호 및 제 3 및 제 4 라인 메모리에 기록된 색차 신호 각각의 판독 시작 위치와 판독 시작 타이밍은 제 1 내지 제 3 카운트 수단의 정수부를 사용해 결정된다.
제 1 내지 제 4 계수는 출력되는 휘도 신호의 공간 라인 위치를 나타내는 제 2 카운트 수단의 소수부 및 출력되는 색차 신호의 공간 라인 위치를 나타내는 제 3 카운트 수단의 소수부를 사용해 계수 발생 수단에 의해 발생된다. 제 1 라인 메모리로부터 판독된 휘도 신호는 제 1 계수로 곱하여지고, 제 2 라인 메모리로부터 판독된 휘도 신호는 제 2 계수로 곱하여진다. 계수로 곱하여진 두 휘도 신호는 더해지고, 선형 보간에 의해 새로운 휘도 신호를 발생한다. 제 2 및 제 3 카운트 수단 각각의 카운트 단계량은 발생하고, 휘도 신호의 라인수는 카운트 단계량에 따라 변한다.
또한, 한 라인의 휘도 신호가 제 1 및 제 2 라인 메모리로부터 두 번 판독되는 주기 동안, 한 라인의 색차 신호는 제 3 및 제 4 라인 메모리로부터 한 번 판독된다. 제 3 라인 메모리로부터 판독된 색차 신호는 제 3 계수로 곱하여지고, 제 4 라인 메모리로부터 판독된 색차 신호는 제 4 계수로 곱하여진다. 계수로 곱하여진 두 색차 신호는 더해지고, 그에 의해 두 라인의 새로운 휘도 신호 당 한 라인의 새로운 색차 신호를 동시에 발생하다.
본 발명의 특성 및 이점을 더 이해하기 위해서는 다음의 설명과 도면을 참고로 한다.
이후에는 도면을 참고로 본 발명의 실시예가 상세히 설명된다. 도 1은 영상 픽업 장치, 예를 들어 디지털 정지 카메라의 전체적인 구성을 도시한다.
물체광은 광전 변환 디바이스로 CCD와 같은 고체 영상 픽업 디바이스를 사용해 구성된 영상 픽업 유닛(12)에 렌즈 유닛(11)을 통해 공급된다. 영상 픽업 유닛(12)은 물체광을 근거로 영상 픽업 신호(Scm)를 발생한다. 샘플-홀드(sample-hold) 유닛(14)에 의해 잡음 성분이 제거된 이후에, 영상 픽업 신호(Scm)는 A/D 변환 유닛(16)에 의해 디지털 비디오 신호(Dcm)로 변환되고, 비디오 신호(Dcm)는 신호 처리 유닛(18)에 공급된다.
신호 처리 유닛(18)은 비디오 신호(Dcm)에 감마 처리(gamma process), 백색 균형 조정, 외곽선 정정 처리 등을 실행한다. 또한, 신호 처리 유닛(18)은 매트릭스 처리에 의해 비디오 신호(Dcm)로부터 4:2:2 포맷(색차 신호 Cr 및 Cb 각각의 데이터량이 측면 방향으로 휘도 신호 Y의 반으로 줄어든 포맷)으로 휘도 신호(DYa)와 색차 신호(DCb)를 발생하고, 이를 신호 스위칭 유닛(20)에 전송한다.
신호 스위칭 유닛(20)은 신호 처리 유닛(18)으로부터 휘도 신호(DYa) 및 색차 신호(DCa)를 수신하고, 이들을 이후 설명될 메모리 제어기(50)나 수평 방향으로 픽셀의 수를 변화시키기 위한 유닛(25)으로 공급한다. 신호 스위칭 유닛(20)은 또한 메모리 제어기(50)로부터 휘도 신호(DYb) 및 색차 신호(DCb)를 수신하고, 이들을 수평 방향으로 픽셀의 수를 변화시키기 위한 유닛(25)에 공급한다.
수평 방향으로 픽셀의 수를 변화시키기 위한 유닛(25)은 신호 스위칭 유닛(20)으로부터의 휘도 신호(DYa, DYb) 및 색차 신호(DCa, DCb) 각각의 수평 방향의 픽셀수가 이후 설명될 비디오 인코더(42)에 적용되는 수평 방향의 픽셀수가 되도록 레지스터 등을 사용한 선형 보간에 의해 변환 처리를 실행한다. 유닛(25)은 라인의 수를 변화시키기 위한 유닛(30)에 수평 방향의 픽셀수를 변화시키는 처리에 의해 구해진 휘도 신호(DYc) 및 색차 신호(DCc)를 공급한다.
라인수를 변화시키기 위한 유닛(30)은 휘도 신호(DYc) 및 색차 신호(DCc)의 라인수를 비디오 인코더(42)에 적용되는 휘도 신호(DYd) 및 색차 신호(DCd)로 변화시킨다. 휘도 신호(DYd) 및 색차 신호(DCd) 각각은 비디오 인코더(42)에 적용되는 라인수와 4:2:0 포맷(색차 신호 Cr 및 Cb 각각의 데이터량이 수평 방향 및 측면 방향 모두에서 휘도 신호 Y의 반으로 줄어든 포맷)과 같이 비디오 인코더(42)에 적용되는 포맷을 갖는다. 유닛(30)은 변화 처리에 의해 구해진 휘도 신호(DYd) 및 색차 신호(DCd)를 영상 디스플레이를 위한 메모리 유닛(40)에 전송하고, 메모리 유닛(40)은 이들을 저장한다. 메모리 유닛(40)은 그로부터 판독된 비디오 신호(Dm)를 비디오 인코더(42)에 전송한다.
비디오 인코더(42)는 영상 디스플레이를 위한 메모리 유닛(40)에서 공급된 비디오 신호(Dm)를 사용해 NTSC 또는 PAL 시스템의 비디오 신호(Sout)를 발생하고, 이를 액정 모니터(43)나 외부 모니터 장치(45)에 공급한다.
메모리 제어기(50)는 신호 처리 유닛(18)으로부터 공급된 휘도 신호(DYa) 및 색차 신호(DCa)가 프레임 메모리(52)에 기록되도록 신호 스위칭 유닛(20)을 제어한다. 메모리 제어기(50)는 프레임 메모리(52)로부터 휘도 신호(DYb) 및 색차 신호(DCb)를 판독한다. 메모리 제어기(50)는 또한 이들을 신호 스위칭 유닛(20)을 통해 수평 방향의 픽셀수를 변화시키기 위한 유닛(25)에 공급하고, 전용 버스(53)를 통해 압축-해제 처리 유닛(54)에 공급한다.
압축-해제 처리 유닛(54)은 전용 버스(53)를 통해 공급된 휘도 신호(DYb) 및 색차 신호(DCb)에 예를 들면, JPEG(Joint Photographic Experts Group) 시스템에 따른 압축 처리를 실행한다. 압축 처리로 구해진 신호는 헤더(header) 정보 등과 더해지고, 기록 비디오 신호(Dw)로 데이터 버스(60)를 통해 PC 카드 드라이버(56)에 공급된다. 압축-해제 처리 유닛(54)은 또한 압축 처리된 신호의 해제 처리를 실행한다.
PC 카드 드라이버(56)는 공급된 기록 비디오 신호(Dw)를 PC 카드에 기록한다. PC 카드 드라이버(56)는 PC 카드로부터 비디오 신호(Dr)를 판독한다. PC 카드로부터 판독된 비디오 신호(Dr)가 압축될 때, 판독된 비디오 신호(Dr)는 압축-해제 처리 유닛(54)에 공급되고, 여기서 비디오 신호(Dr)에는 해제 처리가 행해진다. 해제 처리에 의해 구해진 휘도 신호 및 색차 신호는 메모리 제어기(50) 및 신호 스위칭 유닛(20)을 통해 수평 방향의 픽셀수를 변화시키기 위한 유닛(25)에 공급된다.
인터페이스 유닛(58)은 데이터 버스(60)에 연결되고, 비디오 신호는 인터페이스 유닛(58)을 통해 외부 장치와 전달될 수 있다.
카메라 제어 유닛(70)은 마이크로컴퓨터 등의 형태를 취한다. 카메라 제어 유닛(70)에는 동작 유닛(72)이 연결된다. 카메라 제어 유닛(70)은 동작 유닛(72)으로부터의 동작 신호(PS)를 근거로 동작 유닛(72)의 지시에 따라 동작을 실행하기 위한 제어 신호(CT)를 발생하고, 그 제어 신호(CT)를 다양한 유닛에 공급하여 동작을 제어한다.
타이밍 신호 발생 유닛(75)은 카메라 제어 유닛(70)으로부터의 제어 신호(CT)를 근거로 클럭 신호, 수평 펄스 신호(HD), 수직 펄스 신호(VD) 등을 갖는 타이밍 신호(TM)을 발생하고, 그 신호(TM)를 각 유닛에 전달한다. 드라이버(77)는 타이밍 신호(TM)를 근거로 고체 영상 픽업 디바이스를 구동하기 위한 구동 신호(RD)를 발생하고, 그 신호(RD)를 영상 픽업 유닛(12)에 공급한다.
이러한 방식으로 구성된 디지털 정지 카메라(10)에서는 물체를 촬영함으로서 정지 영상을 포착하기 이전에, 신호 처리 유닛(18)으로부터의 휘도 신호(DYa) 및 색차 신호(DCa)가 신호 스위칭 유닛(20)을 통해 수평 방향의 픽셀수를 변화시키기 위한 유닛(25)에 공급된다. 그래서, 물체 및 구성물을 점검하기 위한 사전 검토 영상이 액정 모니터(43) 또는 외부 모니터 장치(45)의 화면상에 디스플레이된다.
원하는 영상이 액정 모니터(43)나 외부 모니터 장치(45)의 화면상에 디스플레이되고 사용자가 동작 유닛(72)의 셔터를 동작시킬 때, 신호 처리 유닛(18)으로부터의 휘도 신호(DYa) 및 색차 신호(DCa)는 신호 스위칭 유닛(20)을 통해 메모리 제어기(50)에 공급된다. 신호 스위칭 유닛(20)은 셔터가 동작되는 타이밍에 휘도 신호(DYa) 및 색차 신호(DCa)를 프레임 메모리(52)에 기록한다. 프레임 메모리(52)에 기록된 휘도 신호(DYa) 및 색차 신호(DCa)는 압축-해제 처리 유닛(54)에 의해 압축되고, 압축된 신호는 PC 카드 드라이버(56)에 공급되어, 원하는 정지 영상이 PC 카드에 기록될 수 있게 된다.
PC 카드에 기록된 영상을 점검하는 경우, PC 카드(K)로부터 판독된 비디오 신호를 근거로 한 휘도 신호(DYb) 및 색차 신호(DCb)는 메모리 제어기(50)에서 신호 스위칭 유닛(20)을 통해 수평 방향의 픽셀수를 변화시키기 위한 유닛(25)으로 공급되고, 그에 의해 PC 카드에 기록된 영상이 액정 모니터(43)나 외부 모니터 장치(45)의 화면상에 디스플레이될 수 있게 된다.
본 실시예에서, 다수의 픽셀을 갖는 고체 영상 픽업 디바이스는 고해상도 영상을 구하기 위해 사용된다. 그러므로, 수평 방향의 픽셀수를 변화시키기 위한 유닛(25)과 라인수를 변화시키기 위한 유닛(30)은 비디오 인코더(42)에서 NTSC 또는 PAL 시스템의 비디오 신호(Sout)을 발생하도록 수평방향의 픽셀수 및 라인수를 변화시키는 처리를 실행하고, 구해진 영상을 액정 모니터(43)나 외부 모니터 장치(45)에 디스플레이한다.
수평 방향의 픽셀수를 변화시키기 위한 유닛(25)은 예를 들면, 레지스터 등을 사용함으로서 선형 보간에 의해 수평 방향의 픽셀수를 변화시키는 처리를 실행한다. 라인수를 변화시키기 위한 유닛(30)은 라인 메모리를 사용함으로서 라인수를 변화시키는 처리를 실행한다. 유닛(30)이 4:2:2 포맷으로 휘도 및 색차 신호를 수신할 수신할 때, 유닛(30)은 또한 신호를 4:2:0 포맷의 신호로 변환시키는 처리를 실행한다.
도 2는 라인수를 변화시키기 위한 유닛(30)의 구성을 도시한다. 라인수를 변화시키기 위한 유닛(30)은 라인 메모리를 포함하는 선형 보간 유닛(32)과 보간 제어 유닛(36)을 구비한다.
선형 보간 유닛(32)은 휘도 신호(DYc)를 변환하는 처리를 실행하도록 2개의 이중 포트 라인 메모리(이후, "라인 메모리"라 칭하여지는)(321, 322), 2개의 곱셈기(323, 324), 및 가산기(325)를 갖는다. 선형 보간 유닛(32)은 또한 색차 신호(DCc)를 변환하는 처리를 실행하도록 2개의 라인 메모리(341, 342), 2개의 곱셈기(343, 344), 및 가산기(345)를 갖는다.
라인 메모리(321, 322, 341, 342)의 메모리 용량은 서로 같고, 각 용량은 한 라인의 휘도 신호(DYc) 및 한 라인의 색차 신호(DCc) 각각의 데이터량 보다 더 크다.
라인 메모리(321, 322, 341, 342)에서, 휘도 신호(DYc) 및 색차 신호(DCc)는 이후 설명될 보간 제어 유닛(36)으로부터 공급되는 기록 인에이블 신호(WEN1, WEN2)에 의해 기록되도록 인에이블된다. 휘도 신호(DYc) 및 색차 신호(DCc)는 기록 어드레스 신호(WADR1, WADR2)를 근거로 링(ring) 방법으로 기록된다. 특별히, 신호는 각 라인 메모리의 헤드 위치에서 끝 위치로, 다시 헤드 위치로부터 순차적으로 기록된다.
기록된 휘도 신호(DYc)는 휘도 판독 인에이블 신호(RENY1, RENY2)에 의해 판독되도록 인에이블되고, 휘도 판독 어드레스 신호(RADRY1, RADRY2)를 근거로 판독된다. 기록된 색차 신호(DCc)는 또한 색차 판독 인에이블 신호(RENC1, RENC2)에 의해 판독되도록 인에이블되고, 색차 판독 어드레스 신호(RADRC1, RADRC2)를 근거로 판독된다.
라인 메모리(321)로부터 판독된 휘도 신호는 곱셈기(323)에 공급된다. 곱셈기(323)에서, 라인 메모리(321)로부터 공급된 휘도 신호는 보간 제어 유닛(36)으로부터 공급된 휘도 신호 계수(KY1)으로 곱하여진다. 곱셈기(323)는 결과의 신호를 가산기(325)에 공급한다.
라인 메모리(322)로부터 판독된 휘도 신호는 곱셈기(324)에 공급된다. 곱셈기(324)에서, 라인 메모리(322)로부터 판독된 휘도 신호는 보간 제어 유닛(36)으로부터 공급된 휘도 신호 계수(KY2)로 곱하여진다. 곱셈기(324)는 결과의 신호를 가산기(325)에 공급한다.
가산기(325)는 곱셈기(323)로부터 공급된 휘도 신호와 곱셈기(324)로부터 공급된 휘도 신호를 더한다. 가산기(325)는 그 결과를 휘도 신호(DYd)로 출력한다.
유사하게, 라인 메모리(341)로부터 판독된 색차 신호는 곱셈기(343)에 공급된다. 곱셈기(343)에서, 라인 메모리(341)로부터 공급된 휘도 신호는 보간 제어 유닛(36)으로부터 공급된 색차 계수(KC1)로 곱하여진다. 곱셈기(343)는 결과의 신호를 가산기(345)에 공급한다.
라인 메모리(342)로부터 판독된 색차 신호는 곱셈기(344)로 공급된다. 곱셈기(344)에서, 라인 메모리(342)로부터 판독된 색차 신호는 보간 제어 유닛(36)으로부터 공급된 색차 신호 계수(KC2)로 곱하여진다. 곱셈기(344)는 결과의 신호를 가산기(345)에 공급한다.
가산기(345)는 곱셈기(343)로부터 공급된 색차 신호와 곱셈기(344)로부터 공급된 색차 신호를 더한다. 가산기(345)는 그 결과를 색차 신호(DCd)로 출력한다.
도 3에 도시된 바와 같이, 보간 제어 유닛(36)은 라인 메모리 제어 회로(361)를 갖는다. 기록 및 판독 수단으로 동작하는 라인 메모리 제어 회로(361)는 타이밍 신호 발생 유닛(75)으로부터 공급된 타이밍 신호(TM)를 근거로, 라인 메모리(321, 322)에 기록되는 휘도 신호(DYc) 및 라인 메모리(341, 342)에 기록되는 색차 신호(DCc)를 인에이블시키는 기록 인에이블 신호(WEN1, WEN2)를 발생한다. 라인 메모리 제어 회로(361)는 또한 휘도 신호(DYc) 및 색차 신호(DCc)의 기록 위치를 나타내는 기록 어드레스 신호(WADR1, WADR2)를 발생한다.
또한, 라인 메모리 제어 회로(361)는 한 라인의 휘도 신호(DYc) 및 한 라인의 색차 신호(DCc)의 기록 시작 위치를 나타내는 기록 시작 어드레스 신호(WADR1top, WADR2top)를 발생한다. 발생된 기록 인에이블 신호(WEN1) 및 기록 어드레스 신호(WADR1)는 선형 보간 유닛(32)에서 라인 메모리(321, 341)에 공급된다. 발생된 기록 인에이블 신호(WEN2) 및 기록 어드레스 신호(WARD2)는 선형 보간 유닛(32)에서 라인 메모리(322, 342)에 공급된다. 기록 시작 어드레스 신호(WARD1top, WARD2top)는 헤드 어드레스 전달 제어 회로(374)에 공급된다.
라인 메모리 제어 회로(361)는 수평 펄스 신호(HD)를 근거로 타이밍 신호(TM)의 수평 펄스 신호(HD)와 동기화되는 펄스 신호(HM)를 발생한다. 펄스 신호(HM)는 수평 펄스 신호(HD) 보다 몇배 높은 주파수를 갖는다.
라인 메모리 제어 회로(361)는 또한 타이밍 신호(TM)에서 수직 펄스 신호(CD)와 동기화된 재설정 신호(RST)를 발생한다. 펄스 신호(HM)는 이후 설명될 MAIN 카운터(362)와 SUB 카운터(363)에 공급된다. 재설정 신호(RST)는 MAIN 카운터(362), SUB 카운터(363), YA 카운터(365), YB 카운터(366), 및 C 카운터(367)에 공급된다.
기록 및 판독 수단은 라인 메모리 제어 회로(361), SUB 카운터(363), 디코더(372), 헤드 어드레스 전달 제어 회로(374), 휘도 신호 판독 회로(381, 382), 및 색차 신호 판독 회로(383, 384)를 구비한다.
보간 제어 회로(36)는 5개의 카운터 MAIN 카운터(362), SUB 카운터(363), YA 카운터(365), YB 카운터(366), 및 C 카운터(367)를 갖는다.
제 1 카운팅 수단인 MAIN 카운터(362)는 선형 보간 유닛(32)에 전송된 휘도 신호(DYc) 및 색차 신호(DCc)의 라인수를 카운트한다. MAIN 카운터(362)의 카운트값 MAINCNT는 한 라인의 휘도 신호(DYc) 및 한 라인의 색차 신호(DCc)가 선형 보간 유닛(32)에 전송될 때마다 "1" 만큼 증가된다. 카운트값 MAINCNT로부터, 선형 보간 유닛(32)에 전송된 휘도 신호(DYc) 및 색차 신호(DCc) 각각의 공간 위치가 결정될 수 있다.
제 2 카운팅 수단인 YA 카운터(365) 및 YB 카운터(366)는 소정의 기준값에 대해 라인수의 변화에 따라 설정된 단계량을 순차적으로 부가하고, 그에 의해 YA 카운터(365)의 카운트값 YCNTA 및 YB 카운터(366)의 카운트값 YCNTB를 사용해 라인수의 변화 과정에 의해 발생된 휘도 신호(DYd)의 공간 위치를 도시한다.
각 카운트값(YCNTA) 및(YCNTB)는 정수부와 소수부로 구성된다. 휘도 신호(DYc)의 공간 위치는 정수부로 나타내지고, 휘도 신호(DYc)의 공간 위치로부터의 거리는 소수부로 나타내진다. 발생된 휘도 신호(DYd)가 선형 보간 유닛(32)으로부터 출력된 이후에, YA 카운터(365) 또는 YB 카운터(366)는 라인수 변화에 따라 설정된 단계량을 그 카운트값에 소정의 타이밍으로 부가하고, 그에 의해 카운트값을 업데이트한다.
제 3 카운팅 수단인 C 카운터(367)는 미리 설정된 기준값에 대해 라인수의 변화에 따라 설정된 단계량을 순차적으로 부가한다. 그래서, C 카운터(367)는 C 카운터(367)의 카운트값(CCNT)으로 라인수의 변화 처리에 의해 발생된 색차 신호(DCd)의 공간 위치 정보를 도시한다. 카운트값(CCNT)은 정수부와 소수부로 구성된다. 색차 신호(DCc)의 공간 위치는 정수부로 나타내지고, 색차 신호(DCc)의 공간 위치로부터의 거리는 소수부로 나타내진다. 발생된 색차 신호(DCd)가 선형 보간 유닛(32)으로부터 출력된 이후에, C 카운터(367)는 라인수 변화에 따라 설정된 단계량을 카운트값에 소정의 타이밍으로 부가하고, 그에 의해 카운트값을 업데이트한다.
라인수를 변화시키기 위한 유닛(30)은 두 라인의 휘도 신호(DYd)를 출력하고, 두 라인의 휘도 신호(DYd)에 대한 한 라인의 색차 신호(DCd)를 출력하여, 4:2:0 포맷으로의 변환을 실행한다. 예를 들면, 제 1 라인에서 휘도 신호(DYd)의 공간 위치는 YA 카운터(365)의 카운트값 YCNTA로 도시된다. 제 2 라인의 휘도 신호(DYd)에서 공간 위치는 YB 카운터(366)의 카운트값 YCNTB로 도시된다. 색차 신호(DCd)의 공간 위치는 C 카운터(367)의 카운트값 CCNT로 도시된다.
카운트값 YCNTA, YCNTB, 및 CCNT의 단계량은 단계량 설정 회로(369)로부터의 단계 설정 신호(STP)를 근거로 라인수의 변화에 따라 설정된다. 단계량 설정 회로(369)는 카메라 제어 유닛(70)으로부터의 제어 신호(CT)에 따라 동작 유닛(72)에 의해 설정된 라인수의 변화를 근거로 단계 설정 신호(STP)를 발생한다.
SUB 카운터(363)는 라인수의 변화에 따라 설정된 N차 카운터를 갖고 그 카운트값 SUBCNT는 정수부만을 갖는다.
예를 들어, 라인수의 배수가 두배일 때, 도 4에 도시된 LAn 라인의 신호는 두 라인 메모리 중 하나에 기록되고 LA(n+1) 라인의 신호는 다른 라인 메모리에 기록된다.
라인 메모리에 기록된 LAn 및 LA(n+1) 라인의 신호가 판독되어 LBk 라인의 신호가 발생된다. 라인 메모리에 기록된 LAn 및 LA(n+1) 라인의 신호는 다시 판독되어 LB(k+1) 라인의 신호가 발생된다.
LAn 라인 및 LA(n+1) 라인의 신호는 다음 LA(n+2) 라인 및 다음 LA(n+3) 라인의 신호가 기록되기 이전에 판독되어야 한다. 즉, 라인 메모리 중 하나의 신호가 업데이트될 때까지의 주기에서 신호 판독 동작이 2회 실행되므로, 신호 판독 동작은 두 라인 메모리의 신호가 업데이트될 때까지의 주기 동안 4회 실행된다. 그러므로, SUB 카운터(363)는 4배 카운터(quadruple counter)의 형태를 취한다.
라인수 변화의 배수가 4배일 때는 유사하게 신호 판독 동작이 두 라인 메모리의 신호가 업데이트될 때까지의 주기 동안 8회 실행되므로, SUB 카운터(363)는 8배 카운터(octal counter)의 형태를 취한다.
라인수의 증가가 2배 보다 작을 때, 신호가 두 라인 메모리에 기록되는 주기 동안 신호 판독 동작을 4회 실행함으로서, 원하는 신호의 라인수가 발생될 수 있다. 그러므로, SUB 카운터(363)는 4배 카운터의 형태를 취한다.
라인수의 증가가 2배 보다 크고 4배 보다 작거나 같을 때, 신호가 두 라인 메모리에 기록되는 주기 동안 신호 판독 동작을 8회 실행함으로서, 원하는 신호의 라인수가 발생될 수 있으므로, SUB 카운터(363)는 8배 카운터의 형태를 취한다.
MAIN 카운터(362), SUB 카운터(363), YA 카운터(365), YB 카운터(366), 및 C 카운터(367) 각각의 카운트값 중 정수부는 디코더(372)에 공급된다. YA 카운터(365), YB 카운터(366), 및 C 카운터(367) 각각의 카운트값 중 소수부는 계수 발생 회로(385)에 공급된다. SUB 카운터(363)의 카운트값 SUBCNT 중 정수부는 헤드 어드레스 전달 제어 회로(374) 및 계수 발생 회로(385)에 공급된다. 한 화면의 신호에서 라인수의 변화가 라인 메모리 제어 회로(361)로부터의 재설정 신호(RST)에 의해 종료될 때, 각 카운터의 카운트값은 초기화된다.
SUB 카운터(363), YA 카운터(365), YB 카운터(366), 및 C 카운터(367) 각각의 카운트값 중 정수부를 근거로, 디코더(372)는 복호화 신호(DEC)를 발생한다. 복호화 신호(DEC)는 라인수의 변환 이후에 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)가 발생된 휘도 신호(DYc) 및 색차 신호(DCc)의 공간 위치를 도시한다. 복호화 신호(DEC)는 또한 라인 메모리(321, 322)로부터의 휘도 신호(DYc) 판독 및 라인 메모리(341, 342)로부터의 색차 신호(DCc) 판독을 제어한다.
디코더(372)는 복호화 신호(DEC)를 헤드 어드레스 전달 제어 회로(374) 및 계수 발생 회로(385)에 공급한다.
헤드 어드레스 전달 제어 회로(374)는 디코더(372)로부터 수신된 복호화 신호(DEC)와 SUB 카운터(363)의 카운트값 SUBCNT을 근거로 하여 공급된 기록 시작 어드레스 신호(WADR1top, WARD2top)를 사용해 라인 메모리(321, 322)로부터 휘도 신호(DYc)를 판독할 때 판독 시작 위치를 나타내는 휘도 판독 시작 어드레스 신호(RADRY1top, RADRY2top)를 발생한다. 헤드 어드레스 전달 제어 회로(374)는 또한 라인 메모리(341, 342)로부터 색차 신호(DCc)가 판독될 때 판독 시작 위치를 나타내는 색차 판독 시작 어드레스 신호(RADRC1top, RADRC2top)를 발생한다.
휘도 판독 시작 어드레스 신호(RADRY1top)는 휘도 신호 판독 회로(381)에 공급되고, 휘도 판독 시작 어드레스 신호(RADRY2top)는 휘도 신호 판독 회로(382)에 공급된다. 색차 판독 시작 어드레스 신호(RADRC1top)는 색차 신호 판독 회로(383)에 공급되고, 색차 판독 시작 어드레스 신호(RADRC2top)는 색차 신호 판독 회로(384)에 공급된다.
휘도 신호 판독 회로(381)는 라인 메모리 제어 회로(361)로부터 수신된 타이밍 신호(RTM)에 응답해 휘도 판독 시작 어드레스 신호(RADRY1top)로 나타내지는 위치로부터 휘도 신호를 판독하기 위한 휘도 판독 어드레스 신호(RADRY1) 및 라인 메모리(321)로부터 판독된 휘도 신호를 인에이블시키는 휘도 판독 어드레스 신호(RENY1)를 발생한다. 발생된 휘도 판독 인에이블 신호(RENY1) 및 발생된 휘도 판독 어드레스 신호(RADRY1)는 라인 메모리(321)로 공급된다.
유사하게, 휘도 신호 판독 회로(382)는 휘도 판독 시작 어드레스 신호(RADRY2top)로 나타내지는 위치로부터 휘도 신호를 판독하기 위한 휘도 판독 어드레스 신호(RADRY2) 및 라인 메모리(322)로부터 판독된 휘도 신호를 인에이블시키는 휘도 판독 인에이블 신호(RENY2)를 발생하고, 이들을 라인 메모리(322)에 공급한다.
색차 신호 판독 회로(383, 384)는 또한 색차 판독 시작 어드레스 신호(RADRC1top, RADRC2top)로 나타내지는 위치로부터 색차 신호를 판독하기 위한 색차 판독 어드레스 신호(RADRC1, RADRC2) 및 라인 메모리(341, 342)로부터 판독된 색차 신호를 인에이블 시키는 색차 판독 인에이블 신호(RENC1, RENC2)를 발생하고, 이들을 각각 라인 메모리(341, 342)에 공급한다.
계수 발생 회로(385)는 디코더(372)로부터의 복호화 신호(DEC) 및 SUB 카운터(363)를 근거로 YA 카운터(365) 및 YB 카운터(366)의 카운트값 중 소수부를 사용해 휘도 신호 계수(KY1, KY2)를 발생한다.
계수 발생 회로(385)는 또한 디코더(372)로부터의 복호화 신호(DEC) 및 SUB 카운터(363)의 카운트값 SUBCNT을 근거로 C 카운터(367)의 카운트값 CCNT 중 소수부를 사용해 색차 신호 계수(KC1, KC2)를 발생한다.
이와 같이 발생된 휘도 신호 계수(KY1)는 곱셈기(323)에 공급된다. 휘도 신호 계수(KY2)는 곱셈기(324)로 공급된다. 색차 신호 계수(KC1)는 곱셈기(343)에 공급된다. 색차 신호 계수(KC2)는 곱셈기(344)로 공급된다.
이제는 라인수를 변화시키기 위한 유닛(30)의 동작이 설명된다. 도 5는 라인수 변환의 크기가 같은 크기 보다 더 크면서 2배 보다 작거나 같고, 예를 들면 8/5배이고, 4:2:2 포맷의 신호가 4:2:0 포맷으로 변환되고, 또한 포맷된 신호가 출력될 때 휘도 신호 및 색차 신호의 공간 위치를 도시한다.
도 5는 제 0 라인의 휘도 신호(DYc) 및 색차 신호(DCc)가 예를 들면, 영상의 수직 방향으로 "-0.5"에서 "0.5"까지의 영역에 대응하는 신호이고 라인수 변환 이후의 휘도 신호와 색차 신호의 위치가 "-0.5"의 위치를 기준으로 사용해 설정되는 경우를 도시한다. 기준 위치는 "-0.5"의 위치로 제한되지 않는다. 예를 들어, 제 0 라인의 위치가 기준으로 사용될 수 있는 것으로 명백하게 이해된다.
라인수가 "8/5"배 만큼 증가될 때, 라인 변환 이후 휘도 신호(DYd) 사이의 라인 간격은 휘도 신호(DYc)의 5/8이다. 라인 변환 이후의 제 0 라인은 "(-0.5) + (5/8) x (1/2) = (-3/16)"의 위치에 있다.
제 0 라인의 공간 위치가 "-3/16"의 위치에 있으므로, 제 8 라인의 공간 위치는 "(5/8) x 8 + (-3/16) = 4 + (13/16)"이다. 제 9 라인의 공간 위치는 제 8 라인의 위치에 "5/8"을 더하여 구해진 "5 + (7/16)"의 위치이다.
또한, 라인수의 변환에 의해 4:2:0 포맷이 구해지므로, 예를 들어 색차 신호(DCd)가 휘도 신호(DYd) 사이의 중간 위치에 놓인다고 가정할 때, 제 4 라인의 색차 신호(DCd)는 제 8 라인의 휘도 신호(DYd)와 제 9 라인의 휘도 신호(DYd) 사이에서 "5 + (2/16)"의 중간 위치에 있다. 제 5 라인의 색차 신호는 제 10 라인의 휘도 신호(DYd)와 제 11 라인의 휘도 신호(DYd) 사이에서 "6 + (6/16)"의 중간 위치에 있다.
각 라인의 휘도 신호(DYc)는 라인 메모리 제어 회로(361)에 의해 발생된 기록 어드레스 신호(WADR1, WADR2) 및 기록 인에이블 신호(WEN1, WEN2)를 근거로 매 라인 마다 라인 메모리(321, 322)에 번갈아 기록된다. 각 라인의 색차 신호(DCc)는 매 라인 마다 라인 메모리(341, 342)에 번갈아 기록된다. 라인 메모리에 기록된 휘도 신호(DYc) 및 색차 신호(DCc)의 공간 위치는 MAIN 카운터(362)의 카운트값 MAINCNT에 의해 결정된다.
라인수 변화 및 포맷 변환 이후 휘도 신호(DYc)의 공간 위치는 라인수 크기에 따라 설정된 단계량을 기준 위치에 순차적으로 부가하도록 YA 카운터(365)의 카운트값 YCNTA 및 YB 카운터(366)의 카운트값 YCNTB에 의해 도시된다. 색차 신호(DCc)의 공간 위치는 C 카운터(367)의 카운트값 CCNT에 의해 나타내진다.
예를 들어, 제 8 라인의 휘도 신호(DYd)를 발생하는 경우, 제 4 및 제 5 라인의 휘도 신호(DYc)가 MAIN 카운터(362)의 카운트값 MAINCNT를 근거로 라인 메모리(321, 322)로 기록되는 타이밍에 휘도 신호 판독 회로(381, 382)로부터의 휘도 판독 어드레스 신호(RADRY1, RADRY2) 및 휘도 판독 인에이블 신호(RENY1, RENY2)를 출력함으로서, 제 4 및 제 5 라인의 휘도 신호(DYc)가 동시에 판독된다. 제 4 및 제 5 라인의 신호의 기록 시작 위치를 나타내는 기록 시작 어드레스 신호(WADR1top, WADR2top)가 휘도 판독 시작 어드레스 신호(RADRY1top, RADRY2top)로 휘도 신호 판독 회로(381, 382)에 공급되므로, 제 4 및 제 5 라인의 휘도 신호(DYc)는 정확하게 판독될 수 있다.
휘도 신호(DYd)의 공간 위치는 YA 카운터(365)의 카운트값 YCNTA 및 YB 카운터(366)의 카운트값 YCNTB으로 나타내지므로, 제 8 라인의 휘도 신호(DYd) 공간 위치를 나타내는 카운트값 중 소수부(= 13/16) 및 소수부를 "1"에서 감산하여 구해진 감산값(= 3/16)은 휘도 신호 계수(KY1, KY2)로 곱셈기(323, 324)에 공급된다.
라인 메모리(321, 322)로부터 판독된 제 4 라인의 휘도 신호(DYc)는 감산값(= 3/16)으로 곱하여진다. 제 5 라인의 휘도 신호(DYc)는 소수부(= 13/16)로 곱하여지고, 결과의 값은 가산기(325)에 의해 더해져, 제 8 라인의 휘도 신호(DYd)가 발생될 수 있다. 유사하게, 제 9 라인의 휘도 신호(DYd)가 발생될 수 있다.
또한, 제 4, 제 5, 및 제 6 라인의 휘도 신호(DYc)로부터 제 8 및 제 9 라인의 휘도 신호(DYd)를 발생하는 경우에는 유사하게, 색차 신호 판독 회로(383, 384)로부터의 색차 판독 어드레스 신호(RADRC1, RADRC2) 및 색차 판독 인에이블 신호(RENC1, RENC2)에 의해, 제 5 및 제 6 라인의 색차 신호(DCc)가 라인 메모리(341, 342)로부터 판독된다. 또한, 제 5 및 제 6 라인의 색차 신호(DCc)는 C 카운터(367)의 카운트값 CCNT 중 소수부를 근거로 색차 신호 계수(KC1, KC2)로 곱하여지고, 그 결과값은 더해져 제 4 라인의 색차 신호(DCd)를 발생한다. 이러한 방식으로, 4:2:2 포맷이 동시에 4:2:0 포맷으로 변환될 수 있다.
같은 라인의 휘도 신호(DYc) 및 색차 신호(DCc)는 라인 메모리(321, 341)에 기록되고, 또한 같은 라인의 휘도 신호(DYc) 및 색차 신호(DCc)는 라인 메모리(322, 342)에 기록된다. 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)를 동시에 발생할 때는 요구되는 휘도 신호(DYc) 및 색차 신호(DCc)가 다른 라인 번호를 갖는 경우가 발생된다. 예를 들면, 제 8 및 제 9 라인의 휘도 신호(DYd) 및 제 4 라인의 색차 신호(DCd)가 발생되는 경우가 발생된다.
또한, 새로운 신호는 링 방법으로 라인 메모리(321, 322, 341, 342)에 순차적으로 기록된다. 결과적으로, 요구되는 휘도 신호(DYc) 및 색차 신호(DCc)가 라인 메모리(321, 322, 341, 342)로 기록되는 타이밍은 SUB 카운터(363) 및 디코더(372)에 의해 결정된다. 요구되는 휘도 신호(DYc) 및 색차 신호(DCc)만이 판독된다. 계수(KY1, KY2, KC1, KC2)는 또한 정확한 타이밍에 발생된다.
도 6a 내지 도 6m 및 도 7a 내지 도 7m은 라인수를 변화시키기 위한 유닛(30)의 보간 제어 유닛(36)에 의해 발생된 신호를 도시하고, 예를 들면 한 라인의 휘도 신호(DYc) 및 색차 신호(DCc)의 데이터량이 640 픽셀이고 800 픽셀의 데이터량이 기록될 수 있는 라인 메모리가 사용되는 경우를 도시한다. 휘도 신호(DYc) 및 색차 신호(DCc)가 상술된 바와 같이 링 방법으로 라인 메모리(321, 322, 341, 342)에 기록되므로, 각각이 한 라인의 휘도 신호(DYc) 및 한 라인의 색차 신호(DCc)의 데이터량 보다 더 많은 메모리 용량을 갖는 라인 메모리가 사용된다. 새로운 신호가 기록될 때는 기록된 신호를 새로운 신호로 업데이트하는데 시간이 걸린다. 결과적으로, 이미 기록된 신호는 새로운 신호가 기록되고 있는 동안 정확히 판독될 수 있다.
도 6a는 라인수를 변화시키기 위한 유닛(30)에 공급된 타이밍 신호(TM)에서 수평 펄스 신호(HD)를 도시한다. 도 6b는 라인수를 변화시키기 위한 유닛(30)에 공급된 휘도 신호(DYc) 및 색차 신호(DCc)를 도시한다. 도 6b에서 괄호안에 기록된 수는 라인 번호를 나타낸다.
도 6c 및 도 6d는 라인 메모리 제어 회로(361)에 의해 발생된 기록 인에이블 신호(WEN1, WEN2)를 도시한다. 기록 인에이블 신호(WEN1)의 신호 레벨이 저레벨 "L"로 설정될 때, 입력된 휘도 신호(DYc) 및 입력된 색차 신호(DCc)는 라인 메모리(321, 341)에 기록된다. 기록 인에이블 신호(WEN2)의 신호 레벨이 저레벨 "L"로 설정될 때, 입력된 휘도 신호(DYc) 및 입력된 색차 신호(DCc)는 라인 메모리(322, 342)로 기록된다. 도 6c 및 도 6d에 도시된 숫자는 신호의 기록 시작 위치 및 기록 종료 위치의 어드레스를 나타낸다.
예를 들어, 기록 인에이블 신호(WEN1)가 시간점(t1)에 저레벨 "L"로 설정될 때, 제 4 라인의 휘도 신호(DYc)는 라인 메모리(321)에서 어드레스 "0 내지 639"의 위치로 기록된다. 제 4 라인의 색차 신호(DCc)는 라인 메모리(341)에서 어드레스 "0 내지 639"의 위치에 기록된다.
기록 인에이블 신호(WEN2)가 시간점(t3)에서 저레벨 "L"로 설정될 때, 제 5 라인의 휘도 신호(DYc)는 라인 메모리(322)에서 어드레스 "0 내지 639"의 위치에 기록된다. 제 5 라인의 색차 신호는 라인 메모리(342)에서 어드레스 "0 내지 639"의 위치에 기록된다. 유사하게, 휘도 신호 및 색차 신호는 매 라인 마다 두 라인 메모리에 번갈아 기록된다.
제 6e 및 도 6f는 라인 메모리 제어 회로(361)에 의해 발생된 기록 시작 어드레스 신호(WADR1top, WADR2top)을 도시한다. 신호가 시간점(t1)에 각 라인 메모리(321, 341)에서 어드레스 "0"의 위치로부터 기록되기 시작될 때, 기록 시작 어드레스 신호(WADR1top)는 "0"이 된다. 신호 기록 동작이 시간점(t3)에 각 라인 메모리(322, 342)에서 어드레스 "0"의 위치로부터 시작될 때, 기록 시작 어드레스 신호(WADR2top)는 "0"이 된다.
도 6g는 라인 메모리 제어 회로(361)에 의해 발생된 펄스 신호(HM)를 도시한다. 펄스 신호(HM)은 수평 펄스 신호(HD)와 동기화된 신호이고, 그 주파수는 수평 펄스 신호(HD) 높이의 두배이다.
도 6h는 SUB 카운터(363)의 카운트값 SUBCNT을 도시한다. 이 경우, 라인수는 "8/5"배 만큼 변하므로, SUB 카운터(363)는 4배 카운터의 형태를 취한다.
도 6i는 펄스 신호(HM)와 동기화되어 선형 보간 유닛(32)에 전송된 휘도 신호(DYc) 및 색차 신호(DCc)의 라인수를 카운트하는 MAIN 카운터(362)의 카운트값 MAINCNT를 도시한다. 예를 들어, 시간점(t1)에서 제 4 라인의 휘도 신호(DYc) 및 색차 신호(DCc)가 선형 보간 유닛(32)에 공급되어 라인 메모리에 기록될 때, 카운팅 동작은 시간점(t2)에서 펄스 신호(HM)의 하강 타이밍에 실행되고 카운트값 MAINCNT는 "4"로 설정된다.
도 6j 내지 도 6l은 각각 YA 카운터(365)의 카운트값 YCNTA, YB 카운터(366)의 카운트값 YCNTB, 및 C 카운터(367)의 카운트값 CCNT을 도시한다. 카운트값 YCNTA 및 YCNTB 각각은 라인수 변화 처리에 의해 발생된 휘도 신호(DYd)의 공간 위치를 나타낸다. 카운트값 CCNT는 발생된 색차 신호(DCd)의 공간 위치를 나타낸다.
도 6m은 디코더(372)로부터의 복호화 신호(DEC)를 도시한다. 도 8에 도시된 바와 같이, 디코더(372)는 SUB 카운터(363)의 카운트값 SUBCNT, YA 카운터(365)의 카운트값 YCNTA, YB 카운터(366)의 카운트값 YCNTB, 및 C 카운터(367)의 카운트값(CCNT) 각각의 정수부를 근거로 복호화 신호(DEC)를 발생한다.
카운트값 SUBCNT이 "0" 또는 "2"일 때, 카운트값 YCNTA의 정수부는 "카운트값 MAINCNT - 1"과 같다. 카운트값 YCNTB 및 CCNT 각각의 정수부가 카운트값 MAINCNT와 같을 때, 복호화 신호 DEC는 "1"과 같다.
카운트값 SUBCNT가 "0" 또는 "2"일 때, 카운트값 YCNTA 및 CCNT 각각의 정수부는 "카운트값 MAINCNT - 1"과 같다. 카운트값 YCNTB의 정수부가 카운트값 MAINCNT와 같을 때, 복호화 신호(DEC)는 "3"과 같다.
또한, 카운트값 SUBCNT가 "1" 또는 "3"이고 카운트값 YCNTA, YCNTB, 및 CCNT 각각의 정수부가 "카운트값 MAINCNT - 1"과 같을 때, 복호화 신호(DEC)는 "2"이다. 다른 경우에는 복호화 신호(DEC)가 "0"이다. 복호화 신호가 "1", "2", 또는 "3"일 때, 그 상태는 두 싸이클의 펄스 신호(HM) 동안에만 유지된다.
복호화 신호가 "1"일 때, 이는 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)를 발생할 때 요구되는 휘도 신호(DYc)의 라인수 및 색차 신호(DCc)의 라인수가 다르고 색차 신호(DCc) 보다 더 적은 라인수의 휘도 신호(DYc)가 요구되는 경우를 도시한다. 예를 들면, 이는 제 8 및 제 9 라인의 휘도 신호(DYd) 및 제 4 라인의 색차 신호(DCd)를 발생하는 도 5에 도시된 경우이다.
복호화 신호가 "2"일 때, 이는 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)를 발생하는데 요구되는 휘도 신호(DYc) 및 색차 신호(DCc)의 라인수가 똑같은 경우를 도시한다. 예를 들면, 이는 제 10 및 도 11 라인의 휘도 신호(DYd) 및 제 11 라인의 색차 신호(DCd)가 발생되는 도 5에 도시된 경우이다.
복호화 신호가 "3"일 때, 이는 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)를 발생하는데 요구되는 휘도 신호(DYc)의 라인수 및 색차 신호(DCc)의 라인수가 다르고 그 라인수가 색차 신호(DCc) 보다 더 큰 휘도 신호가 요구되는 경우를 도시한다. 예를 들면, 이는 제 14 및 제 15 라인의 휘도 신호(DYd) 및 제 7 라인의 색차 신호(DCd)가 발생되는 경우를 도시한다.
복호화 신호가 "0"일 때, 이는 두 라인의 휘도 신호(DYd) 및 한 라인의 색차 신호(DCd)를 발생하는데 요구되는 휘도 신호(DYc) 및 색차 신호(DCc)가 라인 메모리로부터 판독될 수 있는 타이밍을 도시한다.
시간점(t4)에서 SUB 카운터(363)의 카운트값 SUBCNT가 "0"일 때, YA 카운터(365)의 카운트값 YCNTA 중 정수부는 "4"이고, YB 카운터(366)의 카운트값 YCNTB의 정수부 및 C 카운터(367)의 카운트값 CCNT의 정수부는 각각 "5"이고, 또한 MAIN 카운터(362)의 카운트값 MAINCNT은 "5"이다. 결과적으로, 복호화 신호(DEC)는 도 8을 근거로 두 싸이클의 펄스 신호(HM)가 경과된 이후에 시간점(t4)에서 시간점(t8)으로 "1"이 된다.
시간점(t8)에 SUB 카운터(363)의 카운트값 SUBCNT이 "2"로 설정될 때, YA 카운터(365)의 카운트값 YCNTA의 정수부, YB 카운터(366)의 카운트값 YCNTB의 정수부, 및 C 카운터(367)의 카운트값 CCNT의 정수부는 각각 MAIN 카운터(362)의 카운트값 MAINCNT과 같은 "6"이 된다. 복호화 신호(DEC)는 결과적으로 도 8을 근거로 "0"이 된다.
시간점(t9)에 SUB 카운터(363)의 카운트값 SUBCNT가 "3"으로 설정될 때, YA 카운터(365)의 카운트값 YCNTA의 정수부, YB 카운터(366)의 카운트값 YCNTB의 정수부, 및 C 카운터(367)의 카운트값 CCNT의 정수부는 MAIN 카운터(362)의 카운트값 MAINCNT "7"에서 "1"을 감산하여 구해진 값과 같은 "6"이 된다. 결과적으로, 도 8을 근거로, 복호화 신호(DEC)는 시간점(t9)으로부터 두 싸이클의 펄스 신호(HM) 동안 "2"가 된다. 유사하게, 복호화 신호(DEC)는 그 이후 발생된다.
도 7a, 도 7b, 도 7c, 및 도 7d는 헤드 어드레스 전달 제어 회로(374)로부터 전송된 판독 시작 어드레스 신호를 도시한다. 헤드 어드레스 전달 제어 회로(374)는 도 9에 도시된 바와 같이, SUB 카운터(363)의 카운트값 SUBCNT이 변하는 경우, 또한 복호화 신호(DEC) 및 SUB 카운터(363)의 카운트값 SUBCNT의 변화를 근거로 하는 타이밍에, 라인 메모리 제어 회로(361)로부터 수신된 기록 시작 어드레스 신호(WADR1top, WADR2top)를 휘도 판독 시작 어드레스 신호(RADRY1top, RADRY2top) 및 색차 판독 시작 어드레스 신호(RADRC1top, RADRC2top)로서 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)에 공급한다.
기록 시작 어드레스 신호(WADR1top)는 SUB 카운터(363)의 카운트값 SUBCNT이 "0"에서 "1"로 변하는 타이밍에 휘도 판독 시작 어드레스 신호(RADRY1top)로서 휘도 신호 판독 회로(381)에 공급된다. 기록 시작 어드레스 신호(WADR2top)는 SUB 카운터(363)의 카운트값 SUBCNT이 "2"에서 "3"으로 변하는 타이밍에 휘도 판독 시작 어드레스 신호(RADRY2top)로서 휘도 신호 판독 회로(382)에 공급된다.
기록 시작 어드레스 신호(WADR1top)는 SUB 카운터(363)의 카운트값 SUBCNT가 "0"에서 "1"로 변하는 타이밍과, SUB 카운터(363)의 카운트값 SUBCNT이 "0"일 때 라인 메모리에 기록된 신호가 판독되기 시작하기 직전의 타이밍에 색차 판독 시작 어드레스 신호(RADRC1top)로서 색차 신호 판독 회로(383)에 공급된다.
또한, 기록 시작 어드레스 신호(WADR2top)는 SUB 카운터(363)의 카운트값 SUBCNT이 "2"에서 "3"으로 변하는 타이밍과, 복호화 신호(DEC)가 "1"이고 SUB 카운터(363)의 카운트값 SUBCNT가 "2"일 때 라인 메모리에 기록된 신호가 판독되기 시작하기 직전의 타이밍에 판독 시작 어드레스 신호(RADRC2top)로서 색차 신호 판독 회로(384)에 공급된다.
복호화 신호(DEC)의 값이 "1"로 설정되고 SUB 카운터(363)의 카운트값 SUBCNT이 시점(t4)에 "0"이므로(도 6h 및 도 6m을 참고), 도 6e에 도시된 기록 시작 어드레스 신호(WADR1top)는 도 9를 근거로 라인 메모리에 기록된 신호가 판독되기 시작하기 직전 시간점(t5)의 타이밍에 도 7c에 도시된 색차 판독 시작 어드레스 신호(RADRC1top)로서 색차 신호 판독 회로(383)에 공급된다.
SUB 카운터(363)의 카운트값 SUBCNT가 시간점(t6)에 "0"에서 "1"로 변하므로(도 6h를 참고), 기록 시작 어드레스 신호(WADR1top)는 도 9를 근거로 도 7a에 도시된 휘도 판독 시작 어드레스 신호(RADRY1top)로서 휘도 신호 판독 회로(381)에 공급되고, 또한 색차 판독 시작 어드레스 신호(RADRC1top)로서 색차 신호 판독 회로(383)에 공급된다.
SUB 카운터(363)의 카운트값 SUBCNT가 시간점(t9)에 "2"에서 "3"로 변하므로(도 6h를 참고), 도 6f에 도시된 기록 시작 어드레스 신호(WADR2top)는 도 9를 근거로 도 7b에 도시된 휘도 판독 시작 어드레스 신호(RADRY2top)로서 휘도 신호 판독 회로(382)에 공급된다. 기록 시작 어드레스 신호(WADR2top)는 또한 도 7d에 도시된 판독 시작 어드레스 신호(RADRC2top)로서 색차 신호 판독 회로(384)에 공급된다. 판독 시작 어드레스 신호는 유사하게 헤드 어드레스 전달 제어 회로(374)에서 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)에 공급된다.
도 7e 내지 도 7h는 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)로부터 출력된 휘도 판독 인에이블 신호(RENY1, RENY2) 및 색차 판독 인에이블 신호(RENC1, RENC2)를 도시한다.
휘도 신호 판독 회로(381)는 라인 메모리 제어 회로(361)로부터의 타이밍 신호(RTM)을 근거로 하는 타이밍에 헤드 어드레스 전달 제어 회로(374)로부터 전달된 휘도 판독 시작 어드레스 신호(RADRY1top)을 근거로 발생되는 휘도 판독 인에이블 신호(RENY1) 및 휘도 판독 어드레스 신호(RADRY1)을 라인 메모리(321)에 공급한다. 휘도 판독 어드레스 신호(RADRY1)는 라인 메모리(321)에 저장된 한 라인의 휘도 신호가 한 싸이클의 펄스 신호(HM) 보다 더 짧은 주기에 판독될 수 있도록 발생된다.
예를 들면, 도 7e에 도시된 바와 같이, 휘도 판독 인에이블 신호(RENY1)의 신호 레벨은 타이밍 신호(RTM)에 응답해 시간점(t4)으로부터 소정의 시간이 경과된 이후에 시간점(t5)에서 저레벨 "L"로 설정되고, 라인 메모리(321)에 기록된 휘도 신호는 휘도 판독 어드레스 신호(RADRY1)를 근거로 순차적으로 판독된다.
한 라인의 휘도 신호의 판독 동작은 시간점(t4)으로부터 한 싸이클의 펄스 신호(HM)가 경과된 이후 시간점(t6) 이전에 완료된다.
휘도 판독 인에이블 신호(RENY1)의 신호 레벨은 다시 시간점(t7)에 저레벨 "L"로 설정되고, 라인 메모리(321)에 기록된 휘도 신호는 휘도 판독 어드레스 신호(RADRY1)을 근거로 판독되고, 또한 두 라인의 휘도 신호는 두 싸이클의 펄스 신호(HM) 동안 판독된다.
도 7e의 숫자는 라인 메모리에 기록된 휘도 신호의 판독 어드레스 위치를 도시하고, 괄호내의 숫자는 판독된 휘도 신호의 라인수를 도시한다. 그 숫자들은 도 7f 내지 도 7h에서도 유사하게 도시된다.
휘도 신호 판독 회로(381)와 유사한 방식으로, 휘도 신호 판독 회로(382)에서도 또한, 도 7f에 도시된 휘도 판독 인에이블 신호(RENY2)의 신호 레벨은 저레벨 "L"로 설정되고, 라인 메모리(322)에 기록된 휘도 신호(DYc)는 휘도 판독 어드레스 신호(RADRY2)를 근거로 순차적으로 판독된다.
휘도 신호 판독 회로와 유사한 방식으로, 색차 신호 판독 회로(383, 384)에서도 또한, 도 7g 및 도 7h에 도시된 각 색차 판독 인에이블 신호(RENC1, RENC2)의 신호 레벨은 저레벨 "L"로 설정되고, 라인 메모리(341, 342)에 기록된 색차 신호(DCc)는 색차 판독 어드레스 신호(RADRC1, RADRC2)를 근거로 판독되기 시작한다.
라인수를 변화시키기 위한 유닛(30)이 4:2:2 포맷의 신호를 4:2:0 포맷의 신호로 변환하고 그 결과의 신호를 출력하므로, 색차 신호(DCc)의 판독 동작은 휘도 신호(DYc)의 반으로 설정된다. 한 라인의 휘도 신호(DYc)가 라인 메모리(321, 322)로부터 2회 판독될 때, 한 라인의 색차 신호(DCc)는 라인 메모리(341, 342)로부터 1회 판독된다.
라인 메모리로부터 이와 같이 판독된 휘도 신호(DYc) 및 색차 신호(DCc)는 곱셈기로 공급된다.
도 7i 내지 도 7l은 계수 발생 회로(385)에 의해 발생된 휘도 신호 계수(KY1, KY2) 및 색차 신호 계수(KC1, KC2)를 도시한다. 계수 발생 회로(385)에서, SUB 카운터(363)의 카운트값 SUBCNT, YA 카운터(365)의 카운트값 YCNTA와 YB 카운터(366)의 카운트값 YCNTB 각각의 소수부를 근거로, 도 10에 도시된 바와 같이, 디코더(372)로부터의 복호화 신호(DEC)가 "0"이 아닐 때, 두 라인의 휘도 신호(DYc)로부터 선형 보간에 의해 새로운 휘도 신호(DYd)를 발생하기 위한 휘도 신호 계수(KY1, KY2)가 설정된다.
도 11에 도시된 바와 같이, SUB 카운터(363)의 카운트값 SUBCNT, 디코더(372)로부터의 복호화 신호(DEC), 및 C 카운터(367)의 카운트값 CCNT 각각의 소수부를 근거로, 두 라인의 색차 신호(DCc)로부터 선형 보간에 의해 새로운 색차 신호(DCd)를 발생하기 위한 색차 신호 계수(KC1, KC2)가 설정된다.
SUB 카운터(363)의 카운트값 SUBCNT가 "1" 또는 "2"이고 두 라인의 새로운 휘도 신호(DYd)가 라인 메모리로부터 휘도 신호를 2회 판독함으로서 발생되는 상태에서 제 1 라인의 휘도 신호(DYd)를 발생할 때, 휘도 신호 계수(KY1)는 YA 카운터(365)의 카운트값 YCNTA 중 소수부의 값으로 설정되고, 휘도 신호 계수(KY2)는 "1"에서 YA 카운터(365)의 카운트값 YCNTA 중 소수부를 감산함으로서 구해지는 값으로 설정된다.
제 2 라인의 휘도 신호(DYd)를 발생하는 경우, 휘도 신호 계수(KY1)는 YB 카운터(366)의 카운트값 YCNTB 중 소수부의 값으로 설정되고, 휘도 신호 계수(KY2)는 "1"에서 YB 카운터(366)의 카운트값 YCNTB 중 소수부를 감산함으로서 구해진 값으로 설정된다.
카운트값 SUBCNT이 "0" 또는 "3"인 상태에서 제 1 라인의 휘도 신호(DYd)를 발생할 때, 휘도 신호 계수(KY1)는 "1"에서 YA 카운터(365)의 카운트값 YCNTN 중 소수부를 감산함으로서 구해지고, 휘도 신호 계수(KY2)는 YA 카운터(365)의 카운트값 YCNTA 중 소수부의 값으로 설정된다. 제 2 라인의 휘도 신호(DYd)를 발생할 때, 휘도 신호 계수(KY1)는 "1"에서 YB 카운터(366)의 카운트값 YCNTB 중 소수부를 감산함으로서 구해지고, 휘도 신호 계수(KY2)는 YB 카운터(366)의 카운트값 YCNTB 중 소수부의 값으로 설정된다.
복호화 신호(DEC)가 "2" 또는 "3"이고 카운트값 SUBCNT가 "1" 또는 "2"일 때, 또한 복호화 신호(DEC)가 "1"이고 카운트값 SUBCNT가 "0" 또는 "1"일 때, 색차 신호 계수(KC1)는 C 카운터(367)의 카운트값 CCNT 중 소수부의 값으로 설정된다.
복호화 신호(DEC)가 "2" 또는 "3"이고 카운트값 SUBCNT이 "0" 또는 "3"일 때, 또한 복호화 신호(DEC)가 "1"이고 카운트값 SUBCNT이 "2" 또는 "3"일 때, 색차 신호 계수(KC1)는 "1"에서 C 카운터(367)의 카운트값 CCNT 중 소수부를 감산함으로서 구해진 값으로 설정된다.
복호화 신호(DEC)가 "2" 또는 "3"이고 카운트값 SUBCNT이 "1" 또는 "2"일 때, 또한 복호화 신호(DEC)가 "1"이고 카운트값 SUBCNT이 "0" 또는 "1"일 때, 색차 신호 계수(KC2)는 "1"에서 C 카운터(367)의 카운트값 CCNT 중 소수부를 감산함으로서 구해진 값으로 설정된다.
복호화 신호(DEC)가 "2" 또는 "3"이고 카운트값 SUBCNT이 "0" 또는 "3"일 때, 또한 복호화 신호(DEC)가 "1"이고 카운트값 SUBCNT이 "2" 또는 "3"일 때, 색차 신호 계수(KC2)는 C 카운터(367)의 카운트값 CCNT 중 소수부의 값으로 설정된다.
도 6m에 도시된 복호화 신호(DEC)가 시간점(t4)에 "1"이 되고 도 6h에 도시된 SUB 카운터(363)의 카운트값 SUBCNT이 "0"이므로, 두 라인의 새로운 휘도 신호는 복호화 신호(DEC)가 "1"인 주기 동안 기본 메모리로부터 휘도 신호를 2회 판독함으로서 발생된다. 그 경우에, 제 1 라인의 휘도 신호가 발생될 때의 휘도 신호 계수(KY1)는 도 10을 근거로 "1"에서 YA 카운터(365)의 카운트값 YCNTA 중 소수부를 감산함으로서 구해지는 값, 즉 도 7i에 도시된 바와 같이 "3/16"과 같다. 유사하게, 휘도 신호 계수(KY2)는 도 7j에 도시된 바와 같이 "13/16"이 된다.
SUB 카운터(363)의 카운트값 SUBCNT이 "1"이므로, 제 2 라인의 휘도 신호를 발생하는 경우의 휘도 신호 계수(KY1)는 도 10을 근거로 YB 카운터(366)의 카운트값 YCNTB 중 소수부, 즉 "7/16"이 된다. 휘도 신호 계수(KY2)는 "9/16"이 된다.
또한, 복호화 신호(DEC)가 "1"인 시간점(t4)에서 시간점(t8)까지의 주기 동안 SUB 카운터(363)의 카운트값 SUBCNT은 "0" 또는 "1"이므로, 색차 신호 계수(KC1)는 C 카운터(367)의 카운트값 CCNT 중 소수부, 즉 도 7k에 도시된 바와 같이 "2/16"으로 설정된다. 색차 신호 계수(KC2)는 도 7l에 도시된 바와 같이 "14/16"으로 설정된다.
이와 같이 구해진 휘도 신호 계수(KY1, KY2)를 곱셈기(323, 324)에 공급함으로서, 라인수가 "8/5"배 만큼 증가된 도 7m의 새로운 휘도 신호(DYd)는 가산기(325)로부터 선형 보간에 의해 구해질 수 있다. 도 7m의 괄호안에 있는 숫자는 이후 설명될 색차 신호(DCd)의 라인수를 나타낸다.
신호가 시간점(t5)에서 판독되기 시작되는 메모리(321)로부터 수신된 제 4 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY1)(= 3/16)으로 곱하여진다. 메모리(322)로부터 수신된 제 5 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY2)(= 13/16)으로 곱하여진다. 두 휘도 신호는 더하여져, 제 8 라인의 휘도 신호(DYd)가 발생될 수 있게 한다.
신호가 시간점(t7)에서 판독되기 시작되는 메모리(321)로부터 수신된 제 6 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY1)(=7/16)으로 곱하여진다. 메모리(322)로부터 수신된 제 5 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY2)(=9/16)으로 곱하여진다. 두 휘도 신호는 더하여져, 제 9 라인의 휘도 신호(DYd)가 발생될 수 있게 한다.
색차 신호 계수(KC1, KC2)를 곱셈기(343, 344)에 각각 공급함으로서, 라인수의 변환은 선형 보간에 의해 실행될 수 있고 4:2:0 포맷의 색차 신호(DCd)가 가산기(345)로부터 구해질 수 있다.
예를 들어, 신호가 시간점(t5, t7)에서 판독되기 시작되는 메모리(341)로부터 수신된 제 6 라인의 색차 신호(DCc)는 색차 신호 계수(KC1)(=14/16)로 곱하여진다. 메모리(342)로부터 수신된 제 5 라인의 색차 신호(DCc)는 색차 신호 계수(KC2)(=2/16)로 곱하여진다. 두 색차 신호는 더하여져, 제 4 라인의 색차 신호(DCd)가 발생될 수 있게 한다.
유사한 처리를 실행함으로서, 라인수를 변화시키기 위한 유닛(30)은 4:2:2 포맷의 휘도 신호(DYc) 및 색차 신호(DCc)로부터 8/5배 만큼 증가된 라인수를 갖는 4:2:0 포맷의 휘도 신호(DYd) 및 색차 신호(DCd)를 발생한다.
단계량 설정 회로(369)가 YA 카운터(365), YB 카운터(366), 및 C 카운터(367) 각각의 단계량을 그로부터 전해진 단계 설정 회로(STP)에 의해 증가시킬 때, 변화되는 라인수는 감소될 수 있다.
단계량 설정 회로(369)가 단계량을 줄일 때, 라인수를 변화시키는 배수는 증가될 수 있다. 라인수를 변화시키는 배수는 2배 보다 더 작거나 같은 크기 보다 더 큰 값으로부터 그 범위내에서 변한다.
2배 보다 더 크고 4배 보다 더 작거나 같은 값으로 라인수가 증가될 때, 예를 들어, 전자 신호 처리에 의해 실행되는 줌(zooming) 동작의 경우, 즉 전자 줌이라 불리는 16/5배 만큼 구해진 영상을 확대시키는 경우가 설명된다.
도 12는 라인수의 배수가 16/5배로 설정되고, 4:2:2 포맷의 신호가 4:2:0 포맷의 신호로 변환되고, 또한 그 결과 신호가 출력될 때 휘도 신호 및 색차 신호의 공간 위치를 도시한다.
라인수가 "16/5"배 만큼 증가되는 경우, 라인수 변환 이후의 휘도 신호(DYd)의 라인 간격은 휘도 신호(DYc)의 "5/16"이다. 도 5에 도시된 경우와 유사한 방식으로, "-0.5"의 위치가 기준으로 사용될 때, 제 4 라인의 휘도 신호(DYd)의 위치는 "29/32"의 위치로 설정된다. 제 5 라인의 휘도 신호(DYd)의 위치는 제 4 라인의 위치에 "5/16"을 부가함으로서 구해진 "1 +(7/32)"의 위치이다.
또한, 라인수의 변환 이후에 신호가 4:2:0 포맷의 신호로 변환되므로, 색차 신호(DCd)가 휘도 신호(DYd)의 중간 위치에 놓일 때, 예를 들면, 제 2 라인의 색차 신호(DCd)는 제 4 라인의 휘도 신호(DYd)와 제 5 라인의 휘도 신호(DYd) 사이에서 "1 +(2/32)"의 중간 위치에 놓인다.
도 13a 내지 도 13m 및 도 14a 내지 도 14m은 라인수 변화의 배수가 16/5배로 설정될 때 라인수를 변화시키기 위한 유닛(30)에서의 신호를 도시한다.
도 13a는 수평 펄스 신호(HD)를 도시하고, 도 13b는 라인수를 변화시키기 위한 유닛(30)에 공급된 휘도 신호(DYc) 및 색차 신호(DCc)를 도시한다. 도 13b의 괄호에 도시된 숫자는 라인수를 나타낸다. 영상의 중심을 기준으로 사용해 전자 줌 동작이 실행되므로, 라인수를 변화시키기 위한 유닛(30)은 수평 펄스 신호(HD)의 펄스 간격의 중심부와 그 부근에서 휘도 신호 및 색차 신호 중 소정의 데이터량을 수신한다.
도 13c 및 도 13d는 기록 인에이블 신호(WEN1, WEN2)를 도시한다. 기록 인에이블 신호(WEN1)가 저레벨 "L"로 설정될 때, 휘도 신호(DYc) 및 색차 신호(DCc)는 라인 메모리(321, 341)로 기록된다.
기록 인에이블 신호(WEN2)의 신호 레벨이 저레벨 "L"로 설정될 때, 휘도 신호(DYc) 및 색차 신호(DCc)는 라인 메모리(322, 342)로 기록된다. 도 13c 및 도 13d에 도시된 숫자는 신호의 기록 시작 위치 및 기록 종료 위치의 어드레스를 나타낸다.
기록 인에이블 신호(WEN2)가 저레벨 "L"로 설정될 때, 시간점(t11)에, 제 1 라인의 휘도 신호(DYc)는 라인 메모리(322)에서 어드레스 "0 내지 639"의 위치에 기록되고, 제 1 라인의 색차 신호(DCc)는 라인 메모리(341)에서 어드레스 "0 내지 639"의 위치로 기록된다.
도 13e 및 도 13f는 각각 기록 시작 어드레스 신호(WADR1top, WADR2top)를 도시한다. 신호 기록 동작이 시간점(t11)에 각 라인 메모리(322, 342)에서 어드레스 "0"의 위치로부터 시작될 때, 기록 시작 어드레스 신호(WADR2top)는 "0"이 된다.
도 13g는 라인 메모리 제어 회로(361)에 의해 발생된 펄스 신호(HM)를 도시한다. 펄스 신호(HM)는 수평 펄스 신호(HD)와 동기화된 신호로서, 수평 펄스 신호(HD)의 4배 높이인 주파수를 갖는다.
도 13h는 SUB 카운터(363)의 카운트값 SUBCNT를 도시한다. 이 경우에는 라인수 변화의 배수가 2배 보다는 크고 4배 보다는 작은 "16/5"배이므로, SUB 카운터(363)는 8배 카운터의 형태를 취한다.
도 13i는 MAIN 카운터(362)의 카운트값 MAINCNT를 도시한다. 제 1 라인의 휘도 신호(DYc)와 제 1 라인의 색차 신호(DCc)가 시간점(t11)에 선형 보간 유닛(32)으로 공급되어 라인 메모리에 기록될 때, 시간점(t12)에는 펄스 신호(HM)의 하강 타이밍에서 카운팅이 실행되고 카운트값 MAINCNT는 "1"로 설정된다.
도 13j 내지 도 13l은 각각 YA 카운터(365)의 카운트값 YCNTA, YB 카운터(366)의 카운트값 YCNTB, 및 C 카운터(367)의 카운트값 CCNT을 도시한다.
도 13m은 디코더(372)로부터의 복호화 신호(DEC)를 도시한다. 라인수가 도 15에 도시된 바와 같이 "16/5"배 만큼 증가될 때, 디코더(372)는 SUB 카운터(363)의 카운트값 SUBCNT 중 정수부, YA 카운터(365)의 카운트값 YCNTA, YB 카운터(366)의 카운트값 YCNTB, 및 C 카운터(367)의 카운트값 CCNT을 근거로 복호화 신호(DEC)를 발생한다.
예를 들어, SUB 카운터(363)의 카운트값 SUBCNT가 시간점(t13)에 "0"으로 설정될 때, YA 카운터(365)의 카운트값 YCNTA 중 정수부는 "0"이고, YB 카운터(366)의 카운트값 YCNTB 및 C 카운터(367)의 카운트값 CCNT 각각의 정수부는 "1"이고, 또한 MAIN 카운터(362)의 카운트값 MAINCNT는 "1"이다. 그러므로, 복호화 신호(DEC)는 도 15를 근거로 "0"이 된다.
SUB 카운터(363)의 카운트값 SUBCNT가 시간점(t14)에 "1"으로 설정될 때, YA 카운터(365)의 카운트값 YCNTA 중 정수부는 "0"이고, YB 카운터(366)의 카운트값 YCNTB 및 C 카운터(367)의 카운트값 CCNT 각각의 정수부는 "1"이고, 또한 MAIN 카운터(362)의 카운트값 MAINCNT는 "1"이다. 그러므로, 복호화 신호(DEC)는 도 15를 근거로 두 싸이클의 펄스 신호(HM)가 경과된 이후 시간점(t14)에서 시간점(t18)까지 "1"이다.
SUB 카운터(363)의 카운트값 SUBCNT은 시간점(t18)에 "3"이 되고, YA 카운터(365)의 카운트값 YCNTA, YB 카운터(366)의 카운트값 YCNTB, 및 카운터(367)의 카운트값 CCNT 각각의 정수부는 "1"이고, 또한 MAIN 카운터(362)의 카운트값 MAINCNT은 "2"이므로, 복호화 신호(DEC)는 시간점(t18)에서 시간점(t19)까지 "2"가 된다. 유사하게, 복호화 신호(DEC)가 이후 발생된다.
도 14a, 도 14b, 도 14c, 및 도 14d는 헤드 어드레스 전달 제어 회로(374)로부터 출력된 판독 시작 어드레스 신호를 도시한다. 도 16을 근거로, 휘도 판독 시작 어드레스 신호(RADRY1top, RADRY2top) 및 색차 판독 시작 어드레스 신호(RADRC1top, RADRC2top)는 각각 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)에 공급된다.
시간점(t14)에 SUB 카운터(363)의 카운트값 SUBCNT가 "1"이고 복호화 신호(DEC)의 값이 "1"로 설정되므로, 도 13e에 도시된 기록 시작 어드레스 신호(WADR1top)는 도 16을 근거로 라인 메모리에 기록된 신호가 판독되기 시작되기 직전 시간점(t15)의 타이밍에 도 14c에 도시된 색차 판독 시작 어드레스 신호(RADRC1top)로서 색차 신호 판독 회로(383)에 공급된다.
SUB 카운터(363)의 카운트값 SUBCNT이 시간점(t16)에 "1"에서 "2"로 변하므로, 도 16을 근거로, 기록 시작 어드레스 신호(WADR1top)는 도 14a에 도시된 휘도 판독 시작 어드레스 신호(RADRY1top)로서 휘도 신호 판독 회로(381)에 공급되고, 또한 색차 판독 시작 어드레스 신호(RADRCt1top)로서 색차 신호 판독 회로(383)에 공급된다. 색차 판독 시작 어드레스 신호(RADRC1top)가 시간점(t14)에 "640"으로 설정되므로, 어드레스값은 변하지 않는다.
SUB 카운터(363)의 카운트값 SUBCNT이 시간점(t20)에 "5"에서 "6"으로 변하므로, 도 16을 근거로, 도 13f에 도시된 기록 시작 어드레스 신호(WADR2top)는 도 14b에 도시된 휘도 판독 시작 어드레스 신호(RADRY2top)로서 휘도 신호 판독 회로(382)에 공급되고, 또한 도 14d에 도시된 판독 시작 어드레스 신호(RADRC2top)로서 색차 신호 판독 회로(384)에 공급된다.
유사하게, 헤드 어드레스 전달 제어 회로(374)는 판독 시작 어드레스 신호를 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)에 공급한다.
도 14e 내지 도 14h는 각각 휘도 신호 판독 회로(381, 382) 및 색차 신호 판독 회로(383, 384)로부터 출력된 휘도 판독 인에이블 신호(RENY1, RENY2) 및 색차 판독 인에이블 신호(RENC1, RENC2)를 도시한다.
휘도 신호 판독 회로(381)는 라인 메모리 제어 회로(361)로부터의 타이밍 신호(RTM)를 근거로 하는 타이밍에 휘도 판독 어드레스 신호(RADRY1)를 라인 메모리(321)에 공급한다. 휘도 판독 어드레스 신호(RADRY1)는 라인 메모리(321)에 저장된 한 라인의 휘도 신호가 한 싸이클의 펄스 신호(HM) 보다 더 짧은 주기 동안 판독될 수 있도록 발생된다.
예를 들면, 도 14e에 도시된 바와 같이, 휘도 판독 인에이블 신호(RENY1)의 신호 레벨은 타이밍 신호(RTM)에 응답해 시간점(t14)으로부터 소정의 시간이 경과된 이후 시간점(t15)에 저레벨 "L"로 설정된다. 라인 메모리(321)에 기록된 휘도 신호는 휘도 판독 어드레스 신호(RADRY1)을 근거로 순차적으로 판독된다.
한 라인의 휘도 신호를 판독하는 것은 시간점(t14)으로부터 한 싸이클의 펄스 신호(HM)가 경과된 이후 시간점(t16) 이전에 완료된다. 휘도 판독 인에이블 신호(RENY1)의 신호 레벨은 다시 시간점(t17)에 저레벨 "L"로 설정되고, 라인 메모리(321)에 기록된 휘도 신호는 휘도 판독 어드레스 신호(RADRY1)를 근거로 판독되어, 휘도 신호 판독 동작이 이후 실행된다.
도 14e의 숫자는 라인 메모리에 저장된 휘도 신호의 판독 어드레스 위치를 나타낸다. 괄호에 도시된 숫자는 판독되는 휘도 신호의 라인수를 나타낸다. 도 14f 내지 도 14h는 유사하게 숫자를 나타낸다.
휘도 신호 판독 회로(381)와 유사한 방식으로, 휘도 신호 판독 회로(382)에서, 도 14f에 도시된 휘도 판독 인에이블 신호(RENY2)의 신호 레벨은 저레벨 "L"로 설정되고, 라인 메모리(322)에 기록된 휘도 신호는 휘도 판독 어드레스 신호(RADRY2)를 근거로 판독된다.
색차 신호 판독 회로(383, 384)에서도 또한 휘도 신호 판독 회로와 유사한 방식으로, 도 14g 및 도 14h에 도시된 색차 판독 인에이블 신호(RENC1, RENC2) 각각의 신호 레벨은 저레벨 "L"로 설정되고, 라인 메모리(341, 342)에 기록된 색차 신호는 색차 판독 어드레스 신호(RADRC1, RADRC2)를 근거로 판독된다.
라인수를 변화시키기 위한 유닛(30)이 4:2:2 포맷의 신호를 4:2:0 포맷의 신호로 변환하고 그 결과 신호를 출력하므로, 색차 신호 판독 동작은 휘도 신호 판독 동작의 반으로 설정된다. 한 라인의 휘도 신호는 두 싸이클의 펄스 신호(HM)의 주기 동안 라인 메모리(321, 322)로부터 2회 판독되고, 한 라인의 색차 신호는 라인 메모리(341, 342)로부터 1회 판독된다.
라인 메모리로부터 이와 같은 방식으로 판독된 휘도 신호 및 색차 신호는 곱셈기로 공급된다.
도 14i 내지 도 14l은 각각 계수 발생 회로(385)에 의해 발생된 휘도 신호 계수(KY1, KY2) 및 색차 신호 계수(KC1, KC2)를 도시한다. 디코더(372)로부터의 복호화 신호(DEC)가 "0"이 아닐 때, 계수 발생 회로(385)는 도 17에 도시된 바와 같이 SUB 카운터(363)의 카운트값 SUBCNT, YA 카운터(365)의 카운트값 YCNTA와 YB 카운터(366)의 카운트값 YCNTB 각각의 소수부를 근거로 휘도 신호 계수(KY1, KY2)를 설정한다.
도 18에 도시된 바와 같이, 계수 발생 회로(385)는 SUB 카운터(363)의 카운트값 SUBCNT, 디코더(372)로부터의 복호화 신호(DEC), 및 C 카운터(367)의 카운트값 CCNT 중 소수부를 근거로 색차 신호 계수(KC1, KC2)를 설정한다.
도 13m에 도시된 복호화 신호(DEC)가 시간점(t14)에 "1"이 될 때 도 13h에 도시된 SUB 카운터(363)의 카운트값 SUBCNT은 "1"이므로, 라인 메모리로부터 휘도 신호를 2회 판독하고 복호화 신호(DEC)가 "1"인 주기 동안 두 라인의 새로운 휘도 신호를 발생하는데 있어서, 제 1 라인의 휘도 신호를 발생하는 경우의 휘도 신호 계수(KY1)는 도 17을 근거로 "1"에서 YA 카운터(365)의 카운트값 YCNTA 중 소수부를 감산함으로서 구해진 값, 즉 도 14i에 도시된 바와 같이 "3/32"가 된다.
SUB 카운터(363)의 카운트값 SUBCNT이 "2"이므로, 제 2 라인의 휘도 신호를 발생할 때의 휘도 신호 계수(KY1)는 도 17을 근거로 YB 카운터(366)의 카운트값 YCNTB 중 소수부, 즉 "7/32"가 되고, 휘도 신호 계수(KY2)는 "25/32"가 된다.
또한, SUB 카운터(363)의 카운트값 SUBCNT는 도 18에 도시된 바와 같이, 복호화 신호(DEC)가 "1"인 시간점(t14)에서 시간점(t15)까지의 주기 동안 "1" 또는 "2"이므로, 색차 신호 계수(KC1)는 C 카운터(367)의 카운트값 CCNT 중 소수부, 즉 도 14k에 도시된 바와 같이 "2/32"가 된다. 색차 신호 계수(KC2)는 도 14l에 도시된 바와 같이 "30/32"가 된다.
이와 같이 구해진 휘도 신호 계수(KY1, KY2)를 곱셈기(323, 324)에 공급함으로서, 도 14m에 도시된 휘도 신호(DYd)가 가산기(325)로부터 구해질 수 있다. 휘도 신호(DYd)의 라인수는 선형 보간에 의해 "16/5"배 만큼 증가된다. 도 14m에서 괄호내의 숫자는 이후 설명될 바와 같이 색차 신호(DCd)의 라인수를 도시한다.
예를 들면, 신호가 시간점(t15)에 판독되기 시작하는 메모리(321)로부터 수신된 제 0 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY1)(= 3/32)로 곱하여진다. 메모리(322)로부터 수신된 제 1 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY2)(=29/32)로 곱하여진다. 두 휘도 신호는 더해져, 제 4 라인의 휘도 신호(DYd)가 발생될 수 있게 한다.
순차적으로, 신호가 시간점(t17)에 판독되기 시작하는 메모리(321)로부터 수신된 제 2 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY1)(= 7/32)로 곱하여진다. 메모리(322)로부터 수신된 제 1 라인의 휘도 신호(DYc)는 휘도 신호 계수(KY2)(= 25/32)로 곱하여진다. 두 휘도 신호는 더해져, 제 5 라인의 휘도 신호(DYd)가 발생될 수 있게 한다.
색차 신호 계수(KC1, KC2)를 곱셈기(343, 344)에 공급함으로서, 라인수는 선형 보간에 의해 변화될 수 있고, 4:2:0 포맷의 색차 신호(DCd)는 가산기(345)로부터 구해질 수 있다.
예를 들면, 신호가 시간점(t15, t17)에 판독되기 시작하는 메모리(341)로부터 수신된 제 2 라인의 색차 신호(DCc)는 색차 신호 계수(KC1)(= 2/32)로 곱하여진다. 메모리(342)로부터 수신된 제 1 라인의 색차 신호(DCc)는 색차 신호 계수(KC2)(= 30/32)로 곱하여진다. 두 색차 신호는 더해져, 제 2 라인의 색차 신호(DCd)가 발생될 수 있게 한다.
유사한 처리를 실행함으로서, 라인수를 변화시키기 위한 유닛(30)은 4:2:2 포맷의 휘도 신호(DYc) 및 색차 신호(DCc)로부터 16/5배 만큼 증가된 라인수를 갖는 4:2:0 포맷의 휘도 신호(DYd) 및 색차 신호(DCd)를 발생한다.
이 경우에도 YA 카운터(365), YB 카운터(366), 및 C 카운터(367) 각각의 단계량이 단계량 설정 회로(369)로부터의 단계 설정 신호(STP)에 의해 증가될 때, 라인수의 변환 크기는 감소될 수 있다. 단계량이 줄어들 때, 라인수의 변환 크기는 증가된다. 라인수의 변환 크기는 2배 보다 큰 값과 4배 보다 작거나 같은 값 사이의 범위내에서 변한다. 결과적으로, 전자 줌과 같은 동작이 실행될 수 있다.
본 발명의 실시예에 따라, 각각이 한 라인의 휘도 신호 및 한 라인의 색차 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 라인 메모리가 사용된다. 휘도 신호는 링 방법으로 한 라인씩 2개의 라인 메모리에 번갈아 기록되고, 색차 신호도 링 방법으로 한 라인씩 2개의 라인 메모리에 번갈아 기록된다. 라인 메모리에 기록된 휘도 신호 및 색차 신호의 타이밍과 판독 시간의 수는 제어된다. 새로운 휘도 신호나 새로운 색차 신호의 공간 라인 위치를 나타내는 계수는 2개의 라인 메모리로부터 판독된 휘도 신호나 색차 신호로 곱하여지고, 그 결과는 더해진다. 이는 선형 보간에 의해 라인수 변환이 실행된 휘도 신호 및 색차 신호가 실시간 방식으로 발생되어 처리될 수 있게 한다.
휘도 신호가 2개의 라인 메모리로부터 2회 판독될 때 색차 신호를 2개 라인 메모리로부터 1회 판독함으로서, 라인수는 변할 수 있고, 동시에, 예를 들면, 4:2:2 포맷의 신호가 실시간 방식으로 4:2:0 포맷의 신호로 변환될 수 있다.
라인수의 변환과 포맷 변환은 디지털 정지 카메라에 의해 구해진 휘도 신호 및 색차 신호에 제한되지 않는다. 명백하게, 비디오 카메라에 의해 구해진 휘도 신호 및 색차 신호와 또 다른 전자 디바이스에 의해 발생된 휘도 신호 및 색차 신호가 사용될 수 있다.
비록 라인수의 변환 크기가 2배 및 4배인 경우가 상기의 실시예에서 설명되었지만, 본 발명은 또한 디코더(372), 헤드 어드레스 전달 제어 회로(374), 및 계수 발생 회로(385) 각각의 동작을 스위칭함으로서, 라인수가 4배 이상으로 증가되는 경우에도 적용될 수 있다.
본 발명에 따라, 한 라인의 휘도 신호나 색차 신호는 라인 메모리에 기록되고, 라인 메모리에 기록된 한 라인의 휘도 신호 및 색차 신호는 신호 기록 주기 동안 여러번 판독되므로, 라인수가 처리 속도를 감소시키지 않고 간단한 구조로 실시간 방식에서 변화될 수 있게 한다.
라인 메모리로부터 두 라인의 휘도 신호를 판독하고 라인수를 변화시켜 구해진 두 라인의 새로운 휘도 신호를 발생할 때는 한 라인의 색차 신호가 라인 메모리로부터 판독되고 라인수를 변화시켜 구해진 한 라인의 새로운 색차 신호가 발생된다. 또한, 4:2:2 포맷에서 4:2:0 포맷으로의 포맷 변환은 동시에 실행될 수 있다.
한 라인의 휘도 신호나 한 라인의 색차 신호의 기록 주기 동안 라인 메모리에 기록된 한 라인의 휘도 또는 색차 신호의 판독 시간 회수와 제 2 및 제 3 카운팅 수단의 카운트 단계량을 변화시킴으로서, 라인수의 배수가 쉽게 변화될 수 있다.
상기는 본 발명의 바람직한 실시예에 대한 완전한 설명이지만, 다양한 변형, 수정, 및 그와 동일한 것이 사용될 수 있다. 그러므로, 상기의 설명은 첨부된 청구항에 의해 정의된 본 발명의 범위를 제한하도록 다루어지지 말아야 한다.

Claims (6)

  1. 입력된 휘도 신호(luminance signal)를 저장하고, 각각이 한 라인의 휘도 신호의 데이터량 보다 더 많은 메모리 용량을 갖는 제 1 및 제 2 라인 메모리(line memory);
    입력된 색차 신호(color difference signal)를 저장하고, 각각이 한 라인의 색차 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 3 및 제 4 라인 메모리;
    제 1 내지 제 4 라인 메모리에 기록된 휘도 신호 및 색차 신호 각각의 공간 라인 위치를 나타내는 제 1 카운트 수단;
    출력되는 휘도 신호의 공간 라인 위치를 나타내는 제 2 카운트 수단;
    출력되는 색차 신호의 공간 라인 위치를 나타내는 제 3 카운트 수단;
    링(ring) 방법으로 매 라인 마다 제 1 및 제 2 라인 메모리에 입력된 휘도 신호를 번갈아 기록하고, 링 방법으로 제 3 및 제 4 라인에 매 라인 마다 입력된 색차 신호를 번갈아 기록하고, 제 1 내지 제 3 카운트 방법의 정수부를 사용해 제 1 및 제 2 라인 메모리에 기록된 휘도 신호 및 제 3 및 제 4 라인 메모리에 기록된 색차 신호 각각의 판독 시작 위치와 판독 시작 타이밍을 결정하고, 또한 기록된 휘도 및 색차 신호를 판독하는 기록 및 판독 수단;
    제 2 및 제 3 카운트 수단의 소수부를 사용해 제 1 내지 제 4 계수를 발생하는 계수 발생 수단;
    신호 기록 및 판독 수단에 의해 제 1 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 1 계수로 곱하는 제 1 곱셈기;
    신호 기록 및 판독 수단에 의해 제 2 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 2 계수로 곱하는 제 2 곱셈기;
    신호 기록 및 판독 수단에 의해 제 3 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 3 계수로 곱하는 제 3 곱셈기;
    신호 기록 및 판독 수단에 의해 제 4 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 4 계수로 곱하는 제 4 곱셈기;
    제 1 및 제 2 곱셈기의 출력을 더하여 공간 라인 위치가 제 2 카운트 수단에 의해 나타내지는 휘도 신호를 발생하고, 그 휘도 신호를 출력하는 제 1 가산기; 및
    제 3 및 제 4 곱셈기의 출력을 더하여 공간 라인 위치가 제 3 카운트 수단에 의해 나타내지는 색차 신호를 발생하고, 그 색차 신호를 출력하는 제 2 가산기를 구비하는 비디오 신호 처리 회로.
  2. 제 1 항에 있어서,
    제 2 및 제 3 카운트 수단 각각의 카운트 단계량을 설정하는 단계량 설정 수단을 더 구비하고,
    신호 기록 및 판독 수단은 제 1 내지 제 4 라인 메모리 각각에서 한 라인의 휘도 신호나 한 라인의 색차 신호를 기록하는 주기 동안 제 1 내지 제 4 라인 메모리 각각에 기록된 한 라인의 휘도 신호나 한 라인의 색차 신호의 판독 시간의 수를 스위치하는 비디오 신호 처리 회로.
  3. 제 1 항에 있어서,
    신호 기록 및 판독 수단은 두 라인의 휘도 신호가 제 1 및 제 2 라인 메모리로부터 판독될 때 제 3 및 제 4 라인 메모리로부터 한 라인의 색차 신호를 판독하는 비디오 신호 처리 회로.
  4. 구해진 영상의 휘도 신호 및 색차 신호를 구하는 영상 픽업(image pickup) 수단;
    영상 픽업 수단에 의해 구해진 휘도 신호를 저장하고, 각각이 한 라인의 휘도 신호의 데이터량 보다 더 많은 메모리 용량을 갖는 제 1 및 제 2 라인 메모리;
    영상 픽업 수단에 의해 구해진 색차 신호를 저장하고, 각각이 한 라인의 색차 신호의 데이터량 보다 더 큰 메모리 용량을 갖는 제 3 및 제 4 라인 메모리;
    제 1 내지 제 4 라인 메모리에 기록된 휘도 신호 및 색차 신호 각각의 공간 라인 위치를 나타내는 제 1 카운트 수단;
    출력되는 휘도 신호의 공간 라인 위치를 나타내는 제 2 카운트 수단;
    출력되는 색차 신호의 공간 라인 위치를 나타내는 제 3 카운트 수단;
    링 방법으로 매 라인 마다 제 1 및 제 2 라인 메모리에 입력된 휘도 신호를 번갈아 기록하고, 링 방법으로 제 3 및 제 4 라인에 매 라인 마다 입력된 색차 신호를 번갈아 기록하고, 제 1 내지 제 3 카운트 방법의 정수부를 사용해 제 1 및 제 2 라인 메모리에 기록된 휘도 신호 및 제 3 및 제 4 라인 메모리에 기록된 색차 신호 각각의 판독 시작 위치와 판독 시작 타이밍을 결정하고, 또한 기록된 휘도 및 색차 신호를 판독하는 기록 및 판독 수단;
    제 2 및 제 3 카운트 수단의 소수부를 사용해 제 1 내지 제 4 계수를 발생하는 계수 발생 수단;
    신호 기록 및 판독 수단에 의해 제 1 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 1 계수로 곱하는 제 1 곱셈기;
    신호 기록 및 판독 수단에 의해 제 2 라인 메모리로부터 판독된 휘도 신호를 계수 발생 수단에 의해 발생된 제 2 계수로 곱하는 제 2 곱셈기;
    신호 기록 및 판독 수단에 의해 제 3 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 3 계수로 곱하는 제 3 곱셈기;
    신호 기록 및 판독 수단에 의해 제 4 라인 메모리로부터 판독된 색차 신호를 계수 발생 수단에 의해 발생된 제 4 계수로 곱하는 제 4 곱셈기;
    제 1 및 제 2 곱셈기의 출력을 더하여 공간 라인 위치가 제 2 카운트 수단에 의해 나타내지는 휘도 신호를 발생하고, 그 휘도 신호를 출력하는 제 1 가산기; 및
    제 3 및 제 4 곱셈기의 출력을 더하여 공간 라인 위치가 제 3 카운트 수단에 의해 나타내지는 색차 신호를 발생하고, 그 색차 신호를 출력하는 제 2 가산기를 구비하는 영상 픽업 장치.
  5. 제 4 항에 있어서,
    제 2 및 제 3 카운트 수단 각각의 카운트 단계량을 설정하는 단계량 설정 수단을 더 구비하고,
    신호 기록 및 판독 수단은 제 1 내지 제 4 라인 메모리 각각에 한 라인의 휘도 신호나 한 라인의 색차 신호를 기록하는 주기 동안 제 1 내지 제 4 라인 메모리 각각에 기록된 한 라인의 휘도 신호나 한 라인의 색차 신호의 판독 시간의 수를 스위치하는 영상 픽업 장치.
  6. 제 4 항에 있어서,
    신호 기록 및 판독 수단은 두 라인의 휘도 신호가 제 1 및 제 2 라인 메모리로부터 판독될 때 제 3 및 제 4 라인 메모리로부터 한 라인의 색차 신호를 판독하는 영상 픽업 장치.
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