JPS6343950B2 - - Google Patents

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JPS6343950B2
JPS6343950B2 JP56041204A JP4120481A JPS6343950B2 JP S6343950 B2 JPS6343950 B2 JP S6343950B2 JP 56041204 A JP56041204 A JP 56041204A JP 4120481 A JP4120481 A JP 4120481A JP S6343950 B2 JPS6343950 B2 JP S6343950B2
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JP
Japan
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signal
control signal
memory
video
Prior art date
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Expired
Application number
JP56041204A
Other languages
English (en)
Other versions
JPS57154981A (en
Inventor
Yoshio Yasumoto
Masaaki Fujita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP56041204A priority Critical patent/JPS57154981A/ja
Publication of JPS57154981A publication Critical patent/JPS57154981A/ja
Publication of JPS6343950B2 publication Critical patent/JPS6343950B2/ja
Granted legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/01Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level

Description

【発明の詳細な説明】 本発明は、デイジタル画像処理において、映像
信号をデイジタル変換し、メモリ素子に記憶さ
せ、さらに、書込み時より低速でメモリ素子より
読出されたデータをアナログ変換して、映像を拡
大する映像拡大装置に関する。
まず、その一般的なシステムを第1図に示す。
第1図において、1はアナログ・デイジタルAD
変換器、2はメモリ素子、3はデイジタル・アナ
ログDA変換器、4はメモリのアドレスカウン
タ、5はコントロール信号発生用のコントローラ
である。コントローラ5は、映像信号と同期した
水平走査周期の信号HD・垂直走査周期の信号
VDおよび、サンプリング周波数CLKのクロツク
を基本として、データやメモリ等をコントロール
する働きを有する。このコントローラ5を適当に
構成することによつて、映像信号Aに縮少・拡
大・静止・フレームシンクロナイズ等の様々な処
理をすることができる。
本発明では、映像信号Aを拡大して映像信号B
として出力する場合を考える。ここで拡大の態様
を第2図に示す。入力される一つの映像信号を画
面として表現すると第2図aのようになる。画面
Cを16分割したDのブロツクを水平・垂直方向と
もに例えば4倍拡大して、一つの映像信号として
出力することによりその画面表現を第2図bのI
のようにするものである。
この拡大の方法を簡単に説明すると、第1図に
おいて、映像信号Aをあるサンプリング周波数
ClKによつてA/D変換器1でデイジタル信号に
変換し、そのデータをメモリ2に記憶させる。そ
の操作を各水平期間くり返し行い、メモリ2に1
フレームもしくは1フイールド分のデータを記憶
する。メモリ2に記憶された信号を読出すとき、
例えば第2図aのDブロツクに相当するデータを
水平・垂直方向共に、書込み時の速度の4分の1
の速度で読出すと、EF区間・GH区間で書かれた
データは一画面分のデータとして、水平・垂直方
向共に4倍に拡大されていることになる。これを
DA変換器3でアナログ信号に変換し、一つの映
像信号として出力すると、第2図bのようにな
る。
いま垂直方向に着目すると、一つの映像信号の
模式図を第3図aのように考える。ここで、横線
は一水平走査線を表わす。この信号はいまインタ
レースしているとすると、第1のフイールドのJ
本目からと、続く第2のフイールドのK本目から
を表わしている。
サンプリング点での信号を第3図aのように〇
△□●▲■…で表現するとき、例えば斜線映像を
示す信号はaのようになる。この信号をL倍に拡
大しようとするとき、垂直方向については、一つ
の水平走査線分の信号をL本分の水平走査区間に
わたつて同一の信号として読出すことによつてす
なわち書込み時の1/Lの速度で読出すことによつ て可能となる。一つの例としてL=4のときすな
わち4倍拡大の模式図を表現すると、第3図bの
ようになる。第3図aにおける第1のフイールド
のJ本目、(J+1)本目、(J+2)本目のそれ
ぞれの映像信号〇,△,□は、第3図bのように
拡大された映像の第1のフイールドのM〜(M+
3)本目、(M+4)〜(M+7)本目、(M+
8)〜(M+11)本目にそれぞれ読出される。水
平方向の読出回数も4倍されて読出し速度が1/4 にされていると、第3図bのようになる。
さらに、続く第2フイールドのK本目、(K+
1)本目、(K+2)本目の信号すなわちそれぞ
れシンボル●,▲,■を同様にして読出すと、第
3図bのように、N(N+3)本目,(N+4)〜
(N+7)本目,(N+8)〜(N+11)本目にそ
れぞれ読出されることになる。このように読出さ
れた信号によりあらわされる拡大された斜線の映
像は、第3図を4倍に拡大しているとはいえ、そ
の映像は第3図bのようにかなりなめらかさを欠
く斜線となつて画像上に表示されることになる。
円弧の映像の場合でも同様なことがいえる。
そこで、本発明は拡大された映像のなめらかさ
をよりよく表現しようとするものであり、以下そ
の一実施例について説明する。
映像を拡大しようとする場合、垂直方向に関し
て、同一の水平走査線の映像信号のデータを拡大
しようとする倍数(例えばL倍拡大のときL本)
分だけくり返して重複して読出す必要がある。し
かるに、通常の上述のような読出方法では、第2
のフイールドでの映像信号の読出開始位置が拡大
しない場合の読出開始位置と同じであるため、上
述の不具合が発生する。そこで、本発明では、L
倍拡大の場合、重複して読出されるL水平走査線
分の映像信号の読出開始位置を第2のフイールド
においては拡大倍数に応じた水平走査期間だけ遅
らせるように読出アドレスを遅らせることによ
り、拡大した映像のなめらかさを改善する。
第4図は第3図aのようなメモリ2に記憶した
映像信号に対して、第2のフイールドでは通常の
読出しの場合よりも1水平走査期間だけ遅らせて
読出した拡大映像の信号を表わしている。第1の
フイールドでは、通常の如くP〜(P+3)本
目、(P+4)〜(P+7)本目……といつた読
出しを行う。第2のフイールドでは、拡大倍数を
L(ここではL=4)とすると、L/2(=2)もし くは(L/2±1)(=1または3)水平走査分だけ 第1のフイールドに対して読出開始位置を遅らせ
るようにずらせて続出すようにする。ここでは、
L=4であるので、(4/2―1)=1水平走査分遅 らせて、(Q+1)〜(Q+4)本目、(Q+5)
〜(Q+8本目)…というように、読出した場合
を示す。すると、第4図のように、あたかも第1
のフイールドの映像の間に第2のフイールドの映
像が入つて、信号を補間したようななめらかな表
示を行うことができる。従つて、第4図は、第3
図の信号に対して、かなり適正な拡大がされた図
形を表わしているといえる。
このような第1のフイールドと第2のフイール
ドとのメモリ2の読出開始位置の制御を行うため
に、本発明においては、メモリ2から映像信号を
読出すときの垂直方向での読出期間を指示する第
1の読出コントロール信号と、この第1の読出コ
ントロール信号よりもL/2もしくは(L/2±1)水 平走査周期分だけ遅延させた第2の読出コントロ
ール信号とを作成する。そして、メモリ2から映
像信号を読出すための水平方向の読出しアドレス
を、第1のフイールドにおいては、第1の読出コ
ントロール信号の期間、第2のフイールドにおい
ては第2の読出コントロール信号の期間、にそれ
ぞれ発生するように制御するようにした点に特徴
がある。
第5図に、そのような制御を行うためのメモリ
ーコントロール信号のうち、読出クロツクと読出
コントロール信号を示す。本発明による読出開始
位置の制御がされていない場合は、図に第1フイ
ールドと示した読出クロツクと読出コントロール
信号が第1のフイールドにも第2のフイールドに
も供給され、フイールドごとの切換は行なわれて
いない。一方、読出開始位置の制御がされる場合
は、第1のフイールドでは従来と同様の信号を供
給し、第2のフイールドでは図示のように第1の
フイールドよりも(1/2―1)(=1)水平走査分 遅らせた読出クロツクと読出コントロール信号を
供給する。第5図にはL=4の場合を示した。
このような読出クロツク及び読出コントロール
信号を作成するためには、具体回路例を第6図に
示す。一般に、読出クロツクはマスタークロツク
より読出コントロール信号に基づいてゲートする
等して作られるので、読出コントロール信号のみ
をフイールド毎に変えればよい。
第6図で、HDは水平同期信号、VDは垂直同
期信号、aは遅延用のシフトレジスター、bはフ
イールド切換回路であつて、第1のフイールド用
の読出コントロール信号(第5図の第1フイール
ド)がシフトレジスタaに入力され、HDをクロ
ツクとして1水平走査周期を単位としてシフトさ
れ遅延されて出力される。1水平走査周期分だけ
遅延された読出コントロール信号はQAに出力さ
れるが、(L/2―1)水平走査周期分遅延させた信 号はQA〜QC……の各シフト出力を選択すること
で取出せる。この遅延されていない読出コントロ
ール信号と、遅延された読出コントロール信号と
をフイールド切換回路bで切換え、第1のフイー
ルドでは元の遅延されていない読出コントロール
信号を、第2のフイールドではシフトレジスター
aからの遅延された読出コントロール信号を、そ
れぞれ切換えて使用する。切換回路bはC1,C2
のトライステートバツフアに、フイールドごとに
“1”と“0”のレベルに切換わるフイールド切
換信号をフリツプフロツプC3から印加すること
で制御している。このフイールド切換信号はVD
を分周することで容易に得られる。
このようにして作成された読出コントロール信
号は、第5図に示すように、第1のフイールドと
第2のフイールドで1水平走査周期分切換られた
信号である。この読出コントロール信号に基づい
て読出クロツクも切換えて使用することによつ
て、第3図aのような信号を拡大した場合に、画
面上で自然な映像として補間されて表示されるこ
とになる。
また、片フイールドだけの信号を用いて1フレ
ーム分を表示する場合においても、この方法を用
いることによつて、充分な補間効果を得ることが
できる。
なお、以上の実施例においては、拡大倍数L=
4の場合に、(4/2―1)=1水平走査期間分だけ 第2のフイールドでの読出コントロール信号を遅
延させて、第2のフイールドでメモリ2からの拡
大した映像の信号の読出開始位置を1水平走査線
分だけ遅らせるようにしたが、第3図b及び第4
図からわかるように、(4/2+1)=3水平走査期 間分遅延させても同様の効果が得られ、4/2=2 水平走査期間分遅延させると最良となる。
また、拡大倍数Lが2の場合は本発明を実施す
る必要がなく、拡大倍数Lが3以上で奇数の場合
には、上述の遅延させる水平走査周期として、
L/2の代りに、L―1/2を、(L/2±1)の代り
に (L−1/2±1)(Lが5以上のときのみ)を、そ れぞれ適用すれがよいことはいうまでもない。
以上詳述したように、本発明によれば、映像信
号をデイジタル化してメモリに書込み、このメモ
リから低速で読出して映像を拡大する装置におい
て、メモリから映像信号を読出すための水平方向
の読出アドレスを発生させる垂直方向での期間を
指示する読出コントロール信号を、第1のフイー
ルドよりも第2のフイールドにおいて所定水平走
査期間分だけ遅延させるようにしたことにより、
映像信号を低速で読出して拡大する場合に第1の
フイールドの映像の中間位置に第2のフイールド
の映像を位置させることができて、拡大した斜線
や円形等の映像をなめらかに表示することができ
るものである。
【図面の簡単な説明】
第1図は一般的な映像拡大回路のブロツク図、
第2図、第3図、第4図は映像拡大処理を説明す
る模式図、第5図は本発明の一実施例における映
像拡大装置の動作を説明する波形図、第6図はそ
の回路図である。 a……シフトレジスター、b……フイールド切
換回路。

Claims (1)

  1. 【特許請求の範囲】 1 アナログ映像信号をデイジタル変換するアナ
    ログ・デイジタル変換器と、デイジタル変換され
    た映像信号の1フレームもしくは1フイールド分
    の信号を記憶するメモリと、上記メモリに書込ま
    れた映像信号の同一水平走査線をくり返し読み出
    すことにより書込み時の速度の1/L(L=3以上 の整数)の速度で読み出す手段と、読み出された
    映像信号をアナログ変換するデイジタル・アナロ
    グ変換器とを備えた映像拡大装置に於て、上記読
    み出す手段中の水平方向の読出アドレス発生手段
    は、上記メモリから上記映像信号を読み出すとき
    の垂直方向での読出期間を指示する第1の読出コ
    ントロール信号と、この第1の読出コントロール
    信号よりもL/2もしくは(L/2±1)(Lが奇数の ときはL―1/2もしくは(L―1/2±1)(Lが5 以上のときのみ))水平走査周期分だけ遅延させ
    た第2の読出コントロール信号とを作成し、上記
    メモリから上記映像信号を読み出すための水平方
    向の読出アドレスを、第1のフイールドにおいて
    は上記第1の読出コントロール信号の期間、第2
    のフイールドにおいては上記第2の読出コントロ
    ール信号の期間、それぞれ発生して上記メモリに
    供給するようにした映像拡大装置。
JP56041204A 1981-03-19 1981-03-19 Artificial interlacing circuit Granted JPS57154981A (en)

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