JPS63188275A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS63188275A JPS63188275A JP62020846A JP2084687A JPS63188275A JP S63188275 A JPS63188275 A JP S63188275A JP 62020846 A JP62020846 A JP 62020846A JP 2084687 A JP2084687 A JP 2084687A JP S63188275 A JPS63188275 A JP S63188275A
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- Japan
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- circuit
- reduction
- memory
- ratio
- enlargement
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像信号をディジタル化して記憶し、表示する
際に拡大、縮小を行なう画像処理装置に関するものであ
る。
際に拡大、縮小を行なう画像処理装置に関するものであ
る。
従来の技術
従来の画像処理装置としては、第３図の構成図で示した
ものがある。１は画像信号をアナログディジタル変換す
るム／Ｄ変換回路、２はディジタル化された画像信号を
記憶するメモリ回路、３はメモリ回路２の出力をディジ
タルアナログ変換するＤ／ム変換回路、４はム／Ｄ変換
、Ｄ／ム変換。
ものがある。１は画像信号をアナログディジタル変換す
るム／Ｄ変換回路、２はディジタル化された画像信号を
記憶するメモリ回路、３はメモリ回路２の出力をディジ
タルアナログ変換するＤ／ム変換回路、４はム／Ｄ変換
、Ｄ／ム変換。
メモリへのデー夛書込み、読出しに必要なりロックを発
生するクロック発生回路、６は水平走査方向の画素を間
引いてメモリ回路２へ入力するための画素書込みクロッ
クを作成するための第１の分周回路、６は垂直方向の水
平ラインを間引いてメモリ回路２へ入力するための第２
の分周回路、７は第２の分周回路６でインクリメントさ
れる第１のラインアドレスカウンタ、８は水平及び垂直
方向の間引き率を設定する縮小率設定回路、９は水平走
査方向の画素を引伸してメモ゛り回路２より出力するた
めの画素読出しクロックを作成するための第３の分周回
路、１０は垂直方向の水平ラインを重複してメモリ回路
２より出力するための第４の分周回路、１１は第４の分
周回路でインクリメントされる第２のラインアドレスカ
ウンタ、１２は水平及び垂直方向の引伸し率を設定する
拡大率設定回路、１３はＤ／ム変換されて得られる画像
信号を表示するディスプレイである。
生するクロック発生回路、６は水平走査方向の画素を間
引いてメモリ回路２へ入力するための画素書込みクロッ
クを作成するための第１の分周回路、６は垂直方向の水
平ラインを間引いてメモリ回路２へ入力するための第２
の分周回路、７は第２の分周回路６でインクリメントさ
れる第１のラインアドレスカウンタ、８は水平及び垂直
方向の間引き率を設定する縮小率設定回路、９は水平走
査方向の画素を引伸してメモ゛り回路２より出力するた
めの画素読出しクロックを作成するための第３の分周回
路、１０は垂直方向の水平ラインを重複してメモリ回路
２より出力するための第４の分周回路、１１は第４の分
周回路でインクリメントされる第２のラインアドレスカ
ウンタ、１２は水平及び垂直方向の引伸し率を設定する
拡大率設定回路、１３はＤ／ム変換されて得られる画像
信号を表示するディスプレイである。
以上のように構成された従来の画像処理装置においては
、例えば縮小比を％とじた場合、第４図。
、例えば縮小比を％とじた場合、第４図。
に示すようにム／Ｄ変換されたデータの出力ラッチのデ
ータ、ム／Ｄデータに対して３画素データおきにメモリ
へ書込むメモリ書込みクロックを第１の分周回路６で画
素クロックを偽分周することで第４図ｄのように作成し
、メモリへデータを書込んでいく。垂直方向についても
メモリへ書込むラインアドレスを、第２の分周回路６で
偽分周したラインアドレスクロックで、第１のラインア
ドレスカウンタ７をインクリメントすることで同様にメ
モリアドレスを指定することにより書込んでいく。以上
のようにメモリへ書込まれたデータを次にはメモリから
の読出しに際して以下に示すように動作させる。出力側
のＤ／人変換回路３０入力ラッチクロックに対して２ク
ロツクおきに画素データを読出すメモリ読出しクロック
を第６図ｇに示すように第３の分周回路９により与える
。垂直方向についてもメモリから読出すラインアドレス
を、第４の分周回路１０でＡ分周したラインアドレスク
ロックで、第２のラインアドレスカウンタ１１をインク
リメントすることで同様にメモリアドレスを指定するこ
とにより読出していく。以上の結果、第６図イに示すよ
うに元の画素例イーａに対し、縮小されたイーｂの画素
列がメモリに記憶され、メモリから拡大されたイーＣの
画素列が読出されることで縮ｌト比％の画素列が得られ
ることになる。第６図において、同一のサフィックスを
有する画素データは同じ値を持つ。垂直方向のライン画
素についても同様の結果が得られる。
ータ、ム／Ｄデータに対して３画素データおきにメモリ
へ書込むメモリ書込みクロックを第１の分周回路６で画
素クロックを偽分周することで第４図ｄのように作成し
、メモリへデータを書込んでいく。垂直方向についても
メモリへ書込むラインアドレスを、第２の分周回路６で
偽分周したラインアドレスクロックで、第１のラインア
ドレスカウンタ７をインクリメントすることで同様にメ
モリアドレスを指定することにより書込んでいく。以上
のようにメモリへ書込まれたデータを次にはメモリから
の読出しに際して以下に示すように動作させる。出力側
のＤ／人変換回路３０入力ラッチクロックに対して２ク
ロツクおきに画素データを読出すメモリ読出しクロック
を第６図ｇに示すように第３の分周回路９により与える
。垂直方向についてもメモリから読出すラインアドレス
を、第４の分周回路１０でＡ分周したラインアドレスク
ロックで、第２のラインアドレスカウンタ１１をインク
リメントすることで同様にメモリアドレスを指定するこ
とにより読出していく。以上の結果、第６図イに示すよ
うに元の画素例イーａに対し、縮小されたイーｂの画素
列がメモリに記憶され、メモリから拡大されたイーＣの
画素列が読出されることで縮ｌト比％の画素列が得られ
ることになる。第６図において、同一のサフィックスを
有する画素データは同じ値を持つ。垂直方向のライン画
素についても同様の結果が得られる。
以上のようにして第１．第２の分周回路６，６０分局比
Ｎ、第３．第４の分周回路９，１ｏの分周比にの組み合
せにより、任意の拡大、縮小を行なうことができる。
Ｎ、第３．第４の分周回路９，１ｏの分周比にの組み合
せにより、任意の拡大、縮小を行なうことができる。
発明が解決しようとする問題点
しかしながら上記のような構成では、縮小時に画素デー
タを間引いてメモリへ書込むことになり、それを読出し
時に拡大操作すれば、出力画像はモザイク状になり、必
ずしも任意の拡大、縮小を行なったことにはならない。
タを間引いてメモリへ書込むことになり、それを読出し
時に拡大操作すれば、出力画像はモザイク状になり、必
ずしも任意の拡大、縮小を行なったことにはならない。
特に、縮小比捧、拡大比２の場合には第６図口に示すよ
うに元の画像ではなく、大きさが同一のモザイク画像と
なってしまうという問題点を有していた。
うに元の画像ではなく、大きさが同一のモザイク画像と
なってしまうという問題点を有していた。
本発明はかかる点に鑑み、縮小比、拡大比が任意の組み
合せであってもモザイク画像とならない特に縮小比、拡
大比の積が１であれば原画像データを表示するようにす
る画像処理装置を提供することを目的とする。
合せであってもモザイク画像とならない特に縮小比、拡
大比の積が１であれば原画像データを表示するようにす
る画像処理装置を提供することを目的とする。
問題点を解決するための手段
本発明は縮小比、拡大比を約分し、その値を縮小率、拡
大率として設定する手段と、メモリからの読出し時、拡
大率に従って画像データを補間する手段とを備えた画像
処理装置である。
大率として設定する手段と、メモリからの読出し時、拡
大率に従って画像データを補間する手段とを備えた画像
処理装置である。
作用
本発明は前記した構成により、縮小比、拡大比を約分す
ることにより約分後の縮小率、拡大率が設定されること
により、特に約分径縮小率、拡大率が１となれば原画像
をそのまま表示されるようになり、モザイク画面となら
ないようにすることができる。更に、画素データを補間
する手段により任意の拡大、縮小に際してもモザイク画
面とならないようにすることができる。
ることにより約分後の縮小率、拡大率が設定されること
により、特に約分径縮小率、拡大率が１となれば原画像
をそのまま表示されるようになり、モザイク画面となら
ないようにすることができる。更に、画素データを補間
する手段により任意の拡大、縮小に際してもモザイク画
面とならないようにすることができる。
実施例
第１図は本発明の一実施例における画像処理装置のブロ
ック構成図を示すものである。第１図において、１００
は画像信号をアナログディジタル変換するム／Ｄ変換回
路、１０１はディジタル化された画像信号を記憶するメ
モリ回路、１０２はメモリ回路の出力を補間する補間回
路、１０３は補間回路の出力をディジタルアナログ変換
するＤ／ム変換回路、１０４はム／Ｄ変換、Ｄ／ム変換
、メモリへのデータの書込み、読出し、補間に必要なり
ロックを発生するクロック発生回路、１０ｆｆｉは水平
走査方向の画素を間引いてメモリ回路１０１へ入力する
ための画素書込みクロックを作成するための第１の分周
回路、１０６は垂直方向の水平ラインを間引いてメモリ
回路１０１へ入力するための第２の分周回路、１０７は
第２の分周回路１０６でインクリメントされる第１のア
ドレスカウンタ、１０Ｂは水平及び垂直方向の間引き率
を設定する縮小率設定回路、１０９は水平走査方向の画
素を設定した間隔でメモリ回路１ｏ１より出力するため
の画素読出しクロックを作成するための第３の分周回路
、１１０は垂直方向の水平ラインを設定した間隔でメモ
リ回路１０１より出力するための第４の分周回路、１１
１は第４の分周回路でインクリメントされる第２のライ
ンアドレスカウンタ、１１２は水平及び垂直方向の引伸
し率を設定する拡大率設定回路、１１３は拡大。
ック構成図を示すものである。第１図において、１００
は画像信号をアナログディジタル変換するム／Ｄ変換回
路、１０１はディジタル化された画像信号を記憶するメ
モリ回路、１０２はメモリ回路の出力を補間する補間回
路、１０３は補間回路の出力をディジタルアナログ変換
するＤ／ム変換回路、１０４はム／Ｄ変換、Ｄ／ム変換
、メモリへのデータの書込み、読出し、補間に必要なり
ロックを発生するクロック発生回路、１０ｆｆｉは水平
走査方向の画素を間引いてメモリ回路１０１へ入力する
ための画素書込みクロックを作成するための第１の分周
回路、１０６は垂直方向の水平ラインを間引いてメモリ
回路１０１へ入力するための第２の分周回路、１０７は
第２の分周回路１０６でインクリメントされる第１のア
ドレスカウンタ、１０Ｂは水平及び垂直方向の間引き率
を設定する縮小率設定回路、１０９は水平走査方向の画
素を設定した間隔でメモリ回路１ｏ１より出力するため
の画素読出しクロックを作成するための第３の分周回路
、１１０は垂直方向の水平ラインを設定した間隔でメモ
リ回路１０１より出力するための第４の分周回路、１１
１は第４の分周回路でインクリメントされる第２のライ
ンアドレスカウンタ、１１２は水平及び垂直方向の引伸
し率を設定する拡大率設定回路、１１３は拡大。
縮小比設定回路１１４で作成された比率を約分し、その
値を縮小率設定回路１０８、拡大率設定回路１１２へ設
定する判定制御回路、１０２はメモリ回路１０１より、
拡大率設定回路１１２に設定された値の間隔で出力され
て来るデータの出力されない部分を補間する補間回路、
１０３は補間回路の出力をディジタルアナログ変換する
Ｄ／ム変換回路、１１６はＤ／ム変換回路の出力を表示
するディスプレイである。
値を縮小率設定回路１０８、拡大率設定回路１１２へ設
定する判定制御回路、１０２はメモリ回路１０１より、
拡大率設定回路１１２に設定された値の間隔で出力され
て来るデータの出力されない部分を補間する補間回路、
１０３は補間回路の出力をディジタルアナログ変換する
Ｄ／ム変換回路、１１６はＤ／ム変換回路の出力を表示
するディスプレイである。
以上のように構成された本実施例の画像処理装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
今例えば拡大、縮小比設定回路１１４に縮小比％が設定
されたとする。この値は判定制御回路１１３に送られ、
ここにおいて約分処理が行なわれる。今回の場合はこれ
以上約分できないので、判定制御回路１１３は縮小率設
定回路１０Ｂへは３を、拡大率設定回路１１２へは２を
出力し、縮小率の設定、拡大率の設定を行なう。その結
果、ム／Ｄ変換された画素データは、メモリへ書込むメ
モリ書込みクロックが第１の分周回路１０５で狛分局さ
れるので、メモリへは３画素データおきに書込まれるこ
とになる。つまり、第２図イーａの画素データの内から
第２図イーｂの画素データがメモリに書込まれることに
なる。垂直方向についてもメモリへ書込むラインアドレ
スを、第２の分周回路１０６で見分局したラインアドレ
スクロックで、第１のラインアドレスカウンタ１０７を
インクリメントすることで同様にメモリアドレスを指定
することにより書込んでいく。以上のようにメモリへ書
込まれたデータを次にはメモリからの読出しに際して以
下に示すように動作させる。
されたとする。この値は判定制御回路１１３に送られ、
ここにおいて約分処理が行なわれる。今回の場合はこれ
以上約分できないので、判定制御回路１１３は縮小率設
定回路１０Ｂへは３を、拡大率設定回路１１２へは２を
出力し、縮小率の設定、拡大率の設定を行なう。その結
果、ム／Ｄ変換された画素データは、メモリへ書込むメ
モリ書込みクロックが第１の分周回路１０５で狛分局さ
れるので、メモリへは３画素データおきに書込まれるこ
とになる。つまり、第２図イーａの画素データの内から
第２図イーｂの画素データがメモリに書込まれることに
なる。垂直方向についてもメモリへ書込むラインアドレ
スを、第２の分周回路１０６で見分局したラインアドレ
スクロックで、第１のラインアドレスカウンタ１０７を
インクリメントすることで同様にメモリアドレスを指定
することにより書込んでいく。以上のようにメモリへ書
込まれたデータを次にはメモリからの読出しに際して以
下に示すように動作させる。
拡大率は２に設定されているのでメモリからの読出しク
ロックは第３の分周回路１０９でＷ分周されるので、メ
モリからは２画素データ間隔ごとに画素データが出力さ
れてくる。補間回路１０２では、出力されない画素デー
タを前後の出力画素データから線形補開式に従って補間
を行なう。、今の場合は、前後２画素から間の１画素の
データを作成すれば良く、第２図イーＣのように補間デ
ータが作成される。垂直方向についてもメモリから読出
すラインアドレスを第４の分周回路１１ｏでμ分周した
ラインアドレスクロックで、第２のラインアドレスカウ
ンタ１１１をインクリメントすることで同様にメモリア
ドレスを指定することにより読出していく。メモリから
は２ライン画素データ間隔ご七に画素データが出力され
て来るので、間の１ライン画素データを前記の水平方向
画素データの補間と同様に補間画素データを算出する。
ロックは第３の分周回路１０９でＷ分周されるので、メ
モリからは２画素データ間隔ごとに画素データが出力さ
れてくる。補間回路１０２では、出力されない画素デー
タを前後の出力画素データから線形補開式に従って補間
を行なう。、今の場合は、前後２画素から間の１画素の
データを作成すれば良く、第２図イーＣのように補間デ
ータが作成される。垂直方向についてもメモリから読出
すラインアドレスを第４の分周回路１１ｏでμ分周した
ラインアドレスクロックで、第２のラインアドレスカウ
ンタ１１１をインクリメントすることで同様にメモリア
ドレスを指定することにより読出していく。メモリから
は２ライン画素データ間隔ご七に画素データが出力され
て来るので、間の１ライン画素データを前記の水平方向
画素データの補間と同様に補間画素データを算出する。
以上の結果、メモリから読出された画素データ、補間さ
れた画素データをＤ／ム変換回路１ｏ３に入力し、Ｄ／
ム変換を行ない、その結果をディスプレイ１１６に表示
すればモザイク状ではない％縮小画像を得ることができ
る。
れた画素データをＤ／ム変換回路１ｏ３に入力し、Ｄ／
ム変換を行ない、その結果をディスプレイ１１６に表示
すればモザイク状ではない％縮小画像を得ることができ
る。
次に、拡大、縮小比設定回路１１４に縮小、拡大兄ｉが
設定されたとする。この値は判定制御回路１１３に送ら
れ、ここにおいて約分処理が行なわれる。その結果、判
定制御回路は拡大、縮小比として〒を得るので、縮小率
設定回路１０８へは１を、拡大率設定回路１１２へは１
を出力し、縮小率の設定、拡大率の設定を行なうことに
なる。
設定されたとする。この値は判定制御回路１１３に送ら
れ、ここにおいて約分処理が行なわれる。その結果、判
定制御回路は拡大、縮小比として〒を得るので、縮小率
設定回路１０８へは１を、拡大率設定回路１１２へは１
を出力し、縮小率の設定、拡大率の設定を行なうことに
なる。
今の場合、いずれも１であるので、メモリ書込み側の嬉
１．第２の分周回路１０５，１０６及びメモリ読出し側
の第３．第４の分周回路１０９゜１１０はいずれも分局
を行なわずに、入力りクックレートでメモリへの書込み
、出力クロックレートでメモリからの読出しを行なうこ
とになる。これはメモリへ書込まれた画素データがその
まま読出されて来ることであり、第２図ローａ、ｂ、ｃ
に示した関係で出力データが得られることになる。
１．第２の分周回路１０５，１０６及びメモリ読出し側
の第３．第４の分周回路１０９゜１１０はいずれも分局
を行なわずに、入力りクックレートでメモリへの書込み
、出力クロックレートでメモリからの読出しを行なうこ
とになる。これはメモリへ書込まれた画素データがその
まま読出されて来ることであり、第２図ローａ、ｂ、ｃ
に示した関係で出力データが得られることになる。
この場合、約分を行なわなかった場合には、縮小率設定
回路１０８及び拡大率設定回路１１２には２が設定され
ることになり、第１．第２の分周回路１０５，１０６及
び第３．第４の分周回路１０９゜１１０においてクロッ
クの捧分局が行なわれることになり、入力画素データの
欠落を生じさせることになり、原画像情報を表示させる
状態にもかかわらず補間画像を出力することになる。特
に補間を行なわなければ、大きさが同じであるがモザイ
ク状の画像になってしまう。
回路１０８及び拡大率設定回路１１２には２が設定され
ることになり、第１．第２の分周回路１０５，１０６及
び第３．第４の分周回路１０９゜１１０においてクロッ
クの捧分局が行なわれることになり、入力画素データの
欠落を生じさせることになり、原画像情報を表示させる
状態にもかかわらず補間画像を出力することになる。特
に補間を行なわなければ、大きさが同じであるがモザイ
ク状の画像になってしまう。
以上のように、本実施例によれば拡大、縮小比を約分す
る判定制御回路１１３と補間回路１０２を設けることに
より、任意の拡大、縮小比を設定してもスムーズな拡大
、縮小画像を得ることかできる。特に約分後、拡大、縮
小比が１になるような場合には原画像を表示できるので
、モザイク画像になるのを防ぐことができる。
る判定制御回路１１３と補間回路１０２を設けることに
より、任意の拡大、縮小比を設定してもスムーズな拡大
、縮小画像を得ることかできる。特に約分後、拡大、縮
小比が１になるような場合には原画像を表示できるので
、モザイク画像になるのを防ぐことができる。
発明の詳細
な説明したように本発明によれば、任意の拡大、縮小に
際してもモザイク画像とならないようにすることができ
る。特に約分径縮小率、拡大率が１となるような場合に
は、原画像をそのまま表示するようになるのでスムーズ
な拡大、縮小を行なうことができ、その実用的効果は大
きい。
際してもモザイク画像とならないようにすることができ
る。特に約分径縮小率、拡大率が１となるような場合に
は、原画像をそのまま表示するようになるのでスムーズ
な拡大、縮小を行なうことができ、その実用的効果は大
きい。
第１図は本発明における一実施例の画像処理装置のブロ
ック図、第２図は同実施例の動作の説明図、第３図は従
来の画像処理装置のブロック図、第４図〜第６図は従来
の画像処理装置の動作を説明するためのタイミング図、
第６図は同対応関係図である。 １００・・・・・・ム／Ｄ変換回路、１０１・・・・・
・メモリ回路、１０２・・・・・・補間回路、１０３・
・・・・・Ｄ／ム変換回路、１０４・・・・・・クロッ
ク発生回路、１０６・・・・・・第１の分周回路、１０
６・・・・・・第２の分周回路、１０７・・・・・・第
１のラインアドレスカウンタ、１０８・・・・・・縮小
率設定回路、１０９・・・・・・第３の分周回路、１１
０・・・・・・第４の分周回路、１１１・・・・・・第
２のラインアドレスカウンタ、１１２・・・・・・拡大
率設定回路、１１３・・・・・・判定制御回路、１１４
・・・・・・拡大。 縮小比設定回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （Ａ）〃酷ノド秀、立入２の東シ与芭で鳥小比５（１：
Ｉ）方陥小＋７千ビ＼？の軟で末浩小ｒ巳＋プスｔ１ ＼ｒ ｃ３ 、Ｑ＊ 箋 １′）ｏｃ４−＞ ウ一 、ツ ・〜憾
ック図、第２図は同実施例の動作の説明図、第３図は従
来の画像処理装置のブロック図、第４図〜第６図は従来
の画像処理装置の動作を説明するためのタイミング図、
第６図は同対応関係図である。 １００・・・・・・ム／Ｄ変換回路、１０１・・・・・
・メモリ回路、１０２・・・・・・補間回路、１０３・
・・・・・Ｄ／ム変換回路、１０４・・・・・・クロッ
ク発生回路、１０６・・・・・・第１の分周回路、１０
６・・・・・・第２の分周回路、１０７・・・・・・第
１のラインアドレスカウンタ、１０８・・・・・・縮小
率設定回路、１０９・・・・・・第３の分周回路、１１
０・・・・・・第４の分周回路、１１１・・・・・・第
２のラインアドレスカウンタ、１１２・・・・・・拡大
率設定回路、１１３・・・・・・判定制御回路、１１４
・・・・・・拡大。 縮小比設定回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （Ａ）〃酷ノド秀、立入２の東シ与芭で鳥小比５（１：
Ｉ）方陥小＋７千ビ＼？の軟で末浩小ｒ巳＋プスｔ１ ＼ｒ ｃ３ 、Ｑ＊ 箋 １′）ｏｃ４−＞ ウ一 、ツ ・〜憾
Claims (1)
- 画像信号を一定周期でアナログディジタル変換したデー
タを、縮小率Ｎを設定する手段に従い、一定周期を１／
Ｎ分周する手段により得られる画素クロックでメモリに
書込む手段と、メモリからの読出し時に拡大率Ｋを設定
する手段に従い、一定周期を１／Ｋ分周する手段により
得られる画素クロックでメモリからデータの読出しを行
う手段とからなる画像処理装置において、縮小比、拡大
比を約分し、その値を縮小率、拡大率として設定する手
段と、メモリからの読出し時に拡大率に従って画素デー
タを補間する手段とを備えたことを特徴とする画像処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020846A JPS63188275A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020846A JPS63188275A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188275A true JPS63188275A (ja) | 1988-08-03 |
Family
ID=12038443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020846A Pending JPS63188275A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793439A (en) * | 1988-07-13 | 1998-08-11 | Seiko Epson Corporation | Image control device for use in a video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
| US5929933A (en) * | 1988-07-13 | 1999-07-27 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video data streams upon a background video data stream |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5342514A (en) * | 1976-09-29 | 1978-04-18 | Ricoh Co Ltd | Video information processing system |
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1987
- 1987-01-30 JP JP62020846A patent/JPS63188275A/ja active Pending
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