JPS63188276A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS63188276A JPS63188276A JP62020847A JP2084787A JPS63188276A JP S63188276 A JPS63188276 A JP S63188276A JP 62020847 A JP62020847 A JP 62020847A JP 2084787 A JP2084787 A JP 2084787A JP S63188276 A JPS63188276 A JP S63188276A
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241001602876 Nata Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像信号をディジタル化して記憶し、表示す
る際に、拡大・縮小を行なう画像処理装置に関するもの
である。
る際に、拡大・縮小を行なう画像処理装置に関するもの
である。
従来の技術
一般に文字情報と自然画情報が混在する画像情報をディ
スプレイ上に表示する場合、文字情報の量と１然画情報
の量の相対関係に応じて、自然画情報を任意の率で拡大
・縮小し得ることが望ましい。
スプレイ上に表示する場合、文字情報の量と１然画情報
の量の相対関係に応じて、自然画情報を任意の率で拡大
・縮小し得ることが望ましい。
このような、任意の拡大・縮小回路としては、第５図に
示すような回路が考えられる。１及び２は、それぞれ縮
小率（間引き率）Ｎ、拡大率（引伸し率）Ｍを設定する
だめのレジスタである。３は、ム／Ｄ 、 Ｄ／Ａ変換
回路、分周回路及び補間回路に印加される。基準ドツト
クロックＣＫｏ、基準ラインクロックＯＫ、 を発生
する回路である。
示すような回路が考えられる。１及び２は、それぞれ縮
小率（間引き率）Ｎ、拡大率（引伸し率）Ｍを設定する
だめのレジスタである。３は、ム／Ｄ 、 Ｄ／Ａ変換
回路、分周回路及び補間回路に印加される。基準ドツト
クロックＣＫｏ、基準ラインクロックＯＫ、 を発生
する回路である。
４は、入力画像信号を基準ドツトクロックｃＫ。
のタイミングでム／Ｄ 変換する回路である。６は、縮
小率設定レジスタ１により与えられるデータＮに従って
、基準ドツトクロックＣＫｏ を１／Ｎ分周し、水平方
向の画素を間引いてフレームメモリ９へ入力するための
書き込みドツトクロックＣＫ２を発生する第１分周回路
である。６は、書き込みドツトクロックＣＫ２ に同期
して、書き込み水平アドレス（水平方向のアドレス）を
発生する第１水平アドレスカウンタである。７は、基準
ラインクロックＯＫ、を１／Ｎ分周し、垂直方向の水平
ラインを間引いてフレームメモリ９に入力するだめの書
き込みラインクロックＣＫ、 を発生する第２分周回
路である。８は、書き込みラインクロックＯＫ３ に同
期して、書き込みラインアドレス（垂直方向のアドレス
）を発生する。第１ラインアドレスカウンタである。９
は、ム／Ｄ 変換された画像信号を記憶するためのフレ
ームメモリである。
小率設定レジスタ１により与えられるデータＮに従って
、基準ドツトクロックＣＫｏ を１／Ｎ分周し、水平方
向の画素を間引いてフレームメモリ９へ入力するための
書き込みドツトクロックＣＫ２を発生する第１分周回路
である。６は、書き込みドツトクロックＣＫ２ に同期
して、書き込み水平アドレス（水平方向のアドレス）を
発生する第１水平アドレスカウンタである。７は、基準
ラインクロックＯＫ、を１／Ｎ分周し、垂直方向の水平
ラインを間引いてフレームメモリ９に入力するだめの書
き込みラインクロックＣＫ、 を発生する第２分周回
路である。８は、書き込みラインクロックＯＫ３ に同
期して、書き込みラインアドレス（垂直方向のアドレス
）を発生する。第１ラインアドレスカウンタである。９
は、ム／Ｄ 変換された画像信号を記憶するためのフレ
ームメモリである。
１０は、拡大率設定レジスタ２により与えられるデータ
Ｍに従って、基準ドツトクロックＣＫｏ を１／Ｍ分周
し、水平方向の画素を引き伸してフレームメモリ９より
出力するための読み出しドツトクロックＣＫ４ を発生
する第３分周回路である。
Ｍに従って、基準ドツトクロックＣＫｏ を１／Ｍ分周
し、水平方向の画素を引き伸してフレームメモリ９より
出力するための読み出しドツトクロックＣＫ４ を発生
する第３分周回路である。
１１は、読み出しドツトクロックＣＫ４ に同期して、
読み出し水平アドレスを発生する第２水平アドレスカウ
ンタである。１２は、基準ラインクロックＧＫ、を１／
Ｍ分周し、垂直方向の水平ラインと重複してフレームメ
モリ９から出力するだめの読み出しラインクロックＣＫ
５ を発生する第４分周回路である。１３は、読み出し
ラインクロックＣＫ５ に同期して、読み出しラインア
ドレスを発生する第２ラインアドレスカウンタである。
読み出し水平アドレスを発生する第２水平アドレスカウ
ンタである。１２は、基準ラインクロックＧＫ、を１／
Ｍ分周し、垂直方向の水平ラインと重複してフレームメ
モリ９から出力するだめの読み出しラインクロックＣＫ
５ を発生する第４分周回路である。１３は、読み出し
ラインクロックＣＫ５ に同期して、読み出しラインア
ドレスを発生する第２ラインアドレスカウンタである。
１４は、フレームメモリ９から、読み出しドツトクロッ
クＣＫ４ のタイミングで、１１．１３により設定され
るアドレスから読み出されたデータを基準ドツトクロッ
クＣＫｏでＤ／Ａ変換する回路である。
クＣＫ４ のタイミングで、１１．１３により設定され
るアドレスから読み出されたデータを基準ドツトクロッ
クＣＫｏでＤ／Ａ変換する回路である。
以上のように構成された従来９任意拡大・縮小回路にお
いては、基準ドツトクロックＣＫｏでム／Ｄ変換された
データに対して、Ｎ画素おきにフレームメモリ９に書き
込むだめの書き込みドツトクロックＣＫ２ を第１分周
回路６で、基準ドツトクロックＣＫｏを１／Ｍ分周する
ことにより作成し、メモリに書き込んで行く。垂直方向
についても、メモリへ書き込むラインアドレスを第２分
周回路７で１／Ｎ 分周した書き込みラインクロックＯ
Ｋ３に同期して、第１ラインアドレスカウンタ８で発生
させることにより書き込んでいく。
いては、基準ドツトクロックＣＫｏでム／Ｄ変換された
データに対して、Ｎ画素おきにフレームメモリ９に書き
込むだめの書き込みドツトクロックＣＫ２ を第１分周
回路６で、基準ドツトクロックＣＫｏを１／Ｍ分周する
ことにより作成し、メモリに書き込んで行く。垂直方向
についても、メモリへ書き込むラインアドレスを第２分
周回路７で１／Ｎ 分周した書き込みラインクロックＯ
Ｋ３に同期して、第１ラインアドレスカウンタ８で発生
させることにより書き込んでいく。
次に、フレームメモリ９に書き込まれたデータをＤ／Ａ
変換回路の基準ドツトクロックＣＫｏ に対して、Ｖク
ロックおきに画素データを読み出すための読み出しドツ
トクロックＣＫ４ を第３分周回路１０で、基準ドツト
クロックＣＫｏを１／Ｍ分周することにより作成しメモ
リから読み出していく。垂直方向についても、メモリか
ら読み出すラインアドレスを第４分周回路１２で１／Ｍ
分周した読み出しラインクロックＣＫ５ に同期して
、第２ラインアドレスカウンタ１３で発生させることに
より読み出していく。以上の結果縮小率設定レジスタ１
の間引き率Ｎ、拡大率設定レジスタ２の引き伸し率Ｍを
組み合せることにより、任意の拡大・縮小を行うことが
できる。
変換回路の基準ドツトクロックＣＫｏ に対して、Ｖク
ロックおきに画素データを読み出すための読み出しドツ
トクロックＣＫ４ を第３分周回路１０で、基準ドツト
クロックＣＫｏを１／Ｍ分周することにより作成しメモ
リから読み出していく。垂直方向についても、メモリか
ら読み出すラインアドレスを第４分周回路１２で１／Ｍ
分周した読み出しラインクロックＣＫ５ に同期して
、第２ラインアドレスカウンタ１３で発生させることに
より読み出していく。以上の結果縮小率設定レジスタ１
の間引き率Ｎ、拡大率設定レジスタ２の引き伸し率Ｍを
組み合せることにより、任意の拡大・縮小を行うことが
できる。
発明が解決しようとする問題点
しかしながら、上記のような構成では、Ｍ倍拡大を行な
う際、第６図のタイミングチャートに示すように、Ｄ／
Ａ 変換された出力データｌは、水平方向に読み出しド
ツトクロックＣＫ４１の１周期間に（垂直方向には、Ｖ
ラインプフ）Ｍ画素づつ同一データが連続するため、出
力画像はＭｘＭ画素単位でモザイク状に輝度が変化をす
ることになる。−この傾向は、拡大率Ｍが大きくなるに
つれ、顕著になり、なめらかな出力画像が得られないと
いう問題点を有していた。
う際、第６図のタイミングチャートに示すように、Ｄ／
Ａ 変換された出力データｌは、水平方向に読み出しド
ツトクロックＣＫ４１の１周期間に（垂直方向には、Ｖ
ラインプフ）Ｍ画素づつ同一データが連続するため、出
力画像はＭｘＭ画素単位でモザイク状に輝度が変化をす
ることになる。−この傾向は、拡大率Ｍが大きくなるに
つれ、顕著になり、なめらかな出力画像が得られないと
いう問題点を有していた。
本発明は、かかる点に鑑み、なめらかな任意拡大・縮小
を実現する画像処理装置の提供を目的とする。
を実現する画像処理装置の提供を目的とする。
問題点を解決するだめの手段
本発明は、Ｄ／Ａ変換回路の前段に、拡大時に欠落した
データを補間する補間回路を備えたことを特徴とする。
データを補間する補間回路を備えたことを特徴とする。
作用
本発明は、Ｄ／Ａ変換回路の前段に補間回路を付与する
ことで、Ｍ倍拡大の際、水平方向につぃては読み出しク
ロックの１周期間にＮ画素づつ（垂直方向についてはＭ
ラインプフ）同一データが連続し、出力画像がＭｘＭ画
素単位でモザイク状に変化することを防ぎ、なめらかな
拡大・縮小画像を得ることができる。
ことで、Ｍ倍拡大の際、水平方向につぃては読み出しク
ロックの１周期間にＮ画素づつ（垂直方向についてはＭ
ラインプフ）同一データが連続し、出力画像がＭｘＭ画
素単位でモザイク状に変化することを防ぎ、なめらかな
拡大・縮小画像を得ることができる。
実施例
第１図は、本発明の第１の実施例における画像処理装置
のブロック図を示すものである。１ｏ１及び１０２は、
それぞれ縮小率（間引き率）Ｎ。
のブロック図を示すものである。１ｏ１及び１０２は、
それぞれ縮小率（間引き率）Ｎ。
拡大率（引き伸し率）Ｍを設定するためのレジスタであ
る。１０３は、ム／Ｄ 、 Ｄ／Ａ 変換回路、分周回
路及び補間回路に印加される基準ドツトクロックＧＫ。
る。１０３は、ム／Ｄ 、 Ｄ／Ａ 変換回路、分周回
路及び補間回路に印加される基準ドツトクロックＧＫ。
、基準ラインクロックＧＫ、を発生する回路、１０４は
、入力画像信号を基準ドツトクロックＣＫｏのタイミン
グでＡ／Ｄ変換する回路、１０８ｉは、縮小率設定レジ
スタ１０１により与えられるデータＨに従って、基準ド
ツトクロックＣＫｏを１／Ｎ分周し、水平方向の画素を
間引いてフレームメモリ１０９へ入力するための書き込
みドツトクロックＣＫ２を発生する第１分周回路、１０
６は、書き込みドツトクロックＣＫ２ に同期して、書
き込み水平アドレスを発生する第１水平アドレスカウン
タ、１０７は、基準ラインクロックＧＫ、を１／Ｎ分周
し、垂直方向の水平ラインを間引いてフレームメモリ１
０９に入力するだめの書き込みラインクロックＧＫ３
を発生する第２分周回路、１０８は、書き込みラインク
ロックＧＫ３に同期して書き込みラインアドレスを発生
する第１ラインアドレスカウンタ、１０９は、ム／Ｄ
変換された画像信号を記憶するだめのフレームメモリ、
１１０は、拡大率設定レジスタ１０２により与えられる
データＭに従って、基準ドツトクロックＣＫｏを１／Ｍ
分周し、水平方向の画素を引き伸してフレームメモリ１
０９より出力するだめの読み出しドツトクロックＣＫ４
を発生する第３分周回路、１１１は、読み出しドツト
クロックＯＫ４に同期して読み出し水平アドレスを発生
する第２水平アドレスカウンタ、１１２は、基準ライン
クロックＯＫ、を１／Ｍ分周し、垂直方向の水平ライン
ヲ重複してフレームメモリ１０９から出力するための読
み出しラインクロックＣＫ５ を発生する第４分周回路
、１１３は、読み出しラインクロックＣＫ５ に同期し
て読み出しラインアドレスを発生する第２ラインアドレ
スカウンタ、１１４は、フレームメモリ１０９から出力
されるデータを拡大率Ｍに従って補間する回路、１１６
は、補間後のデータを基準ドツトクロックＣＫｏ のタ
イミングでＤ／Ａ変換する回路である。
、入力画像信号を基準ドツトクロックＣＫｏのタイミン
グでＡ／Ｄ変換する回路、１０８ｉは、縮小率設定レジ
スタ１０１により与えられるデータＨに従って、基準ド
ツトクロックＣＫｏを１／Ｎ分周し、水平方向の画素を
間引いてフレームメモリ１０９へ入力するための書き込
みドツトクロックＣＫ２を発生する第１分周回路、１０
６は、書き込みドツトクロックＣＫ２ に同期して、書
き込み水平アドレスを発生する第１水平アドレスカウン
タ、１０７は、基準ラインクロックＧＫ、を１／Ｎ分周
し、垂直方向の水平ラインを間引いてフレームメモリ１
０９に入力するだめの書き込みラインクロックＧＫ３
を発生する第２分周回路、１０８は、書き込みラインク
ロックＧＫ３に同期して書き込みラインアドレスを発生
する第１ラインアドレスカウンタ、１０９は、ム／Ｄ
変換された画像信号を記憶するだめのフレームメモリ、
１１０は、拡大率設定レジスタ１０２により与えられる
データＭに従って、基準ドツトクロックＣＫｏを１／Ｍ
分周し、水平方向の画素を引き伸してフレームメモリ１
０９より出力するだめの読み出しドツトクロックＣＫ４
を発生する第３分周回路、１１１は、読み出しドツト
クロックＯＫ４に同期して読み出し水平アドレスを発生
する第２水平アドレスカウンタ、１１２は、基準ライン
クロックＯＫ、を１／Ｍ分周し、垂直方向の水平ライン
ヲ重複してフレームメモリ１０９から出力するための読
み出しラインクロックＣＫ５ を発生する第４分周回路
、１１３は、読み出しラインクロックＣＫ５ に同期し
て読み出しラインアドレスを発生する第２ラインアドレ
スカウンタ、１１４は、フレームメモリ１０９から出力
されるデータを拡大率Ｍに従って補間する回路、１１６
は、補間後のデータを基準ドツトクロックＣＫｏ のタ
イミングでＤ／Ａ変換する回路である。
以下、本実施例の動作について、まず縮小処理の部分に
ついて説明する。縮小率設定レジスタ１ｏ１によって縮
小率Ｎが、第１及び第２分周回路１０６，１０７に印加
されると、基準ドツトクロックＣＫｏ及び基準ラインク
ロックＧＫ、は、それぞれ１／Ｎ分周され、書き込みド
ツトクロックＣＫ２、書き込みラインクロックＣＫ３が
生成される。この書き込みクロック信号に基づいて、基
準ドツトクロックＣＫ０のタイミングでム／Ｄ 変換さ
れたデータを水平方向には、Ｎ画素おきに、垂直方向に
はＮラインおきに、フレームメモリに取り込み基準ドツ
トクロックＣＫｏで読み出すことで、入力データを１／
Ｎ に縮小する。例えば、１／３ に縮小する場合（
ここでは水平方向についてのみ説明する）、第２図のタ
イミングチャートに示すように、まず基準ドツトクロッ
ク０Ｋｏａで入力データがム／Ｄ変換され、その出力す
を基準ドツトクロックＣＫｏＩＬの１／３のクロックＣ
Ｋ２Ｃでフレームメモリに取り込むことにより、ａｃ６
ように２画素が間引かれてフレームメモリに書き込まれ
、これを基準ドツトクロックで読み出せば入力データは
、１／３ に縮小されたことになる。
ついて説明する。縮小率設定レジスタ１ｏ１によって縮
小率Ｎが、第１及び第２分周回路１０６，１０７に印加
されると、基準ドツトクロックＣＫｏ及び基準ラインク
ロックＧＫ、は、それぞれ１／Ｎ分周され、書き込みド
ツトクロックＣＫ２、書き込みラインクロックＣＫ３が
生成される。この書き込みクロック信号に基づいて、基
準ドツトクロックＣＫ０のタイミングでム／Ｄ 変換さ
れたデータを水平方向には、Ｎ画素おきに、垂直方向に
はＮラインおきに、フレームメモリに取り込み基準ドツ
トクロックＣＫｏで読み出すことで、入力データを１／
Ｎ に縮小する。例えば、１／３ に縮小する場合（
ここでは水平方向についてのみ説明する）、第２図のタ
イミングチャートに示すように、まず基準ドツトクロッ
ク０Ｋｏａで入力データがム／Ｄ変換され、その出力す
を基準ドツトクロックＣＫｏＩＬの１／３のクロックＣ
Ｋ２Ｃでフレームメモリに取り込むことにより、ａｃ６
ように２画素が間引かれてフレームメモリに書き込まれ
、これを基準ドツトクロックで読み出せば入力データは
、１／３ に縮小されたことになる。
次に、拡大処理を行なう場合について説明する。
拡大率設定レジスタ１０２によって拡大率Ｍが、第３及
び第４分周回路１１０，１１２に印加されると、基準ド
ツトクロックＧＫ。及び基準ラインクロックＯＫ、は、
それぞれ１／Ｍ 分周され、読み出しドツトクロックＣ
Ｋ４、読み出しラインクロックＯＫ５ が生成される。
び第４分周回路１１０，１１２に印加されると、基準ド
ツトクロックＧＫ。及び基準ラインクロックＯＫ、は、
それぞれ１／Ｍ 分周され、読み出しドツトクロックＣ
Ｋ４、読み出しラインクロックＯＫ５ が生成される。
この読み出しクロック信号に基づいて、フレームメモリ
１０９からデータを取り出せば、基準ドツトクロックの
タイミングでみると、水平方向についてはＭ画素おきに
（垂直方向についてはＭラインおきに）データが取り出
されたことになり、取り出されたデータ間の値を水平方
向及び垂直方向に補間し基準ドツトクロックでＤ／Ａ変
換すればフレームメモリ内のデータは、Ｍ倍に拡大され
る。例えば、フレームメモリ内のデータを４倍に拡大す
る場合を考えると、水平方向についてみれば、第２図に
示すように基準ドツトクロックＣｊＫｏａの１／４のク
ロックＣＫ４ｆ でフレームメモリからデータを読み
出せば、基準ドツトクロックａのタイミングでみると、
４画素おきにデータＣが出力される。したがってこの出
力データ間の３画素分値を順次補間し基準ドツトクロッ
クＣｔＫｏでＤ／Ａ変換すればメモリ内のデータは４倍
に拡大される。
１０９からデータを取り出せば、基準ドツトクロックの
タイミングでみると、水平方向についてはＭ画素おきに
（垂直方向についてはＭラインおきに）データが取り出
されたことになり、取り出されたデータ間の値を水平方
向及び垂直方向に補間し基準ドツトクロックでＤ／Ａ変
換すればフレームメモリ内のデータは、Ｍ倍に拡大され
る。例えば、フレームメモリ内のデータを４倍に拡大す
る場合を考えると、水平方向についてみれば、第２図に
示すように基準ドツトクロックＣｊＫｏａの１／４のク
ロックＣＫ４ｆ でフレームメモリからデータを読み
出せば、基準ドツトクロックａのタイミングでみると、
４画素おきにデータＣが出力される。したがってこの出
力データ間の３画素分値を順次補間し基準ドツトクロッ
クＣｔＫｏでＤ／Ａ変換すればメモリ内のデータは４倍
に拡大される。
次に、補間回路について説明する。
補間回路の実施例について説明する。第３図は、直線補
間回路の実施例である。２０１は、フレームメモリから
取り出されたデータを読み出しドツトクロックＣＫ４
の１クロック分遅延させる回路である。２０２は、２０
１の出力をＣＫ４ の−周期間保持する回路である。２
０３は、水平方向に連続して書き込まれている２つのデ
ータから、そのデータ間の値を水平補間するのに必要な
値”ＰＨを計算する第１演算回路である。２０４は、加
算器とレジスタからなる第１累算器で、レジスタの出力
ΣＩｐＩＩは、基準ドツトクロックＣＫｏ に同期して
工□づつ増加する。ただし、レジスタ内の値は、クロッ
クＯＫ４ に同期してクリアされ、初期値０がセットさ
れる。２０５は、第２レジスタの出力と第２レジスタの
出力とを加算することにより、水平方向の補間データを
計算する回路である。
間回路の実施例である。２０１は、フレームメモリから
取り出されたデータを読み出しドツトクロックＣＫ４
の１クロック分遅延させる回路である。２０２は、２０
１の出力をＣＫ４ の−周期間保持する回路である。２
０３は、水平方向に連続して書き込まれている２つのデ
ータから、そのデータ間の値を水平補間するのに必要な
値”ＰＨを計算する第１演算回路である。２０４は、加
算器とレジスタからなる第１累算器で、レジスタの出力
ΣＩｐＩＩは、基準ドツトクロックＣＫｏ に同期して
工□づつ増加する。ただし、レジスタ内の値は、クロッ
クＯＫ４ に同期してクリアされ、初期値０がセットさ
れる。２０５は、第２レジスタの出力と第２レジスタの
出力とを加算することにより、水平方向の補間データを
計算する回路である。
２０６は、基準ドツトクロックＣＫｏ のタイミングで
、第１ラインバツフ１メモリ２０８の書き込みアドレス
を発生する第１アドレスカウンタである。２０７．は、
クロックＣＫ４ のタイミングで、第１ラインバツフア
メモリ２０８の読み出しアドレスを発生する第２アドレ
スカウンタである。
、第１ラインバツフ１メモリ２０８の書き込みアドレス
を発生する第１アドレスカウンタである。２０７．は、
クロックＣＫ４ のタイミングで、第１ラインバツフア
メモリ２０８の読み出しアドレスを発生する第２アドレ
スカウンタである。
２０８は、基準ドツトクロックＣＫｏ のタイミングで
、加算器２０５から出力される水平補間データを１ライ
ン分取り込み、取り込み終了後、クロックＣＫ４ に従
って、２０９の第２ラインバツク７メモリと２１０の演
算回路に出力する回路である。２０９は、２０８の出力
をクロックＣＫ４ のタイミングで取り込むことにより
、第１ラインバツフアメモリ２０８内のデータを次のラ
インが水平補間されるまで（フレームメモリの読み出し
ラインクロックＣＫ５ の−周期間）保持しておくライ
ンバッファメモリである。２１０は、クロックＣＫ４
の１クロック間データを保持しておく第３レジスタ、２
１１は、第１ラインバツフアメモリ２０８と第２ライン
バツフアメモリ２０９の出力、つまり、垂直方向に連続
してフレームメモリ内に書き込まれている２つのデータ
（または水平補間データ）から、垂直補間に必要な値Ｉ
Ｐｖを計算する第２演算回路である。２１２は、加算器
とレジスタにより構成される第２累算器で、レジスタの
出力Σ工Ｐｖは、基準ドツトクロックＣＫｏに同期して
Ｉｐｖづつ増加する。２１３は、第４レジスタの出力と
第３レジスタの出力を加算することにより、垂直方向の
補間値を計算し出力する回路である。２１４は、基準ド
ツトクロックＣＫｏ のタイミングで、バッファメモリ
２１６の書き込みラインアドレスを発生する第１ライン
アドレスカウンタである。２１６は、クロックＣＫ４の
タイミングで、バッファメモリの水平アドレスを発生す
る第１水平アドレスカウンタである。２１６は、２１４
．２１５により設定されるアドレスに、補間データを基
準ドツトクロックＣＫｏ に同期して取り込み、Ｄ／Ａ
変換回路に出力するまで、一時的に補間データを蓄える
ためのバッファメモリである。２１７は、基準ラインク
ロックＯＫ、 のタイミングで、バッファメモリ２１
６の読み出しラインアドレスを発生する第２ラインアド
レスカウンタである。２１８は、基準ドツトクロックＣ
Ｋ。
、加算器２０５から出力される水平補間データを１ライ
ン分取り込み、取り込み終了後、クロックＣＫ４ に従
って、２０９の第２ラインバツク７メモリと２１０の演
算回路に出力する回路である。２０９は、２０８の出力
をクロックＣＫ４ のタイミングで取り込むことにより
、第１ラインバツフアメモリ２０８内のデータを次のラ
インが水平補間されるまで（フレームメモリの読み出し
ラインクロックＣＫ５ の−周期間）保持しておくライ
ンバッファメモリである。２１０は、クロックＣＫ４
の１クロック間データを保持しておく第３レジスタ、２
１１は、第１ラインバツフアメモリ２０８と第２ライン
バツフアメモリ２０９の出力、つまり、垂直方向に連続
してフレームメモリ内に書き込まれている２つのデータ
（または水平補間データ）から、垂直補間に必要な値Ｉ
Ｐｖを計算する第２演算回路である。２１２は、加算器
とレジスタにより構成される第２累算器で、レジスタの
出力Σ工Ｐｖは、基準ドツトクロックＣＫｏに同期して
Ｉｐｖづつ増加する。２１３は、第４レジスタの出力と
第３レジスタの出力を加算することにより、垂直方向の
補間値を計算し出力する回路である。２１４は、基準ド
ツトクロックＣＫｏ のタイミングで、バッファメモリ
２１６の書き込みラインアドレスを発生する第１ライン
アドレスカウンタである。２１６は、クロックＣＫ４の
タイミングで、バッファメモリの水平アドレスを発生す
る第１水平アドレスカウンタである。２１６は、２１４
．２１５により設定されるアドレスに、補間データを基
準ドツトクロックＣＫｏ に同期して取り込み、Ｄ／Ａ
変換回路に出力するまで、一時的に補間データを蓄える
ためのバッファメモリである。２１７は、基準ラインク
ロックＯＫ、 のタイミングで、バッファメモリ２１
６の読み出しラインアドレスを発生する第２ラインアド
レスカウンタである。２１８は、基準ドツトクロックＣ
Ｋ。
のタイミングで、バッフ７メモリ２１６の読み出し水平
アドレスを発生する第２水平アドレスカウンタである。
アドレスを発生する第２水平アドレスカウンタである。
以上のように構成された直線補間回路について、以下そ
の動作を説明する。直線補間回路は、水平補間回路（第
３図の２０１〜２０６で構成される）、垂直補間回路（
第３図の２０６〜２１３で構成される）及びバッファメ
モリ回路（第３図の２１４〜２１８で構成される）で構
成される。以後、第４図を参照して説明する。
の動作を説明する。直線補間回路は、水平補間回路（第
３図の２０１〜２０６で構成される）、垂直補間回路（
第３図の２０６〜２１３で構成される）及びバッファメ
モリ回路（第３図の２１４〜２１８で構成される）で構
成される。以後、第４図を参照して説明する。
まず水平補間回路について説明する。水平補間回路はフ
レームメモリから読み出しドツトクロックＣＫ４ に同
期して読み出されたデータＤ、、Ｄ２゜Ｄ５・・・・・
・をクロックＣＫ４のタイミングで入力し、基準ドツト
クロックＣＫｏに従い、拡大により欠落したデータ”＋
ａ、Ｄ＋ｂ＋”＋。、Ｄ２１・・・・・・を直線補間し
、１ライン分の補間データ（ラインｌ）を得るものであ
る。直線補間は、まず第１演算回路２０３によってメモ
リの出力データ”１１”２の差をＭ等分することにより
ＩＰＩＩ＝（Ｄ、−Ｄ２）７Ｍを計算し、４の累算器で
ＩＰＨの累算を計算しながら、順次Ｄ１ に加算するこ
とにより、４つの補間データ（Ｄｌ、Ｄ、１．Ｄ、ｂ、
Ｄ、。）が計算され、以後上述の動作が繰り返し行なわ
れ、１ライン分の補間データが計算される（ラインｌ）
。この１ライン分のデータ補間は、メモリの読み出しラ
インクロックＣＫ５ に同期して開始される。
レームメモリから読み出しドツトクロックＣＫ４ に同
期して読み出されたデータＤ、、Ｄ２゜Ｄ５・・・・・
・をクロックＣＫ４のタイミングで入力し、基準ドツト
クロックＣＫｏに従い、拡大により欠落したデータ”＋
ａ、Ｄ＋ｂ＋”＋。、Ｄ２１・・・・・・を直線補間し
、１ライン分の補間データ（ラインｌ）を得るものであ
る。直線補間は、まず第１演算回路２０３によってメモ
リの出力データ”１１”２の差をＭ等分することにより
ＩＰＩＩ＝（Ｄ、−Ｄ２）７Ｍを計算し、４の累算器で
ＩＰＨの累算を計算しながら、順次Ｄ１ に加算するこ
とにより、４つの補間データ（Ｄｌ、Ｄ、１．Ｄ、ｂ、
Ｄ、。）が計算され、以後上述の動作が繰り返し行なわ
れ、１ライン分の補間データが計算される（ラインｌ）
。この１ライン分のデータ補間は、メモリの読み出しラ
インクロックＣＫ５ に同期して開始される。
次に垂直補間回路について説明する。水平補間回路から
、基準ドツトクロックＣＫｏに従い出力される水平補間
データは、２０８の第１ラインバツフアメモリに取り込
まれる。今、第１ラインバツフアメモリ２０８に１ライ
ン分の水平補間データｔｔｊ’ｏ書き込みが終了した時
、第２ラインバツフアメモリ２０９には、１ライン分の
水平補間データｌｉが保持されている（水平補間データ
ｌｉはｌｊの１ライン前のデータである）。次に、クロ
ックＣＫ４ のタイミングで、各ラインバッフ７メモリ
からデータＤｉ、、Ｄｊ、 が読み出され、水平方向
と同様にして基準ドツトクロックＣＫｏ に従い垂直方
向の補間データ（Ｄｉ、 、Ｄｉ、ｂ、Ｄｉ、 ）
が計算される。このとき、データＤｊ は同時に第２ラ
インバツフアメモリ２０９に書き込まれる。
、基準ドツトクロックＣＫｏに従い出力される水平補間
データは、２０８の第１ラインバツフアメモリに取り込
まれる。今、第１ラインバツフアメモリ２０８に１ライ
ン分の水平補間データｔｔｊ’ｏ書き込みが終了した時
、第２ラインバツフアメモリ２０９には、１ライン分の
水平補間データｌｉが保持されている（水平補間データ
ｌｉはｌｊの１ライン前のデータである）。次に、クロ
ックＣＫ４ のタイミングで、各ラインバッフ７メモリ
からデータＤｉ、、Ｄｊ、 が読み出され、水平方向
と同様にして基準ドツトクロックＣＫｏ に従い垂直方
向の補間データ（Ｄｉ、 、Ｄｉ、ｂ、Ｄｉ、 ）
が計算される。このとき、データＤｊ は同時に第２ラ
インバツフアメモリ２０９に書き込まれる。
従って、以後上述の動作が繰返し行なわれ４ライン分の
データ（Ｉ！ｉ、ｌｌｉ″、ＩＬｂ、１１°）が補間さ
れ、終了した時点で第１ラインバツフアメモリ２０８内
のデータ４ｊは、第２ラインバツフ７メモリ２０９内に
移されている。この後フレームメモリの読み出しライン
クロックＣＫ５ に同期して作動する水平補間回路から
ｌｊ の次のラインである水平補間データ１１ｋが第１
ラインバツフアに書き込まれ同様の動作が繰り返し実行
される。
データ（Ｉ！ｉ、ｌｌｉ″、ＩＬｂ、１１°）が補間さ
れ、終了した時点で第１ラインバツフアメモリ２０８内
のデータ４ｊは、第２ラインバツフ７メモリ２０９内に
移されている。この後フレームメモリの読み出しライン
クロックＣＫ５ に同期して作動する水平補間回路から
ｌｊ の次のラインである水平補間データ１１ｋが第１
ラインバツフアに書き込まれ同様の動作が繰り返し実行
される。
垂直補間データは、基準ドツトクロックＣＫ。
のタイミングで垂直方向にバッファメモリ２１６に書き
込まれ、２Ｍライン分のデータが一時的に保持される。
込まれ、２Ｍライン分のデータが一時的に保持される。
Ｍライフ分の書き込みが終了した時点で、読み出しが開
始されデータは基準ドツトクロックＣＫｏ でＤｌム
変換器に出力される。
始されデータは基準ドツトクロックＣＫｏ でＤｌム
変換器に出力される。
以上のように、本実施例によれば、フレームメモリの書
き込み時に１７Ｍ 縮小し、読み出し時にＭ倍拡大する
ことでＭ／Ｎ 倍の任意拡大・縮小を行なう回路に、拡
大率Ｍに従って拡大時に欠落したデータを補間する回路
を設けることにより、出力画像がＭＸＭ画素のブロック
単位でモザイク状に変化することを防ぎ、なめらかな拡
大・縮小画像が得られる。
き込み時に１７Ｍ 縮小し、読み出し時にＭ倍拡大する
ことでＭ／Ｎ 倍の任意拡大・縮小を行なう回路に、拡
大率Ｍに従って拡大時に欠落したデータを補間する回路
を設けることにより、出力画像がＭＸＭ画素のブロック
単位でモザイク状に変化することを防ぎ、なめらかな拡
大・縮小画像が得られる。
なお、実施例において補間回路１１４は直線補間回路と
したが、補間回路１１４は補間すべきデータの周辺デー
タに重み係数をかけ演算することにより補間を行なう平
面予測補間としてもよい。
したが、補間回路１１４は補間すべきデータの周辺デー
タに重み係数をかけ演算することにより補間を行なう平
面予測補間としてもよい。
発明の詳細
な説明したように、本発明によれば、基準クロックでム
／Ｄ変換されたデータを基準クロックの１２Ｎ のクロ
ックで画素データを間引いてフレームメモリに書き込み
基準クロックのタイミングで読み出すことで１７Ｎ縮小
し、さらに基準クロックの１／Ｍ のクロックで画素デ
ータを引き伸してフレームメモリから読み出し基準クロ
ックのタイミングでＤ／Ａ変換することによりＭ倍拡大
することで、Ｍ／Ｎ 倍の任意拡大・縮小を実現する回
路に、拡大率Ｍに従って拡大時に欠落したデータを補間
する回路を設けることにより、出力画像がＭｘＭ画素単
位でモザイク状に変化することを防ぎ、なめらかな、拡
大・縮小画像が得られ、その実用的効果は大きい。
／Ｄ変換されたデータを基準クロックの１２Ｎ のクロ
ックで画素データを間引いてフレームメモリに書き込み
基準クロックのタイミングで読み出すことで１７Ｎ縮小
し、さらに基準クロックの１／Ｍ のクロックで画素デ
ータを引き伸してフレームメモリから読み出し基準クロ
ックのタイミングでＤ／Ａ変換することによりＭ倍拡大
することで、Ｍ／Ｎ 倍の任意拡大・縮小を実現する回
路に、拡大率Ｍに従って拡大時に欠落したデータを補間
する回路を設けることにより、出力画像がＭｘＭ画素単
位でモザイク状に変化することを防ぎ、なめらかな、拡
大・縮小画像が得られ、その実用的効果は大きい。
第１図は本発明における一実施例の画像処理装置のブロ
ック図、第２図は同実施例のタイミングチャート、第３
図は本発明における補間回路の一実施例のブロック図、
第４図は同実施例の動作説明図、第５図は従来の画像処
理装置のブロック図、第６図は同装置のタイミングチャ
ートである。 １０１・・・・・・縮小率設定スイッチ、１ｏ２・・・
・・・拡大率設定スイッチ、１０３・・・・・・クロッ
ク発生回路、１０４・・・・・・ム／Ｄ変換回路、１０
６・・・・・・第１分周回路、１０６・・・・・°第１
水平アドレスカウンタ、１０７・・°・・・第２分周回
路、１０８・・・・・・第１ラインアドレスカウンタ、
１０９・・・・・・フレームメモリ、１１０゛°°゛第
３分周回路、１１１−°−第２水平アドレスカウンタ、
１１２・・・・・・第４分周回路、１１３・・・・・・
第２ラインアドレスカウンタ、１１４・・・・・・補間
回路、１１５・・・・・・Ｄ／Ａ変換回路、２０１・・
・・・・遅延回路、２０２°゛°°・第３レジスタ、２
０３・・・・・・演算回路、２０４・・・・・・累算回
路、２０６・・・・・・加算回路、２０６・・・・・・
第１アドレスカウンタ、２０７・・・・・・第２アドレ
スカウンタ、２０８・・・・・・第１ラインバツフ７メ
モリ、２ｏ９・・・・・・第２ラインバツフアメモリ、
２１ｏ・・・・・・第３レジスタ、２１１・・・・・・
演算回路、２１２・・・・・・累算回路、２１３・・・
・・・加算回路、２１４・・・・・・第１ラインナトレ
スカウンタ、２１６・・・・・・第１水平アドレスカウ
ンタ、２１６・・・・・・バッファメモリ、２１７・・
・・・・第２アドレスカウンタ、２１８・・・・・・第
２水平アドレスカウンタ。 内入の氏名 弁理士 中 尾 敏 男 ほか１名８
づ 叫 ＣＪ １ｏｕ ’＋−０＜Ｃ％１ 第 ４ 図 （４隋ｇ天の爆心つ ＤＩＤＩα 水手ラインＪ Ｑ 口 １１１２ｆ”４−１１ｉ” ｐＪ’：’ 口 Ｄｆ’ロ
皇直補間ナータ！５４） Ｄ、（：）ロ −■ を連禰間テータ！ｊＤ五−ロ − 水平補閏孕−タ１ノ ○ ０Ｄｊｌ
Ｄｊｚ （Ａ） ｐ＋ｚ Ｄ＋ｃ Ｄ２ Ｄ２α口
口 Ｏローーー一 つ ○ ○ −一一一一一一○○〇−−
−−−− 〔
ック図、第２図は同実施例のタイミングチャート、第３
図は本発明における補間回路の一実施例のブロック図、
第４図は同実施例の動作説明図、第５図は従来の画像処
理装置のブロック図、第６図は同装置のタイミングチャ
ートである。 １０１・・・・・・縮小率設定スイッチ、１ｏ２・・・
・・・拡大率設定スイッチ、１０３・・・・・・クロッ
ク発生回路、１０４・・・・・・ム／Ｄ変換回路、１０
６・・・・・・第１分周回路、１０６・・・・・°第１
水平アドレスカウンタ、１０７・・°・・・第２分周回
路、１０８・・・・・・第１ラインアドレスカウンタ、
１０９・・・・・・フレームメモリ、１１０゛°°゛第
３分周回路、１１１−°−第２水平アドレスカウンタ、
１１２・・・・・・第４分周回路、１１３・・・・・・
第２ラインアドレスカウンタ、１１４・・・・・・補間
回路、１１５・・・・・・Ｄ／Ａ変換回路、２０１・・
・・・・遅延回路、２０２°゛°°・第３レジスタ、２
０３・・・・・・演算回路、２０４・・・・・・累算回
路、２０６・・・・・・加算回路、２０６・・・・・・
第１アドレスカウンタ、２０７・・・・・・第２アドレ
スカウンタ、２０８・・・・・・第１ラインバツフ７メ
モリ、２ｏ９・・・・・・第２ラインバツフアメモリ、
２１ｏ・・・・・・第３レジスタ、２１１・・・・・・
演算回路、２１２・・・・・・累算回路、２１３・・・
・・・加算回路、２１４・・・・・・第１ラインナトレ
スカウンタ、２１６・・・・・・第１水平アドレスカウ
ンタ、２１６・・・・・・バッファメモリ、２１７・・
・・・・第２アドレスカウンタ、２１８・・・・・・第
２水平アドレスカウンタ。 内入の氏名 弁理士 中 尾 敏 男 ほか１名８
づ 叫 ＣＪ １ｏｕ ’＋−０＜Ｃ％１ 第 ４ 図 （４隋ｇ天の爆心つ ＤＩＤＩα 水手ラインＪ Ｑ 口 １１１２ｆ”４−１１ｉ” ｐＪ’：’ 口 Ｄｆ’ロ
皇直補間ナータ！５４） Ｄ、（：）ロ −■ を連禰間テータ！ｊＤ五−ロ − 水平補閏孕−タ１ノ ○ ０Ｄｊｌ
Ｄｊｚ （Ａ） ｐ＋ｚ Ｄ＋ｃ Ｄ２ Ｄ２α口
口 Ｏローーー一 つ ○ ○ −一一一一一一○○〇−−
−−−− 〔
Claims (1)
- クロック発生回路と、このクロック発生回路により、発
生される基準ドットクロックによってＡ／Ｄ変換された
データを、縮小率Ｎに従い、基準ドットクロックを１／
Ｎ分周したクロック信号のタイミングでメモリに取り込
み、基準ドットクロックのタイミングで読み出すことに
より入力データを１／Ｎに縮小する回路及び、メモリに
書き込まれたデータを拡大率Ｍに従い、基準ドットクロ
ックを１／Ｍ分周したクロック信号で読み出し基準ドッ
トクロックのタイミングでＤ／Ａ変換することにより、
メモリ内のデータをＭ倍に拡大する回路を組み合せるこ
とにより任意に拡大、縮小を行う回路と、拡大時に、拡
大率Ｍに従って、メモリからの出力データを補間する回
路を備えたことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020847A JPS63188276A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020847A JPS63188276A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188276A true JPS63188276A (ja) | 1988-08-03 |
Family
ID=12038474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020847A Pending JPS63188276A (ja) | 1987-01-30 | 1987-01-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139614U (ja) * | 1989-04-21 | 1990-11-21 | ||
| USRE40859E1 (en) | 1997-02-24 | 2009-07-21 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
-
1987
- 1987-01-30 JP JP62020847A patent/JPS63188276A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139614U (ja) * | 1989-04-21 | 1990-11-21 | ||
| USRE40859E1 (en) | 1997-02-24 | 2009-07-21 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE41192E1 (en) | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
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