JP2786995B2 - 画像処理回路 - Google Patents
画像処理回路Info
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- JP2786995B2 JP2786995B2 JP6107009A JP10700994A JP2786995B2 JP 2786995 B2 JP2786995 B2 JP 2786995B2 JP 6107009 A JP6107009 A JP 6107009A JP 10700994 A JP10700994 A JP 10700994A JP 2786995 B2 JP2786995 B2 JP 2786995B2
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- clock
- frequency divider
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- Controls And Circuits For Display Device (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、画像のデータを処理す
る画像処理回路に関する。
る画像処理回路に関する。
【０００２】
【従来の技術】液晶はCRT と異なり独立した画素から構
成されている。従って、コンピュータが生成した画像の
信号を液晶表示部に表示する場合、その画素構成によっ
て真円率が変化する。例えば、コンピュータが生成した
水平640 ×垂直480 の画素構成である画像の信号を水平
720 ×垂直480 の画素構成である液晶表示部に表示せし
める場合、その真円率は0.89：１となり、全体に縦長の
画面になる。従って真円率を保持し、液晶の画素を有効
に使用して表示するためには、画像を水平方向に拡大す
ることが必要となる。
成されている。従って、コンピュータが生成した画像の
信号を液晶表示部に表示する場合、その画素構成によっ
て真円率が変化する。例えば、コンピュータが生成した
水平640 ×垂直480 の画素構成である画像の信号を水平
720 ×垂直480 の画素構成である液晶表示部に表示せし
める場合、その真円率は0.89：１となり、全体に縦長の
画面になる。従って真円率を保持し、液晶の画素を有効
に使用して表示するためには、画像を水平方向に拡大す
ることが必要となる。
【０００３】図11は従来の画像処理回路のブロック図で
ある。図において11は画信号が入力される入力端子であ
り、この入力端子へ入力された画信号はA/D 変換器12で
A/D変換され、S/P 変換器13で直並列変換されてメモリ6
a及びメモリ6bへ記憶される。両メモリの書き込み側ク
ロックジェネレータWR-TMG 14 は与えられたクロックCK
1 を、A/D 変換クロックとなしてA/D 変換器12へ与え、
S/P 変換クロックとなしてS/P 変換器13へ与え、書き込
みクロックとなして両メモリ6a,6b へ与える。A/D 変換
器12でディジタル値に変換された画信号｛Ｄ1 (第１ビ
ット),Ｄ2 (第２ビット),Ｄ3 (第３ビット),Ｄ4 (第
４ビット) …｝は、S/P 変換器13で奇数番目のビットは
メモリ6aに、偶数番目のビットはメモリ6bに振り分けら
れ、書き込みクロックに応じて両メモリ6a,6b に交互に
書き込まれる。即ちメモリ6aには画信号Ｄ1 , Ｄ3 …が
書き込まれ、メモリ6bには画信号Ｄ2 , Ｄ4 …が書き込
まれる。
ある。図において11は画信号が入力される入力端子であ
り、この入力端子へ入力された画信号はA/D 変換器12で
A/D変換され、S/P 変換器13で直並列変換されてメモリ6
a及びメモリ6bへ記憶される。両メモリの書き込み側ク
ロックジェネレータWR-TMG 14 は与えられたクロックCK
1 を、A/D 変換クロックとなしてA/D 変換器12へ与え、
S/P 変換クロックとなしてS/P 変換器13へ与え、書き込
みクロックとなして両メモリ6a,6b へ与える。A/D 変換
器12でディジタル値に変換された画信号｛Ｄ1 (第１ビ
ット),Ｄ2 (第２ビット),Ｄ3 (第３ビット),Ｄ4 (第
４ビット) …｝は、S/P 変換器13で奇数番目のビットは
メモリ6aに、偶数番目のビットはメモリ6bに振り分けら
れ、書き込みクロックに応じて両メモリ6a,6b に交互に
書き込まれる。即ちメモリ6aには画信号Ｄ1 , Ｄ3 …が
書き込まれ、メモリ6bには画信号Ｄ2 , Ｄ4 …が書き込
まれる。
【０００４】両メモリ6a,6b の動作周波数が画素周波数
に比較して低い場合、このように両メモリを並列に構成
し、その入力側にS/P 変換器を置き、連続した奇数番目
及び偶数番目のビットを交互に両メモリに書き込むこと
により、書き込み速度を画素周波数の速度に整合するこ
とができる。同様に出力側にP/S 変換器を置き、読み出
したビットの列をP/S 変換することにより、読み出し速
度を画素周波数の速度に整合することができる。
に比較して低い場合、このように両メモリを並列に構成
し、その入力側にS/P 変換器を置き、連続した奇数番目
及び偶数番目のビットを交互に両メモリに書き込むこと
により、書き込み速度を画素周波数の速度に整合するこ
とができる。同様に出力側にP/S 変換器を置き、読み出
したビットの列をP/S 変換することにより、読み出し速
度を画素周波数の速度に整合することができる。
【０００５】両メモリの読み出し側クロックジェネレー
タRD-TMG 15 は、与えられたクロックCK2 を読み出しク
ロックとなして両メモリ6a,6b へ与え、P/S 変換クロッ
クとなしてP/S 変換器７へ与え、D/A 変換クロックとな
してD/A 変換器８へ与える。読み出しクロックの立ち上
がり時点において、両メモリ6a,6b に記憶された画信号
は、１ビットづつ読み出され、P/S 変換器７でP/S 変換
クロックの“Ｈ” (又は“Ｌ”) の期間にメモリ6a (又
は6b) から読み出されたビットが選択されることによ
り、並直列変換され、D/A 変換器８でD/A 変換クロック
の立ち上がり時点又は立ち下がり時点においてD/A 変換
され、アナログ信号としての画信号Ｄ1 ,Ｄ2 , Ｄ3 ,
Ｄ4 …となり、インターフェースI/F ９を介して液晶表
示部10へ与えられ、画像として表示される。TMG 16は、
画信号を表示するため、与えられたクロックCK2 に基づ
き液晶表示部10を駆動し、画面を垂直走査する。書き込
みクロックと読み出しクロックとは、夫々相互に独立し
ている。
タRD-TMG 15 は、与えられたクロックCK2 を読み出しク
ロックとなして両メモリ6a,6b へ与え、P/S 変換クロッ
クとなしてP/S 変換器７へ与え、D/A 変換クロックとな
してD/A 変換器８へ与える。読み出しクロックの立ち上
がり時点において、両メモリ6a,6b に記憶された画信号
は、１ビットづつ読み出され、P/S 変換器７でP/S 変換
クロックの“Ｈ” (又は“Ｌ”) の期間にメモリ6a (又
は6b) から読み出されたビットが選択されることによ
り、並直列変換され、D/A 変換器８でD/A 変換クロック
の立ち上がり時点又は立ち下がり時点においてD/A 変換
され、アナログ信号としての画信号Ｄ1 ,Ｄ2 , Ｄ3 ,
Ｄ4 …となり、インターフェースI/F ９を介して液晶表
示部10へ与えられ、画像として表示される。TMG 16は、
画信号を表示するため、与えられたクロックCK2 に基づ
き液晶表示部10を駆動し、画面を垂直走査する。書き込
みクロックと読み出しクロックとは、夫々相互に独立し
ている。
【０００６】次に動作について説明する。図12は読み出
しクロック, P/S 変換クロック及びD/A 変換クロックの
周波数が等しい場合において、ディジタル値に変換され
た画信号を両メモリ6a,6b から読み出し、アナログ値に
変換して出力する動作を示すタイムチャートである。図
において、(a) は読み出しクロックを示し、(b) はメモ
リ6aから読み出されたビット値を示し、(c) はメモリ6b
から読み出されたビット値を示し、(d) はP/S 変換クロ
ックを示し、(e) はP/S 変換器７の出力を示し、(f) は
D/A 変換クロックを示し、(g) はD/A 変換器８の出力を
示す。
しクロック, P/S 変換クロック及びD/A 変換クロックの
周波数が等しい場合において、ディジタル値に変換され
た画信号を両メモリ6a,6b から読み出し、アナログ値に
変換して出力する動作を示すタイムチャートである。図
において、(a) は読み出しクロックを示し、(b) はメモ
リ6aから読み出されたビット値を示し、(c) はメモリ6b
から読み出されたビット値を示し、(d) はP/S 変換クロ
ックを示し、(e) はP/S 変換器７の出力を示し、(f) は
D/A 変換クロックを示し、(g) はD/A 変換器８の出力を
示す。
【０００７】読み出しクロックが立ち上がる時点ｔ1 に
おいてメモリ6aからビット値Ｄ1 が読み出され、メモリ
6bからビット値Ｄ2 が読み出される。P/S 変換クロック
は、そのデューティ比が50％であって、読み出しクロッ
クに同期して立ち上がり、P/S 変換器７はメモリ6aから
のビット値Ｄ1 を選択する。D/A 変換クロックはそのデ
ューティ比が50％であって、読み出しクロックに同期し
て立ち上がり、D/A 変換器８はビット値Ｄ1 をD/A 変換
して出力する。P/S 変換クロックがたちさがる時点ｔ2
においてP/S 変換器７はメモリ6bからのビット値Ｄ2 を
選択する。D/A変換クロックはP/S 変換クロックに同期
して立ち下がり、D/A 変換器８はビット値Ｄ2 をD/A 変
換する。以下同様にD/A 変換器８はビット値Ｄ3 , Ｄ4
…をD/A変換して出力する。
おいてメモリ6aからビット値Ｄ1 が読み出され、メモリ
6bからビット値Ｄ2 が読み出される。P/S 変換クロック
は、そのデューティ比が50％であって、読み出しクロッ
クに同期して立ち上がり、P/S 変換器７はメモリ6aから
のビット値Ｄ1 を選択する。D/A 変換クロックはそのデ
ューティ比が50％であって、読み出しクロックに同期し
て立ち上がり、D/A 変換器８はビット値Ｄ1 をD/A 変換
して出力する。P/S 変換クロックがたちさがる時点ｔ2
においてP/S 変換器７はメモリ6bからのビット値Ｄ2 を
選択する。D/A変換クロックはP/S 変換クロックに同期
して立ち下がり、D/A 変換器８はビット値Ｄ2 をD/A 変
換する。以下同様にD/A 変換器８はビット値Ｄ3 , Ｄ4
…をD/A変換して出力する。
【０００８】このようにしてメモリ6aから読み出された
奇数番目のビット値Ｄ1 (Ｄ3 …)及びメモリ6bから読
み出された偶数番目のビット値Ｄ2 (Ｄ4 …) の２ビッ
トは直列となり、D/A 変換され、Ｄ1 , Ｄ2 (Ｄ3 , Ｄ
4 …) のように２ビットに相当したアナログ値として出
力され、原画像の画信号が液晶表示部10へ原画像と等し
い倍率で表示される。
奇数番目のビット値Ｄ1 (Ｄ3 …)及びメモリ6bから読
み出された偶数番目のビット値Ｄ2 (Ｄ4 …) の２ビッ
トは直列となり、D/A 変換され、Ｄ1 , Ｄ2 (Ｄ3 , Ｄ
4 …) のように２ビットに相当したアナログ値として出
力され、原画像の画信号が液晶表示部10へ原画像と等し
い倍率で表示される。
【０００９】図13は読み出しクロック及びP/S 変換クロ
ックの周波数がD/A 変換クロックの周波数の1/2 である
場合において、ディジタル値に変換された画信号を両メ
モリ6a,6b から読み出し、アナログ値に変換して出力す
る動作を示すタイムチャートである。D/A 変換クロック
の周波数は図12(f) に示すものと同一の周波数である。
図において(a) は読み出しクロックを示し、(b) はメモ
リ6aから読み出されたビット値を示し、(c) はメモリ6b
から読み出されたビット値を示し、(d) はP/S変換クロ
ックを示し、(g) はD/A 変換器８の出力を示す。
ックの周波数がD/A 変換クロックの周波数の1/2 である
場合において、ディジタル値に変換された画信号を両メ
モリ6a,6b から読み出し、アナログ値に変換して出力す
る動作を示すタイムチャートである。D/A 変換クロック
の周波数は図12(f) に示すものと同一の周波数である。
図において(a) は読み出しクロックを示し、(b) はメモ
リ6aから読み出されたビット値を示し、(c) はメモリ6b
から読み出されたビット値を示し、(d) はP/S変換クロ
ックを示し、(g) はD/A 変換器８の出力を示す。
【００１０】読み出しクロックが立ち上がる時点ｔ3 に
おいてメモリ6aからビット値Ｄ1 が読み出され、メモリ
6bからビット値Ｄ2 が読み出される。P/S 変換クロック
は、そのデューティ比が50％であって、読み出しクロッ
クに同期して立ち上がり、P/S 変換器７はメモリ6aから
のビット値Ｄ1 を選択する。D/A 変換クロックは、その
デューティ比が50％であって、読み出しクロックに同期
して立ち上がり、D/A変換器８はビット値Ｄ1 をD/A 変
換して出力する。
おいてメモリ6aからビット値Ｄ1 が読み出され、メモリ
6bからビット値Ｄ2 が読み出される。P/S 変換クロック
は、そのデューティ比が50％であって、読み出しクロッ
クに同期して立ち上がり、P/S 変換器７はメモリ6aから
のビット値Ｄ1 を選択する。D/A 変換クロックは、その
デューティ比が50％であって、読み出しクロックに同期
して立ち上がり、D/A変換器８はビット値Ｄ1 をD/A 変
換して出力する。
【００１１】D/A 変換クロックが立ち下がる時点ｔ4 に
おいて、D/A 変換器８は同じくビット値Ｄ1 をD/A 変換
して出力する。P/S 変換クロックが立ち下がる時点ｔ5
において、P/S 変換器７はメモリ6bからのビット値Ｄ2
を選択する。D/A 変換クロックは立ち上がり、D/A 変換
器８はビット値Ｄ2 をD/A 変換して出力する。D/A 変換
クロックが立ち下がる時点ｔ4 においてD/A 変換器８は
同じくビット値Ｄ2 をD/A 変換して出力する。このよう
にしてメモリ6aから読み出された奇数番目のビット値Ｄ
1 (Ｄ3 …) 及びメモリ6bから読み出された偶数番目の
ビット値Ｄ2 (Ｄ4 …) の２ビットは直列となりD/A 変
換され、Ｄ1 , Ｄ1 , Ｄ2 , Ｄ 2 (Ｄ3 , Ｄ3 , Ｄ4 ,
Ｄ4 …) のように４ビットに相当したアナログ値として
出力され、原画像の画信号が液晶表示部10へ水平方向に
２倍に拡大されて表示される。
おいて、D/A 変換器８は同じくビット値Ｄ1 をD/A 変換
して出力する。P/S 変換クロックが立ち下がる時点ｔ5
において、P/S 変換器７はメモリ6bからのビット値Ｄ2
を選択する。D/A 変換クロックは立ち上がり、D/A 変換
器８はビット値Ｄ2 をD/A 変換して出力する。D/A 変換
クロックが立ち下がる時点ｔ4 においてD/A 変換器８は
同じくビット値Ｄ2 をD/A 変換して出力する。このよう
にしてメモリ6aから読み出された奇数番目のビット値Ｄ
1 (Ｄ3 …) 及びメモリ6bから読み出された偶数番目の
ビット値Ｄ2 (Ｄ4 …) の２ビットは直列となりD/A 変
換され、Ｄ1 , Ｄ1 , Ｄ2 , Ｄ 2 (Ｄ3 , Ｄ3 , Ｄ4 ,
Ｄ4 …) のように４ビットに相当したアナログ値として
出力され、原画像の画信号が液晶表示部10へ水平方向に
２倍に拡大されて表示される。
【００１２】
【発明が解決しようとする課題】以上に述べたように画
像を任意の倍率で拡大する場合、任意の分周比でクロッ
クを分周する分周器が必要である。それ故、読み出しク
ロック又はP/S 変換クロックを生成するためにクロック
ジェネレータROM を使用する場合がある。これは水平方
向に拡大する倍率に応じたP/S 変換クロックのパターン
を予めデータとしてROM に記憶させておき、そのROM の
アドレスを指定し、D/A 変換クロックに同期させてROM
の内容を読み出し、P/S 変換クロックとして使用するも
のである。従って、異なるパターンを、他のメモリ領域
に記憶させ、その領域の先頭アドレスを指定すれば、異
なる倍率で画像を水平方向に拡大することができる。し
かし、この方法では画像を連続的に拡大するためには、
その倍率に応じて相当な数のパターンを予めROM に記憶
させておかなければならないので、大きい記憶容量のRO
M を必要とするという問題点がある。
像を任意の倍率で拡大する場合、任意の分周比でクロッ
クを分周する分周器が必要である。それ故、読み出しク
ロック又はP/S 変換クロックを生成するためにクロック
ジェネレータROM を使用する場合がある。これは水平方
向に拡大する倍率に応じたP/S 変換クロックのパターン
を予めデータとしてROM に記憶させておき、そのROM の
アドレスを指定し、D/A 変換クロックに同期させてROM
の内容を読み出し、P/S 変換クロックとして使用するも
のである。従って、異なるパターンを、他のメモリ領域
に記憶させ、その領域の先頭アドレスを指定すれば、異
なる倍率で画像を水平方向に拡大することができる。し
かし、この方法では画像を連続的に拡大するためには、
その倍率に応じて相当な数のパターンを予めROM に記憶
させておかなければならないので、大きい記憶容量のRO
M を必要とするという問題点がある。
【００１３】また表示装置が液晶表示部に限定される場
合にあっては、画像を拡大するために液晶駆動回路のク
ロックを切り換えてP/S 変換クロックとして使用するこ
とが特願平4-79811 号公報に示されている。この方法は
液晶の駆動条件の制約などのため、画像を拡大する倍率
は２〜３倍が限度であるという問題点がある。
合にあっては、画像を拡大するために液晶駆動回路のク
ロックを切り換えてP/S 変換クロックとして使用するこ
とが特願平4-79811 号公報に示されている。この方法は
液晶の駆動条件の制約などのため、画像を拡大する倍率
は２〜３倍が限度であるという問題点がある。
【００１４】本発明は、このような問題点を解決し、従
来から存在する任意分周器を使用して読み出しクロック
及びP/S 変換クロックを生成し、バランスのとれた画像
を表示できる画像処理回路を提供することを目的とす
る。
来から存在する任意分周器を使用して読み出しクロック
及びP/S 変換クロックを生成し、バランスのとれた画像
を表示できる画像処理回路を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】第１の発明に係る画像処
理回路は、読み出しクロックで複数のメモリから画像の
データを並列に読み出し、読み出した並列データを並直
列変換クロックで直列データに変換し、画像をＭ（Ｍは
１以上の実数）倍に拡大すべく処理する画像処理回路に
おいて、原クロックを分周する分周比を1/(2M)に設定す
る設定手段と、該設定手段が設定した分周比で原クロッ
クを分周する第１分周器と、該第１分周器の出力でリセ
ットされ原クロックを1/(2L) (ＬはＭ以上の整数の最小
値) の分周比で分周する第２分周器と、前記第１分周器
の出力及び前記第２分周器の出力の論理和を出力する論
理和出力部とを備え、該論理和出力部の出力を前記読み
出しクロック及び前記並直列変換クロックとして用いる
ことを特徴とする。
理回路は、読み出しクロックで複数のメモリから画像の
データを並列に読み出し、読み出した並列データを並直
列変換クロックで直列データに変換し、画像をＭ（Ｍは
１以上の実数）倍に拡大すべく処理する画像処理回路に
おいて、原クロックを分周する分周比を1/(2M)に設定す
る設定手段と、該設定手段が設定した分周比で原クロッ
クを分周する第１分周器と、該第１分周器の出力でリセ
ットされ原クロックを1/(2L) (ＬはＭ以上の整数の最小
値) の分周比で分周する第２分周器と、前記第１分周器
の出力及び前記第２分周器の出力の論理和を出力する論
理和出力部とを備え、該論理和出力部の出力を前記読み
出しクロック及び前記並直列変換クロックとして用いる
ことを特徴とする。
【００１６】第２の発明に係る画像処理回路は、Ｍが２
未満であることを特徴とする。第３の発明に係る画像処
理回路は、読み出しクロックで複数のメモリから画像の
データを並列に読み出し、読み出した並列データを並直
列変換クロックで直列データに変換し、画像をＮ（Ｎは
２以上の実数）倍に拡大すべく処理する画像処理回路に
おいて、原クロックを分周する分周比を 1/Nに設定する
設定手段と、該設定手段が設定した分周比で原クロック
を分周する第１分周器と、該第１分周器の出力を 1/2の
分周比で分周する第２分周器とを備え、該第２分周器の
出力を前記読み出しクロック及び前記並直列変換クロッ
クとして用いることを特徴とする。
未満であることを特徴とする。第３の発明に係る画像処
理回路は、読み出しクロックで複数のメモリから画像の
データを並列に読み出し、読み出した並列データを並直
列変換クロックで直列データに変換し、画像をＮ（Ｎは
２以上の実数）倍に拡大すべく処理する画像処理回路に
おいて、原クロックを分周する分周比を 1/Nに設定する
設定手段と、該設定手段が設定した分周比で原クロック
を分周する第１分周器と、該第１分周器の出力を 1/2の
分周比で分周する第２分周器とを備え、該第２分周器の
出力を前記読み出しクロック及び前記並直列変換クロッ
クとして用いることを特徴とする。
【００１７】第４の発明に係る画像処理回路は、読み出
しクロックで複数のメモリから画像のデータを並列に読
み出し、読み出した並列データを並直列変換クロックで
直列データに変換し、画像をＭ（Ｍは１以上の実数）倍
に拡大すべく処理する画像処理回路において、原クロッ
クを分周する分周比を1/(2M)に設定する第１設定手段
と、該設定手段が設定した分周比で原クロックを分周す
る第１分周器と、該第１分周器の出力でリセットされ原
クロックを 1/4の分周比で分周する第２分周器と、前記
第１分周器の出力及び前記第２分周器の出力の論理和を
出力する論理和出力部と、原クロックを分周する分周比
を 1/Mに設定する第２設定手段と、該設定手段が設定し
た分周比で原クロックを分周する第３分周器と、該第３
分周器の出力を 1/2の分周比で分周する第４分周器と、
Ｍが２未満の場合は前記論理和出力部の出力を選択し、
Ｍが２以上の場合は前記第４分周器の出力を選択する選
択部とを備え、該選択部が選択した出力を前記読み出し
クロック及び前記並直列変換クロックとして用いること
を特徴とする。
しクロックで複数のメモリから画像のデータを並列に読
み出し、読み出した並列データを並直列変換クロックで
直列データに変換し、画像をＭ（Ｍは１以上の実数）倍
に拡大すべく処理する画像処理回路において、原クロッ
クを分周する分周比を1/(2M)に設定する第１設定手段
と、該設定手段が設定した分周比で原クロックを分周す
る第１分周器と、該第１分周器の出力でリセットされ原
クロックを 1/4の分周比で分周する第２分周器と、前記
第１分周器の出力及び前記第２分周器の出力の論理和を
出力する論理和出力部と、原クロックを分周する分周比
を 1/Mに設定する第２設定手段と、該設定手段が設定し
た分周比で原クロックを分周する第３分周器と、該第３
分周器の出力を 1/2の分周比で分周する第４分周器と、
Ｍが２未満の場合は前記論理和出力部の出力を選択し、
Ｍが２以上の場合は前記第４分周器の出力を選択する選
択部とを備え、該選択部が選択した出力を前記読み出し
クロック及び前記並直列変換クロックとして用いること
を特徴とする。
【００１８】第５の発明に係る画像処理回路は、前記第
１分周器がDDA アルゴリズムに基づく分周器であること
を特徴とする。第６の発明に係る画像処理回路は、前記
第１分周器及び前記第３分周器がDDAアルゴリズムに基
づく分周器であることを特徴とする。第７の発明に係る
画像処理回路は、前記第１分周器がオーバーフロー型の
分周器であることを特徴とする。第８の発明に係る画像
処理回路は、第１分周器及び前記第３分周器がオーバー
フロー型の分周器であることを特徴とする。
１分周器がDDA アルゴリズムに基づく分周器であること
を特徴とする。第６の発明に係る画像処理回路は、前記
第１分周器及び前記第３分周器がDDAアルゴリズムに基
づく分周器であることを特徴とする。第７の発明に係る
画像処理回路は、前記第１分周器がオーバーフロー型の
分周器であることを特徴とする。第８の発明に係る画像
処理回路は、第１分周器及び前記第３分周器がオーバー
フロー型の分周器であることを特徴とする。
【００１９】
【作用】第１発明において、設定手段は原クロックを分
周する分周比を1/(2M)に設定し、第１分周器は設定手段
が設定した分周比で原クロックを分周し、第２分周器は
第１分周器の出力でリセットされ、原クロックを1/(2L)
(ＬはＭ以上の整数の最小値) の分周比で分周し、論理
和出力部は第１分周器の出力及び第２分周器の出力の論
理和を出力する。そして、その出力を読み出しクロック
及び並直列変換クロックとして用いている。それ故、画
像はＭ倍に拡大される。
周する分周比を1/(2M)に設定し、第１分周器は設定手段
が設定した分周比で原クロックを分周し、第２分周器は
第１分周器の出力でリセットされ、原クロックを1/(2L)
(ＬはＭ以上の整数の最小値) の分周比で分周し、論理
和出力部は第１分周器の出力及び第２分周器の出力の論
理和を出力する。そして、その出力を読み出しクロック
及び並直列変換クロックとして用いている。それ故、画
像はＭ倍に拡大される。
【００２０】第２発明において、第１発明におけるＭが
２未満として作用している。第３発明において、設定手
段は原クロックを分周する分周比を 1/Nに設定し、第１
分周器は設定手段が設定した分周比で原クロックを分周
し、第２分周器は第１分周器の出力を1/2 の分周比で分
周する。そして、その出力を読み出しクロック及び並直
列変換クロックとして用いている。それ故、画像は2N倍
に拡大される。
２未満として作用している。第３発明において、設定手
段は原クロックを分周する分周比を 1/Nに設定し、第１
分周器は設定手段が設定した分周比で原クロックを分周
し、第２分周器は第１分周器の出力を1/2 の分周比で分
周する。そして、その出力を読み出しクロック及び並直
列変換クロックとして用いている。それ故、画像は2N倍
に拡大される。
【００２１】第４発明において、第１設定手段は原クロ
ックを分周する分周比を1/(2M)に設定し、第１分周器は
第１設定手段が設定した分周比で原クロックを分周し、
第２分周器は第１分周器の出力でリセットされ、原クロ
ックを1/4 の分周比で分周し、論理和出力部は第１分周
器の出力及び第２分周器の出力の論理和を出力し、第２
設定手段は原クロックを分周する分周比を1/M に設定
し、第３分周器は第２設定手段が設定した分周比で原ク
ロックを分周し、第４分周器は第３分周器の出力を1/2
の分周比で分周し、選択部はＭが２未満の場合は論理和
出力部の出力とを選択し、Ｍが２以上の場合は第４分周
器の出力を選択する。そして、その選択した出力を読み
出しクロック及び並直列変換クロックとして用いてい
る。それ故、画像はＭ倍に拡大される。
ックを分周する分周比を1/(2M)に設定し、第１分周器は
第１設定手段が設定した分周比で原クロックを分周し、
第２分周器は第１分周器の出力でリセットされ、原クロ
ックを1/4 の分周比で分周し、論理和出力部は第１分周
器の出力及び第２分周器の出力の論理和を出力し、第２
設定手段は原クロックを分周する分周比を1/M に設定
し、第３分周器は第２設定手段が設定した分周比で原ク
ロックを分周し、第４分周器は第３分周器の出力を1/2
の分周比で分周し、選択部はＭが２未満の場合は論理和
出力部の出力とを選択し、Ｍが２以上の場合は第４分周
器の出力を選択する。そして、その選択した出力を読み
出しクロック及び並直列変換クロックとして用いてい
る。それ故、画像はＭ倍に拡大される。
【００２２】第５発明において、第１分周器はDDA アル
ゴリズムに基づく分周器として動作する。第６発明にお
いて、第１分周器及び第３分周器はDDA アルゴリズムに
基づく分周器として動作する。第７発明において、第１
分周器はオーバーフロー型の分周器として動作する。第
８発明において、第１分周器及び第３分周器はオーバー
フロー型の分周器として動作する。
ゴリズムに基づく分周器として動作する。第６発明にお
いて、第１分周器及び第３分周器はDDA アルゴリズムに
基づく分周器として動作する。第７発明において、第１
分周器はオーバーフロー型の分周器として動作する。第
８発明において、第１分周器及び第３分周器はオーバー
フロー型の分周器として動作する。
【００２３】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は第１実施例に係る画像処理
回路のブロック図である。図においてCKはD/A 変換クロ
ックであって、任意分周器１、1/4 分周器２及びD/A 変
換器８へ与えられる。図２はDDA(Digital Differential
Analize) アルゴリズムに基づく分周器の１例を示すブ
ロック図である。図において、分周されるべきクロック
ＦINはゲート27を介してデータセレクタ23, ラッチ回路
25, D-FF26へ与えられる。図示しないCPU は被減数に相
当する値Ａを被減数レジスタ21へ格納し、減数に相当す
る値Ｂの符号を反転した−Ｂを減数レジスタ22へ格納す
る。
き具体的に説明する。図１は第１実施例に係る画像処理
回路のブロック図である。図においてCKはD/A 変換クロ
ックであって、任意分周器１、1/4 分周器２及びD/A 変
換器８へ与えられる。図２はDDA(Digital Differential
Analize) アルゴリズムに基づく分周器の１例を示すブ
ロック図である。図において、分周されるべきクロック
ＦINはゲート27を介してデータセレクタ23, ラッチ回路
25, D-FF26へ与えられる。図示しないCPU は被減数に相
当する値Ａを被減数レジスタ21へ格納し、減数に相当す
る値Ｂの符号を反転した−Ｂを減数レジスタ22へ格納す
る。
【００２４】ラッチ回路25は、その初期値が０であり、
加算器24から与えられる値をクロックＦINの立ち下がり
時にラッチし、ラッチした値が負である (又は負でな
い) 場合に１ (又は０) を出力してD-FF26へ与える。そ
して、ラッチ回路25は、ラッチした値をクロックＦINの
立ち上がり時に加算器24へ与え、また図示しない経路を
介してデータセレクタ23へ与える。データセレクタ23は
ラッチ回路25の内容が負である (又は負でない) 場合、
被減数レジスタ21 (又は減数レジスタ22) を選択し、ク
ロックＦINの立ち上がり時に選択したレジスタの内容を
加算器24へ与える。加算器24はラッチ回路25及びデータ
セレクタ23から与えられる２つの値を加算し、ラッチ回
路25へ与える。D-FF26はクロックＦINの立ち上がり時に
ラッチ回路25から与えられる値を取り込みゲート回路27
を介してクロックＦOUT として出力する。
加算器24から与えられる値をクロックＦINの立ち下がり
時にラッチし、ラッチした値が負である (又は負でな
い) 場合に１ (又は０) を出力してD-FF26へ与える。そ
して、ラッチ回路25は、ラッチした値をクロックＦINの
立ち上がり時に加算器24へ与え、また図示しない経路を
介してデータセレクタ23へ与える。データセレクタ23は
ラッチ回路25の内容が負である (又は負でない) 場合、
被減数レジスタ21 (又は減数レジスタ22) を選択し、ク
ロックＦINの立ち上がり時に選択したレジスタの内容を
加算器24へ与える。加算器24はラッチ回路25及びデータ
セレクタ23から与えられる２つの値を加算し、ラッチ回
路25へ与える。D-FF26はクロックＦINの立ち上がり時に
ラッチ回路25から与えられる値を取り込みゲート回路27
を介してクロックＦOUT として出力する。
【００２５】図３はDDA アルゴリズムを説明するフロー
チャートである。図においてReg は図９のラッチ回路25
に相当する。先ずReg に初期値０を代入する(S1)。次に
減数の値Ｂを減算し(S2)、Reg の内容が負か否かを判定
し(S3)、NOの場合はステップS2へ移行し、YES の場合は
Reg の内容に被減数値Ａを加算し(S4)、ＦOUT としてパ
ルスを出力し(S5)、別に定めた規程に基づいてアルゴリ
ズムの進行を終了するか否かを判定し(S6)、NOの場合は
ステップS2へ移行し、YES の場合は終了する。
チャートである。図においてReg は図９のラッチ回路25
に相当する。先ずReg に初期値０を代入する(S1)。次に
減数の値Ｂを減算し(S2)、Reg の内容が負か否かを判定
し(S3)、NOの場合はステップS2へ移行し、YES の場合は
Reg の内容に被減数値Ａを加算し(S4)、ＦOUT としてパ
ルスを出力し(S5)、別に定めた規程に基づいてアルゴリ
ズムの進行を終了するか否かを判定し(S6)、NOの場合は
ステップS2へ移行し、YES の場合は終了する。
【００２６】次に図２に示す任意分周器の動作について
説明する。図４は被減数レジスタ21に被減数の値Ａとし
て３を入力し、減数レジスタ22に減数の値Ｂとして＋１
の符号を反転した−１を入力した場合における動作を示
すタイムチャートである。図において(a) はクロックＦ
INを示し、(b) はデータセレクタ23が出力する値を示
し、(c) はラッチ回路25の内容を示し、(d) はゲート27
が出力するクロックＦOUT を示し、ＴはクロックＦINの
周期を示す。
説明する。図４は被減数レジスタ21に被減数の値Ａとし
て３を入力し、減数レジスタ22に減数の値Ｂとして＋１
の符号を反転した−１を入力した場合における動作を示
すタイムチャートである。図において(a) はクロックＦ
INを示し、(b) はデータセレクタ23が出力する値を示
し、(c) はラッチ回路25の内容を示し、(d) はゲート27
が出力するクロックＦOUT を示し、ＴはクロックＦINの
周期を示す。
【００２７】クロックＦINが立ち上がる時点ｔ11におい
て、ラッチ回路25の内容は初期値０である故、データセ
レクタ23は減数レジスタ22を選択し−１を出力して加算
器24へ与える。加算器24は、その与えられた−１及びラ
ッチ回路25が出力する０を加算し、加算した結果−１を
ラッチ回路25へ与える。
て、ラッチ回路25の内容は初期値０である故、データセ
レクタ23は減数レジスタ22を選択し−１を出力して加算
器24へ与える。加算器24は、その与えられた−１及びラ
ッチ回路25が出力する０を加算し、加算した結果−１を
ラッチ回路25へ与える。
【００２８】クロックＦINが立ち下がる時点ｔ12におい
て、ラッチ回路25は加算結果−１をラッチし、ラッチし
た値が負であることを図示しない経路を介してデータセ
レクタ23へ与え、D-FF26へ１を与え、加算器24へ−１を
与える。次にクロックＦINが立ち上がる時点ｔ13におい
て、ラッチ回路25の内容が負である故、データセレクタ
23は被減数レジスタ21を選択し、３を出力して加算器24
へ与える。加算器24は、その与えられた３及びラッチ回
路25が出力する−１を加算し、加算した結果２をラッチ
回路25へ与える。
て、ラッチ回路25は加算結果−１をラッチし、ラッチし
た値が負であることを図示しない経路を介してデータセ
レクタ23へ与え、D-FF26へ１を与え、加算器24へ−１を
与える。次にクロックＦINが立ち上がる時点ｔ13におい
て、ラッチ回路25の内容が負である故、データセレクタ
23は被減数レジスタ21を選択し、３を出力して加算器24
へ与える。加算器24は、その与えられた３及びラッチ回
路25が出力する−１を加算し、加算した結果２をラッチ
回路25へ与える。
【００２９】次にクロックＦINが立ち下がる時点ｔ14に
おいて、ラッチ回路25は加算結果２をラッチし、ラッチ
した値が負でないことを図示しない経路を介してデータ
セレクタ23へ与え、D-FF26へ０を与え、加算器24へ２を
与える。以下同様にしてクロックＦINの立ち下がりに応
じてラッチ回路25の内容は１,０, −１, ２…と変化
し、−１の期間に１を出力する。D-FF26はラッチ回路25
の出力より 0.5×Ｔの期間遅延したクロックＦOUT をゲ
ート27を介して出力する。このクロックＦOUT は、その
周期が４Ｔであり、その期間に１個のパルスが存在し、
そのパルス幅は等しい。そしてクロックＦOUT の周波数
はクロックＦINの周波数×1/4である。
おいて、ラッチ回路25は加算結果２をラッチし、ラッチ
した値が負でないことを図示しない経路を介してデータ
セレクタ23へ与え、D-FF26へ０を与え、加算器24へ２を
与える。以下同様にしてクロックＦINの立ち下がりに応
じてラッチ回路25の内容は１,０, −１, ２…と変化
し、−１の期間に１を出力する。D-FF26はラッチ回路25
の出力より 0.5×Ｔの期間遅延したクロックＦOUT をゲ
ート27を介して出力する。このクロックＦOUT は、その
周期が４Ｔであり、その期間に１個のパルスが存在し、
そのパルス幅は等しい。そしてクロックＦOUT の周波数
はクロックＦINの周波数×1/4である。
【００３０】それ故、クロックＦOUT をP/S 変換クロッ
クとして使用した場合、メモリ6aから読み出すべき奇数
番目のビット値は期間Ｔの間読み出され、メモリ6bから
読み出すべき偶数番目のビット値は期間３Ｔの間読み出
しされる。それ故、奇数番目及び偶数番目のビット値が
D/A 変換器８から出力される期間の比は１：３となる。
従ってD/A 変換器８の出力を液晶表示部10へ表示した場
合、その画像は原画像に比較して水平方向に不自然に表
示される。
クとして使用した場合、メモリ6aから読み出すべき奇数
番目のビット値は期間Ｔの間読み出され、メモリ6bから
読み出すべき偶数番目のビット値は期間３Ｔの間読み出
しされる。それ故、奇数番目及び偶数番目のビット値が
D/A 変換器８から出力される期間の比は１：３となる。
従ってD/A 変換器８の出力を液晶表示部10へ表示した場
合、その画像は原画像に比較して水平方向に不自然に表
示される。
【００３１】表１は図２における被減数レジスタ21に被
減数の値Ａとして５を入力し、減数レジスタ22に減数の
値Ｂとして１, ２…５の符号を反転した−１, −２…−
５を夫々入力した場合における任意分周器の分周比, ク
ロックＦOUT の波形 (実線はクロックＦOUT の１周期の
期間の波形を示す),クロックＦOUT の１周期においてP/
S 変換器７へ入力されるビット数, 同じくクロックＦ
OUT の１周期においてP/S 変換器７が出力するビット数
及び水平方向に拡大される画面の倍率並びに各値を一般
式として示したものである。
減数の値Ａとして５を入力し、減数レジスタ22に減数の
値Ｂとして１, ２…５の符号を反転した−１, −２…−
５を夫々入力した場合における任意分周器の分周比, ク
ロックＦOUT の波形 (実線はクロックＦOUT の１周期の
期間の波形を示す),クロックＦOUT の１周期においてP/
S 変換器７へ入力されるビット数, 同じくクロックＦ
OUT の１周期においてP/S 変換器７が出力するビット数
及び水平方向に拡大される画面の倍率並びに各値を一般
式として示したものである。
【００３２】
【表１】
【００３３】図５はオーバーフロー型の任意分周器の１
例を示すブロック図である。図において分周されるべき
クロックＦINは第１ラッチ回路25及び第２ラッチ回路28
へ与えられる。分子レジスタ29は分子に相当する値Ｂを
図示しないCPU より格納され、その値Ｂを加算器24へ与
える。加算器24はｎビットの加算器であって、分子レジ
スタ29及びラッチ回路25から与えられる２つの値を加算
し、加算した結果をラッチ回路25へ与え、キャリ出力を
第２ラッチ回路28へ与える。ここに２n の値が分母の値
Ａとなる。第１ラッチ回路25はクロックＦINの立ち上が
り時点において加算器24の出力をラッチし、ラッチした
値を加算器24へ与える。第２ラッチ回路28はクロックＦ
INの立ち上がり時点において、キャリ出力をラッチす
る。キャリ出力が“０”の場合、ラッチした値をリセッ
トし、パルスを発生する。このパルスがクロックＦOUT
である。
例を示すブロック図である。図において分周されるべき
クロックＦINは第１ラッチ回路25及び第２ラッチ回路28
へ与えられる。分子レジスタ29は分子に相当する値Ｂを
図示しないCPU より格納され、その値Ｂを加算器24へ与
える。加算器24はｎビットの加算器であって、分子レジ
スタ29及びラッチ回路25から与えられる２つの値を加算
し、加算した結果をラッチ回路25へ与え、キャリ出力を
第２ラッチ回路28へ与える。ここに２n の値が分母の値
Ａとなる。第１ラッチ回路25はクロックＦINの立ち上が
り時点において加算器24の出力をラッチし、ラッチした
値を加算器24へ与える。第２ラッチ回路28はクロックＦ
INの立ち上がり時点において、キャリ出力をラッチす
る。キャリ出力が“０”の場合、ラッチした値をリセッ
トし、パルスを発生する。このパルスがクロックＦOUT
である。
【００３４】次に動作について説明する。図６は図５に
おいて分子レジスタ21に分子の値Ｂとして１、即ち２進
数「01」を入力し、加算器24を２ビットで構成した場合
における動作を示すタイムチャートである。図において
(a) はクロックＦINを示し、(b) は第１ラッチ回路25の
内容を２進数で示し、(c) は加算器24のキャリ出力を示
し、(d) は第２ラッチ回路28の出力ＦOUT を示し、そし
てＴはクロックＦINの周期を示す。第１ラッチ回路25の
初期値は０である。
おいて分子レジスタ21に分子の値Ｂとして１、即ち２進
数「01」を入力し、加算器24を２ビットで構成した場合
における動作を示すタイムチャートである。図において
(a) はクロックＦINを示し、(b) は第１ラッチ回路25の
内容を２進数で示し、(c) は加算器24のキャリ出力を示
し、(d) は第２ラッチ回路28の出力ＦOUT を示し、そし
てＴはクロックＦINの周期を示す。第１ラッチ回路25の
初期値は０である。
【００３５】加算器24は第１ラッチ回路25が出力する０
及び分子入力レジスタ22が出力する「01」を加算し、加
算した結果「01」を第１ラッチ回路25へ与える。キャリ
出力は０である。クロックＦINが立ち上がる時点ｔ21に
おいて第１ラッチ回路25は加算結果「01」をラッチし、
その内容「01」を加算器24へ与える。加算器24は第１ラ
ッチ回路が出力する「01」及び分子入力レジスタ22が出
力する「01」を加算し、加算した結果である２進数「1
0」を第１ラッチ回路25へ与え、キャリ出力０を第２ラ
ッチ回路28へ与える。
及び分子入力レジスタ22が出力する「01」を加算し、加
算した結果「01」を第１ラッチ回路25へ与える。キャリ
出力は０である。クロックＦINが立ち上がる時点ｔ21に
おいて第１ラッチ回路25は加算結果「01」をラッチし、
その内容「01」を加算器24へ与える。加算器24は第１ラ
ッチ回路が出力する「01」及び分子入力レジスタ22が出
力する「01」を加算し、加算した結果である２進数「1
0」を第１ラッチ回路25へ与え、キャリ出力０を第２ラ
ッチ回路28へ与える。
【００３６】次にクロックＦINが立ち上がる時点ｔ 22 に
おいて、第１ラッチ回路25は加算結果「10」をラッチ
し、第２ラッチ回路28はキャリ出力０をラッチし、Ｆ
OUT として出力する。そして第１ラッチ回路25は、その
内容「10」を加算器24へ与える。加算器24は第１ラッチ
回路25が出力する「10」及び分子入力レジスタ22が出力
する「01」を加算し、加算した結果である２進数「11」
を第１ラッチ回路25へ与え、キャリ出力０を第２ラッチ
回路28へ与える。
おいて、第１ラッチ回路25は加算結果「10」をラッチ
し、第２ラッチ回路28はキャリ出力０をラッチし、Ｆ
OUT として出力する。そして第１ラッチ回路25は、その
内容「10」を加算器24へ与える。加算器24は第１ラッチ
回路25が出力する「10」及び分子入力レジスタ22が出力
する「01」を加算し、加算した結果である２進数「11」
を第１ラッチ回路25へ与え、キャリ出力０を第２ラッチ
回路28へ与える。
【００３７】次にクロックＦ IN が立ち上がる時点ｔ 23 に
おいて第１ラッチ回路25は加算結果「11」をラッチし、
第２ラッチ回路28は、キャリ出力０をラッチし、Ｆ OUT
として出力する。そして第１ラッチ回路25は、その内容
「11」を加算器24へ与える。加算器24は第１ラッチ回路
25が出力する「11」及び分子入力レジスタ22が出力する
「01」を加算し、加算した結果である２進数「00」を第
１ラッチ回路25へ与え、キャリ出力１を第２ラッチ回路
28へ与える。 次にクロックＦ IN が立ち上がる時点ｔ 24 に
おいて第１ラッチ回路25は加算結果「00」をラッチし、
第２ラッチ回路28はキャリ出力１をラッチし、Ｆ OUT と
して出力する。そして第１ラッチ回路25はその内容「0
0」を加算器24へ与える。加算器24は第１ラッチ回路25
が出力する「00」及び分子入力レジスタ22が出力する
「01」を加算し、加算した結果である２進数「01」を第
１ラッチ回路25へ与えキャリ出力０を第２ラッチ回路28
へ与える。 次にクロックＦ IN が立ち上がる時点ｔ 25 にお
いて、第１ラッチ回路25は加算結果「01」をラッチし、
第２ラッチ回路28はキャリ出力０をラッチし、加算器24
は第１ラッチ回路25が出力する「01」及び分子入力レジ
スタ22が出力する「01」を加算し、キャリ出力０を第２
ラッチ回路28へ与える。以下、同様にしてクロックＦIN
の立ち上がり及び立ち下がりに応じて加算が繰返され、
加算器24がオーバーフローする都度、キャリ出力がクロ
ックＦOUT として出力される。このクロックＦOUT は、
その周期が４Ｔであり、そのパルス幅は等しくデューテ
ィ比は１：３である。
おいて第１ラッチ回路25は加算結果「11」をラッチし、
第２ラッチ回路28は、キャリ出力０をラッチし、Ｆ OUT
として出力する。そして第１ラッチ回路25は、その内容
「11」を加算器24へ与える。加算器24は第１ラッチ回路
25が出力する「11」及び分子入力レジスタ22が出力する
「01」を加算し、加算した結果である２進数「00」を第
１ラッチ回路25へ与え、キャリ出力１を第２ラッチ回路
28へ与える。 次にクロックＦ IN が立ち上がる時点ｔ 24 に
おいて第１ラッチ回路25は加算結果「00」をラッチし、
第２ラッチ回路28はキャリ出力１をラッチし、Ｆ OUT と
して出力する。そして第１ラッチ回路25はその内容「0
0」を加算器24へ与える。加算器24は第１ラッチ回路25
が出力する「00」及び分子入力レジスタ22が出力する
「01」を加算し、加算した結果である２進数「01」を第
１ラッチ回路25へ与えキャリ出力０を第２ラッチ回路28
へ与える。 次にクロックＦ IN が立ち上がる時点ｔ 25 にお
いて、第１ラッチ回路25は加算結果「01」をラッチし、
第２ラッチ回路28はキャリ出力０をラッチし、加算器24
は第１ラッチ回路25が出力する「01」及び分子入力レジ
スタ22が出力する「01」を加算し、キャリ出力０を第２
ラッチ回路28へ与える。以下、同様にしてクロックＦIN
の立ち上がり及び立ち下がりに応じて加算が繰返され、
加算器24がオーバーフローする都度、キャリ出力がクロ
ックＦOUT として出力される。このクロックＦOUT は、
その周期が４Ｔであり、そのパルス幅は等しくデューテ
ィ比は１：３である。
【００３８】それ故、クロックＦOUT をP/S 変換クロッ
クとして使用した場合、メモリ6aから読み出した奇数番
目のビット値及びメモリ6bから読み出された偶数番目の
ビット値がD/A 変換器８から出力される期間の比は１：
３となる。従ってD/A 変換器８の出力を液晶表示部10へ
表示した場合、その画像は原画像に比較して水平方向に
不自然に表示されることになる。
クとして使用した場合、メモリ6aから読み出した奇数番
目のビット値及びメモリ6bから読み出された偶数番目の
ビット値がD/A 変換器８から出力される期間の比は１：
３となる。従ってD/A 変換器８の出力を液晶表示部10へ
表示した場合、その画像は原画像に比較して水平方向に
不自然に表示されることになる。
【００３９】このようにオーバーフロー型の任意分周器
は分子の値としてＢを分子入力レジスタ22に格納し、加
算器24をｎビットで構成した場合、分母の値Ａは２n と
なり、クロックＦINの周波数をＢ／Ａ＝Ｂ／２n に分周
する。このＦOUT のデューティ比は一定ではなく、Ｆ
OUT をP/S 変換クロックとして使用した場合、画像は水
平方向に不自然に表示される。この度合は一般に１：
(２ n −１）である。
は分子の値としてＢを分子入力レジスタ22に格納し、加
算器24をｎビットで構成した場合、分母の値Ａは２n と
なり、クロックＦINの周波数をＢ／Ａ＝Ｂ／２n に分周
する。このＦOUT のデューティ比は一定ではなく、Ｆ
OUT をP/S 変換クロックとして使用した場合、画像は水
平方向に不自然に表示される。この度合は一般に１：
(２ n −１）である。
【００４０】図１に戻り説明する。任意分周器１はD/A
変換クロックCKを分周比Ｂ／ (Ａ＋Ｂ) で分周して、そ
の分周したクロックをORゲート３へ与え、1/4 分周器２
をリセットすべく1/4 分周器２へ与える。1/4 分周器２
は分周開始時点において“Ｌ”を出力する分周器であっ
て、D/A 変換クロックCKを1/4 に分周しORゲート３へ与
える。ORゲート３は両分周器１, ２の出力の論理和を読
み出しクロックとしてメモリ6a及びメモリ6bへ与え、P/
S 変換クロックとしてP/S 変換器７へ与える。
変換クロックCKを分周比Ｂ／ (Ａ＋Ｂ) で分周して、そ
の分周したクロックをORゲート３へ与え、1/4 分周器２
をリセットすべく1/4 分周器２へ与える。1/4 分周器２
は分周開始時点において“Ｌ”を出力する分周器であっ
て、D/A 変換クロックCKを1/4 に分周しORゲート３へ与
える。ORゲート３は両分周器１, ２の出力の論理和を読
み出しクロックとしてメモリ6a及びメモリ6bへ与え、P/
S 変換クロックとしてP/S 変換器７へ与える。
【００４１】アナログ信号である画信号がディジタル値
に変換されたビット値Ｄ1 (第１ビット),Ｄ2 (第２ビ
ット),Ｄ3 (第３ビット),Ｄ4 (第４ビット) …のう
ち、奇数番目のビット値Ｄ1 ，Ｄ3 …はメモリ6aに書き
込まれ、偶数番目のビット値Ｄ 2 , Ｄ4 …はメモリ6bに
書き込まれている。ORゲート３の出力が立ち上がる時点
において、両メモリ6a,6b に記憶された画信号は１ビッ
トづつ読み出される。P/S 変換器７はORゲート３の出力
が“Ｈ” (又は“Ｌ”) である期間においてメモリ6aか
ら読み出されたビット (又はメモリ6bから読み出された
ビット) を選択してP/S 変換を行い、D/A 変換器８へ与
える。D/A 変換器８はD/A 変換クロックCKの立ち上がり
時点において与えられたビットをD/A 変換し、アナログ
信号としての画信号Ｄ1 ，Ｄ2 , Ｄ3 , Ｄ4 …として出
力し、図示しない液晶表示部へ与えて画像として表示さ
せる。
に変換されたビット値Ｄ1 (第１ビット),Ｄ2 (第２ビ
ット),Ｄ3 (第３ビット),Ｄ4 (第４ビット) …のう
ち、奇数番目のビット値Ｄ1 ，Ｄ3 …はメモリ6aに書き
込まれ、偶数番目のビット値Ｄ 2 , Ｄ4 …はメモリ6bに
書き込まれている。ORゲート３の出力が立ち上がる時点
において、両メモリ6a,6b に記憶された画信号は１ビッ
トづつ読み出される。P/S 変換器７はORゲート３の出力
が“Ｈ” (又は“Ｌ”) である期間においてメモリ6aか
ら読み出されたビット (又はメモリ6bから読み出された
ビット) を選択してP/S 変換を行い、D/A 変換器８へ与
える。D/A 変換器８はD/A 変換クロックCKの立ち上がり
時点において与えられたビットをD/A 変換し、アナログ
信号としての画信号Ｄ1 ，Ｄ2 , Ｄ3 , Ｄ4 …として出
力し、図示しない液晶表示部へ与えて画像として表示さ
せる。
【００４２】次に動作について説明する。図７は、図１
に示すORゲート３の出力を読み出しクロック及びP/S 変
換クロックとして使用した場合、読み出された画信号の
ビット値が、並直列変換される動作を示すタイムチャー
トである。図において(a) はD/A 変換クロックCKを示
し、(b) は任意分周器１の出力を示し、(c) は1/4 分周
器２の出力を示し、(d) はORゲート３の出力を示し、
(e) はメモリ6aから読み出されたデータを示し、(f) は
メモリ6bから読み出されたデータを示し、(g) はP/S 変
換器７の出力を示す。
に示すORゲート３の出力を読み出しクロック及びP/S 変
換クロックとして使用した場合、読み出された画信号の
ビット値が、並直列変換される動作を示すタイムチャー
トである。図において(a) はD/A 変換クロックCKを示
し、(b) は任意分周器１の出力を示し、(c) は1/4 分周
器２の出力を示し、(d) はORゲート３の出力を示し、
(e) はメモリ6aから読み出されたデータを示し、(f) は
メモリ6bから読み出されたデータを示し、(g) はP/S 変
換器７の出力を示す。
【００４３】D/A 変換クロックCKがたち上がる時点ｔ31
において、任意分周器１の出力は立ち上がる。この任意
分周器１の出力は、1/4 分周器２をリセットして、その
立ち上がりを許さず、またORゲート３を介して“Ｈ”を
出力し、読み出しクロックとして両メモリ6a,6b に与え
られ、ビット値Ｄ1 ，Ｄ2 を読み出し、P/S 変換クロッ
クとしてP/S 変換器７に与えられ、ビット値Ｄ1 を選択
させて、D/A 変換器８へ与えしめる。なおD/A 変換器８
は与えられたビット値Ｄ1 をA/D 変換し、アナログ信号
として出力する。
において、任意分周器１の出力は立ち上がる。この任意
分周器１の出力は、1/4 分周器２をリセットして、その
立ち上がりを許さず、またORゲート３を介して“Ｈ”を
出力し、読み出しクロックとして両メモリ6a,6b に与え
られ、ビット値Ｄ1 ，Ｄ2 を読み出し、P/S 変換クロッ
クとしてP/S 変換器７に与えられ、ビット値Ｄ1 を選択
させて、D/A 変換器８へ与えしめる。なおD/A 変換器８
は与えられたビット値Ｄ1 をA/D 変換し、アナログ信号
として出力する。
【００４４】次にD/A 変換クロックが立ち上がる時点ｔ
32において、任意分周器１の出力は立ち下がり、1/4 分
周器２はリセットを解除され、分周のカウントを開始す
る。ORゲート３は“Ｌ”を出力し、P/S 変換器７にビッ
ト値Ｄ2 を選択させ、D/A 変換器８へ与えしめる。なお
D/A 変換器８は与えられたビット値Ｄ2 をD/A 変換し、
アナログ信号として出力する。
32において、任意分周器１の出力は立ち下がり、1/4 分
周器２はリセットを解除され、分周のカウントを開始す
る。ORゲート３は“Ｌ”を出力し、P/S 変換器７にビッ
ト値Ｄ2 を選択させ、D/A 変換器８へ与えしめる。なお
D/A 変換器８は与えられたビット値Ｄ2 をD/A 変換し、
アナログ信号として出力する。
【００４５】その次のD/A 変換クロックが立ち上がる時
点ｔ33において、状況は変化せず、ビット値Ｄ2 がアナ
ログ信号として出力される。その次のD/A 変換クロック
が立ち上がる時点ｔ34において、両分周器１, ２及びOR
ゲート３の動作は、時点ｔ31の場合と同様であって、両
メモリ6a,6b からビット値Ｄ3 , Ｄ4 が読み出され、P/
S 変換器７はビット値Ｄ3 を選択し、D/A 変換器８へ与
える。なお、D/A 変換器８は与えられたビット値Ｄ3 を
D/A 変換し、アナログ信号として出力する。
点ｔ33において、状況は変化せず、ビット値Ｄ2 がアナ
ログ信号として出力される。その次のD/A 変換クロック
が立ち上がる時点ｔ34において、両分周器１, ２及びOR
ゲート３の動作は、時点ｔ31の場合と同様であって、両
メモリ6a,6b からビット値Ｄ3 , Ｄ4 が読み出され、P/
S 変換器７はビット値Ｄ3 を選択し、D/A 変換器８へ与
える。なお、D/A 変換器８は与えられたビット値Ｄ3 を
D/A 変換し、アナログ信号として出力する。
【００４６】その次にD/A 変換クロックが立ち上がる時
点ｔ35において、両分周器１, ２及びORゲート３の動作
は時点ｔ32の場合と同様であって、ORゲート３は“Ｌ”
を出力し、P/S 変換器７はビット値Ｄ4 を選択し、D/A
変換器８へ与える。なお、D/A 変換器８はビット値Ｄ4
をD/A 変換し、アナログ信号として出力する。
点ｔ35において、両分周器１, ２及びORゲート３の動作
は時点ｔ32の場合と同様であって、ORゲート３は“Ｌ”
を出力し、P/S 変換器７はビット値Ｄ4 を選択し、D/A
変換器８へ与える。なお、D/A 変換器８はビット値Ｄ4
をD/A 変換し、アナログ信号として出力する。
【００４７】その次にD/A 変換クロックが立ち上がる時
点ｔ36において、状況は変化せず、ビット値Ｄ4 がアナ
ログ信号として出力される。その次のD/A 変換クロック
が立ち上がる時点ｔ37において、任意分周器１の出力は
“Ｌ”である故、1/4 分周器２は立ち上がり、ORゲート
３の出力も立ち上がる。従って両メモリ6a,6b からビッ
ト値Ｄ5 , Ｄ6 が読み出され、P/S 変換器７はビット値
Ｄ5 を選択し、D/A 変換器８へ与える。なおD/A 変換器
８はビット値Ｄ5 をD/A 変換し、アナログ信号として出
力する。
点ｔ36において、状況は変化せず、ビット値Ｄ4 がアナ
ログ信号として出力される。その次のD/A 変換クロック
が立ち上がる時点ｔ37において、任意分周器１の出力は
“Ｌ”である故、1/4 分周器２は立ち上がり、ORゲート
３の出力も立ち上がる。従って両メモリ6a,6b からビッ
ト値Ｄ5 , Ｄ6 が読み出され、P/S 変換器７はビット値
Ｄ5 を選択し、D/A 変換器８へ与える。なおD/A 変換器
８はビット値Ｄ5 をD/A 変換し、アナログ信号として出
力する。
【００４８】その次にD/A 変換クロックが立ち上がる時
点ｔ38において、任意分周器１の出力は立ち上がり、1/
4 分周器２はリセットされ、その出力は立ち下がる。OR
ゲート３は、任意分周器１の出力を通過させる。それ
故、ORゲートの出力は“Ｈ”を継続し、メモリからの読
み出し及びP/S 変換の状況は変化せず、ビット値Ｄ5 が
アナログ信号として出力される。
点ｔ38において、任意分周器１の出力は立ち上がり、1/
4 分周器２はリセットされ、その出力は立ち下がる。OR
ゲート３は、任意分周器１の出力を通過させる。それ
故、ORゲートの出力は“Ｈ”を継続し、メモリからの読
み出し及びP/S 変換の状況は変化せず、ビット値Ｄ5 が
アナログ信号として出力される。
【００４９】その次にD/A 変換クロックが立ち上がる時
点ｔ39において、任意分周器１の出力は立ち下がり、1/
4 分周器２は分周のカウントを開始する。ORゲート３の
出力は立ち下がり“Ｌ”となり、P/S 変換器７はビット
値Ｄ6 を選択し、D/A 変換器８へあたえる。なおD/A 変
換器８はビット値Ｄ6 をD/A 変換して出力する。以下同
様に動作し、ORゲート３の出力に応じてビット値Ｄ7 ,
Ｄ8 , Ｄ9 , Ｄ10…がD/A 変換されて出力する。
点ｔ39において、任意分周器１の出力は立ち下がり、1/
4 分周器２は分周のカウントを開始する。ORゲート３の
出力は立ち下がり“Ｌ”となり、P/S 変換器７はビット
値Ｄ6 を選択し、D/A 変換器８へあたえる。なおD/A 変
換器８はビット値Ｄ6 をD/A 変換して出力する。以下同
様に動作し、ORゲート３の出力に応じてビット値Ｄ7 ,
Ｄ8 , Ｄ9 , Ｄ10…がD/A 変換されて出力する。
【００５０】このようにP/S 変換器７に入力された奇数
番目のビット値及び偶数番目のビット値がP/S 変換器７
から出力される割合は、任意分周器１の出力をP/S 変換
クロックとした場合は、１：２又は１：３となり、アン
バランスであるが、ORゲート３の出力をP/S 変換クロッ
クとした場合は、１：２又は２：２となり、画面の表示
はバランスしている。
番目のビット値及び偶数番目のビット値がP/S 変換器７
から出力される割合は、任意分周器１の出力をP/S 変換
クロックとした場合は、１：２又は１：３となり、アン
バランスであるが、ORゲート３の出力をP/S 変換クロッ
クとした場合は、１：２又は２：２となり、画面の表示
はバランスしている。
【００５１】本実施例はDDA アルゴリズムに基づく任意
分周器に適用するものとして説明したが、オーバーフロ
ー型の任意分周器に適用できるものであることは言うま
でもない。なお、本実施例において画面を拡大する倍率
が２倍以上の場合、正常に動作しない。
分周器に適用するものとして説明したが、オーバーフロ
ー型の任意分周器に適用できるものであることは言うま
でもない。なお、本実施例において画面を拡大する倍率
が２倍以上の場合、正常に動作しない。
【００５２】拡大する倍率が２以上３未満の場合、1/4
分周器２の分周率を1/6 として1/6分周器とし、拡大す
る倍率が３以上４未満の場合、1/4 分周器２の分周率を
1/8として1/8 分周器とする。即ち拡大する倍率が (Ｌ
−１) 以上Ｌ未満 (Ｌは２以上の自然数) である場合1/
4 分周器２の分周比を1/(2L)とすることにより拡大率の
幅を広げることができる。しかし画像処理回路の規模は
大きくなるので得策ではない。
分周器２の分周率を1/6 として1/6分周器とし、拡大す
る倍率が３以上４未満の場合、1/4 分周器２の分周率を
1/8として1/8 分周器とする。即ち拡大する倍率が (Ｌ
−１) 以上Ｌ未満 (Ｌは２以上の自然数) である場合1/
4 分周器２の分周比を1/(2L)とすることにより拡大率の
幅を広げることができる。しかし画像処理回路の規模は
大きくなるので得策ではない。
【００５３】図８は第２実施例に係る画像処理回路のブ
ロック図である。図においてCKはD/A 変換クロックであ
って、D/A 変換器８及び任意分周器１へ与えられる。任
意分周器１は2 に示すDDA アルゴリズムに基づく分周器
であり、目的とする倍率Ｎに応じてＡ及びＢを設定す
る。即ちＮ＝ (Ａ＋Ｂ) ／ (２Ｂ) とするには分周比を
Ｂ／ (Ａ＋Ｂ) として設定する。分周された出力は1/2
分周器４で1/2 に分周され、読み出しクロックとしてメ
モリ6a及びメモリ6bへ与えられ、P/S 変換クロックとし
てP/S 変換器７へ与えられる。
ロック図である。図においてCKはD/A 変換クロックであ
って、D/A 変換器８及び任意分周器１へ与えられる。任
意分周器１は2 に示すDDA アルゴリズムに基づく分周器
であり、目的とする倍率Ｎに応じてＡ及びＢを設定す
る。即ちＮ＝ (Ａ＋Ｂ) ／ (２Ｂ) とするには分周比を
Ｂ／ (Ａ＋Ｂ) として設定する。分周された出力は1/2
分周器４で1/2 に分周され、読み出しクロックとしてメ
モリ6a及びメモリ6bへ与えられ、P/S 変換クロックとし
てP/S 変換器７へ与えられる。
【００５４】1/2 分周器４は分周開始時点において、
“Ｈ”を出力する分周器であって、1/2 分周器４の出力
が立ち上がる時点において、両メモリ6a,6b に記憶され
た画信号は１ビットづつ読み出される。また1/2 分周器
４の出力が“Ｈ” (又は“Ｌ”) である期間において、
メモリ6a (又はメモリ6b) から読み出されたビットがP/
S 変換器７で選択され、D/A 変換器８へ与えられる。そ
の他は図１と同様の構成であるので、同一部分に同一符
号を付して説明を省略する。
“Ｈ”を出力する分周器であって、1/2 分周器４の出力
が立ち上がる時点において、両メモリ6a,6b に記憶され
た画信号は１ビットづつ読み出される。また1/2 分周器
４の出力が“Ｈ” (又は“Ｌ”) である期間において、
メモリ6a (又はメモリ6b) から読み出されたビットがP/
S 変換器７で選択され、D/A 変換器８へ与えられる。そ
の他は図１と同様の構成であるので、同一部分に同一符
号を付して説明を省略する。
【００５５】次に動作について説明する。図９は目的と
する倍率Ｎを11/3とすべく (分周比は3/11) Ａを８、Ｂ
を３に設定した場合、読み出された画信号のビット値が
並直列変換される動作を示すタイムチャートである。図
において、(a) はD/A 変換クロックCKを示し、(b) は任
意分周器１の出力を示し、(c) は1/2 分周器４の出力を
示し、(d) はメモリ6aから読み出されたデータを示し、
(e) はメモリ6bから読み出されたデータを示し、(f) は
P/S 変換器７の出力を示す。D/A 変換クロックCKが立ち
上がる時点ｔ41において、任意分周器１の出力は立ち上
がり、1/2 分周器４の出力は立ち上がる。両メモリ6a,6
b からビット値Ｄ1 ，Ｄ2 が読み出され、P/S 変換器７
はビット値Ｄ1 を選択して出力する。
する倍率Ｎを11/3とすべく (分周比は3/11) Ａを８、Ｂ
を３に設定した場合、読み出された画信号のビット値が
並直列変換される動作を示すタイムチャートである。図
において、(a) はD/A 変換クロックCKを示し、(b) は任
意分周器１の出力を示し、(c) は1/2 分周器４の出力を
示し、(d) はメモリ6aから読み出されたデータを示し、
(e) はメモリ6bから読み出されたデータを示し、(f) は
P/S 変換器７の出力を示す。D/A 変換クロックCKが立ち
上がる時点ｔ41において、任意分周器１の出力は立ち上
がり、1/2 分周器４の出力は立ち上がる。両メモリ6a,6
b からビット値Ｄ1 ，Ｄ2 が読み出され、P/S 変換器７
はビット値Ｄ1 を選択して出力する。
【００５６】任意分周器１の出力が立ち下がる時点ｔ42
において、1/2 分周器４は任意分周器１の出力を分周
し、出力を変化させない。次に任意分周器１の出力が立
ち上がる時点ｔ43において、1/2 分周器４の出力は立ち
下がりP/S 変換器７はビット値Ｄ2 を選択して出力す
る。次に任意分周器１の出力が立ち下がる時点ｔ44にお
いて、1/2 分周器４は任意分周器１の出力を分周し出力
を変化させない。
において、1/2 分周器４は任意分周器１の出力を分周
し、出力を変化させない。次に任意分周器１の出力が立
ち上がる時点ｔ43において、1/2 分周器４の出力は立ち
下がりP/S 変換器７はビット値Ｄ2 を選択して出力す
る。次に任意分周器１の出力が立ち下がる時点ｔ44にお
いて、1/2 分周器４は任意分周器１の出力を分周し出力
を変化させない。
【００５７】次に任意分周器１の出力が立ち上がる時点
ｔ45において、1/2 分周器４の出力は立ち上がり、両メ
モリ6a,6b からビット値Ｄ3 , Ｄ4 が読み出され、P/S
変換器７はビット値Ｄ3 を選択して出力する。次に任意
分周器１の出力が立ち下がる時点ｔ46において、1/2 分
周器４は任意分周器１の出力を分周し、出力を変化させ
ない。
ｔ45において、1/2 分周器４の出力は立ち上がり、両メ
モリ6a,6b からビット値Ｄ3 , Ｄ4 が読み出され、P/S
変換器７はビット値Ｄ3 を選択して出力する。次に任意
分周器１の出力が立ち下がる時点ｔ46において、1/2 分
周器４は任意分周器１の出力を分周し、出力を変化させ
ない。
【００５８】次に任意分周器１の出力が立ち上がる時点
ｔ47において、1/2 分周器４の出力は立ち下がりP/S 変
換器７はビット値Ｄ4 を選択して出力する。時点ｔ41か
ら時点ｔ47までが任意分周器１の出力の１周期であって
この期間に３ビットＤ1 ，Ｄ 2 , Ｄ3 が11ビット相当分
のデータとして出力されている。従って倍率は11/3倍で
ある。このように画面を２倍以上に拡大できる。そし
て、奇数番目のビット値及び偶数番目のビット値がP/S
変換器７から出力される割合は３：４又は４：４であ
り、画面の表示はバランスしている。本実施例はオーバ
ーフロー型の任意分周器に適用できるものであることは
言うまでもない。
ｔ47において、1/2 分周器４の出力は立ち下がりP/S 変
換器７はビット値Ｄ4 を選択して出力する。時点ｔ41か
ら時点ｔ47までが任意分周器１の出力の１周期であって
この期間に３ビットＤ1 ，Ｄ 2 , Ｄ3 が11ビット相当分
のデータとして出力されている。従って倍率は11/3倍で
ある。このように画面を２倍以上に拡大できる。そし
て、奇数番目のビット値及び偶数番目のビット値がP/S
変換器７から出力される割合は３：４又は４：４であ
り、画面の表示はバランスしている。本実施例はオーバ
ーフロー型の任意分周器に適用できるものであることは
言うまでもない。
【００５９】図10は、第３実施例に係る画像処理回路の
ブロック図である。図において任意分周器１は図２に示
すDDA アルゴリズムに基づく分周器であり、D/A 変換ク
ロックを分周比Ｂ／ (Ａ＋Ｂ) で分周する。分周された
出力は1/2 分周器４で1/2 に分周されマルチプレクサ５
へ与えられる。ORゲート３の出力はマルチプレクサ５へ
与えられる。CPU 15は画像を拡大する倍率に応じて任意
分周器１の分周比を設定し、マルチプレクサ５の切換動
作を制御する。マルチプレクサ５は分周器１に設定する
被除数がＡ、除数がＢであって、 １＜ (Ａ＋Ｂ) ／ (２Ｂ) ＜２ の場合、ORゲート３の出力を選択し、 ２≦ (Ａ＋Ｂ) ／ (２Ｂ) の場合、1/2 分周器４の出力を選択し、その出力をメモ
リ6a, メモリ6b及びP/S変換器７へ与える。その他の構
成は図１と同様であるので、同一部分に同一符号を付し
て説明を省略する。
ブロック図である。図において任意分周器１は図２に示
すDDA アルゴリズムに基づく分周器であり、D/A 変換ク
ロックを分周比Ｂ／ (Ａ＋Ｂ) で分周する。分周された
出力は1/2 分周器４で1/2 に分周されマルチプレクサ５
へ与えられる。ORゲート３の出力はマルチプレクサ５へ
与えられる。CPU 15は画像を拡大する倍率に応じて任意
分周器１の分周比を設定し、マルチプレクサ５の切換動
作を制御する。マルチプレクサ５は分周器１に設定する
被除数がＡ、除数がＢであって、 １＜ (Ａ＋Ｂ) ／ (２Ｂ) ＜２ の場合、ORゲート３の出力を選択し、 ２≦ (Ａ＋Ｂ) ／ (２Ｂ) の場合、1/2 分周器４の出力を選択し、その出力をメモ
リ6a, メモリ6b及びP/S変換器７へ与える。その他の構
成は図１と同様であるので、同一部分に同一符号を付し
て説明を省略する。
【００６０】次に動作について説明する。倍率Ｎを11/6
とすべくＡとして８、Ｂとして３を入力した場合、任意
分周器１は分周比を3/11として設定し、CPU 15は １＜11/6＜２ である故、マルチプレクサ５に対しORゲート３の出力を
選択させるよう制御する。従って動作のタイムチャート
は図２と同様である。倍率Ｎを11/3とすべくＡとして
８、Ｂとして３を入力した場合、任意分周器１は分周比
を3/11として設定し、CPU 15は ２＜11/3 である故、マルチプレクサ５に対し1/2 分周器４の出力
を選択させるよう制御する。従って動作のタイムチャー
トは図４と同様である。このようにＡ, Ｂの設定値が同
じ場合であっても、倍率の設定に応じてCPU 15のマルチ
プレクサ５に対する制御は異なる。このように本実施例
においては画面を１倍以上に拡大でき、画面の表示はバ
ランスしている。
とすべくＡとして８、Ｂとして３を入力した場合、任意
分周器１は分周比を3/11として設定し、CPU 15は １＜11/6＜２ である故、マルチプレクサ５に対しORゲート３の出力を
選択させるよう制御する。従って動作のタイムチャート
は図２と同様である。倍率Ｎを11/3とすべくＡとして
８、Ｂとして３を入力した場合、任意分周器１は分周比
を3/11として設定し、CPU 15は ２＜11/3 である故、マルチプレクサ５に対し1/2 分周器４の出力
を選択させるよう制御する。従って動作のタイムチャー
トは図４と同様である。このようにＡ, Ｂの設定値が同
じ場合であっても、倍率の設定に応じてCPU 15のマルチ
プレクサ５に対する制御は異なる。このように本実施例
においては画面を１倍以上に拡大でき、画面の表示はバ
ランスしている。
【００６１】
【発明の効果】第１発明によれば、原クロックを1/(2M)
(Ｍは１以上の実数) に分周したクロックと、そのクロ
ックでリセットした分周器で原クロックを1/(2L) (Ｌは
Ｍ以上の整数の最小値) に分周したクロックとの論理和
を読み出しクロック及び並直列変換クロックとして用い
ているので画像をＭ倍に拡大した画面が平衡した画像と
なる。
(Ｍは１以上の実数) に分周したクロックと、そのクロ
ックでリセットした分周器で原クロックを1/(2L) (Ｌは
Ｍ以上の整数の最小値) に分周したクロックとの論理和
を読み出しクロック及び並直列変換クロックとして用い
ているので画像をＭ倍に拡大した画面が平衡した画像と
なる。
【００６２】第２発明によれば、第１発明においてＭを
２未満としているので画像を２倍未満に拡大した画面に
おいて画像が平衡して表示される。
２未満としているので画像を２倍未満に拡大した画面に
おいて画像が平衡して表示される。
【００６３】第３発明によれば、原クロックを1/N(Ｎは
２以上の実数) の分周比で分周し、更に1/2 の分周比で
分周したクロックを読み出しクロック及び並直列変換ク
ロックとして用いているので、画像を２倍以上に拡大し
た画面において画像が平衡して表示される。
２以上の実数) の分周比で分周し、更に1/2 の分周比で
分周したクロックを読み出しクロック及び並直列変換ク
ロックとして用いているので、画像を２倍以上に拡大し
た画面において画像が平衡して表示される。
【００６４】第４発明によれば、画像を拡大する倍率が
２未満の場合、第２発明を適用し、画像を拡大する倍率
が２以上の場合、第３発明を適用するので、画像を１倍
以上に拡大した画面において画像が平衡して表示され
る。
２未満の場合、第２発明を適用し、画像を拡大する倍率
が２以上の場合、第３発明を適用するので、画像を１倍
以上に拡大した画面において画像が平衡して表示され
る。
【００６５】第５発明及び第６発明によれば、DDA アル
ゴリズムに基づく分周器を使用することにより、画像を
拡大した画面において画像が平衡して表示される。第７
発明及び第８発明によれば、オーバーフロー型の分周器
を使用することにより、画像を拡大した画面において画
像が平衡して表示される。
ゴリズムに基づく分周器を使用することにより、画像を
拡大した画面において画像が平衡して表示される。第７
発明及び第８発明によれば、オーバーフロー型の分周器
を使用することにより、画像を拡大した画面において画
像が平衡して表示される。
【図１】第１実施例に係る画像処理回路のブロック図で
ある。
ある。
【図２】図１における任意分周器１としてのDDA アルゴ
リズムに基づく分周器のブロック図である。
リズムに基づく分周器のブロック図である。
【図３】図２におけるDDA アルゴリズムを示すフローチ
ャートである。
ャートである。
【図４】図２に示す分周器の動作を示すタイムチャート
である。
である。
【図５】図１における任意分周器１としてのオーバーフ
ロー型の分周器のブロック図である。
ロー型の分周器のブロック図である。
【図６】図５に示す分周器の動作を示すタイムチャート
である。
である。
【図７】図１に示す画像処理回路の動作を示すタイムチ
ャートである。
ャートである。
【図８】第２実施例に係る画像処理回路のブロック図で
ある。
ある。
【図９】図８に示す画像処理回路の動作を示すタイムチ
ャートである。
ャートである。
【図１０】第３実施例に係る画像処理回路のブロック図
である。
である。
【図１１】従来の画像処理回路のブロック図である。
【図１２】従来の画像処理回路の動作を示すタイムチャ
ートの１例である。
ートの１例である。
【図１３】従来の画像処理回路の動作を示すタイムチャ
ートの他の１例である。
ートの他の１例である。
１ 任意分周器 ２ 1/4 分周器 ３ ORゲート ４ 1/2 分周器 ５ マルチプレクサ 6a,6b メモリ ７ P/S 変換器 ８ D/A 変換器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/907 Ｈ０４Ｎ 5/907 Ｂ
Claims (8)
- 【請求項１】 読み出しクロックで複数のメモリから画
像のデータを並列に読み出し、読み出した並列データを
並直列変換クロックで直列データに変換し、画像をＭ
（Ｍは１以上の実数）倍に拡大すべく処理する画像処理
回路において、 原クロックを分周する分周比を1/(2M)に設定する設定手
段と、 該設定手段が設定した分周比で原クロックを分周する第
１分周器と、 該第１分周器の出力でリセットされ原クロックを1/(2L)
(ＬはＭ以上の整数の最小値) の分周比で分周する第２
分周器と、 前記第１分周器の出力及び前記第２分周器の出力の論理
和を出力する論理和出力部とを備え、 該論理和出力部の出力を前記読み出しクロック及び前記
並直列変換クロックとして用いることを特徴とする画像
処理回路。 - 【請求項２】 Ｍが２未満である請求項１記載の画像処
理回路。 - 【請求項３】 読み出しクロックで複数のメモリから画
像のデータを並列に読み出し、読み出した並列データを
並直列変換クロックで直列データに変換し、画像をＮ
（Ｎは２以上の実数）倍に拡大すべく処理する画像処理
回路において、 原クロックを分周する分周比を 1/Nに設定する設定手段
と、 該設定手段が設定した分周比で原クロックを分周する第
１分周器と、 該第１分周器の出力を 1/2の分周比で分周する第２分周
器とを備え、 該第２分周器の出力を前記読み出しクロック及び前記並
直列変換クロックとして用いることを特徴とする画像処
理回路。 - 【請求項４】 読み出しクロックで複数のメモリから画
像のデータを並列に読み出し、読み出した並列データを
並直列変換クロックで直列データに変換し、画像をＭ
（Ｍは１以上の実数）倍に拡大すべく処理する画像処理
回路において、 原クロックを分周する分周比を1/(2M)に設定する第１設
定手段と、 該設定手段が設定した分周比で原クロックを分周する第
１分周器と、 該第１分周器の出力でリセットされ原クロックを 1/4の
分周比で分周する第２分周器と、 前記第１分周器の出力及び前記第２分周器の出力の論理
和を出力する論理和出力部と、 原クロックを分周する分周比を 1/Mに設定する第２設定
手段と、 該設定手段が設定した分周比で原クロックを分周する第
３分周器と、 該第３分周器の出力を 1/2の分周比で分周する第４分周
器と、 Ｍが２未満の場合は前記論理和出力部の出力を選択し、
Ｍが２以上の場合は前記第４分周器の出力を選択する選
択部とを備え、 該選択部が選択した出力を前記読み出しクロック及び前
記並直列変換クロックとして用いることを特徴とする画
像処理回路。 - 【請求項５】 前記第１分周器がDDA アルゴリズムに基
づく分周器である請求項１、２又は３記載の画像処理回
路。 - 【請求項６】 前記第１分周器及び前記第３分周器がDD
A アルゴリズムに基づく分周器である請求項４記載の画
像処理回路。 - 【請求項７】 前記第１分周器がオーバーフロー型の分
周器である請求項１、２又は３記載の画像処理回路。 - 【請求項８】 前記第１分周器及び前記第３分周器がオ
ーバーフロー型の分周器である請求項４記載の画像処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107009A JP2786995B2 (ja) | 1994-05-20 | 1994-05-20 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107009A JP2786995B2 (ja) | 1994-05-20 | 1994-05-20 | 画像処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320050A JPH07320050A (ja) | 1995-12-08 |
| JP2786995B2 true JP2786995B2 (ja) | 1998-08-13 |
Family
ID=14448192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6107009A Expired - Fee Related JP2786995B2 (ja) | 1994-05-20 | 1994-05-20 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786995B2 (ja) |
-
1994
- 1994-05-20 JP JP6107009A patent/JP2786995B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07320050A (ja) | 1995-12-08 |
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