JP2004205922A - 画素数変換方法及び画素数変換装置 - Google Patents

Abstract

【課題】画素数変換率Ｐ／Ｑの分子Ｐあるいは分母Ｑの値が大きな値でも、小さな補間係数メモリで、処理中の画素データの転送量を抑制して画素数変換する画素数変換装置を得る。
【解決手段】原変換率を、原変換率に近似し且つ原変換率の上位側の変換率の上側近似簡略化変換率と、原変換率に近似し且つ原変換率の下位側の変換率の下側近似簡略化変換率と、両近似簡略化変換率の部分の各繰り返し数を生成する近似簡略化変換率生成手段１１と、上側近似簡略化変換率及び下側近似簡略化変換率に基づき上側及び下側の補間係数を生成する補間係数生成手段１２と、両近似簡略化変換率に基づいて画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率か上側近似簡略化変換率かを選択する選択信号、参照画素と変換画素の位相差を生成するアドレス情報生成部５を備える。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、縦横の画素（ドット）数が規定されている任意の画像表示フォーマットで入力される原画像信号を、異なる縦横の画素数の画像表示フォーマットに設定されている表示装置に表示させる場合等に、原画像信号の縦横の画素数を変換して表示装置に適合させた信号にして出力する画素数変換方法及び装置に関し、特に、所定の画像表示フォーマットに基づいて設計される液晶パネル、プラズマ・ディスプレイ・パネル（ＰＤＰ）、あるいはデジタル・マイクロミラー・デバイス（ＤＭＤ）等のドットマトリクス型表示デバイス等に画像を表示させる際の画素数変換方法及び装置に関する。
【０００２】
【従来の技術】
従来の画素数変換装置は、例えば、画像信号メモリ、補間係数メモリ、画素数変換制御部、メモリアドレスの生成部、及び、補間演算部等を備え、画像信号メモリから読み出した原画像信号を、所定の補間係数に従って補間演算し、出力先のメモリアドレスに出力することで、上記した拡大処理あるいは縮小処理を実施しており、入力する原画像信号の画像表示フォーマットを表示装置のフォーマットに合わせて変換する場合には、例えば、入力画像信号を拡大（伸張）させる際には、原画像信号の画素列における所定数画素間にダミーの画素を追加することで足りない画素を補間して変換している。また、逆に入力画像信号を縮小（圧縮）させる際には、元の信号の画素からサンプリング処理等で間引きすることにより変換している。
【０００３】
また、補間係数は、入力される原画像信号の解像度を分母とし、出力される変換後の画像信号の解像度を分子とする分数で示される比率である。上記した拡大する場合の所定数画素間にダミー画素を追加する場合には、例えば、入力解像度を分母として入力解像度と出力解像度の差分を分子とした比率でダミー画素を挿入する。なお、以下の本明細書中では、説明の便宜上から、入力画像信号を拡大する場合のみでなく縮小する場合にも、補間係数及び補間演算という用語を用いる。
【０００４】
従来は、例えば、入力画像信号に対する圧縮・伸張処理あるいはサンプリング処理の周波数変換等には高速動作が必要になることから高いクロック周波数が求められがちであった。そのため、入力画像信号と出力画像信号のサンプリング周波数のみを用いて、圧縮・伸張処理及びサンプリング周波数の変換処理を実施する画像信号処理装置が知られている。その中では、例えば、画素数の変換率に応じて補間係数の生成及び原画像から参照画素の読み出し制御が実施され、参照画素と補間係数を積和演算することにより画素数変換処理が実施される（例えば、特許文献１参照）。
【０００５】
また、従来は、画素数変換を正確に実施するためには、メモリ制御部が、出力側解像度の画面の縦横方向画面サイズ比率に正確に一致するように入力側解像度を変更する指示を出力する必要があったが、メモリ制御部の機能は単純なことに限定されていた。そのため、予め記憶された複数通りの何れかである第一の比率と第二の比率の組み合わせを用い、第一の比率で画素数の変換を行った後に、第二の比率で画素数の変換を再度行うようにして、トータルの比率で出力側の画面サイズ比率に一致させる画像補間処理装置が知られている（例えば、特許文献２参照）。
【０００６】
【特許文献１】
特開平９−１８１９７０号公報（第５−７頁、第１図）
【特許文献２】
特開２００１−２２９３７２号公報（第７−８頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した特許文献２のような従来の画素数変換装置では、任意の画素数変換率に対応させるためには、画素数変換率をＰ／ＱとすればＰ通りの補間係数の組合せを必要としていた。例えば、画素数変換率を１２８／２２５（縮小）とした場合には、１２８通りの補間係数の組合せを必要とし、画素数変換率を４６３／１７５（拡大）とした場合には、４６３通りの補間係数の組合せを必要としていた。従って、任意の正確な変換率を得るためには無限の補間係数の組合せが必要になるが、補間係数のメモリ容量は有限であることから現実的ではないという問題があった。また、上記のように画素数変換率Ｐ／Ｑの分子Ｐあるいは分母Ｑの値が大きくなる場合、補間係数メモリや制御系の回路規模が大きくなるという問題があった。
【０００８】
また、上記のように所定の比率で画素数の変換を複数回行う場合、メモリ制御部は単純化できても処理途中の画像信号を格納する画像信号メモリが新たに必要になりメモリ自体の回路規模が増大する。さらに、その中間処理用の画像信号メモリと演算手段との間で頻繁に画素データの転送が必要になり、演算手段でも画素数の変換を制御するために複雑な処理が必要になることから、制御回路の規模も増大するという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、第１の目的は、画素数変換率Ｐ／Ｑの分子Ｐあるいは分母Ｑの値が大きな値をとり得る場合でも、任意の画素数変換率を小さな補間係数メモリで実現し、回路規模の増大を抑制することができる画素数変換装置を得ることである。
【００１０】
第２の目的は、画素数の変換を複数の比率を利用して実施する場合でも、処理中の画素データの転送量を抑制することができる画素数変換装置を得ることである。
【００１１】
【課題を解決するための手段】
上述した目的を達成するため、本発明の画素数変換方法は、入力される原画像信号における水平方向及び垂直方向の画素数を出力先の水平方向及び垂直方向の画素数に適応させるために変換する装置の画素数変換方法であって、
入力される原画像信号を画像信号メモリ部に格納するステップと、
入力画素の解像度と出力画素の解像度との比率を示す原変換率と、変換処理中に使用する上側及び下側近似簡略化変換率を原変換率から生成する際の制限値を入力させるステップと、
原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率を演算するステップと、
上側近似簡略化変換率と下側近似簡略化変換率を利用して、水平方向の各１行毎及び垂直方向の各１列毎に前記両近似簡略化変換率の部分が繰り返される数である各繰り返し数を演算するステップと、
上側近似簡略化変換率及び下側近似簡略化変換率に基づき、上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数を生成して補間係数メモリ部に格納するステップと、
両近似簡略化変換率に基づいて画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成するステップと、
画像信号メモリ部に格納された原画像信号から参照画素のアドレス情報に基づいて原画像信号を読み出すステップと、
原画像信号に対して、選択信号で選択された補間係数に基づく補間演算を実施して出力するステップを有する。
【００１２】
また、本発明の画素数変換装置は、入力される原画像信号における水平方向及び垂直方向の画素数を出力先の水平方向及び垂直方向の画素数に適応させるために変換する装置であって、
入力される原画像信号を格納する画像信号メモリ部と、
入力される水平方向及び垂直方向の画素数と出力先の水平方向及び垂直方向の画素数との比率を示す原変換率を、原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率と、水平方向の各１行毎及び垂直方向の各１列毎に両近似簡略化変換率の部分が繰り返される数である各繰り返し数を生成する近似簡略化変換率生成手段と、
上側近似簡略化変換率及び下側近似簡略化変換率に基づき、上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数を生成する補間係数生成手段と、
上側及び下側の補間係数を格納する補間係数メモリ部と、
画像信号メモリ部の原画像信号における水平方向の各１行毎及び垂直方向の各１列毎に両近似簡略化変換率に基づいて画像信号メモリ部から読み出す参照画素のアドレス情報を生成すると共に、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成するアドレス情報生成部と、
画像信号メモリ部へ原画像信号を書き込むと共に、アドレス情報生成部から受信した画像信号メモリ部から読み出す参照画素のアドレス情報に基づいて画像信号メモリ部から原画像信号を読み出すメモリ制御部と、
画像信号メモリ部から読み出された原画像信号に対して、補間係数メモリ部から選択された補間係数に基づく補間演算を実施する補間演算部を備える。
【００１３】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１である画素数変換装置の構成を示すブロック図であり、図２は、図１の入出力信号及び補間演算部を更に詳しく示したブロック図である。
【００１５】
画像信号メモリ部１では、原画像信号の画素データｄｉｎが入力されて一時的に格納されると共に、アドレスｄ（ｘ，ｙ）等が指定されて読み出された画素データを補間演算部２に出力する。
【００１６】
補間演算部２では、画像信号メモリ部１から読み出されたアドレスｄ（ｘ，ｙ）等の原画像信号の画素データに、まず、垂直方向の補間演算を行う垂直方向補間演算部２ａ及び２ｂに入力されて補間係数メモリ部７から読み出された補間係数Ｈｙ、Ｇｙに基づく補間演算を実施し、その演算結果に対してさらに、水平方向の補間演算を行う水平方向補間演算部２ｃに出力されて補間係数メモリ部から選択された補間係数Ｈｘ、Ｇｘに基づく補間演算を実施し、変換された画像信号ｄｏｕｔを後段の表示装置等（不図示）に出力する。また、補間演算部２は、水平方向の各１行毎及び垂直方向の各１列毎の原画像信号Ｄ（ｘ）、Ｄ（ｘ＋１）等を、後述する上側近似簡略化変換率を使用した各１行及び各１列の少なくとも１部分以上の変換と、後述する下側近似簡略化変換率を使用した各１行及び各１列の少なくとも１部分以上の変換とを組み合わせて変換する。
【００１７】
制御部３は、本実施の形態１の画素数変換装置の各部１〜７等を制御することにより全体を制御すると共に、後述する画素数変換制御部４に対して、入力される水平方向及び垂直方向の画素数と出力先の水平方向及び垂直方向の画素数との比率を示す原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）、及び、垂直方向と水平方向のそれぞれについての変換率における分子及び分母の制限値（あるいは制限桁数）Ｔｖ（垂直方向）、Ｔｈ（水平方向）を出力する。
【００１８】
画素数変換制御部４は、近似簡略化変換率生成手段１１と補間係数生成手段１２から構成され、垂直画素数の原変換率Ｐｖ／Ｑｖの分子Ｐｖと分母Ｑｖ、水平画素数の原変換率Ｐｈ／Ｑｈの分子Ｐｈと分母Ｑｈ、及びＰｖとＱｖの制限値を示すＴｖと、ＰｈとＱｈの制限値を示すＴｈが供給され、垂直方向と水平方向のそれぞれについて下側／上側近似簡略化変換率と補間係数の生成を行う。また、画素数変換制御部４は、生成した各近似簡略化変換率情報をアドレス情報生成部５に出力すると共に、生成した補間係数を補間係数メモリ部７に出力する。
【００１９】
画素数変換制御部４内の近似簡略化変換率生成手段１１では、原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）を、原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率と、水平方向の各１行毎及び垂直方向の各１列毎に両近似簡略化変換率の部分が繰り返される数である各繰り返し数を生成する。
【００２０】
また、近似簡略化変換率生成手段１１は、上側近似簡略化変換率及び下側近似簡略化変換率における簡略化された整数値に対して制限値を設け、原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）が真分数である場合、原変換率から下側近似簡略化変換率を生成する際には、原変換率を単位分数に分解し、加算結果の分母が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより生成する。一方、原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）が仮分数である場合、近似簡略化変換率生成手段１１は、原変換率から下側近似簡略化変換率を生成する際には、原変換率を帯分数に変換し、その帯分数の分数部については単位分数に分解し、帯分数の整数部に、加算結果の帯分数分子が制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより生成する。
【００２１】
また、近似簡略化変換率生成手段１１は、下側近似簡略化変換率の繰り返し数を生成する際には、原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）の分母、下側近似簡略化変換率の分母及び制限値から演算することにより生成し、原変換率から上側近似簡略化変換率及びその繰り返し数を生成する際には、原変換率Ｐｈ／Ｑｈ（水平方向）、Ｐｖ／Ｑｖ（垂直方向）、下側近似簡略化変換率及びその繰り返し数から演算することにより生成する。
【００２２】
画素数変換制御部４内の補間係数生成手段１２では、上側近似簡略化変換率及び下側近似簡略化変換率に基づき、上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数Ｈｘ、Ｈｙ、Ｇｘ、Ｇｙを生成する。
【００２３】
アドレス情報生成部５は、出力画像の画素データｄｏｕｔに同期した垂直同期信号Ｖｒ、水平同期信号Ｈｒ、及び、近似簡略化変換率生成手段１１で生成された垂直方向と水平方向のそれぞれについての上側／下側近似簡略化変換率及びそれらの繰り替えし数が供給される。そして、画像信号メモリ部１から画素データを読み出すためのアドレス情報、及び、補間係数メモリ部７から補間係数を読み出すためのアドレス情報が生成される。
【００２４】
また、アドレス情報生成部５は、画像信号メモリ部１の原画像信号における水平方向の各１行毎及び垂直方向の各１列毎に両近似簡略化変換率に基づいて画像信号メモリ部１から読み出す画素のアドレス情報を生成すると共に、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成する。各１行及び各１列における上側近似簡略化変換率の繰り返し数の累積加算結果と、下側近似簡略化変換率の繰り返し数の累積加算結果とを大小比較することにより、次に続く画素のアドレス情報を生成する。
【００２５】
メモリ制御部６は、原画像の画素データｄｉｎに同期した垂直同期信号Ｖｗと水平同期信号Ｈｗが供給され、画像信号メモリ部１に原画像信号を書き込み制御を行うと共に、アドレス情報生成部５から受信する画像信号メモリ部１から読み出す画素のアドレス情報に基づいて原画像信号の読み出し制御を行う。
【００２６】
補間係数メモリ部７は、補間係数生成手段１２にて生成された上側及び下側の補間係数を一時的に格納し、アドレス情報生成部５からのアドレス情報に基づいて補間係数を読み出し、補間演算部２（２ａ、２ｂ及び２ｃ）に供給する。
【００２７】
図３は、図１、２に示した画素数変換装置の動作を示すフローチャートである。
本実施の形態の画素数変換装置に入力される原画像信号ｄｉｎは画像信号メモリ部１に一時的に格納される（Ｓ１）。また、入力画素の解像度と出力画素の解像度との比率を示す原変換率と、変換処理中に使用する上側及び下側近似簡略化変換率を原変換率から生成する際の制限値とが、画素数変換制御部４内の近似簡略化変換率生成手段１１に入力される（Ｓ２）。
【００２８】
近似簡略化変換率生成手段１１では、原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率を演算する。また、その際の簡略化された整数値に対しては制限値が設けられる。
【００２９】
具体的には、まず、原変換率が真分数か否か（仮分数か？）を判断し（Ｓ３）、原変換率が真分数である場合（Ｓ３：ＹＥＳ）には、近似簡略化変換率生成手段１１は、原変換率を単位分数に分解し、加算結果の分母が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより下側近似簡略化変換率を演算して生成する（Ｓ４）。また、原変換率が真分数ではなく仮分数である場合（Ｓ３：ＮＯ）には、近似簡略化変換率生成手段１１は、原変換率を帯分数に変換し、該帯分数の分数部については単位分数に分解し、前記帯分数の整数部に、加算結果の帯分数分子が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより、下側近似簡略化変換率を生成する（Ｓ５）。
【００３０】
近似簡略化変換率生成手段１１では、さらに、原変換率の分母数、下側近似簡略化変換率の分母数及び制限値を利用して、水平方向の各１行毎及び垂直方向の各１列毎に下側近似簡略化変換率の部分が繰り返される数である各繰り返し数を演算する。具体的には、例えば、近似簡略化変換率生成手段１１は、下側近似簡略化変換率の繰り返し数については、原変換率の分母数、下側近似簡略化変換率の分母数及び制限値から各繰り返し数を演算し（Ｓ６）、上側近似簡略化変換率の繰り返し数については、原変換率、下側近似簡略化変換率及びその繰り返し数から演算する（Ｓ７）。そして、上記した各演算結果は、アドレス情報生成部５に出力され、また、上側／下側近似簡略化変換率の分母数は補正係数生成手段１２に出力される。
【００３１】
補間係数生成手段１２では、上側近似簡略化変換率及び下側近似簡略化変換率に基づき、上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の各補間係数Ｈｙ、Ｈｘ、Ｇｙ、Ｇｘを生成して補間係数メモリ部７に出力し（Ｓ８）、補間係数メモリ部７では受信した各補間係数を格納する（Ｓ９）。
【００３２】
アドレス情報生成部５では、両近似簡略化変換率に基づいて画像信号メモリ部１から読み出す画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成する。具体的には、例えば、アドレス情報生成部５は、上側近似簡略化変換率の繰り返し数の累積加算結果と、下側近似簡略化変換率の繰り返し数の累積加算結果とを大小比較することにより、次に続く画素のアドレス情報を生成する（Ｓ１０）。
【００３３】
メモリ制御部６では、アドレス情報生成部５から受信した画像信号メモリ部１のアドレス情報に基づいて、画像信号メモリ部１から該当する原画像信号を読み出す（Ｓ１１）。
【００３４】
補間演算部２では、読み出された原画像信号に対して、選択信号で選択された補間係数に基づく補間演算を実施して出力する。具体的には、補間演算部２は、原画像信号を、上側近似簡略化変換率を使用した少なくとも１部分以上の変換と、下側近似簡略化変換率を使用した少なくとも１部分以上の変換と、を組み合わせて変換（補間演算）する（Ｓ１２）。
【００３５】
図４は、図１、２中の画素数変換制御部４における入出力信号のさらに詳しく示した一例のブロック図である。
【００３６】
同図において、近似簡略化変換率生成手段１１は、以下の動作を実施する。
（ａ）垂直画素数の原変換率を示す要素のＰｖ、Ｑｖ及び制限値Ｔｖから下側近似簡略化（以下、第一と記載する）の垂直画素数変換率を示す要素のＰｖ０、Ｑｖ０、及び、上側近似簡略化（以下、第二と記載する）の垂直画素数変換率を示す要素のＰｖ１、Ｑｖ１を演算して生成すると共に、第一の垂直画素数変換率を出力画像フォーマットの縦１列中で繰り返す部分の数を示すＡｖ、及び、第二の垂直画素数変換率を出力画像フォーマットの縦１列中で繰り返す部分の数を示すＢｖを生成する。
【００３７】
（ｂ）生成された各Ｐｖ０、Ｑｖ０、Ｐｖ１、Ｑｖ１、Ａｖ及びＢｖをアドレス情報生成部５に供給すると共に、Ｐｖ０及びＰｖ１を補間係数生成手段１２に供給する。
【００３８】
（ｃ）水平画素数変換率を示す要素Ｐｈ、Ｑｈ及び制限値Ｔｈから下側近似簡略化（以下、第一と記載する）の水平画素数変換率を示す要素Ｐｈ０、Ｑｈ０、及び、上側近似簡略化（以下、第二と記載する）の水平画素数変換率を示す要素Ｐｈ１、Ｑｈ１を演算して生成すると共に、第一の水平画素数変換率を出力画像フォーマットの横１行中で繰り返す部分の数を示すＡｈ、及び、第二の水平画素数変換率を出力画像フォーマットの横１行中で繰り返す部分の数を示すＢｈを生成する。
【００３９】
（ｄ）生成されたＰｈ０、Ｑｈ０、Ｐｈ１、Ｑｈ１、Ａｈ及びＢｈをアドレス情報生成部５に供給すると共に、Ｐｈ０及びＰｈ１を補間係数生成手段１２に供給する。
【００４０】
また、補間係数生成手段１２は、以下の動作を実施する。
（ｅ）第一の垂直画素数変換率の要素Ｐｖ０に応じた補間係数Ｋｖ０及び第二の垂直画素数変換率の要素Ｐｖ１に応じた補間係数Ｋｖ１を生成し、生成した補間係数Ｋｖ０及びＫｖ１を補間係数メモリ部７に供給する。
【００４１】
（ｆ）第一の水平画素数変換率の要素Ｐｈ０に応じた補間係数Ｋｈ０及び第二の水平画素数変換率の要素Ｐｈ１に応じた補間係数Ｋｈ１を生成し、生成した補間係数Ｋｈ０及びＫｈ１を補間係数メモリ部７に供給する。
【００４２】
次に、近似簡略化変換率生成手段１１における下側及び上側近似簡略化変換率の生成についてさらに説明する。
【００４３】
第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖを出力画像フォーマットの縦１列中で繰り返す部分の数を示すＡｖ、第二の垂直画素数変換率Ｐ１ｖ／Ｑ１ｖを出力画像フォーマットの縦１列中で繰り返す部分の数を示すＢｖ、第一の水平画素数変換率Ｐ０ｈ／Ｑ０ｈを出力画像フォーマットの横１行中で繰り返す部分の数を示すＡｈ、及び、第二の水平画素数変換率Ｐ１ｈ／Ｑ１ｈを出力画像フォーマットの横１行中で繰り返す部分の数を示すＢｈは、原画像信号の画像フォーマットにおける縦横の画素数を、出力側表示装置等の画像フォーマットにおける縦横の画素数に一致させるために求められる。
【００４４】
そのために、本実施の形態では、垂直画素数の原変換率Ｐｖ／Ｑｖから、制限値Ｔｖ以下の整数であるＰ０ｖ、Ｐ１ｖ、Ｑ０ｖ及びＱ１ｖを用いて、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖと第二の垂直画素数変換率Ｐ１ｖ／Ｑ１ｖを生成する。
【００４５】
図４に示したＰｖ、Ｑｖ、Ｐ０ｖ、Ｑ０ｖ、Ｐ１ｖ、Ｑ１ｖ、Ａｖ及びＢｖには以下に示す関係式が成り立つ。
Ｐｖ／Ｑｖ ≒ Ｐ０ｖ／Ｑ０ｖ ・・・（１）
Ｐｖ／Ｑｖ ≒ Ｐ１ｖ／Ｑ１ｖ ・・・（２）
Ｐｖ ＝ Ａｖ×Ｐ０ｖ＋Ｂｖ×Ｐ１ｖ ・・・（３）
Ｑｖ ＝ Ａｖ×Ｑ０ｖ＋Ｂｖ×Ｑ１ｖ ・・・（４）
【００４６】
また、水平画素数の原変換率Ｐｈ／Ｑｈについても、上記した垂直画素数の変換率と同様の手法を用いて、水平画素数の原変換率Ｐｈ／Ｑｈから、制限値Ｔｈ以下の整数であるＰ０ｈ、Ｐ１ｈ、Ｑ０ｈ及びＱ１ｈを用いて、第一の水平画素数変換率Ｐ０ｈ／Ｑ０ｈと第二の水平画素数変換率Ｐ１ｈ／Ｑ１ｈを生成する。
【００４７】
図４に示したＰｈ、Ｑｈ、Ｐ０ｈ、Ｑ０ｈ、Ｐ１ｈ、Ｑ１ｈ、Ａｈ及びＢｈには以下の関係式が成り立つ。
Ｐｈ／Ｑｈ ≒ Ｐ０ｈ／Ｑ０ｈ ・・・（５）
Ｐｈ／Ｑｈ ≒ Ｐ１ｈ／Ｑ１ｈ ・・・（６）
Ｐｈ ＝ Ａｈ×Ｐ０ｈ＋Ｂｈ×Ｐ１ｈ ・・・（７）
Ｑｈ ＝ Ａｈ×Ｑ０ｈ＋Ｂｈ×Ｑ１ｈ ・・・（８）
【００４８】
次に上記した各画素数変換率の生成手法を垂直画素数の変換率の例により説明する。
【００４９】
図５は、垂直画素数変換率の生成動作を示すフローチャートである。
垂直画素数を縮小する場合は、Ｐｖ＜Ｑｖであることから、垂直画素数の原変換率Ｐｖ／Ｑｖは真分数となる。一方、垂直画素数を拡大する場合は、Ｐｖ＞Ｑｖであることから、垂直画素数の原変換率Ｐｖ／Ｑｖは仮分数となる。そのため、分割される原変換率は、真分数である場合と仮分数である場合の二通りの場合がある。そこで、まずＰｖとＱｖの大小比較を実施するために、Ｐｖ＜Ｑｖであるか否かを判断する（Ｓ２１）。
【００５０】
垂直画素数の原変換率Ｐｖ／ＱｖがＰｖ＜Ｑｖとなる（真分数である）場合（Ｓ２１：ＹＥＳ）には、真分数は、１／２、１／３、１／４などの分子が１である単位分数の和で表されるので、垂直画素数変換率の生成する際には、この分数の性質を用いて、Ｐｖ／Ｑｖを単位分数に分解する（Ｓ２２）。次に、分解された単位分数は、分母の数値が小さいものから順に加算され、第一の垂直画素数変換率であるＰ０ｖ／Ｑ０ｖを生成する。ただし、その際に、加算する範囲には、加算結果の分母が制限値以下（≦Ｔｖ）の範囲となるように制限がかけられる（Ｓ２３）。
【００５１】
次に、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖを出力画像フォーマットの縦１列中での繰り返し数を示すＡｖを求める（Ｓ２４）。ここでは、Ａｖとして、（３）式、及び、（４）式のＢｖ×Ｑ１ｖがＴｖを超えないようにする。そのためには、（４）式よりＱｖ−Ａｖ×Ｑ０ｖ≦Ｔｖが成り立つ最大の整数を選べばよい。
【００５２】
このようにしてＰ０ｖ、Ｑ０ｖ及びＡｖが求まると、（３）式及び（４）式より、Ｂｖ×Ｐ１ｖ及びＢｖ×Ｑ１ｖが求められ、Ｂｖ×Ｐ１ｖ及びＢｖ×Ｑ１ｖの最大公約数をＢｖとすれば、第二の垂直画素数変換率であるＰ１ｖ／Ｑ１ｖが求められる（Ｓ２５）。
【００５３】
図５のフローチャートのステップＳ２１〜Ｓ２５について、さらに具体的な実例として、例えば、Ｐｖ／Ｑｖ＝１２８／２２５、Ｔｖ＝１２８の場合について説明する。
【００５４】
垂直画素数の原変換率Ｐｖ／Ｑｖを単位分数分解すると（９）式が得られる。
１２８／２２５＝１／２＋１／１５＋１／４５０ ・・・（９）
【００５５】
（９）式より、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖ＝１／２＋１／１５＝１７／３０が得られ、２２５−Ａｖ×３０＜１２８よりＡｖ＝４が得られる。
【００５６】
また、（３）式と（４）式に、Ｐｖ＝１２８、Ｑｖ＝２２５、Ｐ０ｖ＝１７、Ｑ０ｖ＝３０、及び、Ａｖ＝４を代入すれば、Ｂｖ×Ｐ１ｖ＝６０、及び、Ｂｖ×Ｑ１ｖ＝１０５となり、６０と１０５の最大公約数は１５であるので、Ｂｖ＝１５、Ｐ１ｖ＝４、及び、Ｑ１ｖ＝７が得られる。
【００５７】
このようにして、Ｐｖ／Ｑｖ＝１２８／２２５の変換率から、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖ＝１７／３０と、第二の垂直画素数変換率Ｐ１ｖ／Ｑ１ｖ＝４／７を演算により生成することができ、第一の垂直画素数変換率を繰り返す数Ａｖ＝４、及び、第二の垂直画素数変換率を繰り返す数Ｂｖ＝１５が得られる。
【００５８】
なお、Ｐｖ、Ｑｖ、Ｐ０ｖ、Ｑ０ｖ、Ｐ１ｖ、Ｑ１ｖ、Ａｖ及びＢｖは、（１）式、（２）式、（３）式及び（４）式を満足しており、Ｐ０ｖ、Ｑ０ｖ、Ｐ１ｖ及びＱ１ｖはＴｖ＝１２８より小さい。
【００５９】
また、垂直画素数の原変換率Ｐｖ／ＱｖがＰｖ＜ＱｖではなくＰｖ＞Ｑｖとなる（仮分数である）場合（Ｓ２１：ＮＯ）には、まず、仮分数Ｐｖ／Ｑｖを帯分数Ｓ＋ＰＳｖ／ＱＳｖに変換（分解）する。この帯分数のＳは整数部であり、残りの分数部ＰＳｖ／ＱＳｖは真分数であるので、上記したＰｖ＜Ｑｖの場合と同様にＰＳｖ／ＱＳｖを単位分数に分解する（Ｓ３２）。分解された単位分数は、整数部Ｓに分母の数値が小さいものから順に加算され、第一の垂直画素数変換率であるＰ０ｖ／Ｑ０ｖを生成する。ただし、その際に、加算する範囲には、加算結果の帯分数分子が制限値以下（≦Ｔｖ）となるように制限がかけられる（Ｓ３３）。
【００６０】
次に、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖの出力画像フォーマットの縦１列中での繰り返し数を示すＡｖを求める（Ｓ３４）。ここでは、Ａｖとして、（３）式、及び、（４）式のＢｖ×Ｑ１ｖがＴｖを超えないようにする。そのためには、（３）式より、Ｐｖ−Ａｖ×Ｐ０ｖ≦Ｔｖが成り立つ最大の整数を選べばよい。
【００６１】
このようにしてＰ０ｖ、Ｑ０ｖ及びＡｖが求まると、（３）式及び（４）式より、Ｂｖ×Ｐ１ｖ及びＢｖ×Ｑ１ｖが求められ、Ｂｖ×Ｐ１ｖ及びＢｖ×Ｑ１ｖの最大公約数をＢｖとすれば、第二の垂直画素数変換率であるＰ１ｖ／Ｑ１ｖが求められる（Ｓ３５）。
【００６２】
図５のフローチャートのステップＳ３１〜Ｓ３５について、さらに具体的な実例として、例えば、Ｐｖ／Ｑｖ＝４６３／１７５、Ｔｖ＝１２８の場合について説明する。
【００６３】
垂直画素数の原変換率Ｐｖ／Ｑｖを帯分数に変換し、単位分数分解すると（１０）式が得られる。
４６３／１７５＝２＋（１／２＋１／７＋１／３５０） ・・・（１０）
【００６４】
（１０）式より、第一の垂直画素数変換率であるＰ０ｖ／Ｑ０ｖ＝２＋（１／２＋１／７）＝３７／１４が得られ、４６３−Ａｖ×３７≦１２８よりＡｖ＝１０が得られる。
【００６５】
また、（３）式と（４）式にＰｖ＝４６３、Ｑｖ＝１７５、Ｐ０ｖ＝３７、Ｑ０ｖ＝１４、及び、Ａｖ＝１０を代入すれば、Ｂｖ×Ｐ１ｖ＝９３、及び、Ｂｖ×Ｑ１ｖ＝３５となり、９３と３５の最大公約数は１であるので、Ｂｖ＝１、Ｐ１ｖ＝９３、及び、Ｑ１ｖ＝３５が得られる。
【００６６】
このようにして、Ｐｖ／Ｑｖ＝４６３／１７５の変換率から、第一の垂直画素数変換率Ｐ０ｖ／Ｑ０ｖ＝３７／１４と、第二の垂直画素数変換率Ｐ１ｖ／Ｑ１ｖ＝９３／３５を演算により生成することができ、第一の垂直画素数変換率を繰り返す数Ａｖ＝１０、及び、第二の垂直画素数変換率を繰り返す数Ｂｖ＝１が得られる。
【００６７】
なお、この場合もＰｖ、Ｑｖ、Ｐ０ｖ、Ｑ０ｖ、Ｐ１ｖ、Ｑ１ｖ、Ａｖ及びＢｖは、（１）式、（２）式、（３）式及び（４）式を満足しており、Ｐ０ｖ、Ｑ０ｖ、Ｐ１ｖ及びＱ１ｖはＴｖ＝１２８より小さい。
【００６８】
また、水平画素数変換率についても、垂直画素数変換率の分割と同じ手法により、水平画素数の原変換率Ｐｈ／Ｑｈから、（５）式、（６）式、（７）式、及び（８）式を満足するように、第一の水平画素数変換率Ｐ０ｈ／Ｑ０ｈ、第二の水平画素数変換率Ｐ１ｈ／Ｑ１ｈ、及び、原変換率の出力画像フォーマットにおける横１行の水平画素数中で、第一の水平画素数変換率による水平画素数部分を繰り返す数Ａｈ、及び、第二の水平画素数変換率による水平画素数部分を繰り返す数Ｂｈを得ることができる。
【００６９】
また、第一の垂直画素数変換率及び第二の垂直画素数変換率に用いられる各要素は、常にＴｖ以下の整数であり、上記した各式を満足するように生成される数値であるので、任意の原変換率に対応して第一の垂直画素数変換率及び第二の垂直画素数変換率を設定することができ、第一の水平画素数変換率及び第二の水平画素数変換率に用いられる各要素は、常にＴｈ以下の整数であり、上記した各式を満足するように生成される数値であるので、任意の原変換率に対応して第一の水平画素数変換率及び第二の水平画素数変換率を設定することができる。
【００７０】
このようにして、本実施の形態の画素数変換装置では、原変換率の出力画像フォーマットにおける縦１列の垂直画素数については、第一の垂直画素数変換率による垂直画素数部分（その繰り返し数Ａｖ）、及び、第二の垂直画素数変換率による垂直画素数部分（その繰り返し数Ｂｖ）に分割できるようになり、また、原変換率の出力画像フォーマットにおける横１行の水平画素数についても、第一の水平画素数変換率による水平画素数部分（その繰り返し数Ａｈ）、及び、第二の水平画素数変換率による水平画素数部分（その繰り返し数Ｂｈ）に分割できるようになる。
【００７１】
本実施の形態の画素数変換装置は、垂直／水平の各々をさらに上側／下側に分割して上記のようにして得られた各変換率に対応させ、各補間係数を生成し、さらに、画像信号メモリ部１に格納された原画素から各変換に用いる位置（アドレス）の原画素（参照画素）を読み出し、補間係数メモリ部７から各変換に用いる補間係数の読み出して変換処理を行うものであり、以下に、原画素の位置から変換画素の位置を求める処理について説明する。
【００７２】
図６は、原画像の水平方向の２画素を参照画素とした場合の変換画素の位置を求める処理の各要素を示す図であり、水平方向の原変換率Ｐｈ／Ｑｈが、５／４倍に拡大補間する場合に、変換後の各画素の位置が、原画像において隣接する位置の各画素間のどのあたりに位置するかを示している。
【００７３】
同図において、丸印は原画像の画素であり、三角印は変換画素であり、画素の並び順に整数の番号が割り付けられており、変換画素は原画像の画素のＰｈ倍にアップサンプリングされた位相の何れかの位置に配置され、隣接する変換画素の間隔はＱｈであることが示されている。また、同図には変換画素ごとに変換率の逆数Ｑｈ／Ｐｈの累積加算と、その商及び剰余を示している。商は第一の参照画素の位置を示し、剰余は第一の参照画素と変換画素との位相差を示している。
【００７４】
図６に示した画素数変換処理では、水平方向の２画素を参照画素（第一、第二の参照画素）とし、第一の参照画素と補間係数、及び、第二の参照画素と補間係数のそれぞれの乗算結果の加算から変換画素を求めることができる。
【００７５】
例えば、並び順２の変換画素である累積加算の結果が８／５の場合、商が１であるので、第一の参照画素には並び順１の原画素が選択され、第二の参照画素には並び順２の原画素が選択される。また、剰余が３であるので、第一の参照画素に対応する補間係数には位相差３に応じた補間係数が選択され、第二の参照画素に対応する補間係数には上述の剰余とＰｈとの差分の３−５＝−２より、位相差−２に応じた補間係数が選択される。
【００７６】
図７は、図６の変換率が５／４の場合の線形一次補間係数による補間特性（補間係数）の一例を示す図である。
同図の横軸は、参照画素と変換画素の位相差を示しており、図６に示した並び順２の変換画素の第一の参照画素に対応する補間係数は０．４であり、第二の参照画素に対応する補間係数は０．６である。
【００７７】
このように、原画像の２画素を参照画素とする場合の実際の補間係数の長さは２×Ｐｈであるが、第二の参照画素に対応する補間係数は、第一の参照画素に対応する補間係数より一義的に決まることから、補間係数はＰｈ通りの組合せとなる。
【００７８】
このようにして、各変換画素ごとに、変換比率の逆数の累積加算の商と剰余から、原画素からの参照画素の読み出しと、補間係数の読み出しが行われ、参照画素と補間係数の積和演算により変換画素を求めることができる。
【００７９】
図４に示した補間係数生成手段１２では、図６、図７の例に従い、上述したＰｖ０、Ｐｖ１、Ｐｈ０及びＰｈ１に応じて補間係数を生成し、参照画素と変換画素の位相差に対応した係数を組合せて、補間係数メモリ部７に一次記憶させる。
【００８０】
なお、図７に示した線形一次の補間係数の生成方法は本実施の形態に適用可能な生成方法の一例であり、それ以外にも、例えば、特開２０００−１３２１３６号公報等に記載された各種の生成方法が知られており、そのような他の補間係数の生成方法も本実施の形態では適用することができる。
【００８１】
図１、２のアドレス情報生成部５では、Ｐｖ０、Ｑｖ０、Ｐｖ１、Ｑｖ１、Ａｖ、Ｂｖ、Ｐｈ０、Ｑｈ０、Ｐｈ１、Ｑｈ１、Ａｈ及びＢｈに従って、垂直方向、水平方向それぞれについて、変換画素ごとに図６に示した上述の変換率の逆数の累積加算の商と剰余を求め、原画像の画素データから補間演算に使用する参照画素を特定する水平方向及び垂直方向のアドレス情報（ｘ，ｙ）と、参照画素ｄ（ｘ，ｙ）と変換画素との水平方向の位相差Ｒｈ及び垂直方向の位相差Ｒｖが生成される。アドレス情報（ｘ，ｙ）はメモリ制御部６に供給され、参照画素ｄ（ｘ，ｙ）と変換画素との水平方向の位相差Ｒｈ及び垂直方向の位相差Ｒｖは、それぞれ補間係数メモリ部７に供給される。
【００８２】
次に、アドレス情報生成部５で用いる各変換率について説明する。
例えば、原変換率によって従来の画素数の変換を行う場合と、本実施の形態のように下側近似簡略化変換率により画素数の変換を連続してその繰り返し数分行った後に、上側近似簡略化変換率により画素数の変換を連続してその繰り返し数分行う場合とを比較した場合、原画像フォーマットの縦横（垂直／水平）の原画素数を出力フォーマットの縦横の各行各列毎の画素数に変換するという点では同一であるが、その変換方法が従来のように１行分や１列分を均等間隔に処理するわけではなく、１行分や１列分をさらに原変換率の上下２種類の近似変換率の部分に細分化し、その細分化した部分の繰り返し数により１行分や１列分のトータル画素数を調節している。
【００８３】
例えば、上述の原変換率が１２８／２２５の場合は、従来の方法では原画像フォーマットの２２５画素を、出力フォーマットの１２８画素になるように、各画素位置間隔を均等に変換することになる。一方、本実施の形態では、下側近似簡略化変換率１７／３０を４回繰り返すことで、３０×４＝１２０画素を１７×４＝６８画素に変換し、上側近似簡略化変換率４／７を１５回繰り返すことで、７×１５＝１０５画素を４×１５＝６０画素に変換することで、下側近似簡略化変換率による画素数の変換と上側近似簡略化変換率による画素数の変換により１２０＋１０５＝２２５画素を６８＋６０＝１２８画素に変換している。従って、本実施の形態における各行、各列のトータル画素数は、原変換率による従来の画素数の変換と同じ画素数となるので、従来と同様に全く問題なく正確に変換することができることがわかる。
【００８４】
ところで、上側近似簡略化変換率と下側近似簡略化変換率は原変換率に近似するとはいえ、上側あるいは下側に微妙に率が異なるため、例えば、上述したように、下側近似簡略化変換率による画素数の変換を連続させた後に、上側近似簡略化変換率による画素数の変換を連続させるように組合せた場合には、変換画像において各変換率により変換を連続させた部位間で画像の変換率が異なってしまい、変換された画像の均一性が失われる場合が発生する。そのために、本実施の形態では、下側近似簡略化変換率による画素数の変換と、上側近似簡略化変換率による画素数の変換を細分化して組合せている。
【００８５】
図８は、本実施の形態における水平方向の下側近似簡略化変換率による画素数変換と上側近似簡略化変換率による細分化された画素数変換を均一化する処理を示すフローチャート図である。なお、図８では一例として水平方向の細分化処理について示したが、垂直方向の細分化処理についても同様の手法にて実施が可能である。
【００８６】
同図において、ｍは、水平方向の下側近似簡略化変換率の繰り返し数の加算結果を保持するレジスタであり、ｎは、上側近似簡略化変換率の繰り返し数の加算結果を保持するレジスタであり、ｉは下側近似簡略化変換率もしくは上側近似簡略化変換率による画素数変換の総数を計測するカウンターである。
【００８７】
まず、初期値として、ｍレジスタには下側近似簡略化変換率の繰り返し数を示すＡｈが代入され、ｎレジスタには上側近似簡略化変換率の繰り返し数を示すＢｈが代入され、ｉカウンターにはＡｈ＋Ｂｈが代入される（Ｓ４１）。
【００８８】
次に、ｍレジスタとｎレジスタの大小比較がｍ＞ｎであるか否かにより判断される（Ｓ４２）。ｍ＞ｎである場合（Ｓ４２：ＹＥＳ）には、下側近似簡略化変換率Ｐ０／Ｑ０が選択される（Ｓ４３）が、ｍ＞ｎでない場合（Ｓ４２：ＮＯ）には、さらに、ｍレジスタとｎレジスタが等しいか否かが判断される（Ｓ４５）。
【００８９】
ｍレジスタとｎレジスタが等しくない場合（Ｓ４５：ＮＯ）には、上側近似簡略化変換率Ｐ１／Ｑ１が選択される（Ｓ４７）が、ｍレジスタとｎレジスタが等しい場合（Ｓ４５：ＹＥＳ）には、さらに、ＡｈとＢｈの大小比較がＡｈ＜Ｂｈであるか否かにより判断される（Ｓ４６）。
【００９０】
ＡｈとＢｈの大小比較がＡｈ＜Ｂｈである場合（Ｓ４６：ＹＥＳ）には、下側近似簡略化変換率Ｐ０／Ｑ０が選択される（Ｓ４３）が、ＡｈとＢｈの大小比較がＡｈ＜Ｂｈでない場合（Ｓ４６：ＮＯ）には、上側近似簡略化変換率Ｐ１／Ｑ１が選択される（Ｓ４７）。
【００９１】
従って、ステップＳ４２、Ｓ４５、Ｓ４６の大小比較により、ｍレジスタがｎレジスタより大きい場合（Ｓ４２：ＹＥＳ）、もしくは、ｍレジスタとｎレジスタが等しく（Ｓ４５：ＹＥＳ）且つＡｈがＢｈより小さい場合（Ｓ４６：ＹＥＳ）は、下側近似簡略化変換率であるＰ０ｈ／Ｑ０ｈによる画素数変換が選択され（Ｓ４３）、さらに、ｎレジスタにＢｈが加算される（Ｓ４４）。
【００９２】
また、ｍレジスタがｎレジスタより小さい場合（Ｓ４２：ＮＯ）、もしくは、ｍレジスタとｎレジスタが等しく（Ｓ４５：ＹＥＳ）且つＡｈがＢｈより小さくない場合（Ｓ４６：ＮＯ）は、上側近似簡略化変換率であるＰ１ｈ／Ｑ１ｈによる画素数変換が選択され（Ｓ４７）、さらに、ｍレジスタにＡｈが加算される（Ｓ４８）。
【００９３】
そしてｉカウンターの値を−１し（Ｓ４９）、ｉカウンターの値が０になったか否かを判断し（Ｓ５０）、ｉカウンターの値が０にならない場合（Ｓ５０：ＮＯ）には、ステップＳ４２に戻り、ｉカウンターの値が０になった場合（Ｓ５０：ＹＥＳ）には、処理を終了する。すなわち、ステップＳ４２〜Ｓ５０の処理は、ｉカウンターの値が０になるまで、（Ａｈ＋Ｂｈ）回繰り返される。
【００９４】
図９は、原変換率が１２８／２２５の場合の図８に示したｉカウンター、ｍレジスタ及びｎレジスタの遷移と選択される変換率を示した図表である。
図９では、ｉカウンターの値は１９から１ずつ漸減し、ｍレジスタの値は４から４ずつ漸増し、ｎレジスタの値はｉカウンターの値が１９から１６までは１５であり、ｉカウンターの値が１５から１１までは３０であり、ｉカウンターの値が１０から６までは４５であり、ｉカウンターの値が５から２までは６０であり、ｉカウンターの値が１では７５である。
【００９５】
以上から選択される変換率としては、ｉカウンターの値が１９から１６までと、ｉカウンターの値が１４から１１までと、ｉカウンターの値が９から６までと、ｉカウンターの値が４から２までの１５回で、上側近似簡略化変換率であるＰ１ｈ／Ｑ１ｈ（＝４／７）による画素数変換が選択されて繰り返される。残りのｉカウンターの値が１５、１０、５、１の場合の４回には、下側近似簡略化変換率Ｐ０ｈ／Ｑ０ｈ（＝１７／３０）が選択されて繰り返される。以上ように処理を分散させて繰り返すことにより、下側近似簡略化変換率及び上側近似簡略化変換率による画素数変換の細分化された組合せが均一化され、変換率の均一性を保つことができる。
【００９６】
このようにして、アドレス情報生成部５では、垂直方向と水平方向のそれぞれについて、下側近似簡略化変換率の繰り返し数の加算結果と、上側近似簡略化変換率の繰り返し数の加算結果の大小比較により、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号ＫＶｓｅｌ、ＫＨｓｅｌ、選択された変換率を元に参照画素を特定するアドレス情報（ｘ，ｙ）と、参照画素ｄ（ｘ，ｙ）と変換画素の位相差を生成し、補間係数メモリ部７に対して供給する。
【００９７】
なお、上述したように、本実施の形態の画素数変換制御部４内の近似簡略化変換率生成手段１１は、制限値Ｔｖ及びＴｈ以下の整数で表される下側近似簡略化変換率と上側近似簡略化変換率を用いているため、アドレス情報生成部５は、制限のない場合と比べて、上述した参照画素のアドレス情報及び参照画素と変換画素の位相差を求める処理を、比較的小規模な回路で実現することができる。
【００９８】
メモリ制御部６では、原画像の画素データｄｉｎに同期した水平同期信号Ｈｗ及び垂直同期信号Ｖｗに従って画素データｄｉｎの書き込み制御を行うと共に、アドレス情報（ｘ、ｙ）をもとに、参照画素として原画像の画素データｄ（ｘ、ｙ）、ｄ（ｘ＋１、ｙ）、ｄ（ｘ、ｙ＋１）及びｄ（ｘ＋１、ｙ＋１）が画像信号メモリ部１から読み出され、ｄ（ｘ、ｙ）及びｄ（ｘ、ｙ＋１）が補間演算部２に、ｄ（ｘ＋１、ｙ）及びｄ（ｘ＋１、ｙ＋１）が補間演算部３に供給される。
【００９９】
図１０は、補間係数メモリ部７の内部構成の一例を示すブロック図である。
同図において、補間係数メモリ７１、７２、７３及び７４は、補間係数生成手段１２で生成された補間係数を一時的に格納するメモリ手段である。選択手段７５は、補間係数メモリ７１及び７２から読み出された補間係数を入力して何れか一方を選択する。選択手段７６は、補間係数メモリ７３及び７４から読み出された補間係数を入力して何れか一方を選択する。選択手段７５及び７６で選択された補間係数は、分割手段７７及び７８にそれぞれ供給される。
【０１００】
補間係数メモリ７１は、垂直画素数変換の下側近似簡略化変換率に対応した補間係数Ｋｖ０を記憶し、補間係数メモリ７２は、垂直画素数変換の上側近似簡略化変換率に対応した補間係数Ｋｖ１を記憶し、補間係数メモリ７３は、水平画素数変換の下側近似簡略化変換率に対応した補間係数Ｋｈ０を記憶し、補間係数メモリ７４は、水平画素数変換の上側近似簡略化変換率に対応した補間係数Ｋｈ１を記憶する。
【０１０１】
各補間係数メモリ７１〜７４は、図６に示した第一の参照画素と変換画素との位相差（図７参照）ごとに、第一の参照画素に対応する補間係数と、第二の参照画素に対応する補間係数とを組み合せて記憶する。
【０１０２】
補間係数メモリ７１及び７２に記憶された垂直画素数変換の補間係数は、アドレス情報生成部５にて変換画素ごとに生成される参照画素と変換画素との垂直方向の位相差Ｒｖに従って読み出される。同様にして、補間係数メモリ７３及び７４に記憶された水平画素数変換の補間係数は、アドレス情報生成部５にて変換画素ごとに生成される参照画素と変換画素との水平方向の位相差Ｒｈに従って読み出される。
【０１０３】
選択手段７５は、下側近似簡略化変換率に対応する補間係数か、上側近似簡略化変換率に対応する補間係数かを、アドレス情報生成部５にて生成される選択信号ＫＶｓｅｌに従って選択する。選択手段７６では、下側近似簡略化変換率に対応する補間係数か、上側近似簡略化変換率に対応する補間係数かを、アドレス情報生成部５にて生成される選択信号ＫＨｓｅｌに従って選択する。
【０１０４】
分割手段７７は、選択された補間係数を、第一の参照画素に対応する補間係数Ｈｙと、第二の参照画素に対応する補間係数Ｇｙに分割し、補間演算部２に供給する。分割手段７８は、選択された補間係数を、第一の参照画素に対応する補間係数Ｈｘと、第二の参照画素に対応する補間係数Ｇｘに分割し、補間演算部２に供給する。
【０１０５】
このようにして補間係数メモリ部７では、補間係数を一時記憶して参照画素と変換画素の位相差により読み出すことができる。
【０１０６】
また、本実施の形態の補間係数メモリ部７は、例えば、原変換率の分子が制限値を超えている場合であっても、制限値を超えない下側及び上側の近似簡略化変換率を組み合せて用いるため、補間係数のメモリ容量を増加させる必要が無く、メモリ容量の増加を抑制することができる。
【０１０７】
また、本実施の形態では、下側近似簡略化変換率による画素数変換と上側近似簡略化変換率による画素数変換との切り替えを、補間係数メモリ部７から読み出す補間係数を換える事により実現しているため、画像信号メモリ部１における画素データの転送量の増加を抑制することができる。
【０１０８】
図１１は、垂直方向補間演算部２ａの内部構成の一例を示すブロック図である。なお、垂直方向補間演算部２ｂ、水平方向補間演算部２ｃの内部構成については、垂直方向補間演算部２ａと同様である説明を省略する。
【０１０９】
画像信号メモリ部１から読み出された参照画素データｄ（ｘ，ｙ）は、端子２２に入力されて乗算手段１９に供給され、同様に読み出された参照画素データｄ（ｘ,ｙ＋１）は、端子２４に入力されて乗算手段２０に供給される。
【０１１０】
補間係数メモリ部７から読み出された垂直方向の補間係数Ｈｙは、端子２３に入力されて乗算手段１９に供給され、同様に読み出された垂直方向の補間係数Ｇｙは、端子２５に入力されて乗算手段２０に供給される。
【０１１１】
乗算手段１９では、参照画素データｄ（ｘ，ｙ）と補間係数Ｈｙとから乗算結果Ｈｙ×ｄ（ｘ，ｙ）が生成され、乗算手段２０においては、参照画素データｄ（ｘ，ｙ＋１）と補間係数Ｇｙとから乗算結果Ｇｙ×ｄ（ｘ，ｙ＋１）が生成され、各乗算結果は加算手段２１に供給される。
【０１１２】
加算手段２１では、乗算結果Ｈｙ×ｄ（ｘ，ｙ）と乗算結果Ｇｙ×ｄ（ｘ，ｙ＋１）とから、加算結果Ｈｙ×ｄ（ｘ，ｙ）＋Ｇｙ×ｄ（ｘ，ｙ＋１）が生成される。この加算結果は、参照画素ｄ（ｘ，ｙ）及びｄ（ｘ，ｙ＋１）の垂直方向の補間演算結果Ｄ（ｘ）として端子２６から出力されて水平方向補間演算部２ｃに供給される。
【０１１３】
次に、図１１を参照して垂直方向補間演算部２ｂの動作を説明する。
垂直方向補間演算部２ｂでは、上述した垂直方向補間演算部２ａと同様にして、画像信号メモリ部１から読み出された参照画素データｄ（ｘ＋１，ｙ）及びｄ（ｘ＋１，ｙ＋１）と、補間係数メモリ部７から読み出された垂直方向の補間係数Ｈｙ及びＧｙから、積和演算結果Ｈｙ×ｄ（ｘ＋１，ｙ）＋Ｇｙ×ｄ（ｘ＋１，ｙ＋１）が生成され、参照画素ｄ（ｘ＋１，ｙ）及びｄ（ｘ＋１，ｙ＋１）の垂直方向の補間演算結果Ｄ（ｘ＋１）として端子２６から出力されて水平方向補間演算部２ｃに供給される。
【０１１４】
次に、図１１を参照して水平方向補間演算部２ｃの動作を説明する。
垂直方向の補間演算結果Ｄ（ｘ）及びＤ（ｘ＋１）が、端子２２及び２４からそれぞれ入力され、乗算手段１９及び２０にそれぞれ供給される。補間係数メモリ部７から読み出された水平方向の補間係数Ｈｘ及びＧｘは、端子２３及び２５からそれぞれ入力され、乗算手段１９及び２０にそれぞれ供給される。
【０１１５】
乗算手段１９では、垂直方向の補間演算結果Ｄ（ｘ）と補間係数Ｈｘとから、乗算結果Ｈｘ×Ｄ（ｘ）が生成され、乗算手段２０では、垂直方向の補間演算結果Ｄ（ｘ＋１）と補間係数Ｇｘとから、乗算結果Ｇｘ×Ｄ（ｘ＋１）が生成される。
【０１１６】
加算手段２１では、乗算結果Ｈｘ×Ｄ（ｘ）と乗算結果Ｇｘ×Ｄ（ｘ＋１）とから、加算結果Ｈｘ×Ｄ（ｘ）＋Ｇｘ×Ｄ（ｘ＋１）が生成され、端子２６から出力される。この加算結果は、垂直方向の補間演算結果Ｄ（ｘ）及びＤ（ｘ＋１）の水平方向の補間演算結果であり、つまりは参照画素ｄ（ｘ，ｙ＋１），ｄ（ｘ＋１，ｙ），ｄ（ｘ，ｙ＋１）及びｄ（ｘ＋１，ｙ＋１）の補間演算結果となる。
【０１１７】
従って、補間演算部２では、原変換率に従って変換した画素を生成することができることになる。
【０１１８】
このように、本実施の形態では、縦／横（垂直／水平）の原画像信号をそのまま原変換率で一括変換するのではなく、垂直／水平の原画像信号を細分化して制限値以下の下側／上側近似簡略化変換率の部分を組み合わせて各部分を繰り返すことにより変換するので、画素数変換率Ｐ／Ｑの分子Ｐあるいは分母Ｑの値が大きな値をとり得る場合でも、任意の画素数変換率を小さな補間係数メモリで実現でき、回路規模の増大を抑制することができ、さらに、処理中の画素データの転送量を抑制することができる。従って、ハードウェアの規模、動作周波数といったハードウェア上の制約を受けることなく、任意の画素数変換を実現することができる。
【０１１９】
実施の形態２．
上記した実施の形態１では、生成した補間係数を一旦、補間係数メモリ部７に記憶し、補間演算の必要に応じて補間係数を補間係数メモリ部７から読み出す方式としたが、線形補間係数などの比較的簡単な演算により補間係数を生成させる場合にはアドレス情報生成部５からの位置情報（選択信号）から補間係数を生成させることができるので、補間係数メモリ部７を使用せずに補間演算を実施することが可能である。そこで実施の形態２では、実施の形態１の補間係数メモリ部７を省略した場合について説明する。
【０１２０】
図１２は、本発明の実施の形態２である画素数変換装置の構成を示すブロック図であり、図１３は、図１２の入出力信号及び補間演算部を更に詳しく示したブロック図である。
【０１２１】
図１２および１３において、実施の形態１と異なる部分は、画素数変換制御部４ａの内部に補間係数生成手段１２が無くなり、画素数変換制御部４ａの外部に設けられた補間係数生成手段１２ａでは、アドレス情報生成部５ａからの位置情報（選択信号）等により上側／下側の補間係数を生成する点である。その他の構成および動作については、実施の形態１と同様であるので、説明を省略する。
【０１２２】
画素数変換制御部４ａは、近似簡略化変換率生成手段１１を備え、垂直画素数の変換率Ｐｖ／Ｑｖの分子Ｐｖと分母Ｑｖ、水平画素数の変換率Ｐｈ／Ｑｈの分子Ｐｈと分母Ｑｈ、及びＰｖとＱｖの制限値を示すＴｖと、ＰｈとＱｈの制限値を示すＴｈが供給され、垂直方向と水平方向のそれぞれについて下側／上側近似簡略化変換率およびそれらの繰り返し数を生成し、生成された各変換率および各繰り返し数をアドレス情報生成部５ａに出力する。
【０１２３】
アドレス情報生成部５ａは、出力画像の画素データｄｏｕｔに同期した垂直同期信号Ｖｒ、水平同期信号Ｈｒ、近似簡略化変換率生成手段１１で生成された垂直方向の下側／上側近似簡略化変換率と水平方向の下側／上側近似簡略化変換率、および、その各繰り返し数が供給されて、画像信号メモリ部１から画素データを読み出すためのアドレス情報、及び、補間係数生成手段１２にて補間係数を生成するための選択信号、位相差を生成する。
【０１２４】
補間係数生成手段１２ａは、アドレス情報生成部５ａからの選択信号、上側／下側近似簡略化変換率の分子及び位相差に基づいて補間係数を生成し、生成した補間係数を補間演算部２（２ａ、２ｂ及び２ｃ）に供給する。
【０１２５】
次に本実施の形態の動作について説明する。なお、実施の形態１と同様な動作については重複する説明を省略する。
【０１２６】
補間係数生成手段１２ａには、アドレス情報生成部５から、垂直方向と水平方向の双方について、上側近似簡略化変換率の分子Ｐｖ０、Ｐｈ０、下側近似簡略化変換率の分子Ｐｖ１、Ｐｈ１、及び、上側近似簡略化変換率と下側近似簡略化変換率の選択信号ＫＶｓｅｌ、ＫＨｓｅｌが供給されると共に、変換画素ごとに参照画素と変換画素の位相差Ｒｖ、Ｒｈが供給される。
【０１２７】
補間係数生成手段１２ａは、変換画素ごとに選択信号ＫＶｓｅｌ、ＫＨｓｅｌにより垂直方向、水平方向それぞれについて、上側近似簡略化変換率か下側近似簡略化変換率の選択を行い、選択された変換率の分子と参照画素と変換画素の位相差から補間係数を生成する。
【０１２８】
例えば、垂直方向について選択された変換率の分子が５であり、参照画素と変換画素の位相差が３である線形補間係数は、図７に示すように、０．４なる補間係数が１つめの参照画素に対応する補間係数Ｈｙとして生成され、０．６なる補間係数が２つめの参照画素に対応する補間係数Ｇｙとして生成され、補間演算部２に供給される。また、水平方向についても同様にして１つめの参照画素に対応する補間係数Ｈｘと２つめの参照画素に対応する補間係数Ｇｘが生成され、補間演算部２に供給される。
【０１２９】
このように本実施の形態では、実施の形態１における補間係数メモリ部７を省略することにより、実施の形態１よりもさらにメモリ容量および制御部の回路規模を小さくした構成で実施の形態１と同様な変換を実施できるので、実施の形態１よりもさらにハードウェアの規模、動作周波数といったハードウェア上の制約を受けることなく、任意の画素数変換を実現することができる。
【０１３０】
なお、上記した各実施の形態では、参照画素数が水平方向、垂直方向共に２画素の場合について説明したが、本発明はこれに限られるものではなく、例えば、水平方向、垂直方向の何れか、もしくは両方の参照画素数を、ｎ画素（ｎは３以上の自然数）としても良い。
【０１３１】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【０１３２】
本発明は、縦／横（垂直／水平）の原画像信号を、細分化して制限値以下の下側／上側近似簡略化変換率の部分を組み合わせて各部分を繰り返すことにより変換するので、画素数変換率Ｐ／Ｑの分子Ｐあるいは分母Ｑの値が大きな値をとり得る場合でも、任意の画素数変換率を小さな補間係数メモリで実現でき、回路規模の増大を抑制することができ、さらに、処理中の画素データの転送量を抑制することができる。従って、ハードウェアの規模、動作周波数といったハードウェア上の制約を受けることなく、任意の画素数変換を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である画素数変換装置の構成を示すブロック図である。
【図２】図１の入出力信号及び補間演算部を更に詳しく示したブロック図である。
【図３】図１、２に示した画素数変換装置の動作を示すフローチャートである。
【図４】図１、２中の画素数変換制御部における入出力信号のさらに詳しく示した一例のブロック図である。
【図５】垂直画素数変換率の生成動作を示すフローチャートである。
【図６】原画像の水平方向の２画素を参照画素とした場合の変換画素の位置を求める処理の各要素を示す図である。
【図７】図６の変換率が５／４の場合の線形一次補間係数による補間特性（補間係数）の一例を示す図である。
【図８】実施の形態１における水平方向の下側近似簡略化変換率による画素数変換と上側近似簡略化変換率による細分化された画素数変換を均一化する処理を示すフローチャート図である。
【図９】原変換率が１２８／２２５の場合の図８に示したｉカウンター、ｍレジスタ及びｎレジスタの遷移と選択される変換率を示した図表である。
【図１０】補間係数メモリ部の内部構成の一例を示すブロック図である。
【図１１】垂直方向補間演算部の内部構成の一例を示すブロック図である。
【図１２】本発明の実施の形態２である画素数変換装置の構成を示すブロック図である。
【図１３】図１２の入出力信号及び補間演算部を更に詳しく示したブロック図である。
【符号の説明】
１ 画像信号メモリ部、 ２ 補間演算部、 ２ａ、２ｂ 垂直方向補間演算部、 ２ｃ 水平方向補間演算部、 ３ 制御部、 ４、４ａ 画素数変換制御部、 ５、５ａ アドレス情報生成部、 ６ メモリ制御部、 ７ 補間係数メモリ部、 １１ 近似簡略化変換率生成手段、 １２、１２ａ 補間係数生成手段、 １９、２０ 乗算手段、 ２１ 加算手段、 ２２〜２６ 端子、 ７１〜７４ 補間係数メモリ、 ７５、７５ 選択手段、 ７７、７８ 分割手段。

Claims (18)

1. 入力される原画像信号における水平方向及び垂直方向の画素数を出力先の水平方向及び垂直方向の画素数に適応させるために変換する装置の画素数変換方法であって、
   入力される原画像信号を画像信号メモリ部に格納するステップと、
   入力画素の解像度と出力画素の解像度との比率を示す原変換率と、変換処理中に使用する上側及び下側近似簡略化変換率を原変換率から生成する際の制限値を入力させるステップと、
   原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率を演算し、さらに、上側近似簡略化変換率と下側近似簡略化変換率を利用して、水平方向の各１行毎及び垂直方向の各１列毎に前記両近似簡略化変換率の部分が繰り返される数である各繰り返し数を演算するステップと、
   前記上側近似簡略化変換率及び下側近似簡略化変換率に基づき、前記上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数を生成して補間係数メモリ部に格納するステップと、
   前記両近似簡略化変換率に基づいて画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成するステップと、
   前記画像信号メモリ部に格納された原画像信号から参照画素のアドレス情報に基づいて前記原画像信号を読み出すステップと、
   前記原画像信号に対して、前記選択信号で選択された補間係数に基づく補間演算を実施して出力するステップ
   を有することを特徴とする画素数変換方法。
2. 前記上側近似簡略化変換率及び下側近似簡略化変換率を演算するステップでは、簡略化された整数値に対して制限値を設ける
   ことを特徴とする請求項１に記載の画素数変換方法。
3. 前記補間演算を実施して出力するステップでは、前記上側近似簡略化変換率を使用した少なくとも１部分以上の変換と、前記下側近似簡略化変換率を使用した少なくとも１部分以上の変換とを組み合わせて前記原画像信号を変換する
   ことを特徴とする請求項１または２に記載の画素数変換方法。
4. 前記下側近似簡略化変換率を演算するステップでは、原変換率が真分数である場合には、原変換率を単位分数に分解し、加算結果の分母が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算する
   ことを特徴とする請求項２または３に記載の画素数変換方法。
5. 前記下側近似簡略化変換率を演算するステップでは、原変換率が仮分数である場合には、原変換率を帯分数に変換し、該帯分数の分数部については単位分数に分解し、前記帯分数の整数部に、加算結果の帯分数分子が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算する
   ことを特徴とする請求項２または３に記載の画素数変換方法。
6. 前記下側近似簡略化変換率の繰り返し数を演算するステップでは、前記原変換率、前記下側近似簡略化変換率及び前記制限値から演算する
   ことを特徴とする請求項４または５に記載の画素数変換方法。
7. 前記上側近似簡略化変換率及びその繰り返し数を演算するステップでは、原変換率、前記下側近似簡略化変換率及びその繰り返し数から演算する
   ことを特徴とする請求項６に記載の画素数変換方法。
8. 前記画像信号メモリ部から読み出す参照画素のアドレス情報を生成するステップでは、前記上側近似簡略化変換率の繰り返し数の累積加算結果と、下側近似簡略化変換率の繰り返し数の累積加算結果とを大小比較することにより、次に続く画素のアドレス情報を生成する
   ことを特徴とする請求項１〜７の何れかに記載の画素数変換方法。
9. 前記上側及び下側の補間係数を生成して補間係数メモリ部に格納するステップ、前記参照画素のアドレス情報と選択信号と位相差を生成するステップ、前記補間演算を実施して出力するステップに代えて、
   前記両近似簡略化変換率に基づいて画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成し、前記上側近似簡略化変換率及び下側近似簡略化変換率、下側近似簡略化変換率を出力するステップと、
   前記上側近似簡略化変換率及び下側近似簡略化変換率、前記選択信号、前記位相差に基づき、前記上側及び下側の補間係数を生成するステップと、
   前記原画像信号に対して、前記生成された補間係数に基づく補間演算を実施して出力するステップ
   を有することを特徴とする請求項１〜８の何れかに記載の画素数変換方法。
10. 入力される原画像信号における水平方向及び垂直方向の画素数を出力先の水平方向及び垂直方向の画素数に適応させるために変換する装置であって、
    入力される原画像信号を格納する画像信号メモリ部と、
    入力される水平方向及び垂直方向の画素数と出力先の水平方向及び垂直方向の画素数との比率を示す原変換率を、原変換率に近似し且つ原変換率よりも大きい数値である上位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される上側近似簡略化変換率と、原変換率に近似し且つ原変換率よりも小さい数値である下位側の変換率であって分母及び分子共に小さい整数値により簡略化されて表現される下側近似簡略化変換率と、水平方向の各１行毎及び垂直方向の各１列毎に前記両近似簡略化変換率の部分が繰り返される数である各繰り返し数を生成する近似簡略化変換率生成手段と、
    前記上側近似簡略化変換率及び下側近似簡略化変換率に基づき、前記上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数を生成する補間係数生成手段と、
    前記上側及び下側の補間係数を格納する補間係数メモリ部と、
    前記画像信号メモリ部の原画像信号における水平方向の各１行毎及び垂直方向の各１列毎に前記両近似簡略化変換率に基づいて前記画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成するアドレス情報生成部と、
    前記画像信号メモリ部へ原画像信号を書き込むと共に、前記アドレス情報生成部から受信した前記画像信号メモリ部から読み出す参照画素のアドレス情報に基づいて前記画像信号メモリ部から原画像信号を読み出すメモリ制御部と、
    前記画像信号メモリ部から読み出された原画像信号に対して、前記補間係数メモリ部から選択された補間係数に基づく補間演算を実施する補間演算部
    を備えることを特徴とする画素数変換装置。
11. 前記近似簡略化変換率生成手段は、前記上側近似簡略化変換率及び下側近似簡略化変換率における簡略化された整数値に対して、制限値を設ける
    ことを特徴とする請求項１０に記載の画素数変換装置。
12. 前記補間演算部は、水平方向の各１行毎及び垂直方向の各１列毎の原画像信号を、前記上側近似簡略化変換率を使用した前記各１行及び前記各１列の少なくとも１部分以上の変換と、前記下側近似簡略化変換率を使用した前記各１行及び前記各１列の少なくとも１部分以上の変換とを組み合わせて変換する
    ことを特徴とする請求項１０または１１に記載の画素数変換装置。
13. 前記近似簡略化変換率生成手段は、原変換率が真分数である場合、原変換率から下側近似簡略化変換率を生成する際には、原変換率を単位分数に分解し、加算結果の分母が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより生成する
    ことを特徴とする請求項１１または１２に記載の画素数変換装置。
14. 前記近似簡略化変換率生成手段は、原変換率が仮分数である場合、原変換率から下側近似簡略化変換率を生成する際には、原変換率を帯分数に変換し、該帯分数の分数部については単位分数に分解し、前記帯分数の整数部に、加算結果の帯分数分子が前記制限値以下の範囲となるように分母の小さい単位分数から順に加算することにより生成する
    ことを特徴とする請求項１１または１２に記載の画素数変換装置。
15. 前記近似簡略化変換率生成手段は、前記下側近似簡略化変換率の繰り返し数を生成する際には、前記原変換率、前記下側近似簡略化変換率及び前記制限値から演算することにより生成する
    ことを特徴とする請求項１３または１４に記載の画素数変換装置。
16. 前記近似簡略化変換率生成手段は、原変換率から上側近似簡略化変換率及びその繰り返し数を生成する際には、原変換率、前記下側近似簡略化変換率及びその繰り返し数から演算することにより生成する
    ことを特徴とする請求項１５に記載の画素数変換装置。
17. 前記アドレス情報生成部は、前記各１行及び前記各１列における前記上側近似簡略化変換率の繰り返し数の累積加算結果と、下側近似簡略化変換率の繰り返し数の累積加算結果とを大小比較することにより、次に続く画素のアドレス情報を生成する
    ことを特徴とする請求項１０〜１６の何れかに記載の画素数変換装置。
18. 前記補間係数生成手段と、前記補間係数メモリ部と、前記アドレス情報生成部と、前記補間演算部に代えて、
    前記画像信号メモリ部の原画像信号における水平方向の各１行毎及び垂直方向の各１列毎に前記両近似簡略化変換率に基づいて前記画像信号メモリ部から読み出す参照画素のアドレス情報と、下側近似簡略化変換率による画素数変換を行うか上側近似簡略化変換率による画素数変換を行うかを選択する選択信号、参照画素と変換画素の位相差を生成し、前記上側近似簡略化変換率及び下側近似簡略化変換率、下側近似簡略化変換率を出力するアドレス情報生成部と、
    前記上側近似簡略化変換率及び下側近似簡略化変換率、前記選択信号、前記位相差に基づき、前記上側近似簡略化変換率及び下側近似簡略化変換率に対応する上側及び下側の補間係数を生成する補間係数生成手段と、
    前記画像信号メモリ部から読み出された原画像信号に対して、前記補間係数メモリ部で生成された補間係数に基づく補間演算を実施する補間演算部
    を備えることを特徴とする請求項１０〜１７の何れかに記載の画素数変換装置。

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