JP4779498B2 - 画素数変換装置 - Google Patents

Description

本発明は画素数変換装置に係り、特に入力された画像信号の画素数を変換して出力する画素数変換装置に関する。

記録再生装置において、ハイビジョン信号などの高解像度の画像信号を標準解像度の画像信号に変換して記録する記録時や、再生した画像信号の解像度を変換して別の解像度の画像信号として出力するなどの再生時において、画素数変換処理（スケーリング処理）を行う場合、従来は記録時、再生時でそれぞれ専用に画素数変換装置（スケーリング回路）を設けて、それぞれ独立して画素数変換処理を実現する方法か、又は１つの画素数変換装置（スケーリング回路）を記録再生時に共有して、画素数変換処理を実現する方法がある。

ここで、画素数変換は、例えば、入力された変換前の画像データのサンプリング周波数が変換後の所望のサンプリング周波数になるように変換前の画像データにゼロ内挿を行い、そのゼロ内挿後の画像データに対してローパスフィルタを用いて、希望する画素数の変換後の画像データを得る。従って、上記のローパスフィルタの特性は、変換前と変換後のサンプリング周波数（画素数）により決定され、複数の変換比に対応する場合には複数の特性のローパスフィルタが必要であり、回路規模が大規模になり、また変換前後の画素数に適合した複雑な制御が必要である。

そこで、上記の問題を解決するため、任意の自然数個の入力画像データの水平方向及び垂直方向に対する平均値を算出し、平均値の画像データを水平方向及び垂直方向に補間処理すると共に、その補間処理のために人間の目の感度が輝度信号と色差信号とで異なることを利用した特性のフィルタを用いることで回路規模を削減するようにした画素数変換装置が従来提案されている（例えば、特許文献１参照）。

特開２００１−１３９４７号公報

しかるに、記録時、再生時にそれぞれ専用に画素数変換装置を設ける場合は、画素数変換装置が２つ必要になり、また、それぞれに専用のメモリが必要になるので回路規模が大きくなってしまうという課題がある。

また、１つの画素数変換装置を記録時と再生時とで共用する場合には、メモリから画像データを読み出し、画素数変換後に変換後の画像データをメモリに書き戻す必要があり、メモリのアクセス頻度が増大するという課題がある。

更に、特許文献１記載の従来の画素数変換装置では、画素数変換装置自体の回路規模は縮小できるものの、記録時、再生時共に画素数変換装置が必要となるので、回路規模の縮小効果はそれほど大きくない。

本発明は以上の点に鑑みなされたもので、入力と出力でそれぞれ専用のメモリ等の記憶手段を持つ必要を無くすことにより、回路規模とメモリ個数の増大を抑制し、また、メモリへのアクセス頻度を低減して様々な画素数変換を行うことが可能な画素数変換装置を提供することを目的とする。

上記の目的を達成するため、第１の発明は、外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平方向における画素数の変換を行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、
第１又は第２の画像信号の水平方向画素数を変換するための変換用クロックを生成するクロック生成手段と、第１又は第２の画像信号の水平方向画素数を、変換用クロックを用いて任意の画素数に変換して出力する水平画素数変換手段と、を有し、
クロック生成手段は、
第１の画像信号拡大時には、画素数変換前の第１の画像信号の周波数のＮ倍（Ｎは自然数）の周波数の第１の変換用クロックを生成し、第１の画像信号縮小時には、画素数変換前の第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、第２の画像信号拡大時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、第２の画像信号縮小時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ倍（Ｍは自然数）の周波数の第４の変換用クロックを生成する、クロック生成手段であり、
水平画素数変換手段は、
第１の画像信号拡大時には、第１の変換用クロックを用いて、第１の画像信号を１〜Ｎまでの任意の倍率の画像サイズに拡大する水平画素数変換を行い、第１の画像信号縮小時には、第２の変換用クロックを用いて、第１の画像信号を１以下の任意の倍率の画像サイズに縮小する水平画素数変換を行い、第２の画像信号拡大時には、第３の変換用クロックを用いて、第２の画像信号を第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する水平画素数変換を行い、第２の画像信号縮小時には、第４の変換用クロックを用いて、第２の画像信号を１〜１／Ｍまでの任意の倍率の画像サイズに縮小する水平画素数変換を行う、水平画像数変換手段であることを特徴とする。

また、上記の目的を達成するため、第２の発明は、外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換を行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、
第１又は第２の画像信号の垂直方向画素数を変換するための変換用クロックを生成するクロック生成手段と、第１又は第２の画像信号の垂直方向画素数を、変換用クロックを用いて任意の水平ライン数に変換して出力する垂直画素数変換手段とを有し、
クロック生成手段は、
第１の画像信号拡大時には、画素数変換前の第１の画像信号の周波数のＮ倍（Ｎは自然数）の周波数の第１の変換用クロックを生成し、第１の画像信号縮小時には、画素数変換前の第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、第２の画像信号拡大時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、第２の画像信号縮小時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ倍（Ｍは自然数）の周波数の第４の変換用クロックを生成する、クロック生成手段であり、
垂直画素数変換手段は、
第１の画像信号拡大時には、第１の変換用クロックを用いて、第１の画像信号を１〜Ｎまでの任意の倍率の画像サイズに拡大する垂直画素数変換を行い、第１の画像信号縮小時には、第２の変換用クロックを用いて、第１の画像信号を１以下の任意の倍率の画像サイズに縮小する垂直画素数変換を行い、第２の画像信号拡大時には、第３の変換用クロックを用いて、第２の画像信号を第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する垂直画素数変換を行い、第２の画像信号縮小時には、第４の変換用クロックを用いて、第２の画像信号を１〜１／Ｍまでの任意の倍率の画像サイズに縮小する垂直画素数変換を行う、垂直画像数変換手段であることを特徴とする。

上記の第１の発明及び第２の発明では、第１の画像信号の拡大時及び縮小時、第２の画像信号の拡大時及び縮小時のいずれの場合も、同一回路で水平画素数変換や垂直画素数変換ができる。

また、上記の目的を達成するため、第３の発明は、外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平方向における画素数の変換と、第１又は第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換とを行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、
第１又は第２の画像信号の水平方向画素数を変換するための水平画素数変換用クロックを生成する第１のクロック生成手段と、第１又は第２の画像信号の水平方向画素数を、水平画素数変換用クロックを用いて任意の画素数に変換して出力する水平画素数変換手段とを備えた水平画素数変換部と、
第１又は第２の画像信号の垂直方向画素数を変換するための垂直画素数変換用クロックを生成する第２のクロック生成手段と、第１又は第２の画像信号の垂直方向画素数を、垂直画素数変換用クロックを用いて任意の水平ライン数に変換して出力する垂直画素数変換手段とを備えた垂直画素数変換部と、
第１の画像信号の拡大時又は縮小時には、第１の画像信号を垂直画素数変換部及び水平画素数変換部の一方に供給し、その一方の画素数変換部から出力された画素数変換後の第１の画像信号を垂直画素数変換部及び水平画素数変換部の他方に供給し、その他方の画素数変換部から出力された画素数変換後の第１の画像信号を記憶手段へ供給する信号選択を行い、第２の画像信号の拡大時又は縮小時には、第２の画像信号を垂直画素数変換部及び水平画素数変換部の一方に供給し、その一方の画素数変換部から出力された画素数変換後の第２の画像信号を垂直画素数変換部及び水平画素数変換部の他方に供給し、その他方の画素数変換部から出力された画素数変換後の第２の画像信号を外部へ出力する信号選択を行う信号選択部と、を有し、
第１のクロック生成手段は、
第１の画像信号拡大時には、画素数変換前の第１の画像信号の周波数のＮ１倍（Ｎ１は自然数）の周波数の第１の変換用クロックを生成し、第１の画像信号縮小時には、画素数変換前の第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、第２の画像信号拡大時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、第２の画像信号縮小時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ１倍（Ｍ１は自然数）の周波数の第４の変換用クロックを生成する、クロック生成手段であり、
水平画素数変換手段は、
第１の画像信号拡大時には、第１の変換用クロックを用いて、第１の画像信号を１〜Ｎまでの任意の倍率の画像サイズに拡大する水平画素数変換を行い、第１の画像信号縮小時には、第２の変換用クロックを用いて、第１の画像信号を１以下の任意の倍率の画像サイズに縮小する水平画素数変換を行い、第２の画像信号拡大時には、第３の変換用クロックを用いて、第２の画像信号を第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する水平画素数変換を行い、
第２の画像信号縮小時には、第４の変換用クロックを用いて、第２の画像信号を１〜１／Ｍ１までの任意の倍率の画像サイズに縮小する水平画素数変換を行う、水平画像数変換手段であり、
第２のクロック生成手段は、
第１の画像信号拡大時には、画素数変換前の第１の画像信号の周波数のＮ２倍（Ｎ２は自然数）の周波数の第５の変換用クロックを生成し、第１の画像信号縮小時には、画素数変換前の第１の画像信号の周波数と同一周波数の第６の変換用クロックを生成し、第２の画像信号拡大時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第７の変換用クロックを生成し、第２の画像信号縮小時には、第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ２倍（Ｍ２は自然数）の周波数の第８の変換用クロックを生成する、クロック生成手段であり、
垂直画素数変換手段は、
第１の画像信号拡大時には、第５の変換用クロックを用いて、第１の画像信号を１〜Ｎ２までの任意の倍率の画像サイズに拡大する垂直画素数変換を行い、第１の画像信号縮小時には、第６の変換用クロックを用いて、第１の画像信号を１以下の任意の倍率の画像サイズに縮小する垂直画素数変換を行い、第２の画像信号拡大時には、第７の変換用クロックを用いて、第２の画像信号を第７の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する垂直画素数変換を行い、第２の画像信号縮小時には、第８の変換用クロックを用いて、第２の画像信号を１〜１／Ｍ２までの任意の倍率の画像サイズに縮小する垂直画素数変換を行う、垂直画像数変換手段であることを特徴とする。

この発明では、記憶手段から読み出した出力画像信号である第２の画像信号の拡大時及び縮小時のいずれの場合も、水平画素数変換時及び垂直画素数変換時の少なくともどちらか一方で画素数変換し、その画素数変換後の第２の画像信号を外部へ出力することができ、記憶手段に対するアクセス回数は１回で済む。

ここで、水平画素数変換装置は、後述する図６に示すように、上記の第１又は第２の画像信号の連続する画素を、各画素毎に複数個の画素単位でそれぞれ一時保持する画素一時保持手段(20)と、画素一時保持手段に保持される第１又は第２の画像信号の画素に対応した画素番号を示すカウンタ値を出力する第１のカウント手段(15)と、読出し画素番号更新信号入力毎に、所望の拡大率又は縮小率に応じて外部から予め設定されたＮａ／Ｎｂ（ただし、Ｎａは変換前の入力画像信号の有効画素数、Ｎｂは変換後の有効画素数）を加算する動作を行い、その加算値の整数部分の値を、画素一時保持手段に保持されている複数個の画素のうち、読み出すべき画素に対応した画素番号を指定する読出し画素番号として発生する読出し画素番号発生手段(16)と、画素一時保持手段に保持されている複数個の画素のうち、読出し画素番号発生手段から出力された読出し画素番号と、それに続く予め定めた数の画素番号にそれぞれ対応した複数の画素を選択する画素選択手段(19,21)と、第１のカウント手段のカウンタ値と、読み出し画素番号発生手段から出力された読み出し画素番号とを比較し、その比較結果に応じて読出し画素番号を更新するための読出し画素番号更新信号又は記憶手段から第２の画像信号を読み出すための読み出し要求を発生する比較手段(18)と、第１の画像信号の拡大時に第１の画像信号の入力周波数のＮ倍（Ｎは自然数）の周波数の第１の変換用クロックを巡回カウントして、所定の第１のカウンタ値のときに第１のカウント手段のカウンタ値を更新する第２のカウント手段(11,13)と、外部に接続された回路からの出力データ要求があるときは、第２の画像信号の縮小時に第２の画像信号を変換して出力する際の出力周波数のＭ倍（Ｍは自然数）の周波数の第２の変換用クロックを巡回カウントして、所定の第２のカウンタ値のときに読み出し画素番号発生手段が発生する読出し画素番号を更新する第３のカウント手段(12,14)とを有する構成である。

この水平画素数変換装置では、第１の画像信号拡大時は、画素一時保持手段にイネーブル信号が入力されて画素一時保持手段に第１の画像信号を複数個の画素単位で一時保持するときに、第２のカウント手段が第１の変換用クロックを巡回カウントして、所定の第１のカウンタ値のときに第１のカウント手段のカウンタ値を更新すると共に、第１のカウント手段から画素一時保持手段に保持される第１の画像信号の画素に対応した画素番号を示すカウンタ値を出力させ、そのカウンタ値が、読み出し画素番号と予め設定した第１の所定値とを加算した値以上となった時に、読み出し画素番号発生手段により発生する読出し画素番号を更新するための読出し画素番号更新信号を比較手段が発生し、画素選択手段により読出し画素番号と、それに続く予め定めた数の画素番号にそれぞれ対応した複数の画素を画素一時保持手段から選択して、この選択したそれぞれの画素を第１の画像信号の水平方向の画素数がＮｂ／Ｎａ倍に拡大された画像信号を生成するために用い、
第１の画像信号縮小時は、画素一時保持手段にイネーブル信号が入力されて画素一時保持手段に第１の画像信号を複数個の画素単位で一時保持するときに、第１の画像信号の入力周波数と同一周波数の第３の変換用クロックを第１のカウント手段によりカウントさせて、画素一時保持手段に保持される第１の画像信号の画素に対応した画素番号を示すカウンタ値を出力させ、そのカウンタ値が、読み出し画素番号と予め設定した第１の所定値とを加算した値以上となった時に、読み出し画素番号発生手段により発生する読出し画素番号を更新するための読出し画素番号更新信号を比較手段が発生し、画素選択手段により読出し画素番号と、それに続く予め定めた数の画素番号にそれぞれ対応した複数の画素を画素一時保持手段から選択して、この選択したそれぞれの画素を第１の画像信号の水平方向の画素数がＮｂ／Ｎａ倍に縮小された画像信号を生成するために用い、
第２の画像信号縮小時は、記憶手段から読み出し要求に応じて読み出された第２の画像信号を複数個の画素単位で画素一時保持手段に一時保持すると共に、読み出し要求入力時に第１のカウント手段により第２の変換用クロックをカウントさせて、画素一時保持手段に保持される第２の画像信号の画素に対応した画素番号を示すカウンタ値を出力させ、比較手段から、第１のカウント手段のカウンタ値が、読み出し画素番号と予め設定した第２の所定値とを加算した値よりも大である比較結果が出力されるまで、読出し要求を発生して記憶手段から第２の画像信号の読出しを続けさせ、かつ、第１のカウント手段に第２の変換用クロックをカウントさせ、出力データ要求があるときに、第２の変換用クロックを巡回カウントする第３のカウント手段が所定の第２のカウンタ値となった時に第３のカウント手段の出力により読出し画素番号を更新し、画素選択手段により読出し画素番号と、それに続く予め定めた数の画素番号にそれぞれ対応した複数の画素を画素一時保持手段から選択して、この選択したそれぞれの画素を第２の画像信号の水平方向の画素数がＮｂ／Ｎａ倍に縮小された画像信号を生成するために用い、
第２の画像信号拡大時は、記憶手段から読み出し要求に応じて読み出された第２の画像信号を複数個の画素単位で画素一時保持手段に一時保持すると共に、読み出し要求入力時に第１のカウント手段により第２の画像信号を変換して出力する際の出力周波数と同一周波数の第４の変換用クロックをカウントさせて、画素一時保持手段に保持される第２の画像信号の画素に対応した画素番号を示すカウンタ値を出力させ、比較手段から、第１のカウント手段のカウンタ値が、読み出し画素番号と予め設定した第２の所定値を加算した値よりも大である比較結果が出力されるまで、読出し要求を発生して記憶手段から第２の画像信号の読出しを続けさせ、かつ、第１のカウント手段に第４の変換用クロックをカウントさせ、出力データ要求がある度に読み出し画素番号発生手段から発生される読出し画素番号を更新し、画素選択手段により読出し画素番号と、それに続く予め定めた数の画素番号にそれぞれ対応した複数の画素を画素一時保持手段から選択して、この選択したそれぞれの画素を第２の画像信号の水平方向の画素数がＮｂ／Ｎａ倍に拡大された画像信号を生成するために用いる。

また、垂直画素数変換装置は、後述する図１２に示すように、上記の第１又は第２の画像信号を、各ライン毎に、かつ、複数ライン単位でそれぞれ一時保持する画像一時保持手段(35)と、画像一時保持手段に第１又は第２の画像信号の１ライン分の信号が保持されたと判断された時に信号を出力する第４のカウント手段(36)と、第１の画像信号の垂直画素数変換時には第１の画像信号の水平同期信号をカウントし、第２の画像信号の垂直画素数変換時には第４のカウント手段から出力された信号をカウントして、画像一時保持手段に保持される第１又は第２の画像信号のラインの信号に対応したライン番号を示すカウンタ値を出力する第５のカウント手段(39)と、更新信号入力毎に、所望の拡大率又は縮小率に応じて外部から予め設定されたＮｃ／Ｎｄ（ただし、Ｎｃは変換前の入力画像信号の有効走査線数、Ｎｄは変換後の有効走査線数）を加算する動作を行い、その加算値の整数部分の値を、画像一時保持手段に保持されている複数ラインの画像信号のうち、読み出すべきラインに対応したライン番号を指定する読出しライン番号として発生する読出しライン番号発生手段(43)と、画像一時保持手段に保持されている複数ラインの画像信号のうち、読出しライン番号発生手段から出力された読出しライン番号と、それに続く予め定めた数のライン番号にそれぞれ対応した複数ラインの画像信号を選択する画像選択手段(44,45)と、第５のカウント手段のカウンタ値と、読み出しライン番号発生手段から出力された読み出しライン番号とを比較し、その比較結果に応じて、画像一時保持手段に保持されている第１の画像信号の読出しを開始させる出力イネーブル信号、又は記憶手段から第２の画像信号を読み出すための読み出し要求を発生する比較手段(40)と、少なくとも比較手段から出力イネーブル信号が出力された時に、後述する第５〜第８の変換用クロックをカウントして画像一時保持手段から第１又は第２の画像信号の１ライン分の信号が出力されたと判断された時に更新信号を出力し、読み出しライン番号発生手段が発生する読出しライン番号を更新させる第６のカウント手段(42)と、画像一時保持手段に第１の画像信号又は第２の画像信号を一時保持させる入力イネーブル信号が入力されるときは、第１の画像信号の拡大時に第１の画像信号の入力周波数のＮ１倍（Ｎ１は自然数）の周波数の第５の変換用クロックを巡回カウントして、所定の第１のカウンタ値のときに第４のカウント手段のカウンタ値を更新する第７のカウント手段(31,33)と、外部に接続された回路からの出力データ要求があるときは、第２の画像信号の縮小時に第２の画像信号を変換して出力する際の出力周波数のＭ１倍（Ｍ１は自然数）の周波数の第６の変換用クロックを巡回カウントして、所定の第２のカウンタ値のときに第６のカウント手段のカウンタ値を更新する第８のカウント手段(32,34)とを有する構成である。

この垂直画素数変換装置では、第１の画像信号拡大時は、画像一時保持手段に入力イネーブル信号が入力されて、画像一時保持手段に第１の画像信号を複数ライン単位で一時保持するときに、第７のカウント手段が第５の変換用クロックを巡回カウントして、所定の第１のカウンタ値のときに第４のカウント手段のカウンタ値を更新して入力イネーブル信号を更新すると共に、比較手段により第１の画像信号の水平同期信号をカウントする第５のカウント手段のカウンタ値と、読み出しライン番号発生手段から出力された読み出しライン番号とを比較し、第５のカウント手段のカウンタ値が、読み出しライン番号と予め設定した第１の所定値とを加算した値以上となった比較結果が得られた時に、比較手段が画像一時保持手段に保持されている第１の画像信号の読出しを開始させる出力イネーブル信号を出力して、第６のカウント手段により第５の変換用クロックをカウントさせ、そのカウント値が画像一時保持手段から第１の画像信号の１ライン分の信号が出力されたと判断される値の時に第６のカウント手段から更新信号を出力させて読み出しライン番号発生手段が発生する読出しライン番号を更新し、画像選択手段により、読出しライン番号と、それに続く予め定めた数のライン番号にそれぞれ対応した複数ラインの画像信号を画像一時保持手段から選択して、この選択したそれぞれの画素を第１の画像信号の垂直方向の画素数がＮｄ／Ｎｃ倍に拡大された画像信号を生成するために用い、
第１の画像信号縮小時は、画像一時保持手段に入力イネーブル信号が入力されて、画像一時保持手段に第１の画像信号を複数ライン単位で一時保持するときに、入力イネーブル信号により第４のカウント手段のカウンタ値を更新して入力イネーブル信号を更新すると共に、比較手段により第１の画像信号の水平同期信号をカウントする第５のカウント手段のカウンタ値と、読み出しライン番号発生手段から出力された読み出しライン番号とを比較し、第５のカウント手段のカウンタ値が、読み出しライン番号と予め設定した第１の所定値とを加算した値以上となった比較結果が得られた時に、比較手段が画像一時保持手段に保持されている第１の画像信号の読出しを開始させる出力イネーブル信号を出力して、第６のカウント手段により第１の画像信号の入力周波数と同一周波数の第７の変換用クロックをカウントさせ、そのカウント値が画像一時保持手段から第１の画像信号の１ライン分の信号が出力されたと判断される値の時に第６のカウント手段から更新信号を出力させて読み出しライン番号発生手段が発生する読出しライン番号を更新し、画像選択手段により、読出しライン番号と、それに続く予め定めた数のライン番号にそれぞれ対応した複数ラインの画像信号を画像一時保持手段から選択して、この選択したそれぞれの画素を第１の画像信号の垂直方向の画素数がＮｄ／Ｎｃ倍に縮小された画像信号を生成するために用い、
第２の画像信号縮小時は、記憶手段から読み出し要求に応じて読み出された第２の画像信号を複数ライン単位で画像一時保持手段に一時保持すると共に、読み出し要求入力時に第４のカウント手段及び第５のカウント手段のカウント動作を行って、第５のカウント手段から画像一時保持手段に保持される第２の画像信号のラインの信号に対応したライン番号を示すカウンタ値を出力させ、比較手段から、第５のカウント手段のカウンタ値が、読み出しライン番号と予め設定した第２の所定値とを加算した値よりも小となった時に、読出し要求を発生して記憶手段から第２の画像信号の読出しを行わせ、かつ、第４のカウント手段に第６の変換用クロックをカウントさせ、出力データ要求があるときに第６の変換用クロックを巡回カウントする第８のカウント手段が所定の第２のカウンタ値となった時に第６のカウント手段のカウンタ値を更新し、第６のカウント手段のカウント値が画像一時保持手段から第２の画像信号の１ライン分の信号が出力されたと判断される値の時に第６のカウント手段から更新信号を出力させて読み出しライン番号発生手段が発生する読出しライン番号を更新し、画像選択手段により、読出しライン番号と、それに続く予め定めた数のライン番号にそれぞれ対応した複数ラインの画像信号を画像一時保持手段から選択して、この選択したそれぞれの画素を第２の画像信号の垂直方向の画素数がＮｄ／Ｎｃ倍に縮小された画像信号を生成するために用い、
第２の画像信号の拡大時は、記憶手段から読み出し要求に応じて読み出された第２の画像信号を複数ライン単位で画像一時保持手段に一時保持すると共に、読み出し要求入力時に第４のカウント手段及び第５のカウント手段のカウント動作を行って、第５のカウント手段から画像一時保持手段に保持される第２の画像信号のラインの信号に対応したライン番号を示すカウンタ値を出力させ、比較手段から、第５のカウント手段のカウンタ値が、読み出しライン番号と予め設定した第２の所定値とを加算した値よりも小となった時に、読出し要求を発生して記憶手段から第２の画像信号の読出しを行わせ、かつ、第４のカウント手段に第２の画像信号を変換して出力する際の出力周波数と同一周波数の第８の変換用クロックをカウントさせ、出力データ要求がある度に第６のカウント手段のカウンタ値を更新し、第６のカウント手段のカウント値が画像一時保持手段から第２の画像信号の１ライン分の信号が出力されたと判断される値の時に第６のカウント手段から更新信号を出力させて読み出しライン番号発生手段が発生する読出しライン番号を更新し、画像選択手段により、読出しライン番号と、それに続く予め定めた数のライン番号にそれぞれ対応した複数ラインの画像信号を画像一時保持手段から選択して、この選択したそれぞれの画素を第２の画像信号の垂直方向の画素数がＮｄ／Ｎｃ倍に拡大された画像信号を生成するために用いる。

本発明によれば、外部から入力された画像信号の拡大時及び縮小時、記憶手段から読み出した画像信号の拡大時及び縮小時のいずれの場合も、同一回路で水平画素数変換や垂直画素数変換ができるため、回路規模を小さくでき、よって、外部から入力された画像信号を拡大又は縮小して記録媒体に記録したり、記録媒体から再生した画像信号を一旦記憶手段に記憶し、その記憶手段から読み出した再生画像信号を拡大又は縮小するような記録再生装置に適用した場合に、記録用と再生用の画素数変換装置を共用できるので、特に有効である。

また、本発明によれば、記憶手段から読み出した出力画像信号である第２の画像信号の拡大時及び縮小時のいずれの場合も、水平画素数変換時及び垂直画素数変換時の少なくともどちらか一方で画素数変換し、その画素数変換後の第２の画像信号を外部へ出力することができ、記憶手段に対するアクセス回数は１回で済むため、従来に比べて記憶手段へのアクセス頻度を低減でき、また様々な画素数変換を行うことができる。

次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる画素数変換装置の一実施の形態の全体構成のブロック図を示す。同図において、画像入力部１より入力された画像信号（通常は動画像信号）は、信号選択部２を経由して垂直画素数変換部（Ｖスケーラ）３に供給されて垂直方向の画素数が変換された後、信号選択部２を経由して水平画素数変換部（Ｈスケーラ）４に供給され、ここで水平方向の画素数が変換される。

これにより、水平画素数変換部４からは垂直方向及び水平方向の両方向について画素数が変換された画像信号が取り出され、メモリ６に供給されて書き込まれた後、記録再生装置等７に供給されて記録される。

また、上記の場合とは異なり、画像入力部１より入力された画像信号は、信号選択部２を経由して直接メモリ６に書き込まれた後、記録再生装置等７に供給されて記録されることもある。

記録再生装置等７から再生された画像データは、メモリ６により一旦書き込まれた後、信号選択部２を経由して垂直画素数変換部３に供給されて垂直方向の画素数が変換された後、信号選択部２を経由して水平画素数変換部４に供給され、ここで水平方向の画素数が変換される。

これにより、水平画素数変換部４からは垂直方向及び水平方向の両方向について画素数が変換された画像信号が取り出され、信号選択部２を再び経由して画像出力部５から出力される。画像出力部５から出力された画素数変換後画像信号は、図示しないテレビモニタ等に出力されて表示される。また、記録再生装置等７は、テープ、ディスク、半導体メモリ等の記録媒体に画像信号を記録し再生する装置であるが、ＭＰＥＧ（Moving Picture Experts Group）等の画像圧縮回路が含まれる場合もある。

次に、入力画像信号を画素数変換してメモリに書き込む場合、及びメモリ読み出し画像信号を画素数変換して出力する場合の各例について説明する。画素数変換は、拡大（画素数増加）のための画素数変換と、縮小（画素数減少）のための画素数変換とがある。

（１）入力画像信号を拡大してメモリに書き込む場合
図２はこの場合の画素数変換装置のブロック図を示す。同図中、図１と同一構成部分には同一符号を付してある。図２において、画像入力部１から水平画素数Ｈがｎ個、垂直画素数Ｖがｍ個の画像信号がクロック周波数ｆで入力されて、信号選択部２を経由して垂直画素数変換部３に供給され、垂直画素数Ｖのみがａ’倍（ａ’は１より大なる数）のｍａ’とされる。このとき、入力画像信号は垂直画素数変換部３の変換処理速度に関係なく順次に入力され、また、垂直画素数変換部３において出力画素数＞入力画素数とする必要があるので、クロック生成回路８により、入力画像信号のクロック周波数ｆをａ倍（ａはａ’より大なる自然数）して生成された周波数ｆ・ａのクロックを、データ処理及びデータ出力のために用いる。

垂直画素数変換部３から出力された画像信号は、図２に示すように、信号選択部２を経由して水平画素数変換部４に供給され、ここで水平画素数Ｈのみがｂ’倍（ｂ’は１より大なる数）のｎｂ’に変換される。このとき、入力される垂直画素数変換後の画像信号は水平画素数変換部４の変換処理速度に関係なく順次に入力され、また、水平画素数変換部４において出力画素数＞入力画素数とする必要があるので、クロック生成回路８により、水平画素数変換部４の入力画像信号のクロック周波数ｆａをｂ倍して生成された周波数ｆ・ａ・ｂのクロックを、データ処理及びデータ出力のために用いる。ただし、ｂはｂ’より大きな自然数である。

このようにして、水平画素数変換部４からは水平画素数Ｈがｎｂ’個で、垂直画素数Ｖがｍａ’個である画像信号が取り出され、図２の信号選択部２を経由してメモリ６に供給されて書き込まれる。以上の動作をまとめると、表１のようになる。

これにより、本実施の形態によれば、入力信号の拡大時には、拡大倍率に応じた周波数のクロックを用いなくても、入力信号のクロック周波数の２倍の周波数のクロックを用いた場合は、１倍より大で２倍以下の任意の値（整数に限らない）の拡大ができる。

（２）入力画像信号を縮小してメモリに書き込む場合
図３はこの場合の画素数変換装置のブロック図を示す。同図中、図１と同一構成部分には同一符号を付してある。図３において、画像入力部１から水平画素数Ｈがｎ個、垂直画素数Ｖがｍ個の画像信号がクロック周波数ｆで入力されて、信号選択部２を経由してまず、水平画素数変換部４に供給され、ここで、水平画素数Ｈのみがｎ／ｄ’個（ｄ’は１より大なる数）とされる。このとき、水平画素数変換部４では、縮小により出力画素数＜入力画素数となるので、水平画素数変換部４のクロックとしては入力画像信号の周波数ｆのクロックがそのまま使用できる。又は、クロック生成回路１０により周波数は同一であるが、クロックの位相等を変更した新たなクロックを生成して用いてもよい。

上記の水平画素数変換部４から出力された水平画素数変換後画像信号は、信号選択部２を経由して垂直画素数変換部３に供給され、ここで垂直画素数Ｖのみがｍ／ｃ’個（ｃ’は１より大なる数）とされる。このとき、垂直画素数変換部３では、縮小により出力画素数＜入力画素数となるので、垂直画素数変換部３のクロックとしては入力画像信号の周波数ｆのクロックがそのまま使用できる。又は、クロック生成回路１０により周波数は同一であるが、クロックの位相等を変更した新たなクロックを生成して用いてもよい。

このようにして、垂直画素数変換部３からは水平画素数Ｈがｎ／ｄ’個で、垂直画素数Ｖがｍ／ｃ’個である画像信号が取り出され、図２の信号選択部２を経由してメモリ６に供給されて書き込まれる。以上の動作をまとめると、表２のようになる。

これにより、本実施の形態によれば、入力信号の縮小時には、縮小倍率に応じた周波数のクロックを用いなくても、入力信号のクロック周波数と同じ周波数のクロックを用いて、任意の倍率（整数に限らない）の縮小ができる。

（３）メモリ読み出し画像信号を拡大して出力する場合
図４はこの場合の画素数変換装置のブロック図を示す。同図中、図１と同一構成部分には同一符号を付してある。図４において、メモリ６には記録再生装置７から再生された、水平画素数Ｈがｎ個で、垂直画素数Ｖがｍ個の画像信号が記憶されており、この画像信号を垂直方向にａ’倍、水平方向にｂ’倍に拡大し、周波数ｆのクロックで出力する場合について説明する。

この場合、メモリ６から読み出された画像信号は、信号選択部２を経由して垂直画素数変換部３に供給され、ここで垂直画素数Ｖのみがａ’倍のｍ・ａ’とされる。この読出し信号拡大時は、この画素数変換装置の外部に接続された外部回路からの出力データ要求を待って、画素数変換装置から拡大処理された画像信号を出力するため、出力画像信号のクロック周波数を基準として、入力画像信号の拡大処理のためのクロック周波数を決定する必要がある。そこで、垂直画素数変換部３においては、出力画素数＞入力画素数となるので、周波数ｆのクロックで読み出す場合は、垂直画素数変換部３では読み出し画像信号の周波数ｆのクロックが入力クロックとしてそのまま使用できる。又は、クロック生成回路１１により周波数は同一であるが、クロックの位相等を変更した新たなクロックを生成して用いてもよい。

垂直画素数変換部３から出力された垂直画素数変換後画像信号は、信号選択部２を経由して図４の水平画素数変換部４に供給され、ここで水平画素数Ｈのみがｂ’倍のｎ・ｂ’とされる。ここで、水平画素数変換部４においても、外部回路からの出力データ要求を待って、画素数変換装置から拡大処理された画像信号を出力するため、出力画像信号のクロック周波数を基準として、入力画像信号の拡大処理のためのクロック周波数が決定され、また、拡大時は出力画素数＞入力画素数であるので、出力画像信号の周波数ｆのクロックが水平画素数変換部４の入力クロック周波数としてそのまま使用できる。又は、クロック生成回路１１により周波数は同一であるが、クロックの位相等を変更した新たなクロックを生成して用いてもよい。

このようにして、水平画素数変換部４からは水平画素数Ｈがｎ・ｂ’個、垂直画素数Ｖがｍ・ａ’個の拡大された画像信号が、周波数ｆのクロックで取り出され、図４の信号選択部２を経由して画像出力部５から出力される。以上の動作をまとめると、表３のようになる。

これにより、本実施の形態によれば、出力信号の拡大時には、拡大倍率に応じた周波数のクロックを用いなくても、読み出し又は出力信号のクロック周波数と同一周波数のクロックを用いて、任意の倍率（整数に限らない）の拡大ができる。

（４）メモリ読み出し画像信号を縮小して出力する場合
図５はこの場合の画素数変換装置のブロック図を示す。同図中、図１と同一構成部分には同一符号を付してある。図５において、メモリ６には記録再生装置７から再生された、又は画像入力部１から信号選択部２を経由して直接供給された、水平画素数Ｈがｎ個で、垂直画素数Ｖがｍ個の画像信号が記憶されており、この画像信号を垂直方向に１／ｃ’倍（ｃ’は１より大なる数）、水平方向に１／ｄ’倍（ｄ’は１より大なる数）に縮小し、周波数ｆのクロックで出力する場合について説明する。

この場合、メモリ６から読み出された画像信号は、信号選択部２を経由して図５の水平画素数変換部４にまず供給され、ここで水平画素数Ｈのみが１／ｄ’倍されてｎ／ｄ’とされる。ここで、読出し信号縮小時は、この画素数変換装置の外部に接続された外部回路からの出力データ要求を待って、画素数変換装置から縮小処理された画像信号を出力するため、出力画像信号のクロック周波数を基準として、入力画像信号の縮小処理のためのクロック周波数を決定する必要がある。そこで、この読み出し信号縮小時は、水平画素数変換部４において、入力画素数は出力画素数のｄ’倍なので、水平画素数変換部４の出力画像信号のクロック周波数をｆ・ｃとすると、そのｄ倍（ｄはｄ’より大なる自然数）の周波数ｆ・ｃ・ｄのクロックが水平画素数変換部４の動作クロックとして、データ処理、データ出力のために必要となる。

水平画素数変換部４から出力された変換後の画像信号は、図５に示すように信号選択部２を経由して垂直画素数変換部３に供給され、ここで垂直画素数Ｖのみが１／ｃ’倍されてｍ／ｃ’とされる。このとき、垂直画素数変換部３において縮小時は、入力画素数は出力画素数のｃ’倍なので、垂直画素数変換部３では、垂直画素数変換後の出力画像信号のクロック周波数ｆをｃ（ｃはｃ’より大なる自然数）倍した周波数のクロックｆ・ｃが、垂直画素数変換のデータ処理及びデータ出力のための入力クロック（内部の動作クロック）として必要となる。そのため、クロック生成回路９により、上記の周波数ｆ・ｃ・ｄのクロックと周波数ｆ・ｃのクロックが生成される。

これにより、垂直画素数変換部３から出力された画素数変換後の画像信号は、図５に示すように、信号選択部２を経由して画像出力部５に供給されこれより出力される。このようにして、垂直画素数変換部３からは水平画素数Ｈがｎ／ｄ’個、垂直画素数Ｖがｍ／ｃ’個に縮小された画像信号が、周波数ｆのクロックで取り出され、図５の信号選択部２を経由して画像出力部５から出力される。以上の動作をまとめると、表４のようになる。

これにより、本実施の形態によれば、出力信号の縮小時には、縮小倍率に応じた周波数のクロックを用いなくても、出力信号の２倍の周波数のクロックを用いた場合は、１倍より小で１／２以上の任意の値の縮小ができる。

なお、上記のように、垂直画素数変換部３と水平画素数変換部４の動作順序は、拡大の場合は垂直画素数変換→水平画素数変換、縮小の場合は水平画素数変換→垂直画素数変換の順序で行うと有利となる。垂直画素数変換と水平画素数変換の順序は基本的にはどちらが先でも構わないが、上記の実施の形態の順序で画素数変換を行うと、後述する垂直画素数変換部３内部のラインメモリの必要サイズを小さくできるからである。

すなわち、拡大の時に最初に水平画素数変換を行うと、１ラインの水平画素数が入力時よりも増加するために、ラインメモリを必要とする垂直画素数変換の際に、大きなサイズのラインメモリが必要となってしまうからであり、また、縮小の時は最初に水平画素数変換をして、１ラインの水平画素数を入力時よりも少なくすることにより、続いて行う垂直画素数変換の際に用いるラインメモリのサイズを小さくできるからである。

このように、本実施の形態によれば、メモリ読み出し画像信号を、拡大して出力する場合、及びメモリ読出し画像信号を縮小して出力する場合のいずれの場合も、メモリ６から読み出した画像信号に対して垂直画素数変換部３及び水平画素数変換部４の一方で画素数変換処理した画像信号を、直接他方の画素数変換部に供給して画素数変換した後、外部へ出力することができるため、メモリ６のアクセス回数は１回で済む。

これに対し、従来はメモリから読み出した画像信号を垂直画素数変換部及び水平画素数変換部のうちの一方で画素数を変換した後メモリに書き戻した後、再びメモリから垂直画素数又は水平画素数変換後の画像信号を読み出して、垂直画素数変換部及び水平画素数変換部の他方で画素数を変換した後メモリに再度書き戻すことにより、メモリに垂直画素数と水平画素数の両方が変換された画像信号を記憶させるため、メモリのアクセス回数は４回必要となる。これに比べて、本実施の形態では上記のようにメモリのアクセス回数は１回で済むので、メモリのアクセス回数を従来に比べて大幅に低減することができる。

次に、本発明の画素数変換装置を構成する各部の構成及び動作について更に詳細に説明する。図６は本発明の画素数変換装置の要部をなす図１の水平画素数変換部４の一実施の形態の回路系統図を示す。この水平画素数変換部４の動作について、(i)入力信号拡大時、(ii)入力信号縮小時、(iii)出力信号縮小時、(iv)出力信号拡大時のそれぞれについて順番に説明する。なお、「入力信号」とは、図１の画像入力部１から入力された画像信号のことであり、「出力信号」とは、図１のメモリ６から読み出された画像信号のことである。

まず、入力信号拡大時の動作について、図８のタイミングチャートと併せ参照して説明する。図６において、入力画像信号の図８（Ｂ）に示す水平同期信号ｈｓｙｎｃにより、又は自己同期可能なカウンタにて生成された水平同期信号と同等の信号により、定倍カウンタ１１及び１２、入力データ数カウンタ１５、読み出し画素番号発生回路１６がリセットされる。なお、図８（Ｂ）及び後述する各図において、「？Ｔ」は、図８（Ａ）等に示すクロックｃｌｋの整数倍の周期であるが、その整数倍の値は特に規定しないことを示す。このリセットによって、定倍カウンタ１１のカウンタ値、入力データ数カウンタ１５のカウンタ値、読み出し画素番号発生回路１６の読み出し画素番号は、それぞれ図８（Ｅ）、（Ｆ）、（Ｇ）に示すように”０”となる。なお、この入力信号拡大時には定倍カウンタ１２は使用しない。また、スイッチＳＷ１及びＳＷ２は端子イ側に接続される。

ここで、入力信号拡大時には、表１に示したように、水平画素数変換部４では、入力画像信号のクロック周波数よりも高いクロック周波数での動作を必要とする。そこで、入力イネーブル信号が定倍カウンタ１１に供給され、図８（Ｃ）に示すハイレベル期間は定倍カウンタ１１のカウンタ値を同図（Ａ）に示す入力画像信号のクロック周波数の自然数倍のクロック周波数のクロック入力毎に、同図（Ｅ）に示すようにカウントアップし、また、イネーブル信号発生器１７から複数個並列に設けられたＤ型フリップフロップ（以下、ＤＦＦと記す）２０のうち、イネーブル信号ｗｅが入力されるＤＦＦ２０に、入力画像信号（画像データ）ｄｉｎが図８（Ｄ）に模式的に示すように、画素毎に順番に記憶される。

ＤＦＦ２０はここでは５個以上設けられており、画像データを画素単位で巡回的に記憶する。従って、例えば、ＤＦＦ２０が５個あるものとすると、１番目の画像データＤ０は１番目のＤＦＦ２０に記憶され、２番目の画像データＤ１は２番目のＤＦＦ２０に記憶され、３番目の画像データＤ２は３番目のＤＦＦ２０に記憶され、４番目の画像データＤ３は４番目のＤＦＦ２０に記憶され、５番目の画像データＤ４は５番目のＤＦＦ２０に記憶され、６番目の画像データＤ５は１番目のＤＦＦ２０に記憶され、以下同様の動作が巡回的に繰り返される。

また、定倍カウンタ１１及び１２は、カウンタ値”０”から”ｎ−１”までを巡回カウントする（ここでは、ｎ＝３としている）。この定倍カウンタ１１のカウンタ値が”ｎ−１”（すなわち、ここでは”２”）で、かつ、入力イネーブル信号がハイレベル（論理”１”）のとき、ＡＮＤ回路１３からスイッチＳＷ１を介して入力データ数カウンタ１５に論理”１”の信号が印加され、入力データ数カウンタ１５は図８（Ｆ）に示すようにカウントアップする。この入力データ数カウンタ１５の出力カウンタ値は、イネーブル信号発生器１７に供給されてイネーブル信号ｗｅを発生して、複数個あるＤＦＦ２０のうち、画像データを記憶すべき順番の一つのＤＦＦにのみ論理”１”のイネーブル信号を供給させる一方、コンパレータ１８に供給される。

読み出し画素番号発生回路１６は、後段の補間フィルタ２２に供給される画像信号の選択に用いられる回路で、例えば図７に示す回路構成とされている。同図中、図６と同一構成部分には同一符号を付してある。図７において、読み出し画素番号発生回路１６は、第１のカウンタｃｎｔＡ、第２のカウンタｃｎｔＢ、中央処理装置（ＣＰＵ）２４、レジスタ２５及び２６、セレクタ２７から構成されている。また、図７に示すＤＦＦ２０’は図６に示した複数のＤＦＦ２０に相当し、ここでは８個のＤＦＦ（すなわち、８画素分のＤＦＦ）が並列に設けられた構成であり、このうち５個のＤＦＦの出力画像データが、後述するようにセレクタ２１により選択される。なお、図７では図６に示した演算回路１９の図示を便宜上省略している。

係数ＲＡＭ２８は補間フィルタ２２内に設けられた５つの乗算器に１対１に対応して設けられた５つのランダム・アクセス・メモリ（ＲＡＭ）から構成されており、読み出し画素番号発生回路１６内のセレクタ２７から出力される切換信号に基づき、補間フィルタ２２内に設けられた対応する乗算器に乗算係数を切換出力する。また、補間フィルタ２２は、セレクタ２１から供給される５画素分の画像データと係数ＲＡＭ２８から供給される乗算係数とを別々に乗算し、得られた５つの乗算結果を加算する加算器とで構成されている。なお、係数ＲＡＭ２８の図示は図６では補間フィルタ２２内に設けられているものとしている。

読み出し画素番号発生回路１６内のｃｎｔＡ及びｃｎｔＢは共に入力水平同期信号ｈｓｙｎｃでクリア（０リセット）され、また、読み出し画素番号更新信号に基づき、１画素出力毎にｃｎｔＡはレジスタ２６に記憶されたＮａ／Ｎｂの整数部分を計数し、ｃｎｔＢはレジスタ２５に記憶されたＮａ／Ｎｂの小数部分を計数する（ただし、Ｎａは変換前の入力画像信号の有効画素数、Ｎｂは変換後の有効画素数）。すなわち、１画素出力毎にｃｎｔＢはＮａ／Ｎｂの小数部分を前回の出力に加算し、その値をセレクタ２７を介して係数ＲＡＭ２８のアドレスの下位８ビットとして出力して乗算係数を決定する。一方、ｃｎｔＡは、１画素出力毎にＮａ／Ｎｂの整数部分とｃｎｔＢのキャリー信号とを加算し、その加算値を変換に使用する画素番号として図示しない演算回路（図６の演算回路１９に相当）を介してセレクタ２１に供給する一方、図６のコンパレータ１８に供給する。

再び図６に戻って説明するに、コンパレータ１８は入力データ数カウンタ１５のカウンタ値と、読み出し画素番号発生回路１６の出力画素番号とを比較し、入力データ数カウンタ１５のカウンタ値が、読み出し画素番号発生回路１６の出力画素番号に所定値α（図８の例では５）を加算した値以上となると、出力信号を論理”１”とする。ここで、上記の所定値αは、１つの出力画素データを生成するために使用する入力画素データの数に相当し、入力データ数カウンタ１５のカウンタ値が、上記の画素番号よりα以上となるとα個のＤＦＦ２０に出力画素データを生成するために必要な入力画素データが蓄えられたと判断する。

コンパレータ１８の出力信号は、図８（Ｊ）に示す後段の回路に対する出力イネーブル信号として出力される一方、スイッチＳＷ２を介して読み出し画素番号発生回路１６に図８（Ｈ）に示す読み出し画素番号更新信号として入力され、読み出し画素番号発生回路１６が発生する読出し画素番号を１つインクリメントする。図８（Ｇ）は読み出し画素番号発生回路１６の出力画素番号を示し、ここでは３／４（＝Ｎａ／Ｎｂ）ずつカウントしたときの整数部分の値を示している。

読み出し画素番号発生回路１６から出力された図８（Ｇ）に示す読み出し画素番号は演算回路１９に供給され、ここで所定のモジュロ演算が施された後、セレクタ２１に読み出し画素番号として供給される。これにより、セレクタ２１は読み出し画素番号に対応して、図８（Ｉ）に示すように、最初は５つの画素の画像データＤ０〜Ｄ４を並列に出力し、続いて、同じ５つの画素の画像データＤ０〜Ｄ４を並列に出力し、続いて、５つの画素の画像データＤ１〜Ｄ５を出力し、以後、同様にして連続する５つの画素の画像データを順次出力する。

セレクタ２１から出力された５つの画素の画像データは、補間フィルタ２２に供給され、ここで５つの画素の画像データに対して所定の補間処理を行って１つの画素の画像データに変換された後、出力される。ここでは、図８（Ｉ）に示すように、５つの画素の画像データから補間処理された１つの画素データが２回繰り返し生成されて出力されており、水平方向の画素数の拡大が行われる。図８のタイミングチャートでは、出力される４画素データ内に同一の構成からなる１画素データが含まれており、４／３倍の拡大が行われる。

ただし、図８（Ｉ）に示したように、５つの画素の画像データＤ０〜Ｄ４が１クロック期間出力された後、続く１クロック期間で同じ５つの画素の画像データＤ０〜Ｄ４が出力されているが、補間フィルタ２２内に設けられた乗算器の乗算係数が異なる値に切り換えられるので、異なる補間特性が施されて出力される。

次に、入力信号を縮小する場合の図６の水平画素数変換部４の動作について、図９のタイミングチャートを併せ参照して説明する。図６において、図９（Ａ）に示すクロックに同期した、入力画像信号の同図（Ｂ）に示す水平同期信号ｈｓｙｎｃにより、又は自己同期可能なカウンタにて生成された水平同期信号と同等の信号により、定倍カウンタ１１及び１２、入力データ数カウンタ１５、読み出し画素番号発生回路１６がリセットされる。このリセットによって、入力データ数カウンタ１５のカウンタ値、読み出し画素番号発生回路１６の読み出し画素番号は、それぞれ図９（Ｅ）、（Ｆ）に示すように”０”となる。

ここで、入力信号縮小時には、表２に示したように、水平画素数変換部４では、クロック周波数は入力画像信号と同じクロック周波数で画素数変換処理を行う。そこで、その後、定倍カウンタ１１及び１２は常にカウンタ値”１”を出力するようにセットされ、カウンタとして使用されないようにされるが、ＡＮＤ回路１３、１４の一方の入力端子に”１”を入力して常にゲート「開」状態とする。

続いて、図９（Ａ）に示すクロックに同期した同図（Ｃ）に示す入力イネーブル信号がＡＮＤ回路１３及びスイッチＳＷ１を介して入力データ数カウンタ１５に供給されて、入力データ数カウンタ１５のカウンタ値が同図（Ｅ）に示すように変化すると共に、データがＤＦＦ２０に入力されて同図（Ｄ）に示すように書き込まれる。入力データ数カウンタ１５のカウントが進み、図９（Ｅ）に示すようにカウンタ値が”５”になると、コンパレータ１８により読み出し画素番号発生回路１６からの読み出し番号（このとき、同図（Ｆ）に示すように”０”）よりも所定値以上大であるという条件を満足するため、コンパレータ１８から同図（Ｉ）に示すように論理”１”の出力イネーブル信号が出力される。

以下、定倍カウンタ１１及び１２を使用しない点を除いて、上記の入力信号拡大時と同様の動作が行われ、ＤＦＦ２０に書き込まれた入力データは、図９（Ｈ）に示すようにセレクタ２１により５つの画素の画像データずつ選択されて補間フィルタ２２に供給される、ここで５つの画素の画像データに対して所定の補間処理を行って１つの画素の画像データに変換された後、出力される。

ここでは、図９（Ｈ）に示すように、補間フィルタ２２は、最初は５つの画素の画像データＤ０〜Ｄ４から１画素データを生成し、次に５つの画素の画像データＤ１〜Ｄ５から１画素データを生成し、以下、同様の動作が行われるが、４番目の出力画素データは５つの画素データＤ３〜Ｄ７から生成されるのではなく間引かれ、次の５つの画素データＤ４〜Ｄ８から生成されており、水平方向の画素数の縮小が行われる。図９（Ｆ）に示す読み出し画素番号は、一例として１.４（＝Ｎａ／Ｎｂ）ずつ加算したときの整数部分の値を示しており、この場合、１／１.４倍の水平方向の画素数の縮小が行われる。なお、図９（Ｇ）は読み出し画素番号発生回路１６に入力される読み出し画素番号更新信号であり、出力イネーブル信号と同じ波形の信号である。

次に、図６に示す水平画素数変換部４の出力信号縮小時の動作について、図１０のタイミングチャートと併せ参照して説明する。出力信号縮小時は、図１のメモリ６の読み出し画像信号を縮小して出力するか、メモリ６の読み出し画像信号を縮小してメモリ６に書き戻す場合であり、図６において、入力画像信号の図１０（Ｂ）に示す水平同期信号ｈｓｙｎｃにより、又は自己同期可能なカウンタにて生成された水平同期信号と同等の信号により、定倍カウンタ１１及び１２、入力データ数カウンタ１５、読み出し画素番号発生回路１６がリセットされる。このリセットによって、定倍カウンタ１２のカウンタ値、入力データ数カウンタ１５のカウンタ値、読み出し画素番号発生回路１６の出力読み出し画素番号は、それぞれ図１０（Ｊ）、（Ｄ）、（Ｇ）に示すように”０”となる。また、スイッチＳＷ１及びＳＷ２は端子ロ側に接続される。

ここで、出力信号縮小時には、表４に示したように、水平画素数変換部４は、出力データのクロック周波数より高い周波数のクロックで画素数変換処理を行う。コンパレータ１８は入力データ数カウンタ１５と読み出し画素番号発生回路１６の出力読み出し画素番号とを比較し、入力データ数カウンタ値が、読み出し画素番号＋β（図１０の例ではβ＝８）より大なる値となるまで、図１０（Ｃ）に示すように論理”１”の読み出し要求を出し続ける。ここで、上記のβは、セレクタ２１の入力側に設けられた出力信号である画素データを記憶する図６のＤＦＦ２０（図７の２０’）の個数、すなわち記憶できる入力画素データ数に対応し、入力データ数カウンタ１５のカウンタ値が、上記の画素番号よりβ以上となると、すべてのＤＦＦ２０（２０’）に出力画素データを生成するために必要な出力信号である画素データが蓄えられたと判断する。

コンパレータ１８から出力された論理”１”の読み出し要求は、スイッチＳＷ１を介して入力データ数カウンタ１５にイネーブル信号として印加され、入力データ数カウンタ１５は図１０（Ａ）に示す出力データのクロック周波数の自然数倍のクロックをカウントし、その入力データ数カウンタ値は同図（Ｄ）に示すように暫時増加していく。

また、イネーブル信号発生器１７から出力されるイネーブル信号が読出し要求から？Ｔ遅れて図１０（Ｅ）に示すように論理”１”となり、ＤＦＦ２０には図１０（Ｆ）に示すように、入力画像データが１画素ずつ順次格納されていく。ＤＦＦ２０に格納された画像データは、読み出し画素番号発生回路１６から演算回路１９を介してセレクタ２１に入力される値でセレクタ２１により５つのＤＦＦ２０の画像データが選択され、補間フィルタ２２に供給されて補間処理される。ここでは、補間フィルタ２２は、図１０（Ｋ）に示すように、５つの画素の画素データから１画素分の画像データを生成し、画素数が縮小された画像データを出力する。

一方、出力側に接続された回路から図１０（Ｉ）に示すように出力データ要求信号が入力されると、出力データ要求信号は定倍カウンタ１２にイネーブル信号として供給され、これにより定倍カウンタ１２はクロックをカウントし、図１０（Ｊ）に示すように０〜ｎ−１を巡回カウントする（図１０ではｎ＝３としている）。

この定倍カウンタ１２のカウンタ値がｎ−１の値（図１０の例では”２”）で、かつ、出力データ要求信号が論理”１”のとき、ＡＮＤ回路１４からスイッチＳＷ２を経由して読み出し画素番号発生回路１６に供給される読み出し画素番号更新信号が、図１０（Ｈ）に示すように論理”１”となり、読み出し画素番号発生回路１６から出力される読み出し画素番号が図１０（Ｇ）に示すように更新される。図１０（Ｇ）に示す読み出し画素番号は、一例として５／４（＝Ｎａ／Ｎｂ）ずつ加算したときの整数部分の値を示しており、この場合、４／５倍の水平方向の画素数の縮小が行われる。

次に、図６に示す水平画素数変換部４の出力信号拡大時の動作について、図１１のタイミングチャートと併せ参照して説明する。出力信号拡大時は、表３に示したように、水平画素数変換部４では、クロック周波数は入力画像信号と同じクロック周波数で画素数変換処理を行うため、定倍カウンタ１１及び１２は常にカウンタ値”１”を出力するようにセットされ、カウンタとして使用されないようにされるが、ＡＮＤ回路１３、１４の一方の入力端子に”１”を入力して常にゲート「開」状態とする。それ以外は、図１０のタイミングチャートと共に説明した出力信号縮小時と同様の動作が行われ、補間フィルタ２２からは図１１（Ｉ）に示すように、同じ画素データが２回繰り返して出力される期間があり、水平方向の画素数が拡大された画像データが出力される。

なお、図１１（Ａ）はクロック、同図（Ｂ）は水平同期信号ｈｓｙｎｃ、同図（Ｃ）はコンパレータ１８から出力される読み出し要求信号、同図（Ｄ）は入力データ数カウンタ１５のカウンタ値、同図（Ｅ）はＤＦＦ２０に入力される入力イネーブル信号、同図（Ｆ）はＤＦＦ２０に１画素ずつ格納される画像データ、同図（Ｇ）は読み出し画素番号発生回路１６から出力される読み出し画素番号、同図（Ｈ）はＡＮＤ回路１４及び定倍カウンタ１２に供給される出力データ要求信号を示す。ここでは、図１１（Ｇ）に示す読み出し画素番号は、一例として３／４（＝Ｎａ／Ｎｂ）ずつ加算したときの整数部分の値を示しており、この場合、４／３倍の水平方向の画素数の拡大が行われる。

次に、本発明の画素数変換装置の他の要部をなす図１の垂直画素数変換部３の構成及び動作について詳細に説明する。図１２は垂直画素数変換部３の一実施の形態の回路系統図を示す。この垂直画素数変換部３の動作について、(i)入力信号拡大時、(ii)入力信号縮小時、(iii)出力信号縮小時、(iv)出力信号拡大時のそれぞれについて順番に説明する。なお、前述したように入力信号とは画像入力部１から入力された画像信号であり、出力信号とはメモリ６から読み出された画像信号である。

まず、垂直画素数変換部３の入力信号拡大時の動作について、図１４のタイミングチャートと併せ参照して説明する。なお、図１４において、（Ａ）〜（Ｇ）と（Ｈ）〜（Ｍ）とは図示の便宜上、時間軸を異ならせて図示している。図１２において、入力画像信号の図１４（Ａ）に示す垂直同期信号ｖｓｙｎｃと水平同期信号ｈｓｙｎｃのうち、垂直同期信号ｖｓｙｎｃにより、入力ライン数カウンタ３９と読出しライン番号発生回路４３とがそれぞれクリアされて、図１４（Ｃ）、（Ｅ）に示すようにそれらのカウンタ値及び出力読出しライン番号が”０”とされる。また、スイッチＳＷ３〜ＳＷ５は端子ハ側に接続される。

続いて、図１４（Ａ）及び（Ｉ）に示す水平同期信号ｈｓｙｎｃ又は自己同期可能なカウンタにて生成された水平同期信号と同等の信号により、定倍カウンタ３１及び３２、入力データ数カウンタ３６、出力データ数カウンタ４２がそれぞれリセットされて、それらのカウンタ値が”０”とされる。なお、この入力信号拡大時には定倍カウンタ３２は使用されない。一方、入力信号拡大時には、表１に示したように、垂直画素数変換部３では、クロック周波数は入力画像信号より高いクロック周波数を必要とし、その高いクロック周波数を用いて画像を取り込むため、定倍カウンタ３１が用いられる。

続いて、入力イネーブル信号がＡＮＤ回路３３の一方の入力端子と定倍カウンタ３１に供給され、図１４（Ｂ）及び（Ｊ）に示すハイレベル期間は定倍カウンタ３１のカウンタ値を同図（Ｈ）に示すクロック入力毎に、同図（Ｌ）に示すように巡回カウントさせる。ここで、上記の巡回カウンタ値は、０〜ｎ−１であり、図１４（Ｌ）の例ではｎ＝２としており、定倍カウンタ３１は「０」と「１」のカウンタ値を交互に出力する。

一方、入力イネーブル信号が論理”１”で、かつ、定倍カウンタ３１のカウンタ値がｎ−１（ここでは、「１」）のときにＡＮＤ回路３３からスイッチＳＷ３を介して入力データ数カウンタ３６に論理”１”のイネーブル信号が入力され、その入力データ数カウンタ３６を図１４（Ｈ）に示すクロックｃｌｋのカウント可能状態として、クロック入力毎にカウントアップさせ、その入力データ数カウンタ３６のカウンタ値がラインメモリ書込みイネーブル信号発生器３７に供給される。

また、入力ライン数カウンタ３９はスイッチＳＷ５を介して入力される水平同期信号ｈｓｙｎｃをカウントしており、そのカウンタ値はラインメモリ書込みイネーブル信号発生器３７とコンパレータ４０に供給される。ラインメモリ書込みイネーブル信号発生器３７は、上記のカウンタ３６及び３９の各値に基づいて、図１４（Ｍ）に示すようなイネーブル信号ｗｅを発生して複数個あるラインメモリ３５を順番に書込み可能状態とする。

これにより、入力信号である画像データは、複数個並列に設けられているラインメモリ３５のうち、イネーブル信号ｗｅにより指定された図１４（Ｄ）に示すライン番号の一つのラインメモリに、１ライン分ずつ格納される。ここでは、ラインメモリ３５は一例として６個設けられており、ラインメモリ３５は図１４（Ｄ）に模式的に示すように、順番に、かつ、巡回的に指定される。

一方、コンパレータ４０は、入力ライン数カウンタ３９のカウンタ値と、読出しライン番号発生回路４３から出力される読出しライン番号とを比較し、上記カウンタ値が読出しライン番号に所定値γを加算した値以上であるという条件を満足した時に、出力イネーブル信号を出力する。上記の所定値γは、１ライン分の画像データを出力するときに用いられる画像データを出力するラインメモリ３５の数に対応しており、ここでは例えば”４”である。この出力イネーブル信号は、スイッチＳＷ４を介して出力データ数カウンタ４２に供給されて、これをカウントアップする。出力データ数カウンタ４２のカウンタ値は、１ライン内の画素データ数を表しており、読出しライン番号発生回路４３にイネーブル信号として供給される。

ここで、読出しライン番号発生回路４３は例えば図１３に示す回路構成とされている。同図中、図１２と同一構成部分には同一符号を付してある。図１３において、読み出しライン番号発生回路４３は、第１のカウンタｃｎｔＣ、第２のカウンタｃｎｔＤ、中央処理装置（ＣＰＵ）５２、レジスタ５３及び５４から構成されている。また、ラインメモリ及びセレクタ５１は、図１２の複数個あるラインメモリ３５とセレクタ４５と演算回路４４とからなる回路部を示す。

補間フィルタ４６は、一例として４つの乗算器と、それら乗算器の各乗算結果を加算する加算器とから構成されており、ラインメモリ及びセレクタ５１から出力された画像データに対して所定の補間処理を施して出力する。係数ＲＡＭ５５は補間フィルタ４６内に設けられた４つの乗算器に１対１に対応して設けられた４つのシンクロナス・ランダム・アクセス・メモリ（ＳＲＡＭ）から構成されており、補間フィルタ４６内に設けられた対応する乗算器に乗算係数を切換出力する。また、補間フィルタ４６は、ラインメモリ及びセレクタ５１から供給される４ライン分の画像データと係数ＲＡＭ５５から供給される乗算係数とを別々に乗算し、得られた４つの乗算結果を加算する加算器とで構成されている。係数ＲＡＭ５５の図示は図１２では補間フィルタ４６内に設けられているものとしている。

ＣＰＵ５２は、レジスタ５３にＮｃ／Ｎｄの小数点以上の値を設定し、かつ、レジスタ５４にＮｃ／Ｎｄの小数点以下の値を設定する。ここで、Ｎｃは変換前の入力画像信号の有効走査線数、Ｎｄは変換後の画像信号の有効走査線数を示す。また、ＣＰＵ５２は、係数ＲＡＭ５５を構成する４個のＳＲＡＭに、予め各ラインに乗ずる係数を書き込んでいる。

カウンタｃｎｔＣ及びｃｎｔＤはそれぞれ垂直同期信号ｖｓｙｎｃにより０リセットされる。その後、図１２の出力データ数カウンタ４２のカウンタ値がイネーブル信号として入力される毎に、図１３のカウンタｃｎｔＣは、レジスタ５３からのＮｃ／Ｎｄの小数点以上の値（整数部分）とｃｎｔＤのキャリー出力とを加算して、変換に使用するライン番号を示すカウンタ値を発生してラインメモリ及びセレクタ５１と図示しないコンパレータ４０へ出力する。ｃｎｔＣのカウンタ値は、読出しライン番号として出力される。

また、カウンタｃｎｔＤは、レジスタ５４からのＮｃ／Ｎｄの小数点以下の値と前回の出力とを加算して、補間フィルタ４６で使用する係数を発生して係数ＲＡＭ５５へ出力する。カウンタｃｎｔＤの出力カウンタ値は、係数ＲＡＭ５５を構成する各ＳＲＡＭのアドレスの下位８ビットとして入力される。

再び図１２に戻って説明するに、読出しライン番号発生回路４３から出力された読出しライン番号は、演算回路４４でモジュロ６の演算を行われて、複数個（ここでは６個）あるラインメモリ３５のうち読出しを選択する４個のラインメモリを指定する、図１４（Ｆ）に示す読出しラインメモリ番号としてセレクタ４５に入力される。セレクタ４５は、上記の読出しラインメモリ番号に従い、６個のラインメモリ３５のうち、図１４（Ｇ）に示すように指定された４個のラインメモリ３５の各々から１ライン分の画像データをそれぞれ選択して補間フィルタ４６に供給する。

補間フィルタ４６は４ライン分の画像データに対して、図１３に示した構成の回路により補間処理を行って１ライン分の画像データを生成して出力する。ここでは、図１４（Ｇ）に示すように、最初の１水平期間では読出しライン番号０〜３の４つのラインメモリ３５から出力された４ライン分の画像データから第１ラインの画像データを生成し、２番目の１水平期間では読出しライン番号１〜４の４つのラインメモリ３５から出力された４ライン分の画像データから第２ラインの画像データを生成し、３番目と４番目の１水平期間では読出しライン番号２〜５の４つのラインメモリ３５から出力された４ライン分の画像データから第３ラインと第４ラインの画像データを生成し、以下同様の動作を繰り返す。

なお、上記の第３ラインの画像データと、第４ラインの画像データとは、共にライン番号２〜５の４つのラインメモリ３５から出力された４ライン分の画像データから生成されるが、第３ラインと第４ラインとでは補間フィルタ４６の乗算係数が異なるので、異なる補間処理が施される。このようにして、図１４（Ｅ）に示すように読み出しライン番号は、一例として３／４（＝Ｎｃ／Ｎｄ）ずつ加算されたときの整数部分を示し、３水平期間あたり４ライン分の画像データが生成され、垂直方向の画素数が４／３倍に拡大された画像データが補間フィルタ４６から出力される。

次に、図１２に示す垂直画素数変換部３の入力信号縮小時の動作について、図１５のタイミングチャートと併せ参照して説明する。入力信号縮小時は、表２に示したように、垂直画素数変換部３ではクロック周波数は入力信号と同じクロック周波数が用いられるため、図１２の定倍カウンタ３１及び３２は常に論理”１”を出力するようにセットされ、カウンタとして使用されないようにされ、ＡＮＤ回路３３、３４の一方の入力端子に”１”を入力して常にゲート「開」状態とする。それ以外は、上記の入力信号拡大時と同じ動作を行い、補間フィルタ４６からは図１５（Ｈ）に示すように、垂直方向の画素数が縮小された画像データが出力される。

なお、図１５（Ａ）は垂直同期信号ｖｓｙｎｃ、同図（Ｂ）は水平同期信号ｈｓｙｎｃ、同図（Ｃ）は入力イネーブル（ｅｎａｂｌｅ）信号、同図（Ｄ）は入力ライン数カウンタ３９のカウンタ値、同図（Ｅ）はラインメモリ３５に供給されるイネーブル信号により指定された書込みラインメモリ番号、同図（Ｆ）は読み出しライン番号発生回路４３から出力される読み出しライン番号、同図（Ｇ）は演算回路４４から出力される読出しラインメモリ番号を示す。ここでは、図１５（Ｆ）に示す読み出しライン番号は、一例として５／３（＝Ｎｃ／Ｎｄ）ずつ加算したときの整数部分の値を示しており、この場合、３／５倍の垂直方向の画素数の縮小が行われる。

次に、図１２の垂直画素数変換部３の出力信号縮小時の動作について、図１６のタイミングチャートと併せ参照して説明する。なお、図１６（Ａ）〜（Ｉ）と同図（Ｊ）〜（Ｐ）とは図示の便宜上、時間軸を異ならせて図示してある。出力信号縮小時は、図１のメモリ６の読み出し画像信号を縮小して出力するか、メモリ６の読み出し画像信号を縮小してメモリ６に書き戻す場合である。

まず、図１２において、入力画像信号の図１６（Ａ）に示す垂直同期信号ｖｓｙｎｃにより、入力ライン数カウンタ３９と読出しライン番号発生回路４３とがそれぞれクリアされて、図１６（Ｄ）、（Ｆ）に示すようにそれらのカウンタ値及び出力読出しライン番号が”０”とされる。また、スイッチＳＷ３〜ＳＷ５は端子ニ側に接続される。

続いて、図１６（Ｂ）及び（Ｋ）に示す水平同期信号ｈｓｙｎｃ又は自己同期可能なカウンタにて生成された水平同期信号と同等の信号により、定倍カウンタ３１及び３２、入力データ数カウンタ３６、出力データ数カウンタ４２がそれぞれリセットされて、それらのカウンタ値が”０”とされる。なお、この出力信号縮小時には定倍カウンタ３１は使用されない。これに対し、出力信号縮小時には表４に示したように垂直画素数変換部３で必要となる、出力データのクロック周波数より高いクロック周波数のクロックを定倍カウンタ３２に入力して使用する。

一方、図１６（Ｃ）に示すように垂直同期信号入力と同時に、論理”１”の読出し要求信号がコンパレータ４０から出力され、図１２のスイッチＳＷ３を介して入力データ数カウンタ３６にイネーブル信号として入力され、その入力データ数カウンタ３６を図１６（Ｊ）に示すクロックｃｌｋのカウント可能状態としてカウントアップさせ、その入力データ数カウンタ３６のカウンタ値がラインメモリ書込みイネーブル信号発生器３７に供給されると共に、スイッチＳＷ５を介して入力ライン数カウンタ３９に供給され、図１６（Ｄ）に示すようにカウントさせる。

ラインメモリ書込みイネーブル信号発生器３７は、上記のカウンタ３６及び３９の各値に基づいて、イネーブル信号ｗｅを発生して複数個あるラインメモリ３５を順番に書込み可能状態とする。ここでは、ラインメモリ３５は一例として６個設けられており、書込みラインメモリ番号は図１６（Ｄ）に示すように、０〜５が順番に、かつ、巡回的に指定される。

一方、コンパレータ４０は、入力ライン数カウンタ３９のカウンタ値と、読出しライン番号発生回路４３から出力される読出しライン番号とを比較し、入力ライン数カウンタ３９のカウンタ値が、読出しライン番号に所定値δ（ここでは”５”）を加算した値以下の時には、図１６（Ｃ）に示すように論理”１”の読出し要求信号を出力し、上記の条件を満たさない時には、読出し要求信号の論理を”０”とする。ここで、入力ライン数カウンタ３９のカウンタ値が、読み出しライン番号に上記の所定値δを加算した値以下となった時には、ラインメモリ３５のうち、入力ライン数カウンタ３９のカウンタ値に対応するラインメモリ番号のラインメモリの蓄積画像データの使用が終り、次の画像データ書込み可能状態となったことを示すので、上記のように読み出し要求信号を出力する。

読出し要求により、メモリ６から読み出された画像データは、複数個並列に設けられているラインメモリ３５のうち、イネーブル信号ｗｅにより指定された図１６（Ｅ）に示す書き込みラインメモリ番号に対応した一つのラインメモリに、１ライン分ずつ格納される。

その後、出力側に接続された回路（図示せず）からの出力データ要求信号が、図１６（Ｈ）及び（Ｌ）に示すように入力され、定倍カウンタ３２にイネーブル信号として供給されて、これをクロック計数可能状態とすると共に、ＡＮＤ回路３４の一方の入力端子に供給される。定倍カウンタ３２は、図１６（Ｊ）に示すクロックをカウントし、同図（Ｍ）に示すように、０〜ｎ−１（図１６の例ではｎ＝２）で巡回するカウンタ値を出力する。

この定倍カウンタ３２のカウンタ値がｎ−１（ここでは、”２”）で、かつ、出力データ要求信号の論理値が”１”のときには、ＡＮＤ回路３４からスイッチＳＷ４を介して出力データ数カウンタ４２のイネーブル端子に入力される信号の論理値が”１”となり、出力データ数カウンタ４２から図１６（Ｎ）に示すように、論理値”１”のラインメモリ読出しデータ更新信号が出力される。

上記のラインメモリ読出しデータ更新信号は、読出しライン番号発生回路４３のイネーブル信号として入力され、読出しライン番号発生回路４３から出力される読み出しラインメモリ番号を図１６（Ｆ）に示すように更新させる。この読出しラインメモリ番号は、演算回路４４に供給されて、例えばモジュロ６の演算を施されて図１６（Ｆ）に示す読出しラインメモリ番号とされた後、セレクタ４５に供給される。

セレクタ４５は６個あるラインメモリ３５から出力される画像データのうち、上記の読出しラインメモリ番号を先頭とする全部で４つのラインメモリ番号に対応した４つのラインメモリから各々１ライン分の画像データを読み出して、補間フィルタ４６に供給する。なお、上記の読出しラインメモリ番号を先頭とする全部で４つのラインメモリ番号とは、演算回路４４から出力される読出しラインメモリ番号が「１」であるときには、「１」〜「４」であり、上記読出しラインメモリ番号が「３」であるときには、「３」〜「６」である。

また、ラインメモリ３５から図１６（Ｏ）に示すように読出しデータが出力され、セレクタ４５は出力データ要求に応じてこれを同図（Ｐ）に示すように出力する。補間フィルタ４６は、セレクタ４５から入力される図１６（Ｉ）、（Ｐ）に示す全部で４ライン分の画像データに対して所定の補間処理を行って、１ライン分の画像データを生成して出力する。

ここで、図１６（Ｉ）に示すように、補間処理により得られる３ライン目の出力画像データは、第２ラインから第５ラインの入力画像データに基づくものではなく、第３ラインから第６ラインの入力画像データに基づくものであり、第２ラインから第５ラインの入力画像データに基づく画像データの出力が間引かれ、同様に、第５ラインから第８ラインの入力画像データに基づく画像データの出力等が間引かれており、垂直方向画素数が縮小された画像データが補間フィルタ４６から出力される。図１６（Ｆ）に示す読み出しライン番号は、一例として３／２（＝Ｎｃ／Ｎｄ）ずつ加算したときの整数部分の値を示しており、この場合、２／３倍の垂直方向の画素数の縮小が行われる。

次に、図１２の垂直画素数変換部３の出力信号拡大時の動作について、図１７のタイミングチャートと併せ参照して説明する。この出力信号拡大時は、表３に示したように、クロック周波数は出力信号と同じクロック周波数を用いるために、図１２の定倍カウンタ３１及び３２は常に論理”１”を出力するようにセットされ、カウンタとして使用されないようにされ、ＡＮＤ回路３３、３４の一方の入力端子に”１”を入力して常にゲート「開」状態とする。それ以外は、上記の出力信号縮小時と同じ動作を行う。

これにより、補間フィルタ４６からは図１７（Ｉ）に示すように、５ライン目と６ライン目の出力画像データは、４ライン目の出力画像データと同じ、第３ラインから第６ラインの４ライン分の入力画像データに基づいて、補間フィルタ４６による補間処理により生成された画像データが出力されるため、垂直方向の画素数が拡大された画像データが出力される。ここでは、図１７（Ｆ）に示す読み出しライン番号発生回路４３から出力される読み出し画素番号は、一例として３／４（＝Ｎｃ／Ｎｄ）ずつ加算したときの整数部分の値を示しており、この場合、４／３倍の垂直方向の画素数の拡大が行われる。なお、４ライン目から６ライン目の出力画像データは、上記のように同じ４ラインの入力画像データに基づいて補間処理により生成された画像データであるが、４ラインの入力画像データに対する補間フィルタ４６内での乗算係数が４ライン目から６ライン目のそれぞれにおいて異なるため、異なる補間フィルタ特性が付与されて出力される。

なお、図１７（Ａ）は垂直同期信号ｖｓｙｎｃ、同図（Ｂ）は水平同期信号ｈｓｙｎｃ、同図（Ｃ）はコンパレータ４０から出力される読出し要求信号、同図（Ｄ）は入力ライン数カウンタ３９のカウンタ値、同図（Ｅ）はラインメモリ３５に供給されるイネーブル信号により指定された書込みラインメモリ番号、同図（Ｇ）は演算回路４４から出力される読出しラインメモリ番号、同図（Ｈ）は出力データ要求信号を示す。

このように、本実施の形態によれば、垂直画素数変換部３は図１２に示す回路構成により、また水平画素数変換部４は図６に示す回路構成により、(i)入力信号拡大時、(ii)入力信号縮小時、(iii)出力信号縮小時、(iv)出力信号拡大時のそれぞれを行うことができるため、回路規模とメモリ個数の増大を抑制することができる。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、垂直方向と水平方向の両方向の画素数変換を行うように説明したが、どちらか一方だけの画素数変換も可能であることは勿論である。また、垂直画素数変換部３及び水平画素数変換部４の動作をコンピュータにより実現するコンピュータプログラムも包含するものである。この場合、プログラムは、記録媒体に記録されていてコンピュータに取り込まれてもよいし、通信ネットワークを介してコンピュータに配信して取り込まれてもよいし、予めコンピュータの専用ハードウェアに取り込まれていてもよい。

本発明の画素数変換装置の一実施の形態の全体構成を示すブロック図である。 図１の画素数変換装置において、入力画像信号を拡大してメモリに書き込む場合の説明図である。 図１の画素数変換装置において、入力画像信号を縮小してメモリに書き込む場合の説明図である。 図１の画素数変換装置において、メモリ読出し画像信号を拡大して出力する場合の説明図である。 図１の画素数変換装置において、メモリ読出し画像信号を縮小して出力する場合の説明図である。 図１中の水平画素数変換部の一実施の形態の回路系統図である。 図６中の要部の一実施の形態の回路図である。 図６の入力信号拡大時の動作説明用タイミングチャートである。 図６の入力信号縮小時の動作説明用タイミングチャートである。 図６の出力信号縮小時の動作説明用タイミングチャートである。 図６の出力信号拡大時の動作説明用タイミングチャートである。 図１中の垂直画素数変換部の一実施の形態の回路系統図である。 図１２中の要部の一実施の形態の回路図である。 図１２の入力信号拡大時の動作説明用タイミングチャートである。 図１２の入力信号縮小時の動作説明用タイミングチャートである。 図１２の出力信号縮小時の動作説明用タイミングチャートである。 図１２の出力信号拡大時の動作説明用タイミングチャートである。

符号の説明

１ 画像入力部
２ 信号選択部
３ 垂直画素数変換部（Ｖスケーラ）
４ 水平画素数変換部（Ｈスケーラ）
５ 画像出力部
６ メモリ
７ 記録再生装置等
８、９、１０、１１ クロック生成回路
１１、１２、３１、３２ 定倍カウンタ
１５、３６ 入力データ数カウンタ
１６ 読出し画素番号発生回路
１７ イネーブル信号発生器
１８、４０ コンパレータ
１９、４４ 演算回路
２０、２０’ Ｄ型フリップフロップ（ＤＦＦ）
２１、４５ セレクタ
２２、４６ 補間フィルタ
２４、５２ 中央処理装置（ＣＰＵ）
２８、５５ 係数ＲＡＭ
３５ ラインメモリ
３７ ラインメモリ書込みイネーブル信号発生器
３９ 入力ライン数カウンタ
４２ 出力データ数カウンタ
４３ 読出しライン番号発生回路
５１ ラインメモリ及びセレクタ
ｃｎｔＡ、ｃｎｔＢ、ｃｎｔＣ、ｃｎｔＤ カウンタ

Claims (3)

1. 外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平方向における画素数の変換を行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、
   前記第１又は第２の画像信号の水平方向画素数を変換するための変換用クロックを生成するクロック生成手段と、
   前記第１又は第２の画像信号の水平方向画素数を、前記変換用クロックを用いて任意の画素数に変換して出力する水平画素数変換手段と
   を有し、
   前記クロック生成手段は、
   前記第１の画像信号拡大時には、画素数変換前の前記第１の画像信号の周波数のＮ倍（Ｎは自然数）の周波数の第１の変換用クロックを生成し、
   前記第１の画像信号縮小時には、画素数変換前の前記第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、
   前記第２の画像信号拡大時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、
   前記第２の画像信号縮小時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ倍（Ｍは自然数）の周波数の第４の変換用クロックを生成する、
   クロック生成手段であり、
   前記水平画素数変換手段は、
   前記第１の画像信号拡大時には、前記第１の変換用クロックを用いて、前記第１の画像信号を１〜Ｎまでの任意の倍率の画像サイズに拡大する水平画素数変換を行い、
   前記第１の画像信号縮小時には、前記第２の変換用クロックを用いて、前記第１の画像信号を１以下の任意の倍率の画像サイズに縮小する水平画素数変換を行い、
   前記第２の画像信号拡大時には、前記第３の変換用クロックを用いて、前記第２の画像信号を前記第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する水平画素数変換を行い、
   前記第２の画像信号縮小時には、前記第４の変換用クロックを用いて、前記第２の画像信号を１〜１／Ｍまでの任意の倍率の画像サイズに縮小する水平画素数変換を行う、
   水平画像数変換手段である
   ことを特徴とする画素数変換装置。
2. 外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換を行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、 前記第１又は第２の画像信号の垂直方向画素数を変換するための変換用クロックを生成するクロック生成手段と、
   前記第１又は第２の画像信号の垂直方向画素数を、前記変換用クロックを用いて任意の水平ライン数に変換して出力する垂直画素数変換手段と
   を有し、
   前記クロック生成手段は、
   前記第１の画像信号拡大時には、画素数変換前の前記第１の画像信号の周波数のＮ倍（Ｎは自然数）の周波数の第１の変換用クロックを生成し、
   前記第１の画像信号縮小時には、画素数変換前の前記第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、
   前記第２の画像信号拡大時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、
   前記第２の画像信号縮小時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ倍（Ｍは自然数）の周波数の第４の変換用クロックを生成する、
   クロック生成手段であり、
   前記垂直画素数変換手段は、
   前記第１の画像信号拡大時には、前記第１の変換用クロックを用いて、前記第１の画像信号を１〜Ｎまでの任意の倍率の画像サイズに拡大する垂直画素数変換を行い、
   前記第１の画像信号縮小時には、前記第２の変換用クロックを用いて、前記第１の画像信号を１以下の任意の倍率の画像サイズに縮小する垂直画素数変換を行い、
   前記第２の画像信号拡大時には、前記第３の変換用クロックを用いて、前記第２の画像信号を前記第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する垂直画素数変換を行い、
   前記第２の画像信号縮小時には、前記第４の変換用クロックを用いて、前記第２の画像信号を１〜１／Ｍまでの任意の倍率の画像サイズに縮小する垂直画素数変換を行う、
   垂直画像数変換手段である
   ことを特徴とする画素数変換装置。
3. 外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平方向における画素数の変換と、前記第１又は第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換とを行うことにより、画像サイズの拡大又は縮小を行う画素数変換装置であって、
   前記第１又は第２の画像信号の水平方向画素数を変換するための水平画素数変換用クロックを生成する第１のクロック生成手段と、前記第１又は第２の画像信号の水平方向画素数を、前記水平画素数変換用クロックを用いて任意の画素数に変換して出力する水平画素数変換手段とを備えた水平画素数変換部と、
   前記第１又は第２の画像信号の垂直方向画素数を変換するための垂直画素数変換用クロックを生成する第２のクロック生成手段と、前記第１又は第２の画像信号の垂直方向画素数を、前記垂直画素数変換用クロックを用いて任意の水平ライン数に変換して出力する垂直画素数変換手段とを備えた垂直画素数変換部と、
   前記第１の画像信号の拡大時又は縮小時には、前記第１の画像信号を前記垂直画素数変換部及び前記水平画素数変換部の一方に供給し、その一方の画素数変換部から出力された画素数変換後の第１の画像信号を前記垂直画素数変換部及び前記水平画素数変換部の他方に供給し、その他方の画素数変換部から出力された画素数変換後の第１の画像信号を前記記憶手段へ供給する信号選択を行い、前記第２の画像信号の拡大時又は縮小時には、前記第２の画像信号を前記垂直画素数変換部及び前記水平画素数変換部の一方に供給し、その一方の画素数変換部から出力された画素数変換後の第２の画像信号を前記垂直画素数変換部及び前記水平画素数変換部の他方に供給し、その他方の画素数変換部から出力された画素数変換後の第２の画像信号を外部へ出力する信号選択を行う信号選択部と
   を有し、
   前記第１のクロック生成手段は、
   前記第１の画像信号拡大時には、画素数変換前の前記第１の画像信号の周波数のＮ１倍（Ｎ１は自然数）の周波数の第１の変換用クロックを生成し、
   前記第１の画像信号縮小時には、画素数変換前の前記第１の画像信号の周波数と同一周波数の第２の変換用クロックを生成し、
   前記第２の画像信号拡大時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第３の変換用クロックを生成し、
   前記第２の画像信号縮小時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ１倍（Ｍ１は自然数）の周波数の第４の変換用クロックを生成する、クロック生成手段であり、
   前記水平画素数変換手段は、
   前記第１の画像信号拡大時には、前記第１の変換用クロックを用いて、前記第１の画像信号を１〜Ｎ１までの任意の倍率の画像サイズに拡大する水平画素数変換を行い、
   前記第１の画像信号縮小時には、前記第２の変換用クロックを用いて、前記第１の画像信号を１以下の任意の倍率の画像サイズに縮小する水平画素数変換を行い、
   前記第２の画像信号拡大時には、前記第３の変換用クロックを用いて、前記第２の画像信号を前記第３の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する水平画素数変換を行い、
   前記第２の画像信号縮小時には、前記第４の変換用クロックを用いて、前記第２の画像信号を１〜１／Ｍ１までの任意の倍率の画像サイズに縮小する水平画素数変換を行う、水平画像数変換手段であり、
   前記第２のクロック生成手段は、
   前記第１の画像信号拡大時には、画素数変換前の前記第１の画像信号の周波数のＮ２倍（Ｎ２は自然数）の周波数の第５の変換用クロックを生成し、
   前記第１の画像信号縮小時には、画素数変換前の前記第１の画像信号の周波数と同一周波数の第６の変換用クロックを生成し、
   前記第２の画像信号拡大時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数と同一周波数の第７の変換用クロックを生成し、
   前記第２の画像信号縮小時には、前記第２の画像信号を画素数変換した信号における周波数として予め設定されている周波数のＭ２倍（Ｍ２は自然数）の周波数の第８の変換用クロックを生成する、クロック生成手段であり、
   前記垂直画素数変換手段は、
   前記第１の画像信号拡大時には、前記第５の変換用クロックを用いて、前記第１の画像信号を１〜Ｎ２までの任意の倍率の画像サイズに拡大する垂直画素数変換を行い、
   前記第１の画像信号縮小時には、前記第６の変換用クロックを用いて、前記第１の画像信号を１以下の任意の倍率の画像サイズに縮小する垂直画素数変換を行い、
   前記第２の画像信号拡大時には、前記第７の変換用クロックを用いて、前記第２の画像信号を前記第７の変換用クロックによって拡大可能な最大の倍率を上限とする任意の倍率の画像サイズに拡大する垂直画素数変換を行い、
   前記第２の画像信号縮小時には、前記第８の変換用クロックを用いて、前記第２の画像信号を１〜１／Ｍ２までの任意の倍率の画像サイズに縮小する垂直画素数変換を行う、垂直画像数変換手段である
   ことを特徴とする画素数変換装置。

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