JPH0983960A - 映像信号拡大圧縮装置 - Google Patents

Abstract

(57)【要約】 【目的】 任意の倍率の拡大圧縮処理を単一クロックの
信号処理で実現する。 【構成】 メモリ回路２は入力端子１からの入力映像信
号を一時記憶する。書込制御回路１６は、映像の水平方
向の圧縮率に応じてメモリ回路２の書込みを禁止し、入
力映像信号の画素を間引く。読出制御回路１７は、映像
の水平方向の拡大率に応じてメモリ回路２の読出クロッ
クの供給を禁止し、入力映像信号の画素を繰り返し読み
出すように制御する。補間フィルタ回路３は、メモリ回
路２の出力信号に映像の水平方向拡大圧縮率に応じた補
間係数によるフィルタリング処理を施し、滑らかな水平
方向の拡大圧縮映像とする。拡大圧縮率制御回路１５
は、映像の水平方向圧縮時には、圧縮率に応じて書込制
御回路１６と補間フィルタ３における補間係数βを制御
し、映像の水平方向拡大時には、拡大率に応じて読出制
御回路１７と補間フィルタ３における補間係数βを制御
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像を拡大圧縮する信
号処理装置に係り、特に、ワイドテレビで必要不可欠な
映像信号の水平圧縮処理を含む、任意の倍率の拡大圧縮
処理を単一クロックによるディジタル信号処理で実現す
る装置に関する。

【０００２】

【従来の技術】１９９１年１１月２５日に放送衛星ＢＳ
−３ｂを用いたハイビジョン試験放送が開始され、１９
９７年には、放送衛星ＢＳ−４を用いたハイビジョン本
放送が予定されている。また、アスペクト比が１６：９
で現行テレビジョン方式と互換性をもつ第２世代ＥＤＴ
Ｖも、１９９５年には実用化予定である。このように、
映像分野における表示画面のアスペクト比は、従来の
４：３から１６：９へとワイド化が急速に進んでいる。

【０００３】図２０はアスペクト比４：３の映像をアス
ペクト比１６：９のワイド画面に表示する例を示す図で
ある。

【０００４】図２０（ａ）に示すようなアスペクト比
４：３の映像を、アスペクト比１６：９のワイド画面に
そのまま表示すると、図２０（ｂ）に示すように、全体
として水平方向に４／３倍に間延びした映像となる。こ
れを正しい比率で表示するためには、図２０（ｃ）に示
すように、映像を水平方向に３／４倍圧縮することが必
要であって、これはワイドテレビでは必須の機能となっ
ている。

【０００５】映像を水平方向に圧縮する方法としては、
主として、特開平１ー１９４７８３号公報に示されてい
るようなメモリを用いたクロック変換による方法と、水
平偏向を制御する方法との２つの方法がとられていた。

【０００６】水平偏向を制御する方法は、比較的簡単な
システム構成で実現できるが、水平偏向幅を表示画面の
水平幅よりも小さくして、表示画面の図２０（ｃ）に示
すように表示するものであるから、映像が表示される部
分と左右の映像が表示されない余白部分（図２０（ｃ）
での左右のハッチングした部分）とで表示画面の劣化の
程度に差が生じ、例えば、アスペクト比１６：９の映像
をワイド画面いっぱいに表示するような場合には、表示
画面の中央部分と左右部分とで劣化の程度が異なるた
め、それらの部分の間で映像の明るさに差が生じるとい
う問題がある。

【０００７】メモリを用いたクロック変換による方法
は、水平偏向幅を表示画面の水平幅と等しくし、メモリ
から書込時よりも高速に映像信号を読み出すことによ
り、この映像信号の映像部分を水平ライン毎に圧縮して
表示するものであるから、この映像部分の圧縮によって
生じた余白部分に所定のレベルの信号を挿入することが
でき、このため、図２０（ｃ）において、ハッチングで
示す余白部分に所定の輝度をもたせることができて、表
示画面の劣化の程度をその全体にわたってほぼ均一にす
ることができる。このため、水平偏向を制御する方法の
場合の上記の問題をほとんど回避することができる。

【０００８】また、メモリを用いたクロック変換方法を
採用した場合には、メモリを共用した水平方向拡大処理
や、アスペクト比４：３の映像の左右端を徐々に拡大し
て１６：９のワイド画面いっぱいに表示する映像変換処
理方法（以下、スムーズワイドという）が実現されてい
る。

【０００９】図１６は、このスムーズワイドを実現する
ために、メモリを用いたクロック変換方法による水平方
向の映像圧縮とメモリを共用して水平方向の拡大とを行
なう映像信号拡大圧縮装置の一従来例を示すブロック図
であって、１はディジタル映像信号の入力端子、２はメ
モリ回路、３は補間フィルタ、４はラッチ回路、５は減
算器、６は係数器、７は加算器、８は映像信号の出力端
子、９は拡大率制御回路、１０はＯＲゲートである。

【００１０】同図において、入力端子１からのディジタ
ル化された入力映像信号は、一旦メモリ回路２に書き込
まれる。

【００１１】メモリ回路２では、この映像信号が書込ク
ロックの４／３倍の周波数の読出クロックで高速に読み
出されることにより、映像が水平方向に３／４倍に圧縮
される映像信号が出力される。また、メモリ回路２は、
拡大率制御回路９の制御により、拡大率に応じて同じ画
素を繰り返し読み出すことにより、画素の補間を行なっ
て映像の水平方向の拡大を行なう。

【００１２】補間フィルタ３は、メモリ回路２から出力
されるこの拡大映像の映像信号に、拡大率に応じた補間
係数によるフィルタリング処理を施し、滑らかに水平方
向に拡大された映像の映像信号を出力端子８から出力す
る。

【００１３】補間フィルタ３はラッチ回路４，減算器
５，係数器６及び加算器７からなり、次の式１を満足す
るように構成されたものである。

【００１４】 Ｙ＝αＡ＋βＢ ＝（１−β）Ａ＋βＢ ＝（Ｂ−Ａ）β＋Ａ ……（１） Ｙ：補間信号 Ａ：現信号 Ｂ：１画素遅延信号 α，β：補間係数（但し、α＋β＝１） 拡大率制御回路９は、拡大率に応じてメモリ回路２の読
出しを禁止する読出ゲート信号と係数器６の補間係数β
とを生成する。

【００１５】ＯＲゲート１０は、拡大率制御回路９から
出力される“Ｈ”（高レベル）の読出ゲート信号で読出
用クロックをゲートすることにより、この読出ゲート信
号の期間ラインメモリ２の読出しを禁止する。

【００１６】図１７は図１６に示した映像信号拡大圧縮
装置が映像を水平方向に４／３倍拡大する場合の動作の
概要を示す図であって、同図（ア）は上記入力映像信号
の順次の画素の重心位置を、同図（イ）は補間信号の順
次の画素の重心位置を、同図（ウ）は補間信号の生成
式、同図（エ）はメモリ回路２の読出ゲート信号を夫々
示している。また、ａ〜ｅは入力映像信号の画素の重心
位置を、Ｙ１〜Ｙ６は補間信号の画素の重心位置を夫々
示しており、例えば、補間信号の画素の重心位置Ｙ２は
入力映像信号の画素の重心位置ａ，ｂの演算によって、
補間信号の画素の重心位置Ｙ３は入力映像信号の画素の
重心位置ｂ，ｃの演算によって夫々求められる。

【００１７】いま、映像を水平方向に４／３倍拡大する
ものとすると、水平方向の解像度を拡大しないときと等
しくするためには、拡大しないときの画素の重心のピッ
チと拡大したときの画素の重心のピッチとを等しくする
ことが必要であり、このためには、補間信号の５個の画
素重心位置間の期間（４ピッチ）が入力映像信号の４個
の画素重心位置間の期間（３ピッチ）と等しくなるよう
に、補間信号が生成されなければならない。

【００１８】そこで、図１７（ア）が入力映像信号の映
像を直接水平方向に４／３倍に拡大した場合の画素の重
心位置を表わすものとすると、図１７（イ）に示すよう
に、入力映像信号の４個の画素重心位置に対して補間信
号の画素重心位置が５個対応するものであり、図１７で
は、入力映像信号の４個の画素の重心位置ａ〜ｄに対し
て、補間信号の５個の画素の重心位置Ｙ１〜Ｙ５が対応
していることを図示している。これにより、映像を水平
方向に４／３倍拡大しても、画素のピッチは拡大しない
場合と変わりがない。

【００１９】ところで、補間信号の各画素重心位置は、
上記式（１）で示したように、入力映像信号Ａとこれを
１画素分遅延した映像信号Ｂを補間係数α，βの割合で
加算することにより、得られる。かかる補間係数α，β
は、入力映像信号Ａの画素重心位置に対する補間信号の
画素重心位置の位置関係によって決められるα＋β＝１
を満足する値であって、図１７（ア），（イ）に示す画
素重心位置間の位置関係から、図１７（ウ）に示すよう
に、補間係数α，βが決められる。

【００２０】即ち、図１７（ア）〜（ウ）において、画
素重心位置Ｙ１が表示画面上で画素重心位置ａと一致す
るものとすると、この画素重心位置Ｙ１は、入力映像信
号Ａのある画素の重心位置ａとその１つ前の遅延された
画素の重心位置ａとから、Ｙ１＝α×ａ＋β×ａとして
求められるが（同じ画素が用いられるのは、後の説明で
明らかになる）、画素重心位置Ｙ１が表示画面上で重心
位置ａと一致することから、画素重心位置Ｙ１は画素重
心位置に等しく、α＝１，β＝０とする。

【００２１】また、画素重心位置Ｙ２は入力映像信号Ａ
の次の画素の重心位置ｂとその１つ前の遅延された画素
の重心位置ａとから、Ｙ２＝α×ｂ＋β×ａとして求め
られるが、この画素重心位置Ｙ２は画素重心位置ａ，ｂ
間で画素重心位置ｂに近く、この画素重心位置ｂから画
素重心位置ａ，ｂ間の距離の１／４の位置にあるので、
画素重心位置ａよりもむしろ画素重心位置ｂによる影響
が強く、このため、α＝３／４，β＝１／４とする。

【００２２】同様にして、画素重心位置Ｙ３に対しては
α＝β＝１／２とし、画素重心位置Ｙ４に対してはα＝
１／４，β＝３／４とし、画素重心位置Ｙ５に対して
は、これが画素重心位置ｄと表示画面上で同じ位置とな
るので、α＝１，β＝０とする。以下、これが繰り返す
ことになる。

【００２３】ところで、かかる方法によると、図１７
（ア）に示す入力映像信号の４画素の重心位置の期間
に、補間信号では、図１７（イ）に示すように、５画素
の重心位置が存在することになるから、入力映像信号の
４画素の期間毎に１つ余分に画素を生成追加しなければ
ならない。このために、図１６において、メモリ回路２
から４個画素を読み出す毎に、この４個目の画素をさら
に１回だけ繰り返して読み出すようにしている。

【００２４】つまり、図１７（ウ）の入力信号Ａとして
示すように、メモリ回路２から４個の重心位置ａ，ｂ，
ｃ，ｄの画素を順次読み出すと、この最後の重心位置ｄ
の画素をもう１度メモリ回路２から読み出し、以下、こ
れを繰り返す。従って、メモリ回路２から読み出される
画素の順序は、それらの重心位置で表わすと、ａ，ｂ，
ｃ，ｄ，ｄ，……となり、上記のような演算によって補
間信号の画素の重心位置が求められるが、先行する重心
位置ｄの画素の読出しのときには、この１つ前のラッチ
回路４で遅延された重心位置ｃの画素とにより、上記の
ようにして、補間信号の画素重心位置Ｙ４が求められ、
また、次の重心位置ｄの画素のメモリ回路２からの読出
しのときには、これと同じでラッチ回路４で遅延された
画素とにより、α＝１，β＝０として、メモリ回路２か
ら読み出された重心位置ｄの画素が補間信号での重心位
置Ｙ５の画素となるのである。つまり、メモリ２から４
個の画素を読み出す毎に、この４個目の画素をさらに１
回追加して読み出すことにより、画素数を増やして補間
信号を得ているのである。

【００２５】このように、同じ画素を２度繰り返しメモ
リ回路２から読み出すようにするために、図１６におい
て、メモリ回路２から４画素を読み出す毎に、図１７
（エ）に示すように、拡大率制御回路９が１画素分の
“Ｈ”の読出ゲート信号を発生してＯＲゲート１０に供
給し、読出クロックのメモリ回路２への供給を遮断す
る。これにより、メモリ回路２では、２画素期間同じア
ドレスの読出しを行ない、同じ画素を２度続けて読み出
すことになる。

【００２６】以上のようにして、メモリ回路２から３画
素を読み出す毎にさらにその最後の１画素を繰り返し読
み出し、時間的に１画素分付加されるものであるから、
映像の各ラインが時間的に４／３倍されたことになり、
表示画面での映像が水平方向に４／３倍拡大されること
になる。

【００２７】図１８は補間係数α，βを８ビット（Ｘ／
２５６での分子Ｘ）で表わした場合の図１６での拡大率
制御回路９と係数器６の一例を示す構成図であり、１１
は補間係数の初期値Ｘの入力端子、９Ａは加算器、９
Ｂ，９Ｃはラッチ回路、１２は図１６のメモリ回路２の
読出ゲート信号の出力端子、１３は映像信号の入力端
子、６Ａ〜６ＨはＡＮＤゲート、６Ｉは加算器、１４は
映像信号の出力端子であり、図１６に対応する部分には
同一符号を付けている。

【００２８】また、図１９は図１８での拡大率制御回路
９の動作を示すタイミングチャートであって、（ア）は
入力端子１１からの補間係数の初期値Ｘ、（イ）はラッ
チ回路９Ｂから出力される補間係数、（ウ）はラッチ回
路９Ｃから出力されるメモリ回路２の読出ゲート信号で
ある。

【００２９】図１８において、拡大率制御回路９は、入
力端子１１から補間係数の初期値Ｘが供給される加算器
９Ａと、ラッチ回路９Ｂ，９Ｃとからなり、ラッチ回路
９Ｂから係数器６に図１９（イ）に示す補間係数βが供
給され、ラッチ回路９Ｃから出力端子１２を介して図１
６のＯＲゲート１０に、図１９（ウ）に示すメモリ回路
２の読出ゲート信号が供給される。

【００３０】映像を水平方向に４／３倍拡大する場合の
補間係数βは、図１７（ウ）に示すように、０，１／
４，１／２，３／４，０，……と１／４ステップで周期
的に変化する。これらの補間係数βを８ビット（Ｘ／２
５６の分子Ｘ）で表わすと、０，１／４，１／２，３／
４，０，……は０／２５６，６４／２５６，１２８／２
５６，１９２／２５６，０／２５６，……で表わされ、
６４／２５６ステップで周期的に変化するから、補間係
数βは、その分子をとって、０，６４，１２８，１９
２，０，……となる。

【００３１】ここで、入力端子１１から８ビットの補間
係数初期値Ｘとして６４が入力されており、８ビットの
加算器９Ａでは、この初期値Ｘと８ビットのラッチ回路
９Ｂの出力値とが加算されてラッチ回路９Ｂに供給され
る。ラッチ回路９Ｂでは、この加算器９Ａの出力値を１
クロック毎にラッチする。従って、ラッチ回路９Ｂから
は、図１９（イ）に示すように、１クロック毎に０，６
４，１２８，１９２，０，……と変化する補間係数βが
得られる。

【００３２】また、加算器９Ａでは、１９２に６４が加
算されると、桁上げが生ずることにより、その加算値が
０となって“Ｈ”のキャリービットが出力され、このキ
ャリービットがクロックで動作するラッチ回路９Ｃにラ
ッチされる。このクロックはラッチ回路９Ｂのクロック
と等しい。これにより、図１９（イ）で示す補間係数β
が０のときに、ラッチ回路９Ｃから図１９（ウ）に示す
“Ｈ”の呼出ゲート信号が出力され、出力端子１２を介
して図１６のＯＲゲート１０に供給される。この“Ｈ”
の呼出ゲート信号により、ＯＲゲート１０では、書込ク
ロックよりも４／３倍速いクロックが禁止される。

【００３３】係数器６はＡＮＤゲート６Ａ〜６Ｈと加算
器６Ｉとからなり、これらＡＮＤゲート６Ａ〜６Ｈに
は、夫々、拡大率制御回路９からの図１９（イ）で示す
８ビットの補間係数βの別々のビットが供給される。こ
こでは、ＡＮＤゲート６Ａには補間係数βの最上位ビッ
トが供給され、ＡＮＤゲート６Ｂ，６Ｃ，……と順次に
下位のビットが供給されてＡＮＤゲート６Ｈに最下位ビ
ットが供給される。また、ＡＮＤゲート６Ａには、図１
６の減算器５の出力が図示しない手段によって１／２倍
されて供給され、以下、ＡＮＤゲート６Ｂ，６Ｃ，６
Ｄ，……，６Ｈには、図１６の減算器５の出力が夫々１
／４倍，１／８倍，１／１６倍，……，１／２５６倍さ
れて供給される。ＡＮＤゲート６Ａ〜６Ｈのうちの補間
係数βの“Ｈ”のビットが供給されるものの入力信号が
加算器６Ｉに供給される。

【００３４】そこで、いま、例えば、補間係数βが６４
とすると、この６４は、８ビットで最上位ビットから配
列して（０１００００００）と表わされるから、ＡＮＤ
ゲート６Ｂがスルー状態となり、１／４倍された映像信
号がこのＡＮＤゲート６Ｂを通過して加算器６Ｉから出
力される。また、補間係数βが１９２の場合には、この
１９２が８ビットで（１１００００００）と表わされる
から、ＡＮＤゲート６ＢとＡＮＤゲート６Ａがスルー状
態となり、ＡＮＤゲート６Ｂを通る１／４倍された信号
とＡＮＤゲート６Ａを通る１／２倍された信号とが加算
器６Ｉで加算されて、出力端子１４から図１６の加算器
７に３／４倍された信号が出力される。

【００３５】同様にして、補間係数初期値Ｘを変えるこ
とにより、様々の拡大率の映像を得ることができる。

【００３６】

【発明が解決しようとする課題】メモリを用いたクロッ
ク変換による水平圧縮方法では、前述のように、表示画
面の左右の映像が表示されない余白部分に所定のレベル
の信号を挿入することができるため、表示画面全体にわ
たって劣化の程度に差が生じる問題が大幅に軽減され、
また、メモリを共用したディジタル信号処理による拡
大，スムーズワイド処理なども実現できる点で有利であ
るが、水平偏向による方法に比べて、システムが高価と
なるという問題がある。これは、メモリを含めた処理回
路の規模が大きいことのほか、メモリの書込用と読出用
とで２種類のクロック生成回路が必要なことも大きな要
因となっている。

【００３７】本発明の目的は、かかる問題を解消し、単
一のクロックを用い、回路規模を縮小できるようにした
映像信号拡大圧縮装置を提供することにある。

【００３８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力映像信号を一時記憶するメモリ手段
と、圧縮率に応じて該メモリ手段を制御し該映像信号の
画素を間引く画素間引き手段と、拡大率に応じて該メモ
リ手段を制御し該映像信号の画素を補充する画素補充手
段と、該メモリ手段の出力信号に拡大圧縮率に応じた補
間係数によるフィルタリング処理を施し滑らかな拡大圧
縮映像とする補間フィルタ手段と、圧縮率に応じて該画
素間引き手段と該補間フィルタ手段の補間係数を制御し
拡大率に応じて該画素補充手段と該補間フィルタ手段の
補間係数を制御する拡大圧縮率制御手段とを備える。

【００３９】

【作用】メモリ手段は、入力映像信号を一時記憶する。

【００４０】画素間引き手段は、圧縮率に応じて前記メ
モリ手段を制御し、映像信号の画素を間引く。

【００４１】画素補充手段は、拡大率に応じてメモリ手
段を制御し、映像信号の画素を補充する。

【００４２】補間フィルタ手段は、メモリ手段の出力信
号に拡大圧縮率に応じた補間係数によるフィルタリング
処理を施し、滑らかな拡大圧縮映像とする。

【００４３】拡大圧縮率制御手段は、圧縮率に応じて画
素間引き手段と補間フィルタ手段の補間係数を制御し、
拡大率に応じて画素補充手段と補間フィルタ手段の補間
係数を制御する。

【００４４】以上の構成により、任意の倍率の拡大圧縮
処理を、単一クロックのディジタル信号処理で実現でき
る。

【００４５】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明による映像信号拡大圧縮装置の第１の
実施例を示すブロック図であって、１５は拡大圧縮率制
御回路、１６は書込制御回路（画素間引き回路）、１７
は読出制御回路（画素補充回路）であり、図１６に対応
する部分には同一符号を付けて重複する説明を省略す
る。

【００４６】同図において、入力端子１からのディジタ
ル化された入力映像信号は、書込制御回路１６と読出制
御回路１７の制御のもとに、メモリ回路２に一時記憶さ
れ、また、読み出される。ここで、書込制御回路１６
は、圧縮率に応じてメモリ回路２の書込みを禁止するこ
とにより、入力映像信号の画素の間引き処理を行なう。
また、読出制御回路１７は、拡大率に応じてメモリ回路
２の読出しを禁止することにより、書き込まれた映像信
号の所定の画素が繰り返し読み出され、画素の補間が行
なわれる。

【００４７】なお、メモリ回路２の書込みと読出しは同
一周波数のクロックで行なわれる。

【００４８】補間フィルタ３は図１６に示した補間フィ
ルタ３と同様の構成をなし、上記式（１）の展開によ
り、比較的大きな回路規模を要する係数器を１つの構成
としたものである。

【００４９】拡大圧縮率制御回路１５は、映像を圧縮す
る場合には、その圧縮率に応じて書込制御回路１６と補
間フィルタ３の補間係数βとを制御し、映像を拡大する
場合には、拡大率に応じて読出制御回路１７と補間フィ
ルタ３の補間係数βとを制御する。

【００５０】図２は図１に示した第１の実施例の映像を
３／４倍に圧縮する場合の動作の概要を示す図であっ
て、（ア）は上記入力映像信号の順次の画素の重心位置
を、（イ）は図１の出力端子８に得られる補間信号Ｙの
順次の画素の重心位置を、（ウ）は補間信号Ｙの生成式
を、（エ）は拡大圧縮率制御回路１５から書込制御回路
１６に供給されるメモリ回路２の書込ゲート信号Ｃを夫
々示している。また、ａ〜ｇは入力映像信号の順次の画
素の重心位置であり、また、Ｙ１〜Ｙ２は補間信号Ｙの
順次の画素の重心位置である。

【００５１】映像を３／４倍に圧縮する場合には、入力
映像信号の４画素毎に１画素ずつ間引きする。図２
（ア）では、重心位置ａ，ｅの画素が間引かれているも
のとしている。この間引きを行なうために、図１での拡
大圧縮制御回路１５が、図２（エ）に示すように、入力
映像信号の４画素毎に１画素分の“Ｈ”の書込ゲート信
号Ｃを書込制御回路１６に供給し、書込制御回路１６
は、この書込ゲート信号Ｃの期間メモリ回路２への書込
クロックの供給を停止する。書込クロックが供給されな
いと、メモリ回路２では、その書込アドレスが固定さ
れ、これによって入力映像信号の画素が間引きされる。

【００５２】このように間引きされた映像信号をメモリ
回路２から読み出す場合には、図２（ウ）で画素の重心
位置Ａとして示すように、書き込まれた画素がその書込
順に読み出される。この読出しでは、画素が間引きされ
た部分は詰めて読み出され、読み出された順次の画素の
周期は一定である。ここで、書込クロックと読出しクロ
ックとは同一周波数であり、このように４画素毎に１画
素間引きしてこの書込クロックでメモリ回路２に書き込
み、この読出クロックで順次続けて読み出すことによ
り、映像が水平方向に３／４倍圧縮される。

【００５３】なお、図２（ア）に示す画素の重心位置の
ピッチと図２（ウ）に示す画素の重心位置Ａのピッチと
は等しいが、便宜上、図２（ア）では時間軸を狭めて示
している。

【００５４】メモリ回路２から読み出された信号（図２
（ウ）のＡ）は補間フィルタ３に供給され、上記式
（１）の補間処理がなされて図２（イ）に示す滑らかな
映像の補間信号が得られる。この補間信号の画素の重心
位置Ｙは、図２（ウ）に示すように、メモリ回路２から
読み出される映像信号とこれをラッチ回路４でラッチさ
れて１画素分遅延された映像信号との間で、即ち、メモ
リ回路２から読み出される映像信号の画素の重心位置Ａ
とその１つ前の画素の重心位置Ｂとで、上記式（１）に
より、 Ｙ＝α×Ａ＋β×Ｂ の演算で求められる。

【００５５】これにより、図２（ア），（イ）におい
て、補間信号の画素重心位置Ｙ２はメモリ回路２からの
映像信号の画素重心位置ｂ，ｃから求められ、補間信号
の画素重心位置Ｙ３はメモリ回路２からの映像信号の画
素重心位置ｃ，ｄから求められる。また、補間信号の画
素重心位置Ｙ４は入力映像信号の画素重心位置ｄ，ｅか
ら求められるものであるが、画素重心位置ｅの画素は間
引きされているので、実際にメモリ回路２から続けて読
み出される２つの画素重心位置ｄ，ｆから求められる。
以下、かかる処理が繰り返される。

【００５６】映像を３／４倍に圧縮する場合の補間係数
βは、図２（ウ）に示すように、２／３，１／３と−１
／３ステップで周期的に変化し、補間係数αも、１／
３，２／３と１／３ステップで周期的に変化するが、画
素重心位置Ｙ４のように、間引きされた画素の前後の画
素の重心位置から補間信号の画素重心位置を求める場合
には、補間係数α，βとも１／２とする。かかる不規則
となる部分の補間係数は、βの場合には、従来の係数を
１／２倍することにより、また、αの場合には、従来の
係数を１／２倍して１／２を加算することにより、夫々
得られる。

【００５７】映像を水平方向に拡大する場合には、読出
制御回路１７がメモリ回路２への読出しクロックを停止
し、同じ画素を繰り返し読み出して画素の補間を行な
い、また、補間フィルタ３が拡大圧縮率制御回路１５に
より、係数器６の補間係数βが制御されて補間処理が行
なわれることは、図１６などによる先の説明と同様であ
る。

【００５８】図３は図１における拡大圧縮制御回路１
５，書込制御回路１６及び読出制御回路１７の一具体例
を示すブロック図であって、１８は補間係数の初期値Ｘ
の入力端子、１９は加算器、２０〜２２はラッチ回路、
２３はインバータ、２４は加算器、２５は係数器、２
６，２７はセレクタ、２８はインバータ、２９，３０は
ＡＮＤゲート、３１，３２はＯＲゲート、３３は書込ク
ロックの出力端子、３４は読出クロックの出力端子、３
５は補間係数βの出力端子であり、図１に対応する部分
には同一符号を付けている。

【００５９】図４は図３に示す拡大圧縮制御回路１５の
動作を示すタイミングチャートであって、（ア）は入力
端子１８から入力される補間係数の初期値Ｘを、（イ）
は拡大用補間係数βを、（ウ）はＡＮＤゲート２９から
出力される図１のメモリ回路２の書込ゲート信号を、
（エ）は圧縮用補間係数βを夫々示しており、これらは
図３での対応するものと同一符号をつけている。

【００６０】図５は補間係数の初期値Ｘと拡大圧縮率Ｚ
の関係を示す図である。

【００６１】この拡大圧縮率Ｚは次の式（２）で表わさ
れ、補間係数の初期値Ｘを変えると、これに応じて連続
的に変化する。この初期値Ｘを符号ビットを含む９ビッ
トの数値で表わした場合、初期値Ｘが−２５５から０ま
では圧縮処理となって、１／２倍から１倍まで変化し、
初期値Ｘが０から２５５までは拡大処理となって、１倍
から２５６倍まで変化する。

【００６２】 Ｚ＝２５６／（２５６−Ｘ） ……（２） 但し、−２５５≦Ｘ≦２５５ −２５５≦Ｘ≦０ ：圧縮 ０≦Ｘ≦２５５：拡大 図３において、書込制御回路１６及び読出制御回路１７
は夫々ＯＲゲート３１，３２からなり、出力端子３５は
図１の係数器６（図１８に示した構成のものでもよい）
に接続されている。

【００６３】入力端子１８からは、補間係数の初期値Ｘ
として、最上位ビットを符号ビット（但し、正符号を
“Ｈ”、負符号を“Ｌ”（低レベル）とする）とする９
ビットのデータが入力される。下位８ビットは０〜２５
５までの絶対値を表わす。

【００６４】図２（ウ）に示す補間係数βを８ビット
（Ｘ／２５６）で近似して表わすと、２／３，１／３，
１／２は夫々１７０／２５６，８４／２５６，１２７／
２５６，……となり、画素の間引きした部分を除いて、
−８６／２５６ステップで周期的に変化する。この場
合、補間係数の初期値Ｘとして、入力端子１８から８６
（８６／２５６の分子）（符号ビットは“Ｌ”）を入力
すると、図４（イ）に示すように、ラッチ回路２０から
は８６，１７２（＝８６＋８６），２（＝１７２＋８６
−２５６），８８（＝２＋８６），１７４（＝８８＋８
６），４（＝１７４＋８６−２５６），……と８６ステ
ップで変化する出力信号が得られる。これが拡大用補間
係数βに相当する。

【００６５】この拡大用補間係数βがインバータ２３で
反転され、加算器２４で値１が加算されて２の補数がと
られ、この加算器２４の出力信号とこれを係数器２５で
１／２倍した信号とがセレクタ２６に供給される。この
セレクタ２６では、図４（ウ）に示すメモリ回路２の書
込ゲート信号Ｃが出力されるときにのみ、係数器２５の
出力信号が選択されることにより、図４（エ）に示すよ
うな圧縮用補間係数βに変換される。

【００６６】加算器１９の加算値が２５６を超えると、
この加算器１９から“Ｈ”のキャリービットが出力さ
れ、これがラッチ回路２１でラッチされる。この結果、
ラッチ回路２１から出力される“Ｈ”の信号は、ゲート
信号として、セレクタ２６やＡＮＤゲート２９，３０に
供給される。

【００６７】加算器１９の加算値の符号ビットはラッチ
回路２２でラッチされる。ＡＮＤゲート２９には、この
ラッチ回路２２から出力される符号ビットをインバータ
２８で反転して得られる信号と、ラッチ回路２１から出
力されるゲート信号とが供給され、ラッチ回路２２から
出力される符号ビットが“Ｌ”のとき、即ち、圧縮処理
の場合、ラッチ回路２１から出力されるゲート信号がメ
モリ回路２の書込ゲート信号Ｃ（図４（ウ））としてＡ
ＮＤゲート２９から出力される。

【００６８】また、ＡＮＤゲート３０には、ラッチ回路
２２から出力される符号ビットとラッチ回路２１から出
力されるゲート信号とが供給され、符号ビットが“Ｈ”
のとき、即ち、拡大処理の場合、ラッチ回路２１から出
力されるゲート信号がメモリ回路２の読出ゲート信号と
してＡＮＤゲート３０から出力される。

【００６９】セレクタ２７はラッチ回路２２から出力さ
れる符号ビットに応じて動作し、映像を水平方向に拡大
処理する場合には、ラッチ回路２０から出力される拡大
用補間係数β（図４（イ））を選択し、映像を水平方向
に圧縮処理する場合には、セレクタ２６から出力される
圧縮用補間係数β（図４（エ））を選択して、夫々出力
端子３５から図１に示す補間フィルタ３の係数器６に供
給する。

【００７０】以上のようにして、入力端子１８から負の
補間係数の初期値Ｘを入力することにより、ＡＮＤゲー
ト２９から“Ｈ”の書込ゲート信号が出力されるととも
に、セレクタ２７がセレクタ２６から出力される圧縮用
補間係数βが出力されて、映像を水平方向に圧縮する処
理が行なわれ、入力端子１８から正の補間係数の初期値
Ｘを入力することにより、ＡＮＤゲート３０から“Ｈ”
の読出ゲート信号が出力されるとともに、セレクタ２７
がセレクタ２０から出力される拡大用補間係数βが出力
されて、映像を水平方向に拡大する処理が行なわれる。

【００７１】図６は図１に示す実施例がスムーズワイド
処理を行なうことを可能とする場合の拡大圧縮制御回路
１５の一具体例を示すブロック図であって、３６は補間
係数の初期値Ｘの入力端子、３７，３８はセレクタ、３
９は加算器、４０はラッチ回路、４１はＯＲゲート、４
２は書込ゲート信号の出力端子、４３は読出ゲート信号
の出力端子であり、図３に対応する部分には同一符号を
付けて重複する説明を省略する。

【００７２】図７は図６におけるセレクト信号Ｓ１，Ｓ
２，Ｓ３の具体例を示すタイミングチャートである。

【００７３】図８は図６に示す具体例の動作を示すタイ
ミングチャートであって、（ア）は図６の入力端子３６
から入力される補間係数の初期値Ｘを、（イ）は図６の
セレクタ３８の出力信号を、（ウ）は図６のラッチ回路
４０の出力信号を、（エ）は図６の出力端子３５から出
力される補間係数βを、（オ）は図６の出力端子４３か
ら出力される図１のメモリ回路２の読出ゲート信号を夫
々示しており、図６では、対応するものに同じ符号
（ア），（イ）……を付している。

【００７４】この具体例では、補間係数の初期値Ｘとし
て、図８（ア）に示すように、１２８を入力するものと
しており、従って、表示画面の左側で映像の拡大率を２
倍（＝１２８／６４）としている。

【００７５】図６において、出力端子４２は図３に示し
た構成の書込制御回路１６に接続され、出力端子４３は
図３に示した構成の読出制御回路１７に接続されてい
る。

【００７６】セレクタ３７は、セレクト信号Ｓ１に従っ
て制御され、＋１と−１とのいずれか一方を選択して出
力する。セレクト信号Ｓ１は、図７に示すように、例え
ば、図７（ａ）に示すような表示画面の中央でＨ／Ｌの
切り替えがなされる制御信号であって、かかるセレクト
信号Ｓ１により、セレクタ３７は、表示画面の左側で−
１を、表示画面の右側で＋１を夫々選択する。

【００７７】セレクタ３８は、セレクト信号Ｓ２によっ
て制御され、入力端子３６から入力される補間係数の初
期値Ｘとセレクタ３７の出力信号（−１または＋１）と
のいずれか一方を選択して出力する。セレクト信号Ｓ２
は、例えば、図７に示すように、スムーズワイド処理開
始部分でのみ極性が反転する（“Ｌ”となる）信号と
し、これにより、セレクタ３８は、図８（イ）に示すよ
うに、最初の１クロック期間だけ入力端子３６からの補
間係数の初期値Ｘ（値１２８）を選択する。セレクタ３
８の出力は加算器３９でラッチ回路４０の出力と加算さ
れ、この加算値がラッチ回路４０でＯＲゲート４１から
のクロックのタイミングでラッチされる。

【００７８】そこで、いま、セレクタ３８で１２８の補
間係数の初期値Ｘが選択され、加算器３９を介してラッ
チ回路４０にラッチされ、次いで、セレクタ３７，３８
が−１を選択したとすると、ラッチ回路４０からは、図
８（ウ）に示すように、まず、補間係数の初期値Ｘとし
て入力された１２８から始まり、１２７，１２６，……
と１クロック毎に１ずつ減算される値が出力される。

【００７９】ＯＲゲート４１は、図７に示すセレクト信
号Ｓ３により、図７（ａ）に示す表示画面の中央部分で
ラッチ回路４０へのクロックの供給を禁止する。このク
ロックの供給禁止期間では、ラッチ回路４０にその期間
の直前の値が保持されて固定倍率となる。この表示画面
の左側でセレクト信号Ｓ３が“Ｌ”になり、再びラッチ
回路４０にクロックが供給されると、このときには、セ
レクト信号Ｓ１が“Ｌ”となってセレクタ３７が＋１を
選択しているので、ラッチ回路４０からは、保持されて
いた値から１クロック毎に値１ずつ加算された値が出力
される。

【００８０】以上以外の構成は図３に示したものと同様
であり、図８（ウ）で示すラッチ回路４０の出力信号が
加算器１９に供給され、この場合、加算器１９の加算値
は正でラッチ回路２２の出力信号が“Ｈ”であるから、
セレクタ２７はラッチ回路２０からの拡大用補間係数β
を選択し、図３で説明したように、出力端子３５から図
８（エ）に示すような拡大用補間係数βが出力される。

【００８１】以上の動作により、表示画面の左側では、
ラッチ回路４０の出力値が順次減少していくから、加算
器１９から出力されるキャリービットの発生頻度が次第
に減少し、ＡＮＤゲート３０から出力される読出ゲート
信号（図８（オ））の発生頻度が次第に減少して画素の
補間頻度が低下し、順次映像の拡大率が小さくなる。ま
た、表示画面の右側では、逆に、ラッチ回路４０の出力
値が順次増加していくから、ＡＮＤゲート３０から出力
される読出ゲート信号（図８（オ））の発生頻度が次第
に増加して画素の補間頻度が上昇し、順次映像の拡大率
が大きくなる。このようにして、スムーズワイドが得ら
れることになる。

【００８２】同様のアルゴリズムに従って、ラッチ回路
４０に供給されるクロックを２分周あるいは４分周する
ことにより、拡大率の変化を２画素単位あるいは４画素
単位で変えることができ、また、補間係数の初期値Ｘや
セレクト信号Ｓ３の時間幅を変えることにより、様々な
比率のスムーズワイド映像が得られる。

【００８３】図９に図１に示す第１の実施例で各表示モ
ードを実現した場合の圧縮率と拡大率とを示す。

【００８４】図９（ａ）は水平方向の圧縮モード（以
下、これをノーマルモードという）、同図（ｂ）は４：
３の映像をワイド画面にそのまま表示するモード（以
下、フルモードという）、同図（ｃ）はスムーズワイド
モードである。また、Ｚｃ，Ｚｏは夫々、スムーズワイ
ドモードでの映像のセンタの固定倍率、表示画面の左側
での初期拡大倍率を示している。

【００８５】図１に示した第１の実施例では、水平方向
に４／３倍に拡大されて表示される図９（ｂ）に示すフ
ルモードで拡大率，圧縮率がともに１倍であり、拡大圧
縮処理の基準となる。図９（ａ）に示すノーマルモード
は、３／４倍に圧縮することによって実現し、図９
（ｃ）に示すスムーズワイドモードは、映像の左右の拡
大率及び圧縮率をスムーズに切り変えることによって実
現する。

【００８６】以上のように、この第１の実施例では、任
意の倍率の拡大圧縮処理を単一クロックを用いたディジ
タル信号処理によって実現することができる。

【００８７】図１０は本発明による映像信号拡大圧縮装
置の第２の実施例を示すブロック図であって、４４は圧
縮用補間フィルタ、４５はラッチ回路、４６は減算器、
４７は係数器、４８は加算器、４９は圧縮率制御回路で
あり、図１，図１６に対応する部分には同一符号を付け
て重複する説明を省略する。

【００８８】同図において、この実施例では、メモリ回
路２の入力側に圧縮用補間フィルタ４４が設けられ、出
力側に拡大用補間フィルタ３が設けられている。

【００８９】入力端子１から入力されたディジタル映像
信号は圧縮用補間フィルタ４４に供給されて、圧縮率に
応じた補間係数による補間フィルタ処理が施され、滑ら
かな圧縮映像の信号となる。

【００９０】圧縮用補間フィルタ４４は、上記式（１）
をβより比較的小さな回路規模で生成できる圧縮用補間
係数αで展開した特性、即ち、 Ｙ＝αＡ＋βＢ ＝αＡ＋（１−α）Ｂ ＝（Ａ−Ｂ）α＋Ｂ ……（３） が得られるように、ラッチ回路４５、減算器４６、係数
器４７及び加算器４８で構成されている。

【００９１】圧縮用補間フィルタ４４の出力信号はメモ
リ回路２に一時記憶される。このとき、書込制御回路１
６により、圧縮率に応じたメモリ回路２の書込み禁止が
行なわれ、これにより、メモリ回路２で間引き処理が行
なわれる。また、読出制御回路１７により、拡大率に応
じたメモリ回路２への読出クロックの供給禁止が行なわ
れ、これにより、この禁止期間、メモリ回路２から同じ
画素が繰り返し読み出されるようにする。

【００９２】ここで、メモリ回路２の書込みと読出しと
は同一周波数のクロックで行なわれる。また、圧縮率制
御回路４９と拡大率制御回路９は夫々、独立した圧縮処
理と拡大処理を行なうように制御動作する。

【００９３】図１１はかかる第２の実施例での映像を３
／４倍に圧縮する動作の概要を示す図であって、（ア）
は入力端子１からの入力映像信号を、（イ）は図１０の
圧縮用補間フィルタ４４から出力される補間信号を、
（ウ）はこの補間信号の生成式を、（エ）はメモリ回路
２の書込ゲート信号を夫々示している。また、ａ〜ｇは
入力映像信号の画素の重心位置を、Ｙ１〜Ｙ５は補間信
号の画素の重心位置を夫々示し、例えば、重心位置Ｙ２
は重心位置ｂ，ｃの補間演算により、重心位置Ｙ３は重
心位置ｃ，ｄの補間演算により夫々生成される。

【００９４】映像を３／４倍に圧縮する場合には、入力
映像信号の４画素毎に１画素を間引く。この画素が間引
かれた映像信号で滑らかな映像が得られるように、圧縮
用補間フィルタ４４が補間処理を行なう。

【００９５】ここで、圧縮用補間フィルタ４４が上記式
（３）に従って処理を行なう場合、入力された画素とこ
れより１つ前の画素とでかかる処理が行なわれるのであ
るが、この処理がなされて圧縮用補間フィルタ４４から
得られた補間信号がメモリ回路２に供給され、この補間
信号で４画素毎に１画素が間引きされる。図１１におい
ては、入力映像信号の重心位置ｄ，ｅの画素によって得
られる補間信号の画素が間引かれていることを示してい
る。補間信号のこの画素はメモリ回路２に供給されるの
であるが、この画素のタイミングで、メモリ回路２で
は、図１１（５）に示す書込ゲート信号Ｃにより、書込
クロックの供給が禁止され、この画素の書込みが行なわ
れない。

【００９６】また、この場合の補間係数αは、通常、図
１１（ウ）に示すように、１／３ステップで変化する
が、メモリ回路２での書込みを禁止する部分でこの補間
係数αの変化も禁止する必要がある。さもないと、各補
正係数αのタイミングがずれてしまうからである。

【００９７】図１２は図１０における圧縮率制御回路４
９の一具体例を示すブロック図であって、５０は圧縮用
補間係数の初期値Ｘの入力端子、５１は加算器、５２，
５３はラッチ回路、５４はインバータ、５５はＡＮＤゲ
ート、５６はＯＲゲート、５７は書込ゲート信号の出力
端子、５８は圧縮用補間係数の出力端子である。

【００９８】図１３はこの具体例の動作を示すタイミン
グチャートであって、（ア）は図１２の入力端子５０か
ら入力される圧縮用補間係数の初期値Ｘを、（イ）は図
１２の加算器５１へのフィードバック信号を、（ウ）は
図１２の出力端子５７から出力されるメモリ２（図１
０）の書込ゲート信号を、（エ）は図１２のラッチ回路
５２に供給されるクロックを、（オ）は図１２の出力端
子５８から出力される圧縮用補間係数αを夫々示してい
る。

【００９９】図１１（ウ）に示す圧縮用補間係数αは、
これを８ビット（Ｘ／２５６の分子）で近似して表わす
と、０，８６，１７２，２，……と８６ステップで周期
的に変化する。この場合、図１２において、入力端子５
０から圧縮用補間係数αの初期値Ｘとして８６の値を入
力すると、ＡＮＤゲート５５がオンしていれば、加算器
５１でこの初期値Ｘとラッチ回路５２の出力信号（図１
３（イ）に示すフィードバック信号）とが加算されてラ
ッチ回路５２に供給されるから、図１３（オ）に示すよ
うに、ラッチ回路５２からは８６，１７２，２と８６ス
テップで変化する周期的な出力信号が得られる。

【０１００】図１１で説明したように、メモリ回路２の
書込み禁止部分で補間係数αの変化も止める必要があ
り、このために、ラッチ回路５３から出力される書込ゲ
ート信号（図１３（ウ））をインバータ５４で反転して
ＡＮＤゲート５５を制御するようにし、また、図１３
（エ）に示すように、ＯＲゲート５６により、この書込
ゲート信号でラツチ回路５２へのクロックの供給を停止
させている。

【０１０１】即ち、加算器５１の加算値が２５６を超え
ると、キャリービットが“Ｈ”となり、これがラッチ回
路５３でラッチされて図１３（ウ）に示す書込ゲート信
号が得られる。この書込ゲート信号をインバータ５４で
反転し、ＡＮＤゲート５５に供給することにより、加算
器５１へのフィードバック信号は、図１３（イ）に示す
ように、書込み禁止時に０となる。また、これと同時
に、ＯＲゲート５６は“Ｈ”の書込ゲート信号によって
オフとなる。これにより、図１３（エ）に示すように、
書込み禁止時にラッチ回路５２へのクロックの供給が禁
止されて、ラッチ回路５２でそのクロックの供給禁止直
前の補間係数α（＝１７２）が保持される。

【０１０２】図１４は図１０に示す第２の実施例でのス
ムーズワイド処理を行なう場合の拡大率制御回路９の一
具体例を示すブロック図であって、図１８に示した拡大
率制御回路９と同じ構成部分９’の入力側に図６でのセ
レクタ３７，３８、加算器３９、ラッチ回路４０及びＯ
Ｒゲート４１からなる部分を設けた構成をなすものであ
り、図１８，図６に対応する部分には同一符号を付けて
いる。なお、５９は拡大用補間係数βの出力端子であ
る。

【０１０３】同図において、補間係数の初期値Ｘをスム
ーズワイド用に変換する方法は、図６に示した具体例と
同様であり、図６と同符号のものは同様の動作を行な
う。加算器９Ａとラッチ回路９Ｂとで拡大用補間係数が
生成され、出力端子５９を介して図１０での係数器６に
供給される。また、加算器９Ａとラッチ回路９Ｃとで読
出制御回路１７とで読出ゲート信号が生成され、出力端
子１２を介して読出制御回路１７に供給される。

【０１０４】図１５は図１０に示した第２の実施例での
各表示モードの圧縮率と拡大率を示す図であって、
（ａ）はノーマルモード、（ｂ）はフルモード、（ｃ）
はスムーズワイドモードである。また、Ｚｏはスムーズ
ワイドモード時の表示画面の左側の初期拡大率である。

【０１０５】この第２の実施例では、圧縮処理と拡大処
理を独立に制御することができるため、スムーズワイド
処理を実現する場合、圧縮率は映像を正しい比率で表示
する固定倍率とし、拡大率の制御のみで実現できて制御
が容易となる。

【０１０６】圧縮率は映像を正しい比率で表示する固定
倍率とすることで、拡大率は図１５（ａ）のノーマルモ
ードが１倍となって基準となるため、実際の映像の比率
と拡大率が一致する制御が実現できる。図１５（ｂ）の
フルモードは４／３倍に拡大することで実現し、図１５
（ｃ）のスムーズワイドモードは表示画面の左右で拡大
率をスムーズに変化させることで実現する。

【０１０７】以上、図１０に示した第２の実施例におい
ても、単一クロックのディジタル信号処理により、任意
の倍率の拡大圧縮処理を実現でき、さらに、圧縮処理と
拡大処理とを互いに独立に制御できるため、圧縮率は映
像を正しい比率で表示する固定倍率とすることにより、
実際の映像の比率に対応した拡大率の制御のみで各表示
モードを実現できる。

【０１０８】以上のように、各実施例では、入力映像信
号をそのアスペクト比より横長のアスペクト比をもつデ
ィスプレイに正しい比率で表示するための圧縮率を含む
任意の倍率の拡大圧縮処理を、単一クロックのディジタ
ル信号処理により実現でき、従来２つ必要だったクロッ
ク生成回路を１つにすることができる。また、ディジタ
ル信号処理による水平方向の圧縮により、表示画面の左
右の余白部に所定のレベルの信号が挿入できるため、表
示画面の劣化に差が生じるという問題を大幅に軽減する
ことができる。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
従来のアスペクト比４：３の映像をワイド画面に正しい
アスペクト比で表示するための圧縮率を含む、任意の倍
率の拡大圧縮処理を、単一クロックのディジタル信号処
理で実現できる。

【０１１０】また、これにより、従来では、２つ必要と
していたクロック生成回路を１つにすることができ、さ
らに、ディジタル信号処理による水平圧縮を行なうこと
により、左右の余白部分に所定のレベルの信号を挿入す
ることができるため、映像部分と左右の余白部分とで表
示画面の劣化に差が生じる問題を大幅に軽減できる。

【図面の簡単な説明】

【図１】本発明による映像信号拡大圧縮装置の第１の実
施例を示すブロック図である。

【図２】図１に示した第１の実施例の映像を３／４倍に
圧縮する場合の動作を示す図である。

【図３】図１における拡大圧縮率制御回路，書込制御回
路及び読出制御回路の一具体例を示すブロック図であ
る。

【図４】図３に示す拡大圧縮率制御回路の動作を示すタ
イミングチャ−トである。

【図５】補間係数の初期値と拡大率の関係を示す図であ
る。

【図６】図１に示した第１の実施例がスム−ズワイド処
理を行なう場合の図１における拡大圧縮率制御回路の一
具体例を示すブロック図である。

【図７】図６での各セレクト制御信号の一具体例を示す
タイミングチャートである。

【図８】図６に示した具体例の動作を示すタイミングチ
ャ−トである。

【図９】図１に示した第１の実施例での各表示モ−ドを
実現した場合の拡大率と圧縮率を示す図である。

【図１０】本発明による映像信号拡大圧縮装置の第２の
実施例を示すブロック図である。

【図１１】図１０に示す第２の実施例での映像を３／４
倍に圧縮する場合の動作を示す図である。

【図１２】図１０における拡大圧縮率制御回路の一具体
例を示すブロック図である。

【図１３】図１２に示す具体例の動作を示すタイミング
チャ−トである。

【図１４】図１０に示した第２の実施例でのスム−ズワ
イド処理を行なう場合の図１０における拡大圧縮率制御
回路の一具体例を示すブロック図である。

【図１５】図１０に示した第２の実施例での各表示モ−
ドを実現した場合の拡大率と圧縮率を示す図である。

【図１６】クロック変換による水平圧縮と補間処理によ
る水平拡大を実現する従来の映像信号拡大圧縮装置の一
例を示すブロック図である。

【図１７】図１６に示す従来例の映像を４／３倍に拡大
する場合の動作を示す図である。

【図１８】図１６における拡大率制御回路と係数器の一
例を示すブロック図である。

【図１９】図１８に示した拡大率制御回路の動作を示す
タイミングチャ−トである。

【図２０】アスペクト比４：３の映像を１６：９のワイ
ド画面に表示した場合の表示例を示す図である。

【符号の説明】

１ ディジタル映像信号の入力端子 ２ メモリ回路 ３ 補間フィルタ ４ ラッチ回路 ５ 減算器 ６ 係数器 ７ 加算器 ８ 映像信号の出力端子 １５ 拡大率制御回路 １６ 書込制御回路 １７ 読出制御回路 １８ 補間係数の初期値の入力端子 １９ 加算器 ２０〜２２ ラッチ回路 ２３ インバ−タ ３４ 加算器 ２５ 係数器 ２６，２７ セレクタ ２８ インバ−タ ２９，３０ ＡＮＤゲ−ト ３１，３２ ＯＲゲ−ト ３３ 書込クロックの出力端子 ３４ 読出クロックの出力端子 ３５ 補間係数の出力端子 ３６ 補間係数の初期値の入力端子 ３７，３８ セレクタ ３９ 加算器 ４０ ラッチ回路 ４１ ＯＲゲ−ト ４２ 書込ゲ−ト信号の出力端子 ４３ 読出ゲ−ト信号の出力端子 ４４ 圧縮用補間フィルタ ４５ ラッチ回路 ４６ 減算器 ４７ 係数器 ４８ 加算器 ４９ 圧縮率制御回路 ５０ 圧縮用補間係数の初期値の入力端子 ５１ 加算器 ５２，５３ ラッチ回路 ５４ インバ−タ ５５ ＡＮＤゲ−ト ５６ ＯＲゲ−ト ５７ 書込ゲ−ト信号の出力端子 ５８ 圧縮用補間係数の出力端子 ５９ 拡大用補間係数の出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 春樹 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所情報映像事業部内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 映像信号を入力して拡大または圧縮表示
   する映像信号拡大圧縮装置において、 該映像信号を一時記憶するメモリ手段と、 圧縮率に応じて該メモリ手段を制御し、該映像信号の画
   素を間引く画素間引き手段と、 拡大率に応じて該メモリ手段を制御し、該映像信号の画
   素を補充する画素補充手段と、 該メモリ手段の出力信号に拡大圧縮率に応じた補間係数
   によるフィルタリング処理を施し、滑らかな拡大または
   圧縮映像とする補間フィルタ手段と、 圧縮時には、圧縮率に応じて該画素間引き手段と該補間
   フィルタ手段の補間係数を制御し、拡大時には、拡大率
   に応じて該画素補充手段と該補間フィルタ手段の補間係
   数を制御する拡大圧縮率制御手段とを有し、 任意の倍率の拡大圧縮処理を単一クロックの信号処理に
   より行なうことを特徴とする映像信号拡大圧縮装置。
2. 【請求項２】 請求項１において、 前記拡大圧縮率制御手段は、前記画素間引き手段と前記
   画素補充手段と前記補間フィルタ手段の補間係数に対
   し、画素毎に拡大圧縮率の異なる制御をすることによ
   り、前記入力映像信号の各部分で拡大圧縮率の異なる映
   像を得ることを特徴とする映像信号拡大圧縮装置。
3. 【請求項３】 映像信号を入力して拡大または圧縮表示
   する映像信号拡大圧縮装置において、 該入力映像信号に圧縮率に応じた補間係数によるフィル
   タリング処理を施し、滑らかな圧縮映像とする圧縮用補
   間フィルタ手段と、 該圧縮用補間フィルタ手段の出力信号を一時記憶するメ
   モリ手段と、 圧縮率に応じて該メモリ手段を制御し、該圧縮用補間フ
   ィルタ手段の出力信号の画素を間引く画素間引き手段
   と、 拡大率に応じて該メモリ手段を制御し、該圧縮用補間フ
   ィルタ手段の出力信号の画素を補充する画素補充手段
   と、 該メモリ手段の出力信号に拡大率に応じた補間係数によ
   るフィルタリング処理を施し、滑らかな拡大映像とする
   拡大用補間フィルタ手段と、 圧縮率に応じて該画素間引き手段と該圧縮用補間フィル
   タ手段の補間係数を制御する圧縮率制御手段と、 拡大率に応じて該画素補充手段と該拡大用補間フィルタ
   手段の補間係数を制御する拡大率制御手段とを有し任意
   の倍率の拡大圧縮処理を単一クロックの信号処理により
   行なうことを特徴とする映像信号拡大圧縮装置。
4. 【請求項４】 請求項３において、 前記圧縮率制御手段は、前記画素間引き手段と前記圧縮
   用補間フィルタ手段の補間係数に対し、また、前記拡大
   率制御手段は、前記画素補充手段と前記拡大用補間フィ
   ルタ手段の補間係数に対し、夫々画素毎に拡大圧縮率の
   異なる制御をすることにより、前記入力映像信号の各部
   分で拡大圧縮率の異なる映像信号を得ることを特徴とす
   る映像信号拡大圧縮装置。
5. 【請求項５】 請求項３において、 前記圧縮率制御手段は、前記画素間引き手段と前記圧縮
   用補間フィルタ手段の補間係数を、また、前記拡大率制
   御手段は、前記画素補充手段と前記拡大用補間フィルタ
   手段の補間係数を、夫々独立に制御することにより、圧
   縮処理と拡大処理を独立に行なうことを特徴とする映像
   信号拡大圧縮装置。
6. 【請求項６】 請求項３において、 前記圧縮率制御手段は、前記入力映像信号をこの入力映
   像信号より横長のアスペクト比をもつディスプレイに正
   しいアスペクト比で表示されるような固定の圧縮率で前
   記画素間引き手段と前記圧縮用補間フィルタ手段の補間
   係数を制御し、前記拡大率制御手段による前記画素補充
   手段と前記拡大用補間フィルタ手段の補間係数の制御に
   より、所望の倍率の拡大圧縮映像を得ることを特徴とす
   る映像信号拡大圧縮装置。