JP2002112111A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルの入力映像信号Ｒｉ、Ｇｉ、Ｂｉ
に対して映像サイズの変更処理を行う回路において、出
力側に接続する映像回転処理部の動作周波数の増大を抑
えて回路構成を簡単にできるようにすること。 【解決手段】 Ｒｉ、Ｇｉ、Ｂｉに対して映像サイズを
Ｍ／Ｎ倍に変更するための処理を行う映像信号処理回路
において、Ｍ／Ｎが２を越えたとき、２以下１以上のと
き、１未満のときに映像信号の周波数帯域をＮ／Ｍ、１
／２、Ｍ／（２Ｎ）に制限し、映像をＭ／Ｎ倍に変更す
るためのフィルタ処理を行う映像サイズ変更部７５を具
備する。この映像サイズ変更部７５を、Ｍ／Ｎに応じた
周波数特性を満たすために設定された係数デ−タを記憶
した係数テーブルＫ（０）〜Ｋ（ｎ）、演算位置算出／
選択生成部７０、係数セレクタ７２、係数設定／演算タ
イミング制御部７１及び多相ＦＩＲフィルタ４９、５
０、５１で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルの入力
映像信号に対して映像サイズをＭ／Ｎ倍に変更するため
の処理を行い、この変更処理された信号を映像回転処理
部へ出力することによって縦インタレース走査用の映像
信号が得られるようにした映像信号処理回路に関するも
のである。

【０００２】

【従来の技術】従来、この種の映像信号処理回路は、例
えば図７（特開平４−１２６４７４）に示すように構成
されていた。すなわち、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
用の入力端子１０、１１、１２に入力したアナログの
Ｒ、Ｇ、Ｂ信号をディジタルのＲ、Ｇ、Ｂ信号に変換す
るＡ／Ｄ（アナログ／ディジタル）変換器１３、１４、
１５と、このＡ／Ｄ変換器１３、１４、１５の出力信号
の周波数帯域を制限して折り返し歪みを除去するＬＰＦ
（ローパスフィルタ）１６、１７、１８と、このＬＰＦ
１６、１７、１８の出力側に順次結合されたメモリ回路
１９、２０、２１及び補間フィルタ２２、２３、２４
と、メモリ回路１９、２０、２１と補間フィルタ２２、
２３、２４を制御するための制御回路２５と、補間フィ
ルタ２２、２３、２４の出力信号をアナログのＲ、Ｇ、
Ｂ信号に変換して出力端子２６、２７、２８へ出力する
Ｄ／Ａ（ディジタル／アナログ）変換器２９、３０、３
１とで構成されていた。

【０００３】そして、図８（ａ）に示す原画を時計廻り
方向に９０度回転させ、同図（ｂ）に示すように原画の
一部を画面全体に拡大して表示する方法と、又は同図
（ｃ）に示すように原画の全体を画面の中央に縮小して
表示する方法とがある。このとき、表示モニタを反時計
廻り方向へ９０度回転して設置することによって、すな
わち縦置きすることによって、図２（ａ）に示す原画と
同様の正立映像が表示される。

【０００４】図８（ｂ）に示す拡大表示方法では、ＬＰ
Ｆ１６、１７、１８によって色副搬送波周波数Ｆｓｃ
（≒３．５８ＭＨｚ）を越える周波数成分が除去され、
メモリ回路１９、２０、２１によって書き込み動作と読
み出し動作が非同期且つ独立して行われる。メモリ回路
１９、２０、２１に書き込まれている第１フィールドの
画素をＡ（ｎ，ｍ）、第２フィールドの画素をＢ（ｎ，
ｍ）とし、Ａ／Ｄ変換器１３、１４、１５の標本化周波
数を色副搬送波の４倍の周波数４Ｆｓｃとすると、Ａ
（ｎ，ｍ）、Ｂ（ｎ，ｍ）のｎは水平方向の画素番号で
１から最大有効画素数の７５４までの番号となり、ｍは
垂直方向の画素番号で１から４８０までの番号となり、
第１フィールドで最初に読み出される画素はＡ（α，４
８０）の画素である。ここでαは任意の値で、制御回路
２５で設定することにより出力画像の位置の選択が可能
となる。図９は、書き込まれた原画像に対してＡ（α，
４８０）の画素位置を示す図で、斜線の部分が読み出さ
れる領域を示し、読み出しはＡ（α，４８０）から垂直
方向に上に向かって順次行われる。

【０００５】メモリ回路１９、２０、２１から読み出さ
れた画素デ−タ（以下、「実画素データ」という。）は
図１０に示すように配列される。図中のＡ（ｎ，ｍ）は
第１フィールドの画素、Ｂ（ｎ，ｍ）は第２フィールド
の画素を示す。第１フィールドでは、Ａ（α，４８０）
から読み出された画素は水平方向へ２画素おきに並ぶよ
うに出力され、同じフィールドの次ぎの走査線ではＡ
（α＋２，４８０）から垂直方向に上に向かって順次読
み出された画素デ−タが出力する。第２フィールドで
は、Ｂ（α＋１，４７９）から垂直方向に上に向かって
順次読み出された画像デ−タが出力され、その実画素デ
−タは第１フィールドの実画素デ−タから水平方向へ
１．５画素離れた位置から２画素おきに並ぶように出力
される。

【０００６】また、図１０の配列から次ぎのことがいえ
る。図８（ａ）の原画をインタレース走査で表示した場
合と、図８（ａ）の原画を回転させた同図（ｂ）に示す
ような拡大画をインタレース走査で表示した場合の実画
素デ−タを比較すると、前者では水平方向の画素（すな
わち水平走査線上の画素）が連続しているのに対して、
後者では対応する垂直方向の画素が１画素おきの飛び越
しとなっている。この飛び越しの間引きで生じる折り返
し歪みを防止するために、信号の周波数帯域を１／２に
制限しなければならない。これは図８（ｃ）に示すよう
な縮小画をインタレース走査で表示した場合も同様であ
る。

【０００７】上述のようにしてメモリ回路１９、２０、
２１から読み出される画像デ−タは入力の１／３の速さ
で読み出され、実画素デ−タの間の画素は補間フィルタ
２２、２３、２４で補間される。

【０００８】図８（ｃ）に示す縮小表示方法では、図７
において、図８（ｂ）の拡大表示方法の場合と異なる動
作を行うのは、ＬＰＦ１６、１７、１８、メモリ回路１
９、２０、２１、補間フィルタ２２、２３、２４、制御
回路２５であり、その他の部分は図８（ｂ）の拡大表示
方法の場合と同様の動作を行う。

【０００９】すなわち、ＬＰＦ１６、１７、１８ではメ
モリ回路１９、２０、２１で出力が間引かれた時に発生
する折り返し歪みを除去し、Ｆｓｃの（２／３）倍を越
える周波数成分を除去する。また、補間フィルタ２２、
２３、２４では画像縮小のための補間、間引き処理が行
われる。

【００１０】

【発明が解決しようとする課題】しかしながら、図７に
示した従来の映像信号処理回路では、メモリ回路１９、
２０、２１の映像回転処理のために制御回路２５内で間
引き処理を行う必要があるので、制御回路２５の動作周
波数が増大し、回路構成が複雑になるという問題点があ
った。

【００１１】本発明は上述の問題点に鑑みてなされたも
ので、映像回転処理部の回路構成を複雑にすることな
く、ディジタルの入力映像信号に対して映像サイズを変
更するための処理を行い、この変更処理された信号を映
像回転処理部へ出力することによって縦インタレース走
査用の映像信号が得られるようにした映像信号処理回路
を提供することを目的とするものである。ここで、縦イ
ンタレース走査用の映像信号とは、図８（ｂ）（ｃ）に
示すような映像を表示するための映像信号をいう。すな
わち、図８（ｂ）（ｃ）の表示パネルを反時計方向廻り
に９０度回転し、縦方向（垂直方向）の走査線の飛び越
し走査で正立映像を表示するための映像信号をいう。

【００１２】

【課題を解決するための手段】請求項１の発明は、ディ
ジタルの入力映像信号に対して映像サイズを２倍に拡大
するための処理を行い、この拡大処理された信号を映像
回転処理部へ出力することによって縦インタレース走査
用の映像信号が得られるようにした映像信号処理回路に
おいて、入力映像信号の周波数帯域を１／２に制限し、
映像を２倍に拡大するためのフィルタ処理を行う映像サ
イズ変更部を具備してなることを特徴とする。

【００１３】このような構成において、映像サイズ変更
部が入力映像信号の周波数帯域を１／２に制限する（例
えば入力映像信号の標本化周波数の１／２倍以上の成分
をカットする）ので、映像回転処理部において映像回転
処理のための間引き処理を行う必要がなく、映像回転処
理部の動作周波数の増大を抑えて回路構成を簡単にする
ことができる。

【００１４】請求項２の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍（Ｍ、ＮはＭ／Ｎ＞
２を満足する正の整数である。）に拡大するための処理
を行い、この拡大処理された信号を映像回転処理部へ出
力することによって縦インタレース走査用の映像信号が
得られるようにした映像信号処理回路において、入力映
像信号の周波数帯域をＮ／Ｍに制限し、映像サイズをＭ
／Ｎ倍に拡大するためのフィルタ処理を行う映像サイズ
変更部と、この映像サイズ変更部の前段に挿入されて入
力映像信号を順次書き込み、映像サイズ変更部の処理ク
ロックで読み出して映像サイズ変更部へ出力する第１速
度変換用ＦＩＦＯメモリとを具備してなることを特徴と
する。

【００１５】このような構成において、映像サイズをＭ
／Ｎ倍（Ｍ／Ｎ＞２）に拡大する場合には、入力映像信
号の転送レートが映像サイズ変更部の演算レートを越え
ているが、入力映像信号を第１速度変換用ＦＩＦＯメモ
リに順次書き込み所定時間蓄えた後に、映像サイズ変更
部の処理クロックで読み出し映像サイズ変更部へ出力す
ることによって、映像サイズ変更部への入力映像信号の
転送タイミングが映像サイズ変更部での演算タイミング
を追い越すのを防止している。また、第１速度変換用Ｆ
ＩＦＯメモリから出力した入力映像信号が映像サイズ変
更部に入力すると、この映像サイズ変更部で入力映像信
号の周波数帯域がＮ／Ｍに制限される。このため、映像
回転処理部において映像回転処理のための間引き処理を
行う必要がなく、映像回転処理部の動作周波数の増大を
抑えて回路構成を簡単にすることができる。

【００１６】請求項３の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍（Ｍ、ＮはＭ／Ｎ＜
２を満足する正の整数である。）に変更するための処理
を行い、この変更処理された信号を映像回転処理部へ出
力することによって縦インタレース走査用の映像信号が
得られるようにした映像信号処理回路において、Ｍ／Ｎ
が１以上２未満、１未満のときに入力映像信号の周波数
帯域をそれぞれ１／２、Ｍ／（２Ｎ）に制限し、映像サ
イズをＭ／Ｎ倍に変更するためのフィルタ処理を行う映
像サイズ変更部と、この映像サイズ変更部でフィルタ処
理された映像信号を順次書き込み、映像回転処理部の処
理クロックで読み出して映像回転処理部へ出力する第２
速度変換用ＦＩＦＯメモリとを具備してなることを特徴
とする

【００１７】このような構成において、映像サイズをＭ
／Ｎ倍（Ｍ／Ｎ＜２）に変更する場合には、Ｍ／Ｎが１
以上２未満か、１未満かに対応して、映像サイズ変更部
によって入力映像信号の周波数帯域がそれぞれ１／２、
Ｍ／（２Ｎ）に制限され、第２速度変換用ＦＩＦＯメモ
リを介して映像回転処理部に入力するので、映像回転処
理部において映像回転処理のための間引き処理を行う必
要がなく、映像回転処理部の動作周波数の増大を抑えて
回路構成を簡単にすることができる。また、映像サイズ
をＭ／Ｎ倍（Ｍ／Ｎ＜２）に変更する場合には、映像サ
イズ変更部から出力する映像信号は不連続となるが、第
２速度変換用ＦＩＦＯメモリに順次書き込まれた後、映
像回転処理部の処理クロックで読み出されて映像回転処
理部へ出力するので、映像サイズ変更部から出力する映
像信号が不連続であっても、第２速度変換用ＦＩＦＯメ
モリで等間隔（固定速度）の映像信号として出力するこ
とができる

【００１８】請求項４の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍（Ｍ、Ｎは正の整数
である。）に変更するための処理を行い、この変更処理
された信号を映像回転処理部へ出力することによって縦
インタレース走査用の映像信号が得られるようにした映
像信号処理回路において、Ｍ／ＮがＭ／Ｎ＞２、１≦Ｍ
／Ｎ≦２、Ｍ／Ｎ＜１のときにそれぞれ入力映像信号の
周波数帯域をＮ／Ｍ、１／２、Ｍ／（２Ｎ）に制限し、
映像サイズをＭ／Ｎ倍に変更するためのフィルタ処理を
行う映像サイズ変更部と、この映像サイズ変更部の前段
に挿入された第１速度変換用ＦＩＦＯメモリ及び第１ス
イッチと、映像サイズ変更部の後段に挿入された第２速
度変換用ＦＩＦＯメモリ及び第２スイッチとを具備し、
第１速度変換用ＦＩＦＯメモリは入力映像信号を順次書
き込み映像サイズ変更部の処理クロックで読み出して出
力し、第１スイッチはＭ／Ｎが２を越えたか否かに応じ
て第１速度変換用ＦＩＦＯメモリから出力した映像信号
と入力映像信号を切り替えて映像サイズ変更部へ出力
し、第２速度変換用ＦＩＦＯメモリは映像サイズ変更部
でフィルタ処理された映像信号を順次書き込み映像回転
処理部の処理クロックで読み出して出力し、第２スイッ
チはＭ／Ｎが２未満か否かに応じて第２速度変換用ＦＩ
ＦＯメモリから出力した映像信号と映像サイズ変更部か
ら出力した映像信号を切り替えて映像回転処理部へ出力
してなることを特徴とする。

【００１９】このような構成において、Ｍ／Ｎの値が２
を越えているか否かで第１スイッチの切り替えが制御さ
れ、Ｍ／Ｎの値が２未満か否かで第２スイッチの切り替
えが制御される。Ｍ／Ｎ＞２のときは、入力映像信号が
第１速度変換用ＦＩＦＯメモリ、第１スイッチ、映像サ
イズ変更部及び第２スイッチを介して映像回転処理部に
入力する。このため、請求項２の発明と同様の作用、効
果を有する。Ｍ／Ｎ＜２のときは、入力映像信号が第１
スイッチ、映像サイズ変更部、第２速度変換用ＦＩＦＯ
メモリ及び第２スイッチを介して映像回転処理部に入力
する。このため、請求項３の発明と同様の作用、効果を
有する。また、Ｍ／Ｎ＝２のときは、入力映像信号が第
１スイッチ、映像サイズ変更部及び第２スイッチを介し
て映像回転処理部に入力する。このため、請求項１の発
明と同様の作用、効果を有する。

【００２０】請求項５の発明は、請求項２の発明におい
て、映像サイズ変更部の構成を簡単にするために、映像
サイズ変更部を、Ｍ／Ｎが２を越えているときに入力映
像信号の周波数帯域をＮ／Ｍに制限し、映像サイズをＭ
／Ｎ倍に変更するために設定された係数デ−タを記憶し
た複数の係数テーブルと、Ｍ／Ｎと走査フィールドに基
づいて演算位置信号を算出するとともに選択信号を生成
する演算位置算出／選択生成部と、演算位置算出／選択
生成部の選択信号に基づいて複数の係数テーブルのうち
の所定の係数テーブルを選択して対応した係数デ−タを
出力する係数セレクタと、係数セレクタで選択された係
数デ−タを設定するとともに、演算位置算出／選択生成
部の演算位置信号に基づいて設定係数デ−タの演算タイ
ミングを制御する係数設定／演算タイミング制御部と、
係数設定／演算タイミング制御部による設定係数デ−タ
及び演算タイミングによって所定のフィルタ処理を行う
ディジタルローパスフィルタとで構成する。

【００２１】請求項６の発明は、請求項３の発明におい
て、映像サイズ変更部の構成を簡単にするために、映像
サイズ変更部を、Ｍ／Ｎが１以上２未満、１未満のとき
に入力映像信号の周波数帯域を１／２、Ｍ／（２Ｎ）に
制限し、映像サイズをＭ／Ｎ倍に変更するために設定さ
れた係数デ−タを記憶した複数の係数テーブルと、Ｍ／
Ｎと走査フィールドに基づいて演算位置信号を算出する
とともに選択信号を生成する演算位置算出／選択生成部
と、演算位置算出／選択生成部の選択信号に基づいて複
数の係数テーブルのうちの所定の係数テーブルを選択し
て対応した係数デ−タを出力する係数セレクタと、係数
セレクタで選択された係数デ−タを設定するとともに、
演算位置算出／選択生成部の演算位置信号に基づいて設
定係数デ−タの演算タイミングを制御する係数設定／演
算タイミング制御部と、係数設定／演算タイミング制御
部による設定係数デ−タ及び演算タイミングによって所
定のフィルタ処理を行うディジタルローパスフィルタと
で構成する。

【００２２】請求項７の発明は、請求項４の発明におい
て、映像サイズ変更部の構成を簡単にするために、映像
サイズ変更部を、Ｍ／Ｎが２を越えているとき、１以上
２以下のとき、１未満のときに入力映像信号の周波数帯
域をＮ／Ｍ、１／２、Ｍ／（２Ｎ）に制限し、映像サイ
ズをＭ／Ｎ倍に変更するために設定された係数デ−タを
記憶した複数の係数テーブルと、Ｍ／Ｎと走査フィール
ドに基づいて演算位置信号を算出するとともに選択信号
を生成する演算位置算出／選択生成部と、演算位置算出
／選択生成部の選択信号に基づいて複数の係数テーブル
のうちの所定の係数テーブルを選択して対応した係数デ
−タを出力する係数セレクタと、係数セレクタで選択さ
れた係数デ−タを設定するとともに、演算位置算出／選
択生成部の演算位置信号に基づいて設定係数デ−タの演
算タイミングを制御する係数設定／演算タイミング制御
部と、係数設定／演算タイミング制御部による設定係数
デ−タ及び演算タイミングによって所定のフィルタ処理
を行うディジタルローパスフィルタとで構成する。

【００２３】

【発明の実施の形態】以下、本発明の実施形態例を図面
により説明する。図１は、本発明による映像信号処理回
路の一実施形態例を示すものである。図１において、４
０、４１、４２はディジタルの入力映像信号としてのＲ
ｉ、Ｇｉ、Ｂｉ信号を入力するための入力端子、４３、
４４、４５はＲ、Ｇ、Ｂ用の第１速度変換用ＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ、４
６、４７、４８はＲ、Ｇ、Ｂ用の第１スイッチ、４９、
５０、５１はＲ、Ｇ、Ｂ用の多相ＦＩＲ（Ｆｉｎａｔｅ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ、５
２、５３、５４はＲ、Ｇ、Ｂ用の第２速度変換用ＦＩＦ
Ｏメモリ、５５、５６、５７はＲ、Ｇ、Ｂ用の第２スイ
ッチ、５８、５９、６０はディジタルの出力映像信号と
してのＲｏ、Ｇｏ、Ｂｏ信号を出力するための出力端子
である。Ｒｉ、Ｒｏ信号は赤の色信号を表し、Ｇｉ、Ｇ
ｏ信号は緑の色信号を表し、Ｂｉ、Ｂｏ信号は青の色信
号を表す。

【００２４】前記第１速度変換用ＦＩＦＯメモリ４３、
４４、４５は、映像サイズの倍率Ｍ／Ｎが２を越えたと
きにＲｉ、Ｇｉ、Ｂｉ信号の転送レートが前記多相ＦＩ
Ｒフィルタ４９、５０、５１の演算レートを越えるのに
対応して設けられたもので、多相ＦＩＲフィルタ４９、
５０、５１へのＲｉ、Ｇｉ、Ｂｉ信号の転送タイミング
が多相ＦＩＲフィルタ４９、５０、５１での演算タイミ
ングを追い越さないようにＲｉ、Ｇｉ、Ｂｉ信号を所定
時間蓄えてから出力する。前記第２速度変換用ＦＩＦＯ
メモリ５２、５３、５４は、映像サイズの倍率Ｍ／Ｎが
２未満のときに前記多相ＦＩＲフィルタ４９、５０、５
１の演算間隔が不連続になるのに対応して設けられたも
ので、前記多相ＦＩＲフィルタ４９、５０、５１から不
連続に入力したＲ、Ｇ、Ｂ信号を等間隔で出力するよう
に、前記多相ＦＩＲフィルタ４９、５０、５１から入力
したＲ、Ｇ、Ｂ信号を所定時間蓄えてから出力する。

【００２５】前記第１スイッチ４６、４７、４８は、後
述する演算位置算出・選択生成部７０からの選択信号Ｓ
１に基づいて２入力ａ、ｂの一方を選択して出力する。
前記第２スイッチ５５、５６、５７は、前記演算位置算
出・選択生成部７０からの選択信号Ｓ２に基づいて２入
力ａ、ｂの一方を選択し出力端子５８、５９、６０へ出
力する。前記出力端子５８、５９、６０には映像回転処
理部（図示省略）が接続される。この映像回転処理部は
図７の従来例と同様にメモリ回路と制御回路で構成され
るが、この制御回路は従来例と相違して間引き処理を行
う必要がない。

【００２６】前記多相ＦＩＲフィルタ４９、５０、５１
は、ディジタルローパスフィルタの一例で、例えば、複
数の遅延素子、乗算器及び加算器を主体として構成され
ている。前記多相ＦＩＲフィルタ４９、５０、５１は、
後述する係数設定／演算タイミング制御部７１からの係
数設定信号と演算タイミング制御信号に基づいて、前記
第１スイッチ４６、４７、４８を介して入力したＲ、
Ｇ、Ｂ信号の周波数帯域をＮ／Ｍ、１／２、Ｍ／（２
Ｎ）に制限するとともに、映像サイズをＭ／Ｎ倍に変更
するためのフィルタ処理（例えば補間処理や間引き処
理）を行う。

【００２７】図１において、Ｋ（０）、Ｋ（１）、Ｋ
（２）、…、Ｋ（ｎ）は、倍率Ｍ／ＮのＭ／Ｎの値に応
じて入力信号の周波数帯域を制限するとともに、Ｍ／Ｎ
の値に対応して設定された係数デ−タを記憶した（ｎ＋
１）個（ｎは１以上の正の整数）の係数テーブルで、Ｋ
（１）、Ｋ（３）、Ｋ（５）、…は奇数フィールド用に
設定され、Ｋ（０）、Ｋ（２）、Ｋ（４）、…は偶数フ
ィールド用に設定されている。

【００２８】７０は演算位置算出／選択生成部で、この
演算位置算出／選択生成部７０は、倍率Ｍ／ＮのＭ、Ｎ
の値と走査フィールドに基づいて演算位置信号ＥＰを算
出するとともに選択信号ＳＫ、Ｓ１、Ｓ２を生成する。

【００２９】７２は係数セレクタで、この係数セレクタ
７２は前記演算位置算出／選択生成部７０の選択信号Ｓ
Ｋに基づいて前記係数テーブルＫ（０）〜Ｋ（ｎ）のう
ちの所定の係数テーブルを選択して対応した係数デ−タ
を出力する。

【００３０】７１は係数設定／演算タイミング制御部
で、この係数設定／演算タイミング制御部７１は前記係
数セレクタ７２で選択された係数テーブルの係数デ−タ
を設定するととともに、前記演算位置算出／選択生成部
７０の演算位置信号ＥＰに基づいて設定係数デ−タによ
る演算タイミングを制御する。

【００３１】前記係数テーブルＫ（０）〜Ｋ（ｎ）、演
算位置算出／選択生成部７０、係数セレクタ７２、係数
設定／演算タイミング制御部７１及び多相ＦＩＲフィル
タ４９、５０、５１は映像サイズ変更部７５を構成して
いる。

【００３２】つぎに図１の作用を図２乃至図６を併用し
て説明する。まず、図２（ａ）（ｂ）に示すようなイン
タレース走査で表示された原画の映像サイズを１／２に
縮小するとともに時計廻り方向へ９０度回転させた映像
を、反時計廻り方向へ９０度回転させた表示パネル（例
えばプラズマディスプレイパネル）で図３（ａ）（ｂ）
に示すようなインタレース走査（すなわち縦インタレー
ス走査）で表示するための原理的な作用について説明す
る。

【００３３】図２（ａ）（ｂ）は通常のインタレース走
査（すなわち横インタレース走査）で原画を表示してい
る状態を表し、（ａ）は奇数フィールドを表し、（ｂ）
は偶数フィールドを表し、（ａ）（ｂ）とも実線で示し
た水平方向の走査線が対応するフィールドの表示に関与
する走査線を表す。図３（ａ）（ｂ）は表示パネルを反
時計廻り方向へ９０度回転させインタレース走査（すな
わち縦インタレース走査）で原画を約１／２に縮小した
映像を表示している状態を表し、（ａ）は奇数フィール
ドを表し、（ｂ）は偶数フィールドを表し、（ａ）
（ｂ）とも実線で示した垂直方向の走査線が対応するフ
ィールドの表示に関与する走査線を表す。

【００３４】図２（ａ）の１本の水平線像ＨＬＶと図３
（ａ）の対応する水平線像ｈｌｖとの比較からも明らか
な通り、図２（ａ）の水平線像ＨＬＶが横インタレース
走査で水平走査線上に連続して存在する表示画素で表示
されているのに対して、図３（ａ）の水平線像ｈｌｖは
縦インタレース走査（垂直方向の走査）に垂直な方向
（すなわち水平方向）に１画素おきに存在する表示画素
で表示されている。このため、縦インタレース走査で間
引きを行う際の折り返し歪みを防止するために、入力映
像信号の周波数帯域を１／２（例えば標本化周波数の１
／２）に制限する必要がある。図２（ｂ）と図３（ｂ）
の対応関係も同様である。また、図２（ａ）（ｂ）の原
画の映像サイズを、図３（ａ）（ｂ）に示すように約１
／２に縮小する際の折り返し歪みを防止するためにも、
入力映像信号の周波数帯域を１／２に制限する必要があ
る。

【００３５】したがって、映像サイズを１／２に縮小す
るとともに、縮小映像を９０度回転して表示するために
は、図４の（ａ）に示すように、１／２に縮小する際の
折り返し歪み防止のための１／２の周波数帯域制限と、
横インタレース走査から縦インタレース走査へ変換する
際の折り返し歪み防止のための１／２の周波数帯域制限
とが必要となる。これを図７の従来例に当てはめてみる
と、補間フィルタ２２、２３、２４及び制御回路２５で
１／２に縮小する際の折り返し歪み防止のためにＬＰＦ
１６、１７、１８で周波数帯域を１／２に制限し、メモ
リ回路１９、２０、２１及び制御回路２５での映像回転
処理で横インタレース走査から縦インタレース走査へ変
換する際の折り返し歪み防止のために制御回路２５で周
波数帯域を１／２に制限する必要がある。これは、制御
回路２５の動作周波数の増大を招き、回路構成を複雑に
する。

【００３６】これに対して本発明では、図４（ｂ）に示
すように、映像回転処理部の前段の映像サイズ変更にお
いて、映像サイズを１／２に縮小する際の折り返し歪み
防止のためだけでなく、横インタレース走査から縦イン
タレース走査へ変換する際の折り返し歪み防止のために
周波数帯域を１／４に制限している。つまり、１／４の
ローパスフィルタをかけて１／４に間引いている。この
ため、映像回転処理部での動作周波数の増大を抑えて回
路構成を簡単にすることができる。また、映像サイズを
等倍する場合には、横インタレース走査から縦インタレ
ース走査へ変換する際の折り返し歪み防止のために周波
数帯域を１／２に制限し、奇数フィールドは奇数ピクセ
ルのみを、偶数フィールドは偶数ピクセルのみを演算し
て出力するようにすればよい。また、映像サイズを拡大
する場合には、通常の横インタレース走査間の映像サイ
ズ拡大の場合の補間画素数の半分でよく、奇数フィール
ドと偶数フィールドで補間する画素の位相を切り替え
る。このとき、拡大率が２倍までのときは周波数帯域を
１／２に制限し、拡大率が２倍を越えたときは周波数帯
域を１／拡大率に制限すればよい。

【００３７】以下、図５及び図６を併用して図１の具体
的な作用を説明する。 （Ａ）倍率Ｍ／Ｎが２未満の場合と、（Ｂ）Ｍ／Ｎが２
を越えている場合と、（Ｃ）Ｍ／Ｎが２の場合とに分け
て説明する。

【００３８】（Ａ）Ｍ／Ｎが２未満の場合 （１）演算位置算出／選択生成部７０は、Ｍ／ＮのＭ、
Ｎ（例えばＭ＝３、Ｎ＝５）と走査フィールドに基づい
て、演算位置信号ＥＰを算出するとともに選択信号Ｓ
Ｋ、Ｓ１、Ｓ２を生成する。

【００３９】（２）演算位置算出／選択生成部７０で生
成された選択信号Ｓ１、Ｓ２に基づいて、第１スイッチ
４６、４７、４８がａ入力側を選択し、第２スイッチ５
５、５６、５７がａ入力側を選択する。このため、入力
端子４０、４１、４２に入力したＲｉ、Ｇｉ、Ｂｉ信号
は、第１スイッチ４６、４７、４８を介して多相ＦＩＲ
フィルタ４９、５０、５１に入力し、この多相ＦＩＲフ
ィルタ４９、５０、５１で所定のフィルタ処理（後述す
る）がなされた後、第２速度変換用ＦＩＦＯメモリ５
２、５３、５４で所定の速度変換処理（後述する）がな
され、第２スイッチ５５、５６、５７を介して出力端子
５８、５９、６０へ出力する。

【００４０】（３）演算位置算出／選択生成部７０で生
成された選択信号ＳＫに基づいて、係数セレクタ７２が
（ｎ＋１）個の係数テーブルＫ（０）〜Ｋ（ｎ）のうち
のＭ番目までの係数テーブルＫ（０）〜Ｋ（Ｍ−１）を
周期的に１組ずつ選択する。このとき、奇数フィールド
では奇数番目の係数テーブルＫ（１）、Ｋ（３）、Ｋ
（５）、…が選択され、偶数フィールドでは偶数番目の
係数テーブルＫ（０）、Ｋ（２）、Ｋ（４）、…が選択
される。

【００４１】（４）演算位置算出／選択生成部７０で算
出された演算位置信号ＥＰと係数セレクタ７２で選択さ
れた係数テーブルとに基づいて、係数設定／演算タイミ
ング制御部７１は、対応する係数デ−タを設定するとと
もに演算タイミング制御信号を作成し、多相ＦＩＲフィ
ルタ４９、５０、５１へ出力する。

【００４２】（５）多相ＦＩＲフィルタ４９、５０、５
１は、係数設定／演算タイミング制御部７１からの係数
デ−タ及び演算タイミング制御信号に基づいて、図５
（ａ）（ｂ）に示すように、第１スイッチ４６、４７、
４８を介して入力するＲｉ、Ｇｉ、Ｂｉ信号の入力状態
を常にシフトするとともに演算タイミングを制御する。
すなわち、奇数フィールドではＣＮＴの初期値をＭに設
定し、偶数フィールドではＣＮＴの初期値を０に設定し
て「ＣＮＴ＜２Ｎ？」を判断する。ＣＮＴが２Ｎ未満の
ときには「ＣＮＴ＜２Ｎ？」がＹＥＳとなり、演算出力
をしないでＣＮＴを「ＣＮＴ＋Ｍ」として「ＣＮＴ＜２
Ｎ？」の判断に戻り、ＣＮＴが２Ｎ以上のときには「Ｃ
ＮＴ＜２Ｎ？」がＮＯとなり、演算出力をしてＣＮＴを
「ＣＮＴ＋Ｍ−２Ｎ」として「ＣＮＴ＜２Ｎ？」の判断
に戻る。図５のＣＮＴは演算位置算出／選択生成部７０
内に設けられたカウンタを表す。

【００４３】（６）例えば、Ｍ／Ｎが３／５のとき（縮
小のとき）には、図５（ｂ）に示すような演算出力タイ
ミングの制御がなされる。すなわち、奇数フィールドと
偶数フィールドは位相がずれている点を除き、ＣＮＴの
値が「３」から「６」、「９」、「１２」、「５」、
「８」、「１１」、「４」、「７」を介して「１０」ま
での１０画素を周期とし、そのうちのＣＮＴの値が「１
２」、「１１」、「１０」の３画素について演算出力を
行い、入力したＲｉ、Ｇｉ、Ｂｉ信号の周波数帯域が３
／１０に制限されるとともに、倍率３／５に対応したフ
ィルタ処理が行なわれる。

【００４４】（７）また、Ｍ／Ｎが１／１のとき（等倍
のとき）には、ＣＮＴの値が「１」、「２」の２画素を
周期とし、そのうちのＣＮＴの値が「２」の画素につい
て演算出力を行い、入力したＲｉ、Ｇｉ、Ｂｉ信号の周
波数帯域が１／２に制限されるとともに、倍率１／１に
対応したフィルタ処理が行なわれる。

【００４５】（８）上述の作用により、多相ＦＩＲフィ
ルタ４９、５０、５１では、入力したＲｉ、Ｇｉ、Ｂｉ
信号の周波数帯域がＭ／（２Ｎ）に制限されるととも
に、Ｍ／Ｎに対応したフィルタ処理（例えば補間、間引
き処理）が行なわれる。このため、後述する映像回転処
理部の動作周波数の増大を抑え回路構成を簡単にするこ
とができる。

【００４６】（９）多相ＦＩＲフィルタ４９、５０、５
１によって周波数帯域制限及びフィルタ処理がなされた
Ｒ、Ｇ、Ｂ信号が第２速度変換用ＦＩＦＯメモリ５２、
５３、５４に入力すると、この第２速度変換用ＦＩＦＯ
メモリ５２、５３、５４は、多相ＦＩＲフィルタ４９、
５０、５１から不連続で入力したＲ、Ｇ、Ｂ信号を一旦
蓄積した後、等間隔で出力する。

【００４７】（１０）第２速度変換用ＦＩＦＯメモリ５
２、５３、５４から等間隔で出力したＲ、Ｇ、Ｂ信号
は、第２スイッチ５５、５６、５７を経、出力端子５
８、５９、６０を介してＲｏ、Ｇｏ、Ｂｏ信号として映
像回転処理部（図示省略）に入力し、この映像回転処理
部で映像回転処理が行われ、プラズマディスプレイパネ
ルなどの映像表示部（図示省略）に入力する。このた
め、この映像表示部では、図３（ａ）（ｂ）に示すよう
な縦インタレース走査による映像が表示される。

【００４８】（Ｂ）Ｍ／Ｎが２を越えている場合 （１）演算位置算出／選択生成部７０は、Ｍ／ＮのＭ、
Ｎ（例えばＭ＝３、Ｎ＝１）と走査フィールドに基づい
て、演算位置信号ＥＰを算出するとともに選択信号Ｓ
Ｋ、Ｓ１、Ｓ２を生成する。

【００４９】（２）演算位置算出／選択生成部７０で生
成された選択信号Ｓ１、Ｓ２に基づいて、第１スイッチ
４６、４７、４８がｂ入力側を選択し、第２スイッチ５
５、５６、５７がｂ入力側を選択する。このため、入力
端子４０、４１、４２に入力したＲｉ、Ｇｉ、Ｂｉ信号
は、第１速度変換用ＦＩＦＯメモリ４３、４４、４５を
経、第１スイッチ４６、４７、４８を介して多相ＦＩＲ
フィルタ４９、５０、５１に入力し、この多相ＦＩＲフ
ィルタ４９、５０、５１で所定のフィルタ処理（後述す
る）がなされた後、第２スイッチ５５、５６、５７を介
して出力端子５８、５９、６０へ出力する。

【００５０】（３）入力端子４０、４１、４２に入力し
たＲｉ、Ｇｉ、Ｂｉ信号が第１速度変換用ＦＩＦＯメモ
リ４３、４４、４５に入力すると、この第１速度変換用
ＦＩＦＯメモリ４３、４４、４５は、多相ＦＩＲフィル
タ４９、５０、５１へのＲｉ、Ｇｉ、Ｂｉ信号の転送タ
イミングが多相ＦＩＲフィルタ４９、５０、５１での演
算タイミングを越えないように、転送されてくるＲｉ、
Ｇｉ、Ｂｉ信号を所定時間蓄えてから固定速度で出力す
る。

【００５１】（４）演算位置算出／選択生成部７０で生
成された選択信号ＳＫに基づいて、係数セレクタ７２が
（ｎ＋１）組の係数テーブルＫ（０）〜Ｋ（ｎ）のうち
の２Ｎ番目までの係数テーブルＫ（０）〜Ｋ（Ｎ−１）
を周期的に１組ずつ選択する。このとき、奇数フィール
ドでは奇数番目の係数テーブルＫ（１）、Ｋ（３）、Ｋ
（５）、…が選択され、偶数フィールドでは偶数番目の
係数テーブルＫ（０）、Ｋ（２）、Ｋ（４）、…が選択
される。

【００５２】（５）演算位置算出／選択生成部７０で算
出された演算位置信号ＥＰと係数セレクタ７２で選択さ
れた係数テーブルとに基づいて、係数設定／演算タイミ
ング制御部７１は、対応する係数デ−タを設定するとと
もに演算タイミング制御信号を作成し、多相ＦＩＲフィ
ルタ４９、５０、５１へ出力する。

【００５３】（６）多相ＦＩＲフィルタ４９、５０、５
１は、係数設定／演算タイミング制御部７１からの係数
デ−タ及び演算タイミング制御信号に基づいて、図６
（ａ）に示すようにして、第１スイッチ４６、４７、４
８を介して入力するＲｉ、Ｇｉ、Ｂｉ信号の入力状態の
シフトタイミング制御を行うとともに、常に演算を行っ
て出力する。すなわち、奇数フィールドではＣＮＴの初
期値をＮに設定し、偶数フィールドではＣＮＴの初期値
を０に設定して「ＣＮＴ＜２Ｎ？」を判断する。ＣＮＴ
が２Ｎ未満のときには「ＣＮＴ＜２Ｎ？」がＹＥＳとな
り、入力状態を維持（すなわち入力状態シフトしな
い。）してＣＮＴを「ＣＮＴ＋２Ｎ」として「ＣＮＴ＜
２Ｎ？」の判断に戻り、ＣＮＴが２Ｎ以上のときには
「ＣＮＴ＜２Ｎ？」がＮＯとなり、入力状態をシフトし
てＣＮＴを「ＣＮＴ＋２Ｎ−Ｍ」として「ＣＮＴ＜２Ｎ
？」の判断に戻る。

【００５４】（７）例えば、Ｍ／Ｎが３／１のとき（３
倍拡大のとき）には、図６（ｂ）に示すような入力状態
シフトタイミング制御がなされる。すなわち、奇数フィ
ールドと偶数フィールドは位相がずれている点を除き、
ＣＮＴの値が「１」「３」「２」の３画素を周期とし、
そのうちのＣＮＴの値が「１」の画素については入力状
態を維持し（シフトせず）、ＣＮＴの値が「３」、
「２」の２画素については入力状態をシフトしてフィル
タ処理のための演算が行われる。ここで入力状態シフト
で演算とは、遅延素子を用いて入力映像信号を１又は複
数画素分遅延させた複数の信号に対して係数デ−タを掛
けて加算する演算を表し、入力状態維持で演算とは、入
力状態を維持したままの複数の入力映像信号に係数デ−
タを掛けて加算する演算を表す。

【００５５】（８）上述の作用により、多相ＦＩＲフィ
ルタ４９、５０、５１では、入力したＲｉ、Ｇｉ、Ｂｉ
信号の周波数帯域がＮ／Ｍ（すなわち１／拡大率）に制
限されるとともに、倍率Ｍ／Ｎ（すなわち拡大率）に対
応したフィルタ処理（例えば補間／間引き処理）が行な
われる。このため、後述する映像回転処理部の動作周波
数の増大を抑え回路構成を簡単にすることができる。

【００５６】（９）多相ＦＩＲフィルタ４９、５０、５
１によって周波数帯域制限及びフィルタ処理がなされた
Ｒ、Ｇ、Ｂ信号が第２速度変換用ＦＩＦＯメモリ５２、
５３、５４に入力すると、この第２速度変換用ＦＩＦＯ
メモリ５２、５３、５４は、多相ＦＩＲフィルタ４９、
５０、５１から不連続で入力したＲ、Ｇ、Ｂ信号を一旦
蓄積した後、等間隔で出力する。

【００５７】（１０）第２速度変換用ＦＩＦＯメモリ５
２、５３、５４から等間隔で出力したＲ、Ｇ、Ｂ信号
は、第２スイッチ５５、５６、５７を経、出力端子５
８、５９、６０を介してＲｏ、Ｇｏ、Ｂｏ信号として映
像回転処理部に入力し、この映像回転処理部て映像回転
処理が行われ映像表示部に入力する。このため、この映
像表示部では縦インタレース走査による拡大映像が表示
される。

【００５８】（Ｃ）Ｍ／Ｎが２の場合 （１）演算位置算出／選択生成部７０は、Ｍ／ＮのＭ、
Ｎ（例えばＭ＝２、Ｎ＝１）と走査フィールドに基づい
て、演算位置信号ＥＰを算出するとともに選択信号Ｓ
Ｋ、Ｓ１、Ｓ２を生成する。

【００５９】（２）演算位置算出／選択生成部７０で生
成された選択信号Ｓ１、Ｓ２に基づいて、第１スイッチ
４６、４７、４８がａ入力側を選択し、第２スイッチ５
５、５６、５７がｂ入力側を選択する。このため、入力
端子４０、４１、４２に入力したＲｉｉ、Ｇｉ、Ｂｉ信
号は、第１スイッチ４６、４７、４８を介して多相ＦＩ
Ｒフィルタ４９、５０、５１に入力し、この多相ＦＩＲ
フィルタ４９、５０、５１で所定のフィルタ処理（後述
する）がなされた後、第２スイッチ５５、５６、５７を
介して出力端子５８、５９、６０へ出力する。

【００６０】（３）演算位置算出／選択生成部７０で生
成された選択信号ＳＫに基づいて、係数セレクタ７２が
（ｎ＋１）個の係数テーブルＫ（０）〜Ｋ（ｎ）のうち
の所定の係数テーブルを選択する。

【００６１】（４）演算位置算出／選択生成部７０で算
出された演算位置信号ＥＰと係数セレクタ７２で選択さ
れた係数テーブルとに基づいて、係数設定／演算タイミ
ング制御部７１は、対応する係数デ−タを設定するとと
もに演算タイミング制御信号を作成し、多相ＦＩＲフィ
ルタ４９、５０、５１へ出力する。

【００６２】（５）多相ＦＩＲフィルタ４９、５０、５
１は、係数設定／演算タイミング制御部７１からの係数
デ−タ及び演算タイミング制御信号に基づいて、図６
（ａ）に示すような入力状態のシフトタイミング制御を
行うとともに、常に演算を行って出力する。このＭ／Ｎ
が２／１のとき（２倍拡大のとき）には、奇数フィール
ドでのＣＮＴの値が「３」、偶数フィールドでのＣＮＴ
の値が「２」の値を継続し、常に入力状態をシフトして
フィルタ処理のための演算が行われる。すなわち、Ｍ／
Ｎが２／１のとき（Ｍ＝２、Ｎ＝１のとき）には、奇数
フィールドでは、図６（ａ）で初期値が「１」（Ｎ＝
１）となり、「ＣＮＴ＜２Ｎ？」がＹＥＳとなって入力
状態を維持するとともに、ＣＮＴを「３」として「ＣＮ
Ｔ＜２Ｎ？」の判断に戻る。ＣＮＴが「３」になると
「ＣＮＴ＜２Ｎ？」がＮＯとなり入力状態をシフトする
とともに、ＣＮＴを「３」として「ＣＮＴ＜２Ｎ？」の
判断に戻る。以下、これを繰り返すので、ＣＮＴが
「３」になった後は、「３」の値を継続し、常に入力状
態をシフトする。偶数フィールドのときにも、奇数フィ
ールドのときと同様にしてＣＮＴが「２」の値を継続
し、常に入力状態をシフトする。

【００６３】（６）上述の作用により、多相ＦＩＲフィ
ルタ４９、５０、５１では、入力したＲｉ、Ｇｉ、Ｂｉ
信号の周波数帯域が１／２（すなわち１／拡大率）に制
限されるとともに、倍率Ｍ／Ｎ（＝２）に対応したフィ
ルタ処理が行なわれる。このため、後述する映像回転処
理部の動作周波数の増大を抑え回路構成を簡単にするこ
とができる。

【００６４】（７）多相ＦＩＲフィルタ４９、５０、５
１によって周波数帯域制限及びフィルタ処理がなされた
Ｒ、Ｇ、Ｂ信号は、第２スイッチ５５、５６、５７を
経、出力端子５８、５９、６０を介してＲｏ、Ｇｏ、Ｂ
ｏ信号として映像回転処理部に入力し、ここで映像回転
処理が行われた後に映像表示部に入力する。このため、
映像表示部で縦インタレース走査による２倍の拡大映像
が表示される。

【００６５】前記実施形態例では、第１、第２スイッチ
の切り替えを容易にするために、演算位置算出／選択生
成部に、倍率Ｍ／Ｎに基づいて第１、第２スイッチに切
替信号を出力する機能を付加した場合について説明した
が、本発明はこれに限るものでなく、この演算位置算出
／選択生成部への機能付加をやめて、第１、第２スイッ
チの切り替えを制御する回路を別個に設けた場合につい
ても利用することができる。

【００６６】前記実施形態例では、映像サイズ変更部の
構成を簡単にするために、映像サイズ変更部を、複数の
係数テーブル、演算位置算出／選択生成部、係数セレク
タ、係数設定／演算タイミング制御部及び多相ＦＩＲフ
ィルタで構成した場合について説明したが、本発明はこ
れに限るものでなく、映像サイズ変更部を、Ｍ／Ｎが２
を越えたとき、２以下１以上のとき、１未満のときのそ
れぞれに対応して、入力映像信号の周波数帯域をＮ／
Ｍ、１／２、Ｍ／（２Ｎ）に制限し、映像をＭ／Ｎ倍に
変更するためのフィルタ処理を行う構成とした場合につ
いて利用することができる。

【００６７】前記実施形態例では、第１スイッチと第２
スイッチを設けた場合について説明したが、本発明はこ
れに限るものでなく、倍率Ｍ／Ｎの値に応じて第１、第
２速度変換用ＦＩＦＯメモリでの速度変換機能を制御す
る制御部を設けて第１、第２スイッチを省略した場合に
ついても利用することができる。例えば、第１速度変換
用ＦＩＦＯメモリについては、Ｍ／Ｎが２を越えたとき
に入力した映像信号を所定時間蓄えた後に固定速度の映
像信号として出力させ、Ｍ／Ｎが２以下のときに入力し
た映像信号をそのまま出力させ、第２速度変換用ＦＩＦ
Ｏメモリについては、Ｍ／Ｎが２未満のときに不連続に
入力した映像信号を蓄えた後に固定速度の映像信号とし
て出力させ、Ｍ／Ｎが２以上のときに入力した映像信号
をそのまま出力させる制御部を設け、第１、第２スイッ
チを省略した場合についても利用することができる。

【００６８】前記実施形態例では、Ｍ／Ｎが２を越えて
いるとき、２未満のとき、２のときの全ての場合に利用
できるようにするために、映像サイズ変更部の前段に第
１速度変換用ＦＩＦＯメモリ及び第１スイッチを設ける
とともに、映像サイズ変更部の後段に第２速度変換用Ｆ
ＩＦＯメモリ及び第２スイッチを設けた場合について説
明したが、本発明はこれに限るものでなく、Ｍ／Ｎが２
を越えているとき、２未満のとき、２のときのそれぞれ
の場合について個別に利用できるようにした場合につい
ても利用することができる。

【００６９】例えば、Ｍ／Ｎが２を越えている場合につ
いては、図１において第１スイッチ４６〜４８、第２速
度変換用ＦＩＦＯメモリ５２〜５４及び第２スイッチ５
５〜５７を省略し、入力端子４０、４１、４２に入力し
たＲｉ、Ｇｉ、Ｂｉ信号が第１速度変換用ＦＩＦＯメモ
リ４３、４４、４５を介して映像サイズ変更部７５の多
相ＦＩＲフィルタ４９、５０、５１に入力してフィルタ
処理され、フィルタ処理後のＲ、Ｇ、Ｂ信号を出力端子
５８、５９、６０を介してＲｏ、Ｇｏ、Ｂｏ信号として
映像回転処理部へ出力させる。

【００７０】また、Ｍ／Ｎが２未満の場合については、
図１において第１速度変換用ＦＩＦＯメモリ４３〜４
５、第１スイッチ４６〜４８及び第２スイッチ５５〜５
７を省略し、入力端子４０、４１、４２に入力したＲ
ｉ、Ｇｉ、Ｂｉ信号が映像サイズ変更部７５の多相ＦＩ
Ｒフィルタ４９、５０、５１に入力してフィルタ処理さ
れ、フィルタ処理後のＲ、Ｇ、Ｂ信号を第２速度変換用
ＦＩＦＯメモリ５２、５３、５４を経、出力端子５８、
５９、６０を介してＲｏ、Ｇｏ、Ｂｏ信号として映像回
転処理部へ出力させる。

【００７１】また、Ｍ／Ｎが２の場合については、図１
において第１速度変換用ＦＩＦＯメモリ４３〜４５、第
１スイッチ４６〜４８、第２速度変換用ＦＩＦＯメモリ
５２〜５４及び第２スイッチ５５〜５７を省略し、入力
端子４０、４１、４２に入力したＲｉ、Ｇｉ、Ｂｉ信号
が映像サイズ変更部７５の多相ＦＩＲフィルタ４９、５
０、５１に入力してフィルタ処理され、フィルタ処理後
のＲ、Ｇ、Ｂ信号を出力端子５８、５９、６０を介して
Ｒｏ、Ｇｏ、Ｂｏ信号として映像回転処理部へ出力させ
る。この場合、映像サイズ変更部７５の構成を簡単にす
ることができる。例えば、Ｍ／Ｎが２の場合に対応した
係数デ−タ及び演算タイミング信号を作成する回路を設
け、この回路から多相ＦＩＲフィルタ４９、５０、５１
へ係数デ−タ及び演算タイミング信号を送出することに
よって所定のフィルタ処理を行い、係数テーブルＫ
（０）〜Ｋ（ｎ）、演算位置算出／選択生成部７０、係
数セレクタ７２、及び係数設定／演算タイミング制御部
７１を省略することができる。

【００７２】

【発明の効果】請求項１の発明は、ディジタルの入力映
像信号に対して映像サイズを２倍に拡大するための処理
を行い、この拡大処理された信号を映像回転処理部へ出
力することによって縦インタレース走査用の映像信号が
得られるようにした映像信号処理回路において、入力映
像信号の周波数帯域を１／２に制限し、映像を２倍に拡
大するためのフィルタ処理を行う映像サイズ変更部を具
備する構成としたので、映像回転処理部で映像回転処理
のための間引き処理を行う必要がなく、映像回転処理部
の動作周波数の増大を抑えて回路構成を簡単にすること
ができる。

【００７３】請求項２の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍（Ｍ／Ｎ＞２）に拡
大するための処理を行い、映像回転処理部へ出力する映
像信号処理回路において、入力映像信号の周波数帯域を
Ｎ／Ｍに制限し、映像サイズをＭ／Ｎ倍に拡大するため
のフィルタ処理を行う映像サイズ変更部と、この映像サ
イズ変更部の前段に挿入されて入力映像信号を順次書き
込み、映像サイズ変更部の処理クロックで読み出して映
像サイズ変更部へ出力する第１速度変換用ＦＩＦＯメモ
リとを具備し、映像サイズ変更部で入力映像信号の周波
数帯域をＮ／Ｍに制限する構成としたので、映像回転処
理部で映像回転処理のための間引き処理を行う必要がな
く、映像回転処理部の動作周波数の増大を抑えて回路構
成を簡単にすることができる。また、入力映像信号の転
送レートが映像サイズ変更部の演算レートを越えている
が、入力映像信号を第１速度変換用ＦＩＦＯメモリに順
次書き込み、所定時間蓄えた後に映像サイズ変更部の処
理クロックで読み出して映像回転処理部へ出力している
ので、映像サイズ変更部への入力映像信号の転送タイミ
ングが映像サイズ変更部での演算タイミングを追い越す
のを防止することができる。

【００７４】請求項３の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍（Ｍ／Ｎ＜２）に変
更するための処理を行い、映像回転処理部へ出力する映
像信号処理回路において、Ｍ／Ｎが１以上２未満、１未
満のときに入力映像信号の周波数帯域をそれぞれ１／
２、Ｍ／（２Ｎ）に制限し、映像サイズをＭ／Ｎ倍に変
更するためのフィルタ処理を行う映像サイズ変更部と、
この映像サイズ変更部でフィルタ処理された映像信号を
順次書き込み、映像回転処理部の処理クロックで読み出
して映像回転処理部へ出力する第２速度変換用ＦＩＦＯ
メモリとを具備し、Ｍ／Ｎが１以上２未満か、１未満か
に対応して、映像サイズ変更部によって入力映像信号の
周波数帯域をそれぞれ１／２、Ｍ／（２Ｎ）に制限し、
第２速度変換用ＦＩＦＯメモリを介して映像回転処理部
に入力するようにしたので、映像回転処理部において映
像回転処理のための間引き処理を行う必要がなく、映像
回転処理部の動作周波数の増大を抑えて回路構成を簡単
にすることができる。このとき、映像サイズ変更部から
出力する映像信号は不連続であるが、第２速度変換用Ｆ
ＩＦＯメモリに順次書き込まれた後、映像回転処理部の
処理クロックで読み出されて映像回転処理部へ出力する
ので、映像サイズ変更部で演算処理された映像信号が不
連続で出力する場合でも、第２速度変換用ＦＩＦＯメモ
リによって等間隔（固定速度）の映像信号として出力す
ることができる。

【００７５】請求項４の発明は、ディジタルの入力映像
信号に対して映像サイズをＭ／Ｎ倍に変更するための処
理を行い、映像回転処理部へ出力する映像信号処理回路
において、Ｍ／ＮがＭ／Ｎ＞２、１≦Ｍ／Ｎ≦２、Ｍ／
Ｎ＜１のときに入力映像信号の周波数帯域をＮ／Ｍ、１
／２、Ｍ／（２Ｎ）に制限し、映像サイズをＭ／Ｎ倍に
変更するためのフィルタ処理を行う映像サイズ変更部
と、この映像サイズ変更部の前段に挿入された第１速度
変換用ＦＩＦＯメモリ及び第１スイッチと、映像サイズ
変更部の後段に挿入された第２速度変換用ＦＩＦＯメモ
リ及び第２スイッチとを具備し、Ｍ／Ｎ＞２のときは入
力映像信号が第１速度変換用ＦＩＦＯメモリ、第１スイ
ッチ、映像サイズ変更部及び第２スイッチを介して映像
回転処理部に入力し、Ｍ／Ｎ＜２のときは入力映像信号
が第１スイッチ、映像サイズ変更部、第２速度変換用Ｆ
ＩＦＯメモリ及び第２スイッチを介して映像回転処理部
に入力し、Ｍ／Ｎ＝２のときは入力映像信号が第１スイ
ッチ、映像サイズ変更部及び第２スイッチを介して映像
回転処理部に入力するように構成した。このため、請求
項１、２、３の発明と同様に映像回転処理部の動作周波
数の増大を抑えて回路構成を簡単にすることができると
ともに、Ｍ／Ｎ＞２のときは、請求項２の発明と同様に
映像サイズ変更部への入力映像信号の転送タイミングが
映像サイズ変更部での演算タイミングを追い越すのを防
止することができ、Ｍ／Ｎ＜２のときは、請求項３の発
明と同様に映像サイズ変更部の出力が不連続であっても
映像回転処理部への出力を固定速度（等間隔）とするこ
とができる。

【００７６】請求項５、６又は７の発明は、請求項２、
３又は４の発明において、映像サイズ変更部を、複数の
係数テーブルと、演算位置算出／選択生成部と、係数セ
レクタと、係数設定／演算タイミング制御部と、多相Ｆ
ＩＲフィルタとで構成したので、映像サイズ変更部の構
成を簡単にすることができる。

【図面の簡単な説明】

【図１】本発明による映像信号処理回路の一実施形態例
を示すブロック図である。

【図２】通常のインタレース走査による表示パネルの表
示例を示すもので、（ａ）は奇数フィールドの表示例、
（ｂ）は偶数フィールドの表示例である。

【図３】図２の映像サイズを約１／２に縮小し時計廻り
方向へ９０度回転して表示パネルで表示し、この表示パ
ネルを反時計廻り方向へ９０度回転して設置した場合に
おける表示例を示すもので、（ａ）は奇数フィールドの
表示例、（ｂ）は偶数フィールドの表示例である。

【図４】映像サイズを１／２に縮小し９０度回転して表
示する際の折り返し歪み防止の概念図を示すもので、
（ａ）は従来例から一般的に考えられるディジタルロー
パスフィルタ（例えば多相ＦＩＲフィルタ）の帯域制限
の概念図、（ｂ）は本発明で用いたディジタルローパス
フィルタ（例えば多相ＦＩＲフィルタ）の帯域制限の概
念図である。

【図５】Ｍ／Ｎが２未満のときの多相ＦＩＲフィルタ４
９、５０、５１の演算出力タイミングを示すもので、
（ａ）は演算出力タイミングを説明するフローチャー
ト、（ｂ）は３／５倍縮小時（Ｍ＝３、Ｎ＝５のとき）
の演算出力タイミングを示す図である。

【図６】Ｍ／Ｎが２以上のときの多相ＦＩＲフィルタ４
９、５０、５１の入力状態シフトタイミングを示すもの
で、（ａ）は入力状態シフトタイミングを説明するフロ
ーチャート、（ｂ）は３倍拡大時（Ｍ＝３、Ｎ＝１のと
き）の入力状態シフトタイミングを示す図である。

【図７】従来例を示すブロック図である。

【図８】図７における拡大時と縮小時の再生画像を説明
するもので、（ａ）は原画、（ｂ）は拡大画像、（ｃ）
は縮小画像を説明する図である。

【図９】図８（ｂ）の再生画像の原画面の位置を示す図
である。

【図１０】図８（ｂ）の再生画像がメモリ回路から読み
出されたときの画素デ−タの配列を示す図である。

【符号の説明】

４０、４１、４２…入力端子、 ４３、４４、４５…第
１速度変換用ＦＩＦＯメモリ、 ４６、４７、４８…第
１スイッチ、 ４９、５０、５１…多相ＦＩＲフィルタ
（ディジタルローパスフィルタの一例）、 ５２、５
３、５４…第２速度変換用ＦＩＦＯメモリ、 ５５、５
６、５７…第２スイッチ、 ５８、５９、６０…出力端
子、 ７０…演算位置算出／選択生成部、 ７１…係数
設定／演算タイミング制御部、 ７２…係数セレクタ、
ＥＰ…演算位置信号（Ｍ、Ｎは正の整数）、 Ｍ…倍
率Ｍ／Ｎの分子を表す正の整数、 Ｎ…倍率Ｍ／Ｎの分
母を表す正の整数、 Ｍ／Ｎ…拡大率や縮小率などを表
す倍率、 Ｋ（０）〜Ｋ（ｎ）…係数テーブル、 Ｒ
ｉ、Ｇｉ、Ｂｉ…色信号（ディジタルの入力映像信号の
一例）、 Ｒｏ、Ｇｏ、Ｂｏ…色信号（ディジタルの出
力映像信号の一例）、Ｓ１、Ｓ２、ＳＫ…選択信号。

フロントページの続き Ｆターム(参考） 5B057 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CD03 CD06 CD07 5C021 PA32 PA34 PA62 PA67 PA78 PA80 PA82 PA85 PA86 XB07 YA03 ZA03 5C023 AA02 AA03 AA38 CA01 DA04 DA08 EA10 5C082 AA02 BA34 BB53 BC07 CA21 CA33 CA42 DA73 MM04

Claims (7)

【特許請求の範囲】
1. 【請求項１】ディジタルの入力映像信号に対して映像サ
   イズを２倍に拡大するための処理を行い、この拡大処理
   された信号を映像回転処理部へ出力することによって縦
   インタレース走査用の映像信号が得られるようにした映
   像信号処理回路において、前記入力映像信号の周波数帯
   域を１／２に制限し、映像を２倍に拡大するためのフィ
   ルタ処理を行う映像サイズ変更部を具備してなることを
   特徴とする映像信号処理回路。
2. 【請求項２】ディジタルの入力映像信号に対して映像サ
   イズをＭ／Ｎ倍（Ｍ、ＮはＭ／Ｎ＞２を満足する正の整
   数である。）に拡大するための処理を行い、この拡大処
   理された信号を映像回転処理部へ出力することによって
   縦インタレース走査用の映像信号が得られるようにした
   映像信号処理回路において、前記入力映像信号の周波数
   帯域をＮ／Ｍに制限し、映像サイズをＭ／Ｎ倍に拡大す
   るためのフィルタ処理を行う映像サイズ変更部と、この
   映像サイズ変更部の前段に挿入されて前記入力映像信号
   を順次書き込み、前記映像サイズ変更部の処理クロック
   で読み出して前記映像サイズ変更部へ出力する第１速度
   変換用ＦＩＦＯメモリとを具備してなることを特徴とす
   る映像信号処理回路。
3. 【請求項３】ディジタルの入力映像信号に対して映像サ
   イズをＭ／Ｎ倍（Ｍ、ＮはＭ／Ｎ＜２を満足する正の整
   数である。）に変更するための処理を行い、この変更処
   理された信号を映像回転処理部へ出力することによって
   縦インタレース走査用の映像信号が得られるようにした
   映像信号処理回路において、Ｍ／Ｎが１以上２未満、１
   未満のときに前記入力映像信号の周波数帯域をそれぞれ
   １／２、Ｍ／（２Ｎ）に制限し、映像サイズをＭ／Ｎ倍
   に変更するためのフィルタ処理を行う映像サイズ変更部
   と、この映像サイズ変更部でフィルタ処理された映像信
   号を順次書き込み、前記映像回転処理部の処理クロック
   で読み出して前記映像回転処理部へ出力する第２速度変
   換用ＦＩＦＯメモリとを具備してなることを特徴とする
   映像信号処理回路。
4. 【請求項４】ディジタルの入力映像信号に対して映像サ
   イズをＭ／Ｎ倍（Ｍ、Ｎは正の整数である。）に変更す
   るための処理を行い、この変更処理された信号を映像回
   転処理部へ出力することによって縦インタレース走査用
   の映像信号が得られるようにした映像信号処理回路にお
   いて、Ｍ／Ｎが２を越えているとき、１以上２以下のと
   き、１未満のときに前記入力映像信号の周波数帯域をＮ
   ／Ｍ、１／２、Ｍ／（２Ｎ）に制限し、映像サイズをＭ
   ／Ｎ倍に変更するためのフィルタ処理を行う映像サイズ
   変更部と、この映像サイズ変更部の前段に挿入された第
   １速度変換用ＦＩＦＯメモリ及び第１スイッチと、前記
   映像サイズ変更部の後段に挿入された第２速度変換用Ｆ
   ＩＦＯメモリ及び第２スイッチとを具備し、前記第１速
   度変換用ＦＩＦＯメモリは、前記入力映像信号を順次書
   き込み前記映像サイズ変更部の処理クロックで読み出し
   て出力し、前記第１スイッチは、Ｍ／Ｎが２を越えたか
   否かに応じて前記第１速度変換用ＦＩＦＯメモリから出
   力した映像信号と前記入力映像信号を切り替えて前記映
   像サイズ変更部へ出力し、前記第２速度変換用ＦＩＦＯ
   メモリは、前記映像サイズ変更部でフィルタ処理された
   映像信号を順次書き込み前記映像回転処理部の処理クロ
   ックで読み出して出力し、前記第２スイッチは、Ｍ／Ｎ
   が２未満か否かに応じて前記第２速度変換用ＦＩＦＯメ
   モリから出力した映像信号と前記映像サイズ変更部から
   出力した映像信号とを切り替えて前記映像回転処理部へ
   出力してなることを特徴とする映像信号処理回路。
5. 【請求項５】映像サイズ変更部は、Ｍ／Ｎが２を越えて
   いるときに入力映像信号の周波数帯域をＮ／Ｍに制限
   し、映像サイズをＭ／Ｎ倍に変更するために設定された
   係数デ−タを記憶した複数の係数テーブルと、Ｍ／Ｎと
   走査フィールドに基づいて演算位置信号を算出するとと
   もに選択信号を生成する演算位置算出／選択生成部と、
   前記演算位置算出／選択生成部の選択信号に基づいて前
   記複数の係数テーブルのうちの所定の係数テーブルを選
   択して対応した係数デ−タを出力する係数セレクタと、
   前記係数セレクタで選択された係数デ−タを設定すると
   ともに、前記演算位置算出／選択生成部の演算位置信号
   に基づいて前記設定された係数デ−タの演算タイミング
   を制御する係数設定／演算タイミング制御部と、前記係
   数設定／演算タイミング制御部による設定係数デ−タ及
   び演算タイミングによって所定のフィルタ処理を行うデ
   ィジタルローパスフィルタとからなる請求項２記載の映
   像信号処理回路。
6. 【請求項６】映像サイズ変更部は、Ｍ／Ｎが１以上２未
   満、１未満のときに入力映像信号の周波数帯域を１／
   ２、Ｍ／（２Ｎ）に制限し、映像サイズをＭ／Ｎ倍に変
   更するために設定された係数デ−タを記憶した複数の係
   数テーブルと、Ｍ／Ｎと走査フィールドに基づいて演算
   位置信号を算出するとともに選択信号を生成する演算位
   置算出／選択生成部と、前記演算位置算出／選択生成部
   の選択信号に基づいて前記複数の係数テーブルのうちの
   所定の係数テーブルを選択して対応した係数デ−タを出
   力する係数セレクタと、前記係数セレクタで選択された
   係数デ−タを設定するとともに、前記演算位置算出／選
   択生成部の演算位置信号に基づいて前記設定された係数
   デ−タの演算タイミングを制御する係数設定／演算タイ
   ミング制御部と、前記係数設定／演算タイミング制御部
   による設定係数デ−タ及び演算タイミングによって所定
   のフィルタ処理を行うディジタルローパスフィルタとか
   らなる請求項３記載の映像信号処理回路。
7. 【請求項７】映像サイズ変更部は、Ｍ／Ｎが２を越えて
   いるとき、１以上２以下のとき、１未満のときに入力映
   像信号の周波数帯域をＮ／Ｍ、１／２、Ｍ／（２Ｎ）に
   制限し、映像サイズをＭ／Ｎ倍に変更するために設定さ
   れた係数デ−タを記憶した複数の係数テーブルと、Ｍ／
   Ｎと走査フィールドに基づいて演算位置信号を算出する
   とともに選択信号を生成する演算位置算出／選択生成部
   と、前記演算位置算出／選択生成部の選択信号に基づい
   て前記複数の係数テーブルのうちの所定の係数テーブル
   を選択して対応した係数デ−タを出力する係数セレクタ
   と、前記係数セレクタで選択された係数デ−タを設定す
   るとともに、前記演算位置算出／選択生成部の演算位置
   信号に基づいて前記設定された係数デ−タの演算タイミ
   ングを制御する係数設定／演算タイミング制御部と、前
   記係数設定／演算タイミング制御部による設定係数デ−
   タ及び演算タイミングによって所定のフィルタ処理を行
   うディジタルローパスフィルタとからなる請求項４記載
   の映像信号処理回路。