JPH06502748A

JPH06502748A - ワイドスクリーンテレビジョン

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Publication number: JPH06502748A
Application number: JP3510298A
Authority: JP
Inventors: アルトマンシヨーフア，ロバート　デール; ロドリケス―カバゾス，エンリケ; ヘンリーウイリス，ドナルド; アーソズ，ナタニエル　ハルク; アランキヤンフイールド，バース
Original assignee: トムソン　コンシユーマ　エレクトロニクス　インコーポレイテツド
Priority date: 1990-06-01
Filing date: 1991-05-29
Publication date: 1994-03-24
Anticipated expiration: 2018-06-23
Also published as: JP3310667B2; EP0532635A1; EP0532667B1; PT97808B; AU7907391A; TR25549A; CN1057140A; DE69126665D1; DE69130610D1; CN1057138A; DE69128784T2; CN1034544C; PT97811B; EP1130909A2; KR100195363B1; SG55018A1; DE69132822D1; MY106812A; HU225277B1; WO1991019378A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ワイドスクリーンテレビジョンこの発明は、例えば、種々の表示フォーマットを実現するためにビデオデータの補間を行う必要のあるテレビジョン等の、テレビジョンの分野に関するものである。

今日のテレビジョンのほとんどのものは、水平な幅対垂直の高さが４・３のフォーマット表示比を持っている。

ワイドフォーマント表示比は映画の表示フォーマット比、テレビジョン及び投写型テレビジョンの両方に適用可能である。

４．３、しばしば４×３とも称するフォーマット表示比を持つテレビジョンは、単一のビデオ信号源と複数のビデオ信号源を表示する方法に限界がある。実験的なものを除いて、商業放送局のテレビジョン信号の伝送は４×３のフォーマットの表示比で放送される。多くの視聴者は、４×３表示フォーマットは、映画に関係するより広いフォーマット表示比よりも良くないと考える。ワイドフォーマット表示比のテレビジョンは、より心地よい表示を行うだけでなく、ワイド表示フォーマットの信号源を対応するワイド表示フォーマットで表示することができる。映画は、切り詰められたり、歪められたりすることなく、映画のように見える。ビデオ源は、例えばテレノネ装置によってフィルムからビデオに変換される場合、あるいは、テレビジョンのプロセッサによっても、切り詰める必要がない。

ワイド表示フォーマット比のテレビジョンは、通常の表示フォーマット信号とワイド表示フォーマット信号の両方を種々の形で表示すること、及びこれらのフォーマントの信号を多画面表示の形で表示するのに適している。

しかし、ワイド表示比のスクリーンを用いることには多くの問題が伴う。そのような問題の中で一般的なものには、複数の信号源の表示フォーマット比の変更、非同期ではなるが同時表示されるビデオ信号源から一致したタイミング信号を生成すること、多画面表示を行うための、複数信号源間の切換え、圧縮データ信号から高解像度の画面を生成することがある。このような問題は、この発明によるワイドスクリーンテレビジョンで解決される。

この発明の種々の構成によるワイドスクリーンテレビジョンは、同じまたは異なるフォーマット比を有する単−及び複数ビデオ信号源から高解像度の単−及び複数画面表示を、選択可能な表示フォーマット比で表示できる。

広い表示フォーマット比を持つテレビジョンは、飛越し及び非飛越しの両方で、かつ、基本的な、即ち標準の水平走査周波数及びその倍数の両方でビデオ信号を表示するテレビジョンシステムに実施できる。例えば、標準ＮＴＳＣビデオ信号は、各ビデオフレームの、各々が約１５．７３４Ｈｚの基本的、即ち、標準水平走査周波数のラスク走査によって生成される相続くフィールドをインタレースすることにより表示される。ビデオ信号に関する基本的走査周波数は、ｆＭ、１ｆ、ＩあるいはＩＨというように種々の呼び方がなされる。１ｆ＋＋信号の実際の周波数はビデオの方式が異なれば変わる。テレビジョン装置の画質を改善する努力によって、ビデオ信号を順次に非飛越しで表示するためのシステムが開発された。順次走査では、各表示フレームは、飛越しフォーマットの２つのフィールドの１つを走査するために割り当てられた時間と同じ時間で走査する必要がある。

フリッカのないＡＡ−ＢＢ表示は、各フィールドを連続して２度走査することを要する。それぞれの場合において、水平走査周波数は標準の水平周波数の２倍としなければならない。このような順次走査表示あるいは無フリッカ表示用の走査周波数は、２ｆ９とか２Ｈとか色々な呼び方がされている。例えば、米国の標準による２ｆ、４走査周波数は、約３１．４６８Ｈｚである。

ここに開示する発明の構成によるワイドスクリーンテレビジョン、上述した機能と利点の全てを備えている。

ビデオ表示器は第１のフォーマット表示比、例えば、１６Ｘ９、を有する。マツピング回路が、調整可能な画面表示をビデオ表示器上にマツピングする。第１と第２の信号プロセッサが、異なるフォーマット表示比、例えば、４Ｘ３と１６Ｘ９、を有する入力ビデオ信号からのビデオ信号を選択的に補間処理する。入力信号の補間により、入力信号の伸張あるいは圧縮を行うことができる。第１と第２の信号プロセッサは、また、入力信号を選択的に切り詰める（ｃ　ｒｏｐｐ　ｉ　ｎｇ）こともできる。全体として、入力ビデオ信号は選択的に、切り詰め、補間、切り詰めと補間の両方の処理を施すことができ、あるいは、切り詰めも補間も施さないようにすることができる。スイッチング回路が入力ビデオ信号として、ビデオ信号源を選択的に結合する。同期回路は第１と第２の信号プロセッサをマツピング回路に同期させる。選択回路が、出力ビデオ信号として、１１と第２の処理済みのビデオ信号の１つと、第１と第２の処理済みビデオ信号の組合せとの間で選択をする。制御回路はマツピング回路、第１と第２の信号プロセッサ、及び、選択回路を制御して、出力ビデオ信号によって表される各画面をフォーマット表示比及び画像アスペクト比に合うように調整する。入力ビデオ信号の異なるフォーマント表示比の一方はビデオ表示器の第１の７オ一マント表示比と同じの場合もある。マツピング回路は、例えば、陰極線管用のラスク派生回路、あるいは、液晶表示器用のアドレスマトリクス発生器を含むことができる。この表示システムは、さらに、インクレースビデオ信号を非インクレースフォーマットに変換する回路、２つの内部チューナ、及び、複数の外部ジャックを含むものとすることもできる。発明の１つの構成では、画面表示領域は垂直方向のみに調整可能であり、第１と第２の信号処理回路はビデオ信号を水平方向にのみ補間する。

第１図（ａ）〜（ｉ）は、ワイドスクリーンテレビジョンの種々の表示フォーマットの説明に有用である。

第２図は、この発明の種々の態様に従うワイドスクリーンテレビジョンの２ｆ、！の水平走査で動作するようにしたもののブロック図である。

第３図は、第２図に示すワイドスクリーンプロセッサのブロック図である。

第４図（ａ）は、この発明の種々の態様に従うワイドスクリーンテレビジョンであって、ｔｒ＋の水平走査で動作するようにされたもののブロック図である。

第４図（ｂ）は、この発明の種々の態様に従うワイドスクリーンテレビジョンであって、液晶表示システムと共に動作するようにされたもののブロック図である。

第５図は、第４図に示すワイドスクリーンプロセッサのブロック図である。

第６図は、第３図と第５図に共通のワイドスクリーンプロセッサをさらに詳細に示すブロック図である。

第７図は、第６図に示す画面白画面プロセッサのブロック図である。

第８図は、第６図に示すゲートアレーのブロック図で、主信号路、副信号路、出力信号路を示している。

第９図と第１０図は、充分に切り詰めた信号を用いた第１図（ｄ）に示す表示フォーマットの発生の説明に用いるタイミング図である。

第１１図（ａ）は、第８図の主信号路をより詳細に示すブロック図である。

第１１図（ｂ）は、第１１図（ａ）の主信号路におけるビデオ圧縮を説明するために用いる波形を示す。

第１１図（Ｃ）は、第１１図（ａ）の主信号路におけるビデオ伸張を説明するために用いる波形を示す。

第１２図は、第８図の副信号路をより詳細に示すブロック図である。

第１３図は、主信号路の代替案のブロック図である。

第１４図は、第７図の画面白画面プロセッサのタイミング−制御部のブロック図である。

第１５図、第１６図及び第１７図は、第１４図に示したタイミング−制御部の間引き（ｄｅｃｉｍａＬｉｏｎ）部のブロック図である。

第１８図は、第１０図〜第１２図に示す間引き部を制御するために用いられる値の表である。

第１９図（ａ）と第１９図（ｂ）は、それぞれ、水平圧縮比と垂直圧縮比を制御するための、完全にプログラマブルな汎用間引き回路のブロック図である。

第２０図は、第２図に示すインクレース−順次走査変換回路のブロック図である。

第２１図は、第２０図に示すノイズ低減回路のブロック図である。

第２２図は、第２図に示す偏向回路のための組合せブロック回路図である。

第２３図は、垂直パンの実行を説明するために用いるタイミング図である。

第２４図（ａ）〜第２４図（Ｃ）は、第２３図のタイミング図を説明するための表示フォーマットの図である。

第２５図は、第２図に示すＲＧＢインタフェースのブロック図である。

第２６図は、第２５図に示すＲＧＢ−Ｙ、Ｕ、Ｖ変換器のブロック図である。

第２７図は、１　ｆ＋＋　−２ｆＮ変換における内部２ｆ□信号を発生する回路のブロック図である。

第２８図は、第８図に示す副信号路の一部の異なるブロック図である。

第２９図は、読出し／書込みポインタの衝突の防止を説明するために用いられる５線ＦＩＦＯ線メモリの図である。

第３０図は、ゲートアレーのための副信号路同期回路を実施するための簡略化した回路のブロック図である。

第３１図は、上側／下側フィールド指標のビデオフレームの水平線に対する対応を示すタイミング図である。

第３２図〜第３４図は、互いに相対的なプリセツションを呈する同時に表示されたビデオ信号のための、インタレースの完全性を維持するための方法を説明するために有用なものである。

第３５図（ａ）〜第３５図（ｂ）は、第３６図に示した回路の動作を説明するために有用な波形である。

第３６図は、第３１図〜第３５図に関して説明したインタレースの完全性を維持するための回路のブロック図である。

第３７図は、画面白画面プロセッサに付設されたビデオＲＡＭにおけるメモリマツピングを説明するために有用な図である。

第３８図は、主ビデオ信号と副ビデオ信号との間の出力切換えを制御するための回路のブロック図である。

第３９図及び第４０図は、第６図と第８図の解像度処理回路を実現するための、それぞれ、１ビツトデイザリング及びデディザリング回路のためのプロ・ツク図である。

第４１図と第４２図は、第６図と第８図の解像度処理回路を実現するための、それぞれ、２ビツトデイザリング及びデディザリング回路のためのブロック図である。

第４３図は、ディザリング回路の動作を強化するためのスキューイング構想を説明するための表である。

第４４図は、第６図と第８図の解像度処理回路を実現するための、さらに別の代替案を説明するために用いる表である。

第４５図と第４６図は、自動郵便受は検出器の動作を説明するために有用な図である。

第４７図は、第４５図〜第４６図に関係して説明した自動郵便受は検出器のブロック図である。

第４８図は、自動郵便受は検出器を実施するための代替回路のブロック図である。

第４９図は、自動郵便受は検出器を含む垂直サイズ制御回路のブロック図である。

第５０図（ａ）〜第５０図（ｆ）は、主ビデオ信号のカラー成分のアナログ−デンタル変換を説明するために有用な波形を示す。

第５１図（ａ）〜第５１図（ｂ）は、ゲートアレーの主信号路におけるルミナンス及びカラー成分のスキューイングを説明するために有用な波形を示す。

第５２図（ａ）と第５２図（ｂ）は、ビデオ圧縮を実施するための、それぞれ、ルミナンス及びカラー成分に対する主信号路の部分を示す。

第５３図（ａ）〜第５３図（＋）は、ルミナンス成分との関係におけるカラー成分のビデオ圧縮を説明するために有用なものである。

第５４図（ａ）と第５４図（ｂ）は、ビデオ伸張を実施するための、それぞれ、ルミナンス及びカラー成分に対する主信号路の部分を示す。

第５５図（ａ）〜第５５図（１）は、ルミナンス成分との関係におけるカラー成分のビデオ伸張を説明するために有用なものである。

第５６図と第５７図は、例えば、第８図、第１１（ａ）図及び第１２図の補間器を実現するために用いられるような、２段可変補間フィルタの動作を説明するために有用なピクセル図である。

第５８図は、２段補正済み可変補間フィルタのブロック図である。

第５９図は、ズームを実施するように構成された２段補正済み可変補間フィルタのブロック図である。

第６０図は、８タップ２段補間フィルタを実現するための回路のブロック図である。

第６１図は、１／１６またはｌ／３２解像度補間器のブロック図である。

第６２図は、第６１図に示す補間器のためのに値及びＣ値の表である。

第６３図は、Ｋの値からＣの値をめるための回路のブロック図である。

第６４図は、第６２図の回路によって計算された値の表である。

第６５図は、Ｋの値からＣの値をめるための代替回路のブロック図である。

第６６図は、Ｋの値からＣの値をめるための別の代替回路のブロック図である。

第６７図は、従来の２段４点補間器の周波数応答を示す曲線のグラフである。

第６８図と第６９図は、共に、８点補間器の周波数応答を示す表とグラフである。

第７０図は第６８図と第６９図に対応する周波数応答を有する８点補間器のブロック図である。

第１図のそれぞれは、この発明の異なる構成に従って実現できる単−及び複数画面表示フォーマットの種々の組合わせの中のいくつかのものを示す。説明のために選んだこれらのものは、この発明の構成に従うワイドスクリーンテレビジョンを構成するある特定の回路の記述を容易にするためのものである。図示と、説明の便宜上、一般に、ビデオ源、あるいは、ビデオ信号に関する通常の表示フォーマットの幅対高さ比は４×３であるとし、一般に、ビデオ源、あるいは、ビデオ信号に関するワイドスクリーン表示フォーマットの幅対高さ比は、１６×９であるとする。この発明の構成は、これらの定義によって制限されるものではない。

第１図（ａ）は、４Ｘ３の通常のフォーマットの表示比を有する直視型、あるいは、投写型テレビジョンを示す。１６×９フオ一マツト表示比画面が４×３フオ一マツト表示比信号として伝送される場合は、上部と下部に黒のバーが現れる。

これを一般に郵便受け（レターボックス）フォーマットと呼ぶ。この場合、観察される画面は表示に使用できる表示面積に関して小さい。別の方法としては、１６×９フ中−マット表示比の源が伝送に先立って変換されて、４×３フオ一マツト表示器の観察面の垂直方向を満たすようにされる。しかし、その場合は、かなりの情報が左及び／または右側から切捨てられてしまう。さらに別の方法では、郵便受はフォーマットを水平方向には引伸ばさずに、垂直方向に引伸ばすことができるが、こうすると、垂直方向に引伸ばしたことにより歪みが生ずる。これらの３つの方法のどれも特に魅力的であるとはいえない。

第１図（ｂ）は１６Ｘ９のスクリーンを示す。１６Ｘ　９のフォーマットの表示比のビデオ源は、切り詰めすることなく、歪みを伴うことなく完全に表示される。１６Ｘ　９フオ一マツト表示比の郵便受は画面（これは、元来４×３フォーマット表示比信号であるが）は、充分な垂直解像度を有する大きな表示を行うように、線倍化（ラインダブリング）または線追加（ラインアディション）によって順次走査される。この発明によるワイドスクリーンテレビジョンは、主ビデオ源、副ビデオ源、あるいは外部ＲＧＢ源に関係なく、このような１６×９フオ一マツト表示比信号を表示できる。

第１図（ｃ）は、４×３フオ一マツト表示比の挿入画面が挿入表示されている１６×９フオ一マツト表示比の主信号を示す。主及び副のビデオ信号が両方共、１６×９フオ一マント表示比源である場合は、挿入画面も１６×９フオ一マント表示比を持つ。挿入画面は多数の異なる位置に表示することができる。

第１図（ｄ）は、主及び副ビデオ信号が同じサイズの画面として表示されている表示フォーマットを示す。各表示領域は８×９のフォーマット表示比を有し、これは、当然ながら、１６×９とも４Ｘ３とも異なる。このような表示領域に、水平あるいは垂直歪みを伴うことなく４Ｘ３フオ一マツト表示比源を表示するためには、信号の左及び／または右側を切り詰めねばならない。画面を水平方向に詰込む（ｓｑｕｅｅｚｅ）ことによるある程度のアスペクト比歪みを我慢するなら、画面のもっと多くの部分を表示できる。水平方向の詰め込みの結果、画面中の事物は垂直方向に細長くなる。この発明のワイドスクリーンテレビジョンは、アスペクト比歪みを全く伴わない最大の切り詰め処理から最大のアスペクト比歪みを伴う無切り詰めまでの、切り詰めとアスペクト比歪みの任意の組合わせを行うことができる。

副ビデオ信号処理路のデータサンプリング制限があると、主ビデオ信号からの表示と同じ大きさの高解像度画面の生成が複雑になる。このような複雑化を解消するために種々の方法を開発できる。

第１図（ｅ）は、４×３フオーマツトの表示比画面が１６×９フオ一マツト表示比スクリーンの中央に表示されている表示フォーマットを示す。黒色のバーが左右両側に現れている。

第１図（ｆ）は、１つの大きな４×３フオ一マツト表示比画面と３つの小さい４ ×３フオ一マツト表示比画面が同時に表示される表示フォーマットを示す。大きい画面の周辺の外側の小さい画面は、時には、ＰＩＦ、即ち、画面内画面（ｌｉ子画面）ではなく、ＰＯＰ、即ち、画面外画面と呼ばれる。ＰＩＦまたは画面内画面（ピクチャ・イン・ピクチャ）という語は、この明細書中では、これら２つの表示フォーマットに用いられている。ワイドスクリーンテレビジョンに２つのチューナが設けられている場合、両方共内部に設けられている場合でも１つが内部に、１つが外部、例えば、ビデオカセットレコーダに設けられている場合でも、表示画面の中の２つは、ビデオ源に従ってリアルタイムで動きを表示できる。

残りの画面は静止画面フォーマットで表示できる。さらにチューナと副信号処理路とを付加すれば、３以上の動画面を表示できることは理解できよう。また、大画面と３つの小画面の位置を第１図（ｇ）に示すように切換えることも可能である。

第１図（ｈ）は、４×３フオ一マツト表示比画面を中央に表示して、６つの小さい４×３フオ一マント表示比画面を両側に縦列に表示した別のものを示す。上述したフォーマットと同様、２つのチューナを備えたワイドスクリーンテレビジョンであれば、２つの動画面を表示できる。そして、残りの１１画面は静止画面フォーマットで表示されることになる。

第１図（１）は、１２の４Ｘ３フオ一マツト表示比画面の基盤目状表示フォーマットを示す。このような表示フォーマットは、特に、チャンネル選択ガイドに適しており、その場合、各画面は異なるチャンネルからの少なくとし静止した画面である。前の例と同様、動きのある画面の数は、利用できるチューナと信号処理路の数によって決まる。

第１図に示した種々のフｆ−マットは一例であって、限定的なものではなく、残りの図面に示され、以下に詳述するワイドスクリーンテレビジョンによって実現できる。

この発明の構成によるワイドスクリーンテレビジョンで、２ｆｏ水平走査用とされたものの全体的なブロック図が第２図に示されており、全体を１０で示されている。

テレビジョンｌＯは、概略的に言えば、ビデオ信号入力部２０、シャーシまたはＴＶマイクロプロセッサ２１６、ワイドスクリーンプロセッサ３０、Ｉｆ□−２ｆ、変換器４０、偏向回路５０、ＲＧＢインタフェース６０、ＹｔｌＶ−ＲＧＢ　−変換器２４０、映像管駆動回路２４２、直視型または投写型管２４４、及び、電源７０を含んでいる。種々の回路の異なる機能ブロックへのグループ化は、説明の便宜を図るためのものであって、このような回路相互間の物理的位置関係を限定することを意図するものではない。

ビデオ信号入力部２０は、異なるビデオ源からの複数の複合ビデオ信号を受信するようにされている。ビデオ信号は主ビデオ信号及び副ビデオ信号として、選択的に切換えることができる。ＲＦスイッチ２０４は２つのアンテナ入力ＡＮＴ　ｌとＡＮＴ２を持っている。ごれらの入力は無線放送アンテナによる受信とケーブルからの受信の両方のための入力を表わす。ＲＦスイッチ２０４は、第１のチューナ２０６と第２のチューナ２０８に、どちらのアンテナ入力を供給するかを制御する。第１のチューナ２０６の出力は、ワンチップ２０２への入力となる。

ワンチップ２０２は、同調制御、水平及び垂直偏向制御、ビデオ制御に関係する多数の機能を果たす。図示のワンチップは産業用のＴＡ７７７７である。第１のチューナ２０６からの信号からワンチップで生成されたベースバンドビデオ信号ＶＩＤＥＯＯＵＴはビデオスイッチ２００とワイドスクリーンプロセッサ３０のＴＶ１入力への入力となる。ビデオスイッチ２００への他のベースバンドビデオ入力はＡＵＸｌとＡＵＸ２で示されている。これらの入力は、ビデオカメラ、レーザディスクプレーヤ、ビデオテーププレーヤビデオゲーム等に用いることができる。シャーシまたはＴＶマイクロプロセッサ２１６によって制御されるビデオスイッチ２００ノ出力は５ＷＩＴＣＨＥＤ　ＶＩＤＥＯト示すレテイル。、：、の５ＷＩＴＣＨＥＤ　ＶＩＤＥＯはワイドスクリーンプロセッサ３０へ別の入力として供給される。

第３図を参照すると、スイッチＳＷＩワイドスクリーンプロセッサは、Ｙ／Ｃデコーダ２１０への入力となるＳＥＴ、　ＣＯＭＰ　ＯＵＴビデオ信号として、ＴＶＩ信号と５ＷＩＴＣＨＥＤ　ＶＩＤＥＯ信号の一方を選択する。

Ｙ／Ｃデコーダ２１０は適応型線くし形フィルタの形で実現できる。Ｙ／Ｃデコーダ２１０へは、さらに２つのビデオ＃Ｓ１と８２も入力される。Ｓｌと８２の各々は異なる５−ＶＨ３源を表わし、各々、別々のルミナンス信号及びクロミナンス信号から成っている。いくつかの適応型線＜シ形フィルタでＹ／Ｃデコーダの一部として組込まれているような、あるいは、別のスイッチとして実現してもよいスイッチがＴＶマイクロプロセッサ２１６に応答して、ＹＭ及びＣＩＮとして示した出力として、一対のルミナンス及びクロミナンス信号を選択する。選択された対をなすルミナンス及びクロミナンス信号は、その後は、主信号として見なされ、主信号路に沿って処理される。−Ｍあるいは−ＭＮを含む信号表記は主信号路を表わす。クロミナンス信号ＣＩＮはワイドスクリーンプロセッサによって、再びワンチップに返され、色差信号ＵＭ及びＶＭが生成される。ここで、Ｕは（Ｒ−Ｙ）と同等のものを表わし、■は（Ｂ−Ｙ）と同等である。ＹＭ、ＵＭ及びＶＭ傷信号、その後の信号処理のために、ワイドスクリーンプロセッサでデジタル形式に変換する。

機能的にはワイドスクリーンプロセッサ３０の一部と定義される第２のチューナ２０８がベースバンドビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、Ｙ／Ｃデコーダ２２０ヘノ入力トシテ、ＴＶ２信号と５ＷＩＴｃＨＥＤＶＩＤＥＯ信号の１つを選ぶ。Ｙ／Ｃデコーダ２２０は適応型線くし形フィルタとして実施できる。スイッチＳＷ３とＳＷ４が、Ｙ／Ｃデコーダ２２０のルミナンス及びクロミナンス出力と、それぞれＹ　ＥＸＴとＣＥＸＴで示す外部ビデオ源のルミナンス及びクロミナンス信号の一方を選択する。Ｙ　ＥＸＴ及びＣＥＸＴ信号は、５− ＶＨ３人力人力Ｓ対応する。Ｙ／Ｃデコーダ２２０とスイッチＳＷ３とＳＷ４は、いくつかの適応型線くし形フィルタで行われているように、組合わせてもよい。スイッチＳＷ３とＳＷ４の出力は、この後は、副信号と考えられて、副信号路に沿って処理される。選択されたルミナンス出力はＹＡとして示されている。− Ａ、ＡＸ及び−ＡＵＸを含む信号表記は副信号路に関して用いられている。選択されたクロミナンスは色差信号ＵＡとＶＡに変換される。ＹＡ倍信号ＵＡ倍信号びＶ−Ａ信号は、その後の信号処理のためにデジタル形式に変換される。主及び副信号路中でビデオ信号源の切換えを行う構成により、異なる画面表示フォーマットの異なる部分についてのビデオ源選択をどのようにするかについての融通性が大きくなる。

ＹＭに対応する複合同期信号ＣＯＭＰ　５ＹＮＣがワイドスクリーンプロセッサから同期分離器２１２に供給される。水平及び垂直同期成分ＨとＶが垂直カウントダウン回路２１４に入力される。垂直カウントダウン回路はワイドスクリーンプロセッサ３０に供給されるＶＥＲＴ　ＩＣＡＬ　ＲＥＳＥＴ　（垂直リセット）信号を発生する。

ワイドスクリーンプロセッサは、ＲＧＢインタフェース６０に供給される内部垂直リセット出力信号ＩＮＴ　ＶＥＲＴ　ＲＳＴ　ＯＵＴを発生する。ＲＧＢインタフェース６０中のスイッチが、内部垂直リセット出力信号と外部ＲＧＢ源の垂直同期成分との間の選択を行う。このスイッチの出力は偏向回路５０に供給される選択された垂直同期成分ＳＥＬ　ＶＥＲＴ　５ＹＮＣである。副ビデオ信号の水平及び垂直同期信号は、ワイドスクリーンプロセッサ中の同期分離器２５０によって生成される。

１ｆ＋＋　２ｆ＋＋変換器４０は、飛越し走査ビデオ信号を順次走査される非飛越し信号に変換する働きをする。例えば、水平線の各々が２度表示されるとか、あるいは、同じフィールド中の隣接水平線の補間によって付加的な水平線の組が生成される。いくつかの例においては、前の線を用いるか、補間した線を用いるかは、隣接フィールドまたは隣接フレーム間で検出される動きのレベルに応して決められる。２ｆＭタイミング信号の発生は第２７図により詳細に示されている。変換回路４０はビデオＲＡＭ４２０と関連して動作する。ビデオＲＡＭは、順次表示を行うために、フレームの１またはそれ以上のフィールドを記憶するために用いられる。Ｙ　２ｆ□、Ｕ−２ｆＨ及びＶ　２ｆＨ信号としての変換されたビデオデータはＲＧＢインタフェース６０に供給される。

第２５図に詳細に示されているＲＧＢインタフェース６０は、ビデオ信号入力部による表示のための、変換ビデオデータまたは外部ＲＧＢビデオデータの選択を可能とする。外部ＲＧＢ信号は２ｆ＋＋走査用に適合させられたワイドフォーマット表示比信号とする。主信号の垂直同期成分はワイドスクリーンプロセッサによってＲＧＢインタ７　ニー　スｌ：対し、ＩＮＴ　ＶＥＲＴ　ＲＳＴ　ＯＵＴとして供給されて、選択された垂直同期（ｆ　、、またはｆ５．）を偏向回路５０に供給できるようにする。このワイドスクリーンテレビジョンの動作によって、内部／外部制御信号Ｉ　ＮＴ／ＥＸＴを発生させて、外部ＲＧＢ信号の使用者による選択を可能とする。しかし、このような外部ＲＧＢ信号が存在しない場合に、外部ＲＧＢ信号入力を選択すると、ラスタの垂直方向の崩壊、及び、陰極線管または投写型管の損傷が生じる可能性がある。従って、ＲＧＢインタフェース回路は存在しない外部ＲＧＢ入力の選択を無効とするために、外部同期信号を検出する。ＷＳＰマイクロプロセッサ３４０も、外部ＲＧＢ信号に対するカラー及び色調制御を行う。

ワイドスクリーンプロセッサ３０は、副ビデオ信号の特殊な信号処理を行うピクチャ・イン・ピクチャプロセッサ３２０を含んでいる。画面白画面という用語は、時には、ＰＩＦあるいはピクス・イン・ピクス（ｐｉｘ−ｉｎ　ｐｉｘ）と省略される。ゲートアレー３００が、第１図（ａ）〜第１図（１）の例で示されているような、種々の表示フォーマントで主及び副ビデオ信号データを組合わせる。画面白画面プロセッサ３２０とゲートアレー３００はワイドスクリーンマイクロプロセッサ（ＷＳ　Ｐ　ｕ　Ｐ）　３４０の制御下にある。マイクロプロセッサ３４０は、直列バスを介してＴＶマイクロプロセッサ２１６に応動する。この直列バスは、データ、クロック信号、イネーブル信号及びリセット信号用の４本の信号ラインを含んでいる。ワイドスクリーンプロセッサ３０は、また、３レベルのサンドキャッスル（砂で作った城）信号として、複合垂直ブランキング／リセット信号を発生する。あるいは、垂直ブランキング信号とリセット信号は別々の信号として生成してもよい。複合ブランキング信号はビデオ信号入力部によってＲＧＢインタフェースに供給される。

第２２図にさらに詳細に示す偏向回路５０はワイドスクリーンプロセッサから垂直リセット信号を、ＲＧＢインタフェース６０から選択された２ｆ、水平同期信号を、また、ワイドスクリーンプロセッサから付加的な制御信号を受けとる。この付加制御信号は、水平位相合わせ、垂直サイズ調整及び左右ピン調整に関するものである。偏向回路５０は２ｆＮフライバツクパルスをワイドスクリーンプロセッサ３０．１ｆ＋＋　２ｆ＋＋変換器４ｏ及びＹＵＶ−ＲＧＢ変換器２４０に供給する。

ワイドスクリーンテレビジョン全体に対する動作電圧は、例えば、ＡＣ主電源により付勢するようにできる電源７０によって生成される。

ワイドスクリーンプロセッサ３ｏを第３図により詳細に示す。ワイドスクリーンプロセッサの主要な成分は、ゲートアレー３００、画面白画面回路３０１　、アナログ−デジタル変換器とデジタル−アナログ変換器、第２のチューナ２０８、ワイドスクリーンプロセッサ・マイクロプロセッサ３４０及びワイドスクリーン出力エンコーダ２２７である。ＩｆＭおよび２ｆヤシヤーシの両方に共通のワイドスクリーンプロセッサの詳細な部分、例えば、ＰＩＦ回路、が第６図に示されている。ＰＩＦ回路３０１の重要な部分を構成する画面白画面プロセッサ３２０は第７図により詳細に示されている。また、第８図には、ゲートアレー３００がより詳細に示されている。第３図に示した、主及び副信号路の部分を構成する多数の素子については、既に詳細に記述した。

第２のチューナ２０８には、ＩＦ段２２４とオーディオ段２２６が付設されている。また、第２のチューナ２０８はＷＳＰ　μＰ３４０と共に動作する。ＷＳＰ　μＰ３４０は入／出力１１０部３４０Ａとアナログ出力部３４０Ｂとを含んでいる。１１０部３４０Ａは色調（ティント）制御信号とカラー制御信号、外部ＲＧＢビデオ源を選択するためのＴＮＴ／ＥＸＴ信号、及び、スイッチ５ＷＩ−８Ｗｅ用の制御信号を供給する。１１０部は、また、偏向回路と陰極線管を保護するために、ＲＧＢインタフェースからのＥＸＴ　５ＹＮＣＤＥＴ信号をモニタする。アナログ出力部３４０Ｂは、それぞれのインタフェース回路２５４．２５６および２５８を通して、垂直サイズ、左右調整及び水平位相用制御信号を供給する。

ゲートアレー３００は主及び副信号路からのビデオ情報を組合わせて、複合ワイドスクリーン表示、例えば、第１図の異なる部分に示されているものの１つを作る働きをする。ゲートアレー用のクロック情報は、低域通過フィルタ３７６と協同して動作する位相ロックループ３７４によって供給される。主ビデオ信号はアナログ形式で、ＹＭ、ＵＭ及びＶＭで示した信号として、ＹＵＶフォーマットでワイドスクリーンプロセッサに供給される。

これらの主信号は、第４図により詳細に示すアナログ−デジタル変換器３４２と３４６によってアナログからデジタル形式に変換される。

カラー成分信号は、上位概念的な表記Ｕ及びＶによって示されており、これらは、Ｒ−Ｙまたは、Ｂ−Ｙ信号、あるいは、Ｉ及びＱ信号に付すことができる。システムクロック周波数は＋０２４ｆ＋＋、これは約１６ＭＨｚである、なので、サンプルされたルミナンスの帯域幅は８ＭＨｚに制限される。Ｕ及びＶ信号は５００ＫＨｚ、あるいは、ワイド■については１．５ＭＨｚに制限されるので、カラー成分データのサンプルは、１つのアナログ−デジタル変換器とアナログスイッチで行うことができる。このアナログスイッチ、即ち、マルチプレクサ３４４のための選択線ＵＶ　ＭＵＸは、システムクロックを２で除して得た８ＭＨｚの信号である。ｌクロック幅の線開始ＳＱＬパルスが、各水平ビデオ線の始点でこの信号を同期的にＯにリセットする。ついで、ＵＶ　ＭＵＸ線は、その水平線を通して、各クロックサイクル毎に状態が反転する。

線の長さはクロックサイクルの偶数倍なので、一旦初期化されると、ＵＶ　ＭＵＸの状態は、中断されることなく、０．１．０．１・・・・と変化する。アナログ−デジタル変換器３４２と３４６からのＹ及びＵＶデータストリームは、アナログ−デジタル変換器が各々、ｌクロックサイクルの遅延を持っているので、シフトしている。このデータシフトに対応するために、主信号処理路３０４の補間器制御器からのクロックゲート情報も同じように遅延させられなければならない。このクロックゲート情報が遅延していないと、削除が行われた時、ＵＶデータは正しく対をなすように組合わされない。この点は、各ＵＶ対が１つのベクトルを表すので、重要なことである。１つのベクトルからＵ成分は、他のベクトルからのＶ成分と対にすると、カラーシフトが生じてしまう。先行する対からのＶサンプルは、その時のリサンプルと共に削除される。このＵＶマルチプレクス法は、各カラー成分（Ｕ。

■）サンプル対に対して２つのルミナンスサンプルがあるので、２１・ｌと称される。Ｕ及びＶの双方に対するナイキスト周波数はルミナンスのナイキスト周波数の２分の１に実効的に減じられる。従って、ルミナンス成分に対するアナログ −デジタル変換器の出力のナイキスト周波数は８　Ｍ　Ｈｚとなり、一方、カラー成分に対するアナログ−デジタル変換器の出力のナイキスト周波数は４　Ｍ　Ｈｚとなる。

ＰＩＦ回路及び／またはゲートアレーは、データ圧縮を（７ても副データの解像度が増強されるようにする手段を含むことができる。例えば、対（ペアド）ピクセル圧縮及びディザリングとディザリングを含む、多くのデータ減縮及びデータ回復構想が開発されている。さらに、ビット数が異なる異なったディザリングンーケンスや、ビット数が異なる異なった対ピクセル圧縮が考えられている。多数の特定のデータ減縮及び回復構想の１つをＷＳＰ　μＰ３４０によって選択して、各特定の画面表示フォーマットについて表示ビデオの解像度を最大にするようにすることができる。

ゲートアレーは、ＦＩＦＯ３５６と３５８として実現できる線メモリと協同して動作する補間器を含んでいる。補間器とＦＩＦＯは主信号を必要に応じて再サンプル（リサンプル）するために使用される。別に設けた補間器によって、副信号を再サンプルできる。ゲートアレー中のクロック及び同期回路が主及び副信号を組合わせて、ＹＭＸ、ＵＭＸ及びＶ　ＭＸ成分を有する１”）（７）出力ビデオ信号を作ることを含む、主及び副の両信号のデータ操作を制御する。上記出力成分はデジタル−アナログ変換器３６０．３６２及び３６４によってアナログ形式に変換される。Ｙ、Ｕ及びＶで示すアナログ形式の信号は、非飛越し走査への変換のために、１ｆ＊　２ｆｎ変換器４０に供給される。また、ＹＳＵ及びＶ信号はエンコーダ２２７によってＹ／Ｃフォーマットに符号化されて、パネルのジャックに、ワイドフォーマット比出力信号ＹＯＵＴ　ＥＸＴ　／ＣＯＵＴ　ＥＸＴか生成される。スイッチＳＷ５が、エンコーダ２２７のための同期信号を、ゲートアレーからのＣ５ＹＮＣＭＮと、ＰＩＦ回路からのＣ５ＹＮＣＡＵＸから選択する。スイッチＳＷ６は、ワイドスクリーンパネル出力用の同期信号として、ＹＭとＣ５ＹＮＣＡＵＸ１７１どちラカヲ選択スる。

水平同期回路の部分がより詳細に第２７図に示されている。位相比較器２２８は、低域通過フィルタ２３０、電圧制御発振器２３２、除算器２３４及びキャパシタ２３６を含む位相ロックループの一部をなしている。電圧制御発振器２３２は、セラミック共振器または同等のもの２３８に応動して、３２【４で動作する。

共振器の３２ｆ＋＋ＲＥＦ出力はｌ　ｆ＋＋　２　ｆｇ変換器４０への入力となる。電圧制御発振器の出力は、３２で除算されて、適切な周波数の第２の入力信号として位相比較器２２８に供給される。分周器２３４の出力はｌｆ＋＋ＲＥＦタイミング信号で、ワイドスクリーンブロセノザとｌ　ｆＭ　−２ｆ□変換器に供給される。

ワンチップからの３２ｆ＋＋ＲＥＦタイミング信号と１ｆＨＲＥＦタイミング信号は、−１６回路４００に供給される。

２ｆｏ出力がパルス幅回路４０２に供給される。分周器４００を１ｆ□ＲＥＦ信号によってプリセットすることにより、この分局器は、確実に、ビデオ信号入力部の位相ロックループと同期的に動作する。パルス幅回路４０２は２ｆｇＲＥＦ信号が、位相比較１ｌＳ４０４　、例えば、ＣＡ１３９１が適正な動作を行うようにするために充分なパルス幅を持つようにする。位相比較器４０４は、低域通過フィルタ４０６と２ｆＭ電圧制御発振器４０８を含む第２の位相ロックループの一部を構成している。電圧制御発振器４０８は内部２ｆＨタイミング信号を発生し、この信号は順次走査される表示器を駆動するために用いられる。位相比較器４０４への他方の入力信号は、偏向回路５０からの２ｆ４フライバツクパルスまたはこれに関係付けられたタイミング信号である。位相比較器４０４を含む第２の位相ロックループを用いることは、入力信号の各１ｆＭ期間内で各２ｆ、走査周期を対称になるようにするために役立つ。このようにしなかった場合は、ラスタの分離、例えば、ビデオ線の半分が右にシフトし、ビデオ線の半分が左にノットするというようなことが起きる。

インタレース走査−順次走査表示変換のための回路９００のブロック図が第２０図に示されている。この回路は集積回路として実現できる。この回路は、インクレースされた成分ビデオ信号の順次非インクレースフォーマットへの変換に必要な信号処理機能の全てを行うことができる。さらに、この回路は、信号のノイズ低減を必要とする場合には、調整可能な量のノイズ低減を行うことができる。図示の回路は、成分Ｙ、Ｕ、Ｖ信号と共に、また、ビデオＲＡＭ集積回路、例えば、日立より入手可能な８Ｍ５３０５１　Ｐ型、の形のフレームメモリ９０２と共に用いることができる。

成分クロミナンス信号ＵＣとＶ−Ｃは、内部的に、バックポーチクランプによって、デジタル０に対応する電圧にクランプされている。クランプ回路９０４と９０６の次に、アナログマルチプレクサ９０８が２ＭＨｚの周波数で各クロミナンス成分を交互にサンプルする。次いで、これらのサンプルは、４ＭＨｚの周波数で動作するフラッシュ（ｆｌａｓｈ）Ａ　／　Ｄ変換器９１０によって８ビツトのデジタル信号に変換される。これらのサンプルはクロミナンスノイズ低減回路９１２を通ってスピードアップメモリ９１４に進む。このスピードアップメモリは各入来ビデオ線の５３μ秒の有効部分のみを記憶する。従って、各クロミナンス成分の１０６サンプルのみが記憶される。

このメモリは、書込み速度の２倍で読出され、２本の同一のクロミナンス情報の線が生成される。信号はメモリからサンプルが入らない期間中は、ブランキング回路９１６によって０に消去される。２つのクロミナンス成分はデマルチプレクサ９１８によって分離されて１．２つのＤ／Ａ変換器９２０と９２２を用いてアナログ形式に変換される。Ｄ／Ａ変換器に対する基準は、バス制御回路９２４とインタフェースする直列バスによって調整可能で、必要とあれば、色飽和調整として用いることができる。

ルミナンス信号ＹＣは、内部的に、バックポーチ期間中に、直列制御バスを介してセットできるレベルにクランプされる。この信号は、１６ＭＨｚで動作するフラッシュＡ／Ｄ変換器９２８を用いて８ビツトのデジタルフォーマットに変換される。この信号は、次いで、必要とあれば、自動黒レベル調整を行うために用いることができる回路９３０を通る。ルミナンスは次の特性を有するフィルタ９３２を用いて低域通過濾波される。

Ｈ（ｚ）□　（１＋　ｚ−’）”（１＋　ｚ−’）’／１にの低域通過処理された信号は、回路９３４によって４ＭＨｚでサブサンプルされる。サブサンプルされた信号は補間器９３６によって、同じ低域通過フィルタ特性を用いて１６ＭＨｚに補間されてもどされ、加算点９３８において元のルミナンス信号の遅延されたものから減算されて、高周波数ルミナンス成分のみを含む信号が生成される。

この高周波数ルミナンス信号は、非線形「コアリング」回路、即ち、不感帯回路９４０を通り、ノイズである可能性のある小さい信号が取り除かれる。非線形特性の区切り点（ｂｒｅａｋｐａｉｎｔ）は、直列制御バスによって調整できる。

サブサンプルされた低周波数信号は再帰形ノイズ低減回路９４２を通り、補間器９４４によって１６ＭＨｚに補間してもどされ、加算点９４６において、コアリング処理された高周波数信号に加算される。次いで、ルミナンスはスピードアップメモリ９４８を用いて順次、即ち、ダブル走査フォーマットに変換される。８４８サンプルに相当する信号の５３ｍ秒分のみがメモリに記憶される。このルミナンスメモリは、入来ビデオ水平線の各々につき２回読出される。別の、相対的に小さいスピードアップメモリ９５０が［中間の（ｉｎ−ｂｅｔｗｅｅｎ）　Ｊ線に対するルミナンスと入来ルミナンスの間の差を表す情報を収容している。この小さいスピードアップメモリは低周波数情報のみを収容しており、２１２サンプルを保持している。ルミナンススピードアップメモリ９４８が最初に読出される時、他方のスピードアップメモリ９５０からの差信号が、補間器９５２によって全周波数（ｆｕｌｌ　ｒａｔｅ）に補間され、加算点９７０においてルミナンス信号に加算される。これによって、補間されたルミナンスに対応する低周波数成分と、入来ルミナンスに対応する高周波数成分を有する信号が形成される。ルミナンス信号が２度目に読出される時、差信号は加算されない。これによって、得られる出力は入力が２倍の速さになったものとなる。

回路９５４によるブランキングが、スピードアップメモリからのデータが得られない期間中に挿入される。この挿入されるブランキングのレベルは、直列制御バスを用いて、シャーシのマイクロプロセッサによって調整できる。３つの信号、ＤＡＴＡ、ＣＬＯＣＫ及びＥＮＡＢＬＥが必要とされる。スピードアップされたデジタル信号はＤ／Ａ変換器９５６によってアナログ形式に変換される。この変換器に対する基準は制御バスを通して調整できる。

低周波数ルミナンス情報の線補間は、運動適応形処理（ｍｏｔｉｏｎ　ａｄａｐｔｉｖｅ　ｐｒｏｃｅｓｓｉｎｇ）を用いて、低減されたサンプル周波数（４ＭＨｚ）で行われる。フレームメモリとして用いられる、外部のＩＭビットビデオＲＡ　Ｍ　９０２が、８ビツトの低周波数ルミナンスの２フイールドと３ビット運動信号の１フイールドを記憶する。このビデオＲＡ　Ｍとの交信はフレームメモリインタフェース９６４を通して行われる。記憶されたフィールドの各々は最大２５６本の有効ビデオ線を表し、各ビデオ線は２１２の有効サンプルを含んでいる。（運動の領域で用いる）空間補間は、ノイズ低減された低周波数ルミナンスをＩｆ。

遅延９５８を通し、遅延した信号と遅延を受けない信号を回路９６０で平均することにより形成される。１ｆＨ遅延出力もフレームメモリに記憶される。ｌフィールドから１／２線を差し引いた時間の後に、１ｆ＋＋遅延出力はフィールド遅延された信号として読出される。これによって、運動のない領域で用いられる時間的に補間された信号が与えられる。

フィールド遅延された信号は、再び、フレームメモリに記憶され、さらにｌフィールドから１／２線を差し引いた時間の後に、読出される。これによって、正味ｌフレームの遅延が与えられることになる。フレーム遅延された信号は、運動検出器９６２で、サンプル毎のベースで遅延を受けていない信号と比較される。８つの異なる運動レベルを表す３ビット運動信号が生成される。この運動信号も、フレームメモリに記憶され、ｌフィールド＋１／２線の後に読出される。フィールド遅延された運動は、遅延を受けていない運動と比較され、より大きい運動の量を表す信号が回路９７８で選択される。この運動信号は、８つの異なる段階で、空間的に補間された信号と時間的に補間された信号との間を選択する「ソフトスイッチ」あるいは「フェーダ（ｆａｄｅｒ）　Ｊ　９６６を制御するために用いられる。

遅延を受けていない低周波数のルミナンス信号は、加算へ９６８でソフトスイッチの出力から減算されて、補間された低周波数ルミナンスと入来低周波数ルミナンスとの間の差を表す信号が生成される。この差信号は、前述したように、別のスピードアップメモリ９５０に記憶される。

再帰型ノイズ低減回路９４２は第２１図のブロック図に示す形とすることができる。入力信号は、回路９８６によって遅延された、出力の遅延された形のものから、加算点９８０で減算される。遅延の値が適切に選ばれていれば、はとんどの信号に対して、入力は遅延出力とほぼ同じとなり、その差は小さくなる。次いで、この差はりミタブロソク９８２を、制限を受けることなく通過する。（制限作用を与えない時、リミタは７／８の利得を持つ。）リミタ出力が加算点９８４で回路の入力に加算されると、入力信号の大部分は、遅延出力信号に置き換えられて、相殺される。それによって、ノイズのような小さな変動は低減される。入力が遅延された出力と大幅に異なるときは、制限作用が与えられる。その結果得られる出力は、はぼ入力に等しくなる。制限作用が起きる閾値は直列制御バスによって調整可能で、ノイズ低減の量は０（０の閾値）から任意所望の値まで変化させることができる。

低周波数ルミナンスノイズ低減のためには、上述の回路における遅延が１フレ一ム時間に等しくされる。従って、静止画面上のノイズは時間低域通過フィルタによって低減される。クロミナンスノイズ低減回路は、この回路を２つカスケードにしたもので構成される。一方の回路はｌサンプル時間（０５μ秒）に等しい遅延を持ち、他方の回路は１走査線時間（６４μ秒）に等しい遅延を持つ。第１の回路は水平方向にノイズを濾波し、第２の回路が垂直方向にノイズを濾波する。

回路９００には、第２７図に関して詳しく説明するｌｆ８−２ｆＭ変換器４０を設けることもできる。従って、第２７図からの参照番号が、第２０図の左下隅に繰り返して示されている。この回路に使用されているタイミング信号は、表示器の水平偏向周波数の１０２４倍に位相ロックされている３２ＭＨｚ発振器２３８から取り出される。これを行うために、偏向回路からのフライバック信号が２ｆＲ入力に供給される。外部Ｌ−Ｃ回路網９７４が３２ＭＨｚ発振器の中心周波数を設定し、一方、外部Ｒ−Ｃループフィルタ４０６が位相ロックループ特性をセットする。内部タイミング信号（クランプゲート、ブランキング等）の位相は、直列バスによって２ｆＮ入力に対して調整できる。入来線の開始時にどの２ｆ、ｌパルスが生起し、ま　゛た入来線の中間においてどれが生起するかを設定するために、１ｆ＊入力も必要である。

垂直パルス入力、例えば、ｆｖｍ、がフィールドの開始点を設定して、適切な線がフレームメモリに記憶されるようにするために用いられる。垂直パルスの前縁とメモリ動作の開始点との間で経過する線の数は、バスを旨今によって調整可能である。水平偏向システムを駆動するための内部２ｆ＊信号を発生する回路は既に説明した。１ｆ８人力に対する２ｆ＋＋出力の位相は直列バスを用いて調整することが可能である。

第２２図には、偏向回路５０が詳細に示されている。回路５００は、異なる表示フォーマットを実現するために必要な垂直過走査の所要量に応じてラスタの垂直の号イズを調整するために設けられている。線図的に示すように、定電流源５０２が垂直ランプキャパシタ５０４を充電する一定量の電流ｌ□１を供給する。トランジスタ５０６が垂直ランプキャパシタに並列に結合されており、垂直リセット信号に応じて、このキャパシタを周期的に放電させる。

いかなる調整もしなければ、電流Ｉ□１は、ラスタに最大可能な垂直サイズを与える。これは、第１図（ａ）に示すような、拡大４×３７す一マット表示比信号源によりワイドスクリーン表示を満たすに必要とされる垂直過走査の大きさに対応する。より小さな垂直ラスタサイズが必要とされる場合は、可調整電流源５０８が１□１から可変量の電流Ｉ　ＡＤＪを分流させて、垂直ランプキャパシタ５０４をよりゆっくりと、より小さなピーク値まで充電する。可変電流源５０８は、第４９図に示されている垂直サイズ制御回路１０３０によって生成された、例えば、アナログ形式の、垂直サイズ調整信号に応答する。垂直サイズ調整５００は手動垂直サイズ調整５１０から独立しており、この手動垂直サイズ調整は、ボテンシタメータあるいは背面パネル調整ノブによって行うことができる。いずれの場合でも、垂直偏向コイル５１２は適切な大きさの駆動電流を受ける。水平偏向は、位相調整回路５１８、左右ピン補正回路５１４．２ｆＮ位相ロックループ５２０及び水平出力回路５１６によって与えられる。

第２５図には、ＲＧＢインタフェース６０がより詳しく示されている。最終的に表示される信号が、１ｆ＋＋　２ｆＨ変換器４０の出力と外部ＲＧＢ入力から選択される。ここで述べるワイドスクリーンテレビジョンを説明するために、外部ＲＧＢ入力をワイドフォーマット表示比の順次走査源であるとする。外部ＲＧＢ信号とビデオ信号入力部２０からの複合ブランキング信号が第２６図に詳細に示すＲＧＢ−ＹＵＶ変換器６１０に入力される。外部ＲＧＢ信号に対する外部２ｆｎ複合同期信号が外部同期信号分離器６００に入力される。垂直同期信号の選択はスイッチ６０８によって行われる。水平同期信号の選択はスイッチ６０４によって行われる。ビデオ信号の選択はスイッチ６０６によって行われる。スイッチ６０４．６０６．６０８の各々はＷＳＰ　ｕＰ３４０によって生成される内部／外部制御信号に応答する。内部ビデオ源を選択するか外部ビデオ源を選択するかは、利用者の選択である。しかし、外部ＲＧＢ源が接続されていない、あるいは、ターンオンされていない時に、使用者が不用意にそのような外部源を選択した場合、あるいは、外部源がなくなった場合は、垂直ラスタが崩れ、陰極線管に重大な損傷を生じさせる可能性がある。そこで、外部同期検出器６０２が外部同期信号の存在を検出する。この信号がない場合には、スイッチ無効化制御信号が各スイッチ６０４．６０６．６０８に送られ、外部ＲＧＢ源からの信号がない時に、このような外部ＲＧＢ源が選択されることを防止する。ＲＧＢ−ＹＵＶ変換器６１０も、ＷＳＰ　ｕＰ３４０から色調及びカラ−制御信号を受ける。

ＲＧＢ−ＹＵＶ変換器６１０は第２６図に詳細に示されている。ＲＧＢ信号の同期成分は、それぞれ、回路６１２．６１４及び６１６によって取り出される。これらの信号は加算回路６１８．６２０及び６２２によって代数的に組合わされて、Ｒ−Ｙ　（Ｕ）　、Ｂ−Ｙ　（Ｖ）及びＹ信号カ画定される。ビット速度乗算器６２８と６３４が、Ｒ−Ｙ及びＢ−Ｙフェーサ（ｐｈａｓｅｒ）に必ずしも適切なものではないかもしれないが、Ｒ−ＹとＢ−Ｙ信号の位相を、これらの信号の実効的なカラーを変えるように変化させる。同様に、ビット速度乗算器６４０と６３８が、適切なフエーザ角からずれるかもしれないが、Ｒ−Ｙ及びＢ−Ｙ信号の位相を変えて、実効的な色調を変化させる。カラー及び色調制御信号は、シャーシのマイクロプロセッサに応答するＷＳＰ　μＰ３４０によって生成することが出来る。このようにすると、余分な付加回路を設けることなく、またＲＧＢ信号源を調整する必要もなしに、外部ＲＧＢ信号のカラー及び色調特性の制御が便利に行える。

適切に規定された黒のレベルに対して７．５１ＲＥのＹ信号の差がある。ブランキングオフセット回路６４８か補正のために７．５１ＲＥのレベルシフトを挿入する。

ＫＥＹ信号が、垂直同期信号の後縁の後で有効ビデオの開始前に、ビデオ信号のフロントポーチで生成される制御信号である。このＫＥＹ信号は回路６４６におけるクランピングがいつ行われるかを設定する。遅延回路６２４と６２６が、後になってカラー及び色調制御指令に応じて変動するかも知れないが、Ｒ−Ｙ、Ｂ −Ｙ及びＹ信号の正しい位相関係を設定する。

発明の構成によるワイドスクリーンテレビジョンであって、ｌｆＨ水平走査で動作するようにされたものが第４図に示されており、全体を１１で示しである。第２図に示すテレビジョン１０の相当部分と実質的に対応するテレビジョン１１の部分には同じ参照番号が付されている。テレビジョン１１は、概略的に言えば、ビデオ信号入力部２１゜シャーシまたはＴＶマイクロプロセッサ２１６、ワイドスクリーンプロセッサ３１．水平偏向回路５２、垂直偏向回路５６、ＲＧＢマトリクス２４１１映像管駆動回路２４２、直視型または投写型管２４４、及び、電源７０を含んでいる。Ｉｆｓ　−２ｆｎ変換器及びＲＧＢインタフェースは用いられていない。従って、外部ワイドフォーマット表示比のＲＧＢ信号を２ｆｘ走査周波数で表示する手段はない。

種々の回路の異なる機能ブロックへのグループ化は、説明の便宜を図るためのものであって、このような回路相互間の物理的位置関係を限定することを意図するものではない。

ビデオ信号入力部２１は、異なるビデオ源からの複数の複合ビデオ信号を受信するようにされている。ビデオ信号は主ビデオ信号及び副ビデオ信号として、選択的に切換えることができる。ＲＦスイッチ２０４は２つのアンテナ入力ＡＮＴ　１とＡＮＴ２を持っている。これらの入力は無線放送アンテナによる受信とケーブルからの受信の両方のための入力を表わす。ＲＦスイッチ２０４は、第１のチューナ２０６と第２のチューナ２０８に、どちらのアンテナ入力を供給するかを制御する。第１のチューナ２０６の出力は、ワンチップ２０３への入力となる。

ワンチップ２０３は、同調制御、水平及び垂直偏向制御、ビデオ制御に関係する多数の機能を果たす。図示のワンチップは産業用のＴ　Ａ　Ｂｅ２Ｏである。第１のチューナ２０６からの信号からワンチップで生成されたベースバンドビデオ信号ＶＩＤＥＯＯＵＴはビデオスイッチ２００とワイドスクリーンプロセッサ３１のＴＶ１入力への入力となる。ビデオスイッチ２００への他のベースバンドビデオ入力はＡＵＸｌとＡＵＸ２で示されている。これらの入力は、ビデオカメラ、ビデオレコーダ等に用いることができる。ンヤーンまたはＴＶマイクロプロセッサ２１６によって制御されるビデオスイッチ２００の出力は５ＷＩＴＣＨＥＤ　ＶＩＤＥＯと示されティる。この５ＷＩＴＣＨＥＤ　ＶＩＤＥＯはワイドスクリーンプロセッサ３１へ別の入力として供給される。

第５図を参照すると、スイッチＳＷＩワイドスクリーンプロセッサは、Ｙ／Ｃデコーダ２１０への入力となるＳＥＬ　ＣＯＭＰ　ＯＵＴビデオ信号として、ＴＶｌ［ｌと５ＷＩＴＣＨＥＤ　ＶＩＤＥＯ信号の一方を選択する。

Ｙ／Ｃデコーダ２１０は適応型線くし形フィルタの形で実現できる。Ｙ／Ｃデコーダ２１０へは、さらに別のビデオ源Ｓｌも入力される。信号源Ｓｌは５−ＶＨ３源を表わし、別々のルミナンス信号及びクロミナンス信号から成っている。いくつかの適応型線くし形フィルタでＹ／Ｃデコーダの一部として組込まれているような、あるいは、別のスイッチとして実現してもよいスイッチがＴＶマイクロプロセッサ２１６に応答して、ＹＭ及びＣＩＮとして示した出力として、一対のルミナンス及びクロミナンス信号を選択する。選択された対をなすルミナンス及びクロミナンス信号は、その後は、主信号として見なされ、主信号路に沿って処理される。ワイドスクリーンプロセッサ中のデコーダ／復調器が色差信号ＵＭとＶ−Ｍを生成する。ＹＭ、ＵＭ及びＶＭ倍信号、その後のゲートアレー３００における信号処理のために、ワイドスクリーンプロセッサでデジタル形式に変換する。

機能的にはワイドスクリーンプロセッサ３１の一部と定義される第２のチューナ２０８がベースバンドビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、Ｙ／Ｃデコーダ２２０への入力として、ＴＶ２信号と５ＷＩＴＣＨＥＤＶＩＤＥＯ信号の１つを選ぶ。Ｙ／Ｃデコーダ２２０は適応型線くし形フィルタとして実施できる。スイッチＳＷ３とＳＷ４が、Ｙ／Ｃデコーダ２２０のルミナンス及びクロミナンス出力と、それぞれＹ　ＥＸＴ／ＣＥＸＴ及びＹＭ、ＣＩＮ、でで示す外部ビデオ源のルミナンス及びクロミナンス信号の一方を選択する。Ｙ　ＥＸＴ／ＣＥＸＴ信号は、５−ＶＨ３入力ｓｉに対応する。

Ｙ／Ｃデコーダ２２０とスイッチＳＷ３とＳＷ４は、いくつかの適応型線くし形フィルタで行われているように、組合わせてもよい。スイッチＳＷ３とＳＷ４の出力は、この後は、副信号と考えられて、副信号路に沿って処理される。選択されたルミナンス出力はＹＡとして示されている。選択されたクロミナンスは色差信号ＵＡとＶＡに変換される。ＹＡ倍信号Ｕ　Ａ信号及びＶ−Ａ信号は、その後の信号処理のためにデジタル形式に変換される。主及び副信号路中でビデオ信号源の切換えを行う構成により、異なる画面表示フォーマットの異なる部分についてのビデオ源選択をどのようにするかについての融通性が大きくなる。

ワイドスクリーンプロセッサ３０は、副ビデオ信号の特殊な信号処理を行う画面白画面（ピクチャ・イン・ピクチャ）プロセッサ３２０を含んでいる。画面白画面という用言吾は、時には、ＰＩＦあるいはピクス・イン・ピクス（ｐｉｘ−ｉｎ　ｐｉｘ）と省略される。ゲートアレー３００が、第１図（ｂ）〜第１図（１）の例で示されているような、種々の表示フす−マノトで主及び副ビデオ信号データを組合わせる。画面白画面プロセッサ３２０とゲートアレー３００はワイドスクリーンマイクロプロセッサ（ＷＳＰμＰ）３４０の制御下にある。マイクロプロセッサ３４０は、直列バスを介してＴＶマイクロプロセッサ２＋６に応動する。この直列バスは、データ信号、クロック信号、イネーブル信号及びリセット信号用の４本の信号ラインを含んでいる。ワイドスクリーンプロセッサ３０は、また、３レベルのサンドキャッスル（砂で作った城）信号として複合垂直ブランキング／リセット信号を発生する。あるいは、垂直ブランキング信号とリセット信号は別々の信号として生成してもよい。複合ブランキング信号はビデオ信号入力部によってＲＧＢインタフェースに供給される。

主信号の水平及び垂直同期信号成分は、ワイドスクリーンプロセッサの一部を形成する復調器２８８の一部を構成する同期分離器２８６で生成される。水平同期成分は１ｆ１１位相ロックループ２９０の入力となる。！！＋＋ビデオ信号の水平及び垂直同期信号はワイドスクリーンプロセッサ３１の同期分離器２５０によって生成される。水平偏向回路５２はＷＳＰ　ｔＩＰ３４０からの左右ピン調整信号及び水平位相制御信号に応答して、ワンチップと協働して動作する。垂直偏向回路５６は垂直サイズ制御回路５４に応答する。垂直サイズ制御回路５４はＷＳＰ　μＰ３４０からの垂直サイズ制御信号に応答し、上述した２ｆエシヤーシの垂直サイズ制御と同様に動作する。

ワイドスクリーンプロセッサ３１を第５図により詳細に示す。ワイドスクリーンプロセッサの主要な成分は、ゲートアレー３００、画面白画面回路３０１．アナログーデジタル変換器とデジタル−アナログ変換器、第２のチューナ２０８、ワイドスクリーンプロセッサ・マイクロプロセッサ３４０及びワイドスクリーン出力エンコーダ２２７である。ｌｆ＋＋および２ｆ、ノヤーシの両方に共通のワイドスクリーンプロセッサの詳細な部分、例えば、ＰＩＦ回路、が第６図に示されている。ＰＩＦ回路３０１の重要な部分を構成する画面白画面プロセッサ３２０は第７図により詳細に示されている。また、第８図には、ゲートアレー３００がより詳細に示されている。第３図に示した、主及び副信号路の部分を構成する多数の素子については、既に詳細に記述した。多数の他の素子、例えば、第２のチューナ２０８、ＷＳＰ　μＰ３４０及びインタフェース出力、アナログ−デジタル変換器及びデジタル−アナログ変換器、ゲートアレー３００　、Ｐ　Ｉ　Ｆ回路３０１、及びＰＬＬ３７４は実質的に第３図に関して説明したと同様に動作する。従って、その詳細は繰り返さない。

主ビデオ信号はＹＭ及びＣＩＮとして示した信号としてアナログ形式でワイドスクリーンプロセッサに供給される。信号ＣＩＮは復ＴＩ４器２８８によって色差信号ＵＭ及びＶＭにデコードされる。これらの主信号は、第６図により詳しく示すアナログ−デジタル変換器３４２と３４６によって、アナログ形式からデジタル形式に変換される。副ビデオデータも、ＹＡ、ＵＡ及びＶＡとして示した信号として、アナログ形式でかつＹＵＶフォーマントで供給される。ＰＩＦ回路３０１において、これらの副信号はデジタル形式に変換され、データ圧縮され、主信号との同期のためにフィールドメモリに記憶され、選択された画面表示フォーマットに必要とされる時に、主信号と、例えば、線対線ベースでマルチブレクスすることによって、組合わせるためにゲートアレー３００に供給される。ＰＩＦ回路の動作は第６図を参照して、さらに詳しく説明される。ＰＩＦ回路及び／またはゲートアレーには、データ圧縮をした場合でも、副データの解像度を増強する手段を設けてもよい。Ｙ、Ｕ、Ｖで示したアナログ形式の信号はエンコーダ２２７に供給され、ワイドフォーマット比の出力信号Ｙ　ＯＵＴ　ＥＸＴ／ＣＯＵＴ　ＥＸＴが形成される。これらの信号は、この場合は、ワンチップ２０３へ入力される。エンコーダ２２７はゲートアレーからはＣ５ＹＮＣＭＮのみを受けとる。スイッチＳＷ５が、アナログ−デジタル変換器ヘノ入力トシテ、ＹＭとＣ５ＹＮＣＡＵＸの一方を選択する。ワンチップはＲＧＢマトリクス２４１に対するＹＵＶフォーマット信号を生成する。ＲＧＢマトリクス２４１は、Ｙ　ＯＵＴ　ＥＸＴ信号とＣＯＵＴ　ＥＸＴからＲＧＢフォーマット信号を映像管駆動回路２４２に供給する。

第６図は、第３図と第５図にそれぞれ示したｌｆ＋＋及び２ｆ□シヤーシの両方に共通のワイドスクリーンプロセッサ３０と３１をさらに詳細に示すブロック図である。ＹＡ、ＵＡ及びＶＡ倍信号、解像度処理回路３７０を含むことのできる画面白画面プロセッサ３２０の入力となる。この発明の態様によるワイドスクリーンテレビジタンは、ビデオの伸張及び圧縮ができる。第１図にその−部を示した種々の複合表示フォーマットにより実現される特殊効果は画面内画面プロセッサ３２０によって生成される。このプロセッサ３２０は、解像度処理回路３７０がらの解像度処理されたデータ信号Ｙ　ＲＰＳＵ　ＲＰ及びＶ　ＲＰを受信するように構成できる。解像度処理は常に利用されるわけではなく、選択された表示フォーマット中に行われる。第７図に、画面内画面プロセッサ３２０がさらに詳細に示されている。画面内画面プロセッサの主要成分は、アナログ−デジタル変換器部３２２、入力部３２４、高速スイッチ（ＦＳＷ）及びバス部３２６、タイミング及び制御部３２８、及びデジタル−アナログ変換部３３０である。タイミング及び制御部３２８の詳細が第１４図に示されている。

画面内画面プロセッサ３２０は、例えば、トムソン・コンシューマ・エレクトロニクス・インコーボレーテノドにより開発された基本ＣＰＩＰチップを改良したものとして実施できる。この基本ＣＰＩＰチップの詳細は、インディアナ州インディアナポリスのトムソン・コンシューマ・エレクトロニクス・インコーボレーテラドから発行されているＴＴｈｅ　ＣＴＣ１４０Ｐｉｃｔｕｒｅ　ｉｎ　Ｐｉｃｔｕｒｅ　（ＣＰＩＰ）Ｔｅｃｈｎｉｃａｌ　Ｔｒａｉｎｉｎｇ　Ｍａｎｕａｌ　（ＣＴＣ１４０画面内画面（ＣＰＩＰ）技術トレーニング　マニュアル）」に記載されている。

多数の特徴あるいは特殊効果が可能である。次はその一例である。基本的な特殊効果は、第１図（Ｃ）に示すような、大きい画面上に小さい画面が置かれたものである。

これらの大小の画面は同じビデオ信号あるいは別のビデオ信号からでもよく、また、入れ換えもできる。一般に、オーディオ信号は常に大きい画面に対応するように切換えられる。小画面はスクリーン上の任意の位置に動かすこともできるし、あるいは、多数の子め定められた位置に移させることができる。ズーム効果は、小画面のサイズを、例えば、多数の子め設定されたサイズの任意のものへ大きくしたり小さくする。ある点において、例えば、第１図（ｄ）に示す表示フォーマットの場合、大小の画面は同じ大きさとなる。

単一画面モード、例えば、第１図（ｂ）、第１図（ｅ）あるいは第１図（ｆ）に示すモードの場合、使用者は、その単一画面の内容を、例えば、１．０：ｌ〜５．１：１の比の範囲でステップ状にズーム・インすることができるズームモードでは、使用者は画面内容をサーチし、あるいは、パンして、スクリーン上の画像を画面の異なる領域内で動かすことができる。いずれの場合でも、小さい画面、大きい画面あるいはズームした画面を静止画面（静止画面フォーマット）として表示できる。この機能により、ビデオの最後の９フレームを繰返しスクリーン上に表示するストロボフォーマントが可能となる。フレームの繰返し率は、１秒につき３０フレームからθフレームまで変えることができる。

この発明の別の構成によるワイドスクリーンテレビジョンで使用される画面内画面プロセッサは上述した基本的なＣＰＩＰチップの現在の構成とは異なる。基本的ＣＰＩＰチップを１６×９スクリーンを有するテレビジョンと使用する場合で、ビデオスピードアップ回路を用いない場合は、広い１６×９スクリーンを走査することによって、実効的に水平方向に４／３倍の拡大が生じ、そのために、アスペクト比歪みが生じてしまう。画面中の事物は水平方向に細長くなる。外部スピードアップ回路を用いた場合は、アスペクト比歪みは生じないが、画面がスクリーン全体に表示されない。

通常のテレビジョンで使用されているような基本ＣＰＩＰチップを基にした既存の画面内画面プロセッサは、ある望ましくない結果を伴う特別な憶様で動作させられる。入来ビデオは、主ビデオ源の水平同期信号にロックされた６４０ｆ＊のクロックでサンプルされる。即ち、ＣＰＩＰチップに関連するビデオＲＡＭに記憶されたデータは、入来する副ビデオ源に対しオーソゴナルに（ｏｒＬｈ−ｏｇｏｎａｌｌｙ）にサンプルされない。これが基本ＣＰＩＰ法によるフィールド同期に対する根本的な制限である。入力サンプリング率の非オーソゴナルな性質のために、サンプルされたデータにスキューエラーが生じてしまう。

この制限は、ビデオＲＡＭを、データの書込みと読出し、に同じクロックを使わねばならないＣＰＩチップと共に用いた結果である。例えばビデオＲＡＭ３５０のようなビデオＲＡＭからのデータが表示される時は、スキューエラーは、画面の垂直端縁に沿ったランダムなジッタとして現れ、一般には、非常に不快であると考えられる。

基本ＣＰＩＰチップと異なり、この発明の構成に従う画面内画面プロセッサ３２０は、複数の選択可能な表示モードの１つで、ビデオデータを非対称に圧縮するように変更されている。この動作モードでは、画面は水平方向に４：ｌで圧縮され、垂直方向には３：１で圧縮される。

この非対称圧縮モードにより、アスペクト比歪みを有する画面が生成されて、ビデオＲＡＭに記憶される。画面中の事物は水平方向に詰め込まれる。しかし、これらの画面が通常の通り、例えば、チャンネル走査モードで、読出されて、１６ ×９フオ一マツト表示比スクリーン上に表示されると、画面は正しく見える。この画面はスクリーンを満たし、アスペクト比歪みはない。この発明のこの態様による非対称圧縮モードを用いると、外部スピードアンプ回路を用いることなく、１６Ｘ９のスクリーン上に特別の表示フォーマットを生成することが可能となる。

第１４図は、例えば、上述したＣＰＩＰチップを変更した画面内画面プロセッサのタイミング及び制御部３２８のブロック図であり、このタイミング及び制御部３２８は、複数の選択可能な表示モードの１つとしての非対称圧縮を行うためのデシメーション（ｄｅｃｉ■ａｔｉｏｎ）回路３２８ｃを含んでいる。残りの表示モードは異なるサイズの副画面を生成できる。水平及び垂直デシメーション回路の各々はＷＳＰ　ｕＰ３４０の制御の下に値のテーブルから圧縮係数をめるようにプログラムされたカウンタを含んでいる。値の範囲は１．ｌ、２：１．３：１等とすることができる。圧縮係数は、テーブルをどのように構成するかに応じて対称的にも非対称にもできる。圧縮比の制御は、ＷＳＰ　μＰ３４０の制御下で、完全にプログラマブルな汎用間引き（デシメーシヨン）回路によって行うことができる。間引き回路３２８Ｃは第１５図〜第１８図に詳細に示されている。

第１５図は水平圧縮を行うための回路のブロック図である。この回路は、ＭＯＤ　Ｎ　ＣＮＴＲＩで示したカウンタ８５０によって形成される間引き回路を用いている。

Ｎ入力の数値は水平Ｎ係数ＨＯＲＮ　ＦＡＣＴＯＲである。水平Ｎ係数は、ＰＩＦあるいはＰＯＰとして表示するために、シ１信号のビデオデータによって表される画面のサイズをどの程度縮小するかに関係付けられており、従って、線中のビクセルがサブサンプルされる率を表している。ロード値入力への数値入力は° ０”にセットされる。リップルキャリアウト（ｒｉｐｐｌｅ　ｃａｒｒｙ　ｏｕｔ）ＲＣＯ出力は水平線サンプルイネーブル信号である。第１６図は垂直圧縮を行うための回路のブロック図である。この回路は、ＭＯＤ　Ｎ　ＣＮＴＲ２で示したカウンタ８５８によって形成された間引き回路を利用している６Ｎ入力における数値が垂直Ｎ係数ＶＥＲＴ−Ｎ　ＦＡＣＴＯＲである。この垂直Ｎ係数も、ＰＩＦあるいはＰＯＰとして表示するために、副信号のビデオデータによって表された画面のサイズをどの程度縮小するかに関係付けられているが、この場合は、何本の水平線がサブサンプルのために選ばれるかを表している。ロード値入力への数値入力は垂直Ｎ係数に基づ（数値計算によって決められる。この垂直Ｎ係数は”２９に加算され、その結果は”２”で除算され、この除算の結果は、上側／下側フィールド形式信号Ｕ／Ｌ　ＦＩＥＬＤ　ＴＹＰＥによってゲートされる。カウンタ８５８の出力は垂直線サンプルイネーブル信号である。

水平及び垂直Ｎ係数は第１７図に示す回路８５９によって生成される。この入力は”０”から°７”までの範囲にあるＮ　ＦＡＣＴＯＲ値である。各Ｎ値は、第１８図の表に示されているような、水平及び垂直圧縮比の対に対応する。Ｎ係数はＷＳＰ　μＰ３４０によって供給される。

回路８５９はマルチプレクサ８６２と８６４、及び、対”６”比較回路８６０とを含んでいる。１６′以外のＮ係数の各々に関しては、水平及び垂直圧縮比は対称であり、これはマルチプレクサの”０１人力によって生じる。Ｎ係数が”６“ の時は、マルチプレクサのｌ”入力が出力としてゲートされる。これらの入力により水平４：１１垂直３：１の非対称な圧縮が行われる。

間引き回路のカウンタは整数デシメータとして示されている。しかし、水平圧縮係数が垂直圧縮係数の４／３であれば、処理は画像を整数の増分（インクリメント）での圧縮に限る必要はない。また、非対称圧縮は１６Ｘ９の表示フォーマット比を持つワイドスクリーン関係に隔られない。例えば、フォーマット表示比が２・ｌであった場合は、水平圧縮係数は垂直圧縮係数の３／２倍となる。

圧縮比の制御も、第１９図（ａ）及び第１９図（ｂ）に示すように５ｗ５ｐ　μ Ｐ　３４０の制御下で、完全にプログラマブルな汎用間引き（デシメーシヨン）回路によって行うことができる。水平圧縮係数は第１９図（ａ）に示す回路によって生成することができる。この回路は加算結合屯（ジャンクノヨン）８６６．８個のＯＲゲートのアレー８６８、及びランチ８７０を含む。アレー８６８の８ビツト出力の各ビットは、ＨＲＥＳＥＴが生起した時にＨｌとなる。ＨＲＥＳＥＴ信号が低の時は、アレー８６８の出力は、加算結合点８６６の出力であるアレーへの入力と等しい。垂直圧縮係数は第１９図（ｂ）に示す回路によって生成される。この回路は加算結合点８７２、マルチプレクサ８７４及びラッチ８７６を含む。各回路において、加算回路のキャリイン（ｃａｒｒｙ　１ｎ）ＣＩ大入力、一定の論理高信号用の電圧に結合されている。各回路において、加算回路のキャリアウド（ｃａｒｒｙ　ｏｕｔ）ＣＯ比出力、それぞれのサンプルイネーブル信号である。

第１９図（ｂ）において、マルチプレクサへの１入力は、一定の論理低信号用の接地電位に接続されている。水平及び垂直圧縮係数はＷＳＰ　μ、Ｐ３４０によって供給することができる。

全スクリーンＰＩＦモードでは、自走発振器３４８と共に働く画面内画面プロセッサは、例えば適応影線くし形フィルタとすることのできるデコーダからＹ／Ｃ入力を受取り、この信号をＹ、ＵＳＶカラー成分に復号し、水平及び垂直同期パルスを生成する。これらの信号は、ズーム、静止、チャンネル走査などの種々の全スクリーンモードのために、画面内画面プロセッサで処理される。

例えば、チャンネル走査モード中、ビデオ信号入力部からの水平及び垂直同期は、サンプルされた信号（異なるチャンネル）が互いに関連性のない同期パルスを有し、また、見かけ上、時間的にランダムな時点で切換えられるので、何度も中断するであろう。従って、サンプルクロック（及び読出し／書込みビデオＲＡＭクロック）°は自走発振器によって決められる。静止及びズームモード用には、サンプルクロックは入来ビデオ水平同期信号にロックされる。これらの特別なケースでは、入来ビデオ水平同期の周波数は表示クロック周波数と同じである。

再び第６図を参照すると、画面内画面プロセッサからのアナログ形式のＹＳＵ、ＶおよびＣ５ＹＮＣ（複合同期）出力は、エンコーダ回路３６６でＹ／Ｃ成分へ再符号化することができる。エンコーダ回路３６６は３．５８Ｍ　Ｈ２発振器３８０と協同して動作する。このＹ／ＣＰＩＰＥＮＣ信号は、再符号化Ｙ／Ｃ成分を主信号のＹ／Ｃ成分の代わりに用いることを可能とするＹ／Ｃスイッチ（図示せず）に接続してもよい。この意思後、ＰＩＦ符号化Ｙ、Ｕ、Ｖおよび同期信号が、シャーシの残部における水平及び垂直タイミングの基礎となる。この動作モードは、主信号路中の補間器及びＦＩＦＯの動作に基づ＜ＰＩＦのズームモードの実行に適している。

マルチチャンネルモード、例えば、第１図（ｉ）に示すモードでは、予め定められた走査リストの１２のチャンネルを同時に１２枚の小さな画面に表示できる。

画面白画面プロセッサは、３．５８ＭＨｚ発振器３４８に応答する内部クロックを持っている。入来副信号はアナログ形式からデジタル形式に変換され、選ばれた特殊効果に応じて、ビデオＲＡ　Ｍ　３５０にロードされる。前述した技術トレーニングマニュアルの例では、コンパイルされた特殊効果は、主信号ビデオデータと組合わせる前に、画面白画面プロセッサでアナログ形式に再変換される。

しかし、ここに記述するワイドスクリーンテレビジョンでは、１つには、利用できる異なるクロック周波数の数に制限があることにより、副データは、それ以上画面白画面プロセッサ３２０による処理を受けることなく、ビデオＲＡＭ３５０からの直接出力される。クロック信号の数を少なくすることにより、テレビジョンの回路中での無線周波数干渉を減じることができるという利点がある。

さらに第７図を参照すると、画面白画面プロセッサ３２０は、アナログ−デジタル変換部３２２、入力部３２４、高速スイッチＦＳＷ及びバス制御部３２６、タイミング及び制御部３２８、及びデジタル−アナログ変換部３３０を含んでいる。一般に、画面白画面プロセッサ３２０は、ビデオ信号をデジタル化してルミナンス（Ｙ）及び色差信号（Ｕ、Ｖ）とし、その結果をサブサンプルして、上述したような１メガビツトのビデオＲＡ　Ｍ　３５０に記憶させる。

画面白画面プロセッサ３２０に付設されているビデオＲＡＭ３５０は１メガビツトのメモリ容量を持つが、これは、８ビツトサンプルでビデオデータの１フィールド全部を記憶するには充分な大きさではない。メモリ容量を増すことは、費用がかかり、さらに複雑な操作回路構成が必要となるであろう。副チャンネルのサンプル当たりのビット数を少なくすることは、全体を通じて８ビツトサンプルで処理される主信号に対して、量子化解像度、あるいは、帯域幅の減少を意味する。この実効的な帯域幅減少は、副表示画面が相対的に小さい時は、通常問題とはならないが、副表示画面が相対的に大きい、例えば、主表示画面と同じサイズの場合は、問題となる可能性がある。解像度処理回路３７０が、副ビデオデータの量子化解像度あるいは実効帯域幅を増強させるための１つまたはそれ以上の構想を選択的に実施することができる。例えば、対ピクセル圧縮及びディザリングと逆ディザリングを含む多数のデータ減縮及びデータ回復構想が開発されている。

ディザリング回路は、ビデオＲＡ　Ｍ　３５０の下流、例えば、以下に詳述するように、ゲートアレーの副信号路中に配置する。さらに、異なるビット数を伴う異なるディザリングと逆ディザリングシーケンス、及び、異なるビット数の異なる対ピクセル圧縮が考えられる。各特定の画面表示フォーマットに対して表示ビデオの解像度を最大にするために、多数の特定データ減縮及び回復槽セの１つをＷＳＰ　μＰによって選ぶことができる。解像度処理回路は第５６図〜第７０図に関連して詳しく説明する。

ルミナンス及び色差信号は、８・１：ｌの６ビツトＹ１ＵＳＶ形式で記憶される。即ち、各成分は６ビツトサンプルに量子化される。色差サンプルの各対に対し８個のルミナンスサンプルがある。画面白画面プロセッサ３２０は、入来ビデオデータが、入来副ビデオ同期信号にロックされた６４０ｆ、Ｉクロック周波数でサンプルされるようなモードでは動作させられる。このモードでは、ビデオＲＡＭに記憶されたデータはオーソゴナルにサンプルされる。データが画面白画面プロセッサのビデオＲＡＭ３５０から読出される時は、このデータは入来副ビデオ信号にロックされた同じ６４０ｆＭクロックを用いて読出される。しかし、このデータはオーソゴナルにサンプルされ記憶されるが、そして、オーソゴナルに読出せるが、主及び副ビデオ源の非同期性のために、ビデオＲＡＭ３５０から直接オーソゴナルには表示できない。主及び副ビデオ源は、それらが同じビデオ源からの信号を表示している時のみ、同期していると考えられる。

ビデオＲＡ　Ｍ　３５０からのデータの出力である副チャンネルを主チャンネルに同期させるには、さらに処理を行う必要がある。第４図を再び参照すると、ビデオＲＡＭの４ビツト出力ボートからの８ビツトデータブロツクを再組合わせするために、２つの４ビツトラツチ３５２Ａと３５２Ｂが用いられる。この４ビツトラツチは、データクロック周波数を１２８Ｏｆ＋＋から６４Ｏｆ＋＋に下げる。

一般には、ビデオ表示及び偏向系は主ビデオ信号に同期化される。前述したように、ワイドスクリーン表示を満たすようにするためには、主ビデオ信号はスピードアップされねばならない。副ビデオ信号は、第１のビデオ信号とビデオ表示とに、垂直同期せねばならない。副ビデオ信号は、フィールドメモリ中で１フィールド周期の何分の１かだけ遅延させ、線メモリで伸張させるようにすることができる。短く説明すると、副ビデオデータの主ビデオデータへの同期化は、ビデオＲＡＭ３５０をフィールドメモリとして利用し、先入れ先出しくＦＩＦＯ）線メモリ装置３５４を信号の伸張に利用することにより行われる。副信号路の補間器３５９はＦＩＦＯ３５４中のスピードアップに対する補償を行うことができる。

ＦＩＦＯ３５４のサイズは２０４８Ｘ　８である。主信号と副信号の同期化で生じつる問題には、副信号路のＦＩＦＯ３５４における読出し／書込みポインタの衝突（ｃｏｌｌｉｓｉｏｎ）とインタレース完全性の保持という問題が含まれる。そのような読出し／書込みポインタの衝突を防止し、インクレース完全性を維持できるフィールド同期システムを第２８図〜第３６図に関連して説明する。

ゲートアレー３００は、ワイドスクリーンプロセッサ３０と３１の両方に共通である。主信号路３ｏ４、副信号路３０６及び出力信号路３１２がブロック図の形で第８図に示されている。ゲートアレーはさらに、クロック／同期回路３２０とＷＳＰ　μＰデコーダ３１０を含ンテいル。ＷＳＰｕＰデコーダ３１０のＷＳＰ　ＤＡＴＡで示したデータ及びアドレス出力ラインは、画面白画面プロセッサ３２０と解像度処理回路３７０と同様に、上述した主回路及び信号路にも供給される。ある回路がゲートアレーの一部をなすかなさないかは、殆ど、この発明の詳細な説明を容易にするための便宜上の事項である。

ゲートアレーは、異なる画面表示フォーマットを実行するために、必要に応じて、主ビデオチャンネルを伸張し、圧縮し、あるいは、切り詰める作用をする。ルミナンス成分Ｙ　ＭＮが、ルミナンス成分の補間の性質に応した長さの時間、先入れ先出しくＦ　Ｉ　ＦＯ）線メモリ３５６に記憶される。組合わされたクロミナンス成分Ｕ／ＶＭＮはＦＩＦＯ３５８に記憶される。副信号のルミナンス及びクロミナンス成分Ｙ　ＰＩＰ、Ｕ　ＰＩＰ及びＶ　ＰＩＦはデマルチプレクサ３５５によって生成される。

ルミナンス成分は、必要とあれば、回路３５７で解像度処理を受け、必要とあれば、補間器３５９によって伸張されて、出力として信号Ｙ　ＡＵＸが生成される。

ある場合には、副表示が第１図（ｄ）に示すように主信号表示と同じ大きさとなることがある。画面白画面プロセッサ及びビデオＲＡ　Ｍ　３５０に付随するメモリの制限のために、そのような大きな面積を満たすには、データ点、即ち、ピクセルの数が不足することがある。そのような場合には、解像度処理回路３５７を用いて、データ圧縮あるいは減縮の際に失われたピクセルに置き代えるべきピクセルを副ビデオ信号に回復することができる。この解像度処理は第６図に示された回路３７０によって行われるものに対応させることができる。例えば、回路３７０はディザリング回路とし、回路３５７をディザリング回路とすることができる。

副信号の補間は、第１２図に詳細に示す副信号路３０６で行わせることができる。第６図に示すＰＩＰ回路３゜１　ハロビット＜７）Ｙ、Ｕ、Ｖ、８　：　ｌ　：　１フイールドメモリ、ビデオＲＡＭ３５０を操作して、入来ビデオデータを記憶させる。ビデオＲＡＭ３５０は複数のメモリ位置にビデオデータの２フィールド分を保持する。各メモリ位置はデータの８ビツトを保持する。各８ビツト位置には、１つの６ビツトＹ（ルミナンス）サンプル（６４０ｒ、ｌでサンプルされている）と、２つの他のビットがある。これらの２つの他のビットは高速スイッチデータ（ＦＳＷ　ＤＡＴ）またはＵまたはｖサンプル（８０ｆＨでサンプルされている）の一部を保持している。このＦＳＷ　ＤＡＴ値は次のように、ビデオＲＡＭにどちらの形式のフィールドが書込まれたかを示す。

ＦＳＷ　ＤＡＴ＝Ｏ：　画面なしＦＳＷ　ＤＡＴ＝１：　上側（奇数番目）のフィールドＦＳＷ　ＤＡＴ＝２：　下側（偶数番目）のフィールドこれらのフィールドはビデオＲＡＭ中の、第３７図のメモリ位置を示す図によって示唆されているように、水平及び垂直アドレスによって規定された境界を持つ空間位置を占める。この境界は高速スイッチデータを画面なしから有効フィールドに、または有効フィールドから画面なしに変えることによりそれぞれのアドレスに規定される。高速スイッチデータのこのような遷移が、ＰＩＦボックスあるいはＰＩＦオーバレイとも呼ばれるＰＩＦ挿入画面の周線を規定する。ＰＩＦ画面中の事物の画像アスペクト比はＰＩＦボックスあるいはオーバレイのフォーマット表示比、例えば、４×３あるいは１６Ｘ９には関係なく、制御することができる。スクリーン上のＰＩＦオーバレイの位置は、主信号の各フィールドに対する走査の開始点における、ビデオＲＡＭの読出しポインタの開始アドレスによって決まる。ビデオＲＡＭ３５０には２フィールド分のデータが記憶されており、表示期間中、ビデオＲＡＭ３５０全体が読出されるので、表示走査中に両方のフィールドが読出される。ＰＩＦ回路３゜１が、高速スイッチデータと読出しポインタの開始位置とを用いて、表示のためにメモリからどちらのフィールドが読出されるべきかを決定する。主ビデオ源にロックされている表示器が主画面の上側フィールドを表示している時は、次に、ビデオＲＡＭの副画面の上側フィールドに対応する部分がビデオＲＡＭから読出され、アナログデータに変換され、表示されるのが当然であるように思える。

これは、主及び副ビデオ源間の全ての可能な位相関係の中のほぼ半分については、あてはまる。問題は、ＰＩＦモードにおける圧縮された画面に関しては、ビデオＲＡＭの読出しの方がビデオＲＡＭへの書込みよりも常に高速で行われることによって生じる。同じフィールド形式が同時に書込まれ読出されていると、読出しメモリポインタが書込みポインタに追いついてしまう。これが起きると、小画面のどこかで運動の分断（ｔｅａｒ）が５０％の確率で生じる。従って、この運動分断の問題に対処するために、２１２口路は常に、その時書込まれているものと反対のフィールド形式を読出す。読出されているフィールド形式が表示されつつあるもの六逆のフィールド形式であれば、ビデオＲＡＭに記憶されている偶数フィールドは、メモリから読出される時にそのフィールドの最上部の線が取り除かれて、反転される。その結果、小画面は運動分断を生じることなく、正しいインクレース関係を保持する。このフィールド同期化により、最終的に、ＣＰＩＰチップはＰＩＰ　ＦＳＷと呼ばれる信号を供給する。これが、主及び副チャンネルＹ／Ｃ（ルミナンス情報及び変調されたクロミナンスビデオ情報）信号間を切り換えるアナログスイッチに、ＰＩＦ信号が供給するオーバレイ信号である。

副ビデオ入力データは６４０ｆ＋＋の周波数でサンプルされ、ビデオＲＡ　Ｍ　３５０に記憶される。副データはビデオＲＡＭ３５０から読出され、ＶＲＡＭ　ＯＵＴとしテ示すれている。ＰＩＦ回路３０１は、また、副画面を水平及び垂直方向に、非対称に減縮することができると同時に、同じ整数の係数分で減縮することもできる。再び第１２図を参照すると、副チヤンネルデータは、４ビツトラツチ３５２Ａと　３５２Ｂ、副ＦＩＦＯ３５４、タイミング回路３６９及び同期回路３７１によって、バッファされ主チヤンネルデジタルビデオに同期化される。ＶＲＡＭ　ＯＵＴデータは、デマルチプレクサ３５５によって、Ｙ（ルミナンス）、Ｕ、ｖ（カラー成分）及びＦＳＷ　ＤＡＴ（高速スイッチデータ）に分類される。ＦＳＷ　ＤＡＴは、どのフィールド型式がビデオＲＡＭに書込まれたかを示す。ＰＩＰ　ＦＳＷ信号がＰＩＰ回路から直接供給されて出力制御回路に加えられる。ここで、ビデオＲＡＭから読出されたフィールドのどちらが表示されるかが決められる。最後に、副チヤンネルビデオ成分データが、第８図の３つの出力マルチプレクサ３１５．３１７及び３１９を通して表示器に出力として与えられるべく選択される。

ＣＰＩＰチップの場合に行われていたように複合またはＹ／Ｃインタフェースにおけるアナログスイッチを使用してＰＩＦ小画面を重ね合わせる代わりに、ＷＳＰ　μＰ３４０がＰＩＰの重ね合わせをデジタル的に行う。しかし、後述するように、ＰＩＰ　ＦＳＷ制御信号がＦＳＷＤＡＴ信号と共に用いられて、このデジタルオーバレイを制御する。

副チャンネルは６４０ｆ＋＋でサンプルされ、一方主チヤンネルは１０２４　ｆ　ｎでサンプルされる。副チャンネルＦＩＦＯ３５４（２０４８Ｘ８）は、データを、副チヤンネルサンプル周波数から主チヤンネルクロック周波数に変換する。

この過程において、ビデオ信号は８１５（１０２４／６４０　）の圧縮を受ける。これは、副チャンネル信号を正しく表示するに必要な４／３の圧縮より大きい。従って、副チャンネルは、４×３の小画面を正しく表示するためには、補間器によって伸張されねばならない。必要とされる補間器による伸張の量は５／６である。伸張係数Ｘは次のようにして決められる。

Ｘ＝　（６４０／１０２４）　＊　（４／３）　＝５／６従って、小画面がＰＩＦプロセッサによってどのように略小されても、補間器３５９を５／６伸張（５サンプルを入力し、６サンプルを出力する）を行うように設定することによって、小画面を表示器上に４×３のフォーマットで正しく表示することができる。

ＰＩＰ　ＦＳＷデータは、ＰＩＦビデオデータが正しいＰＩＦアスペクト比を維持するために水平にラスタマツピングされているので、ＣＰＩＰ　ＶＲＡＭのどのフィールドが表示されるべきかを判断するためには、充分に良い方法ではない。ＰＩＦ小画面は正しいインクレースを保持するであろうが、一般には、ＰＩＦオーバレイ領域は水平方向のサイズが間違っている。ＰＩＦオーバレイサイズが正しくなる唯一の場合は、補間器３５９を用いた５／８伸張の場合で、これは１６×９の小画面を生しるものである。他の全ての補間器の設定では、オーバレイボックスは１６×９を維持するが、挿入画面は水平方向に変動するであろう。ＰＩＰ　ＦＳＷ信号はＰＩＰオーバレイの正しい水平サイズに関する情報を持っていない。ＰＩＦ回路が同期アルゴリズムを終了する前に、ビデオＲＡＭデータが読出される。従って、ビデオＲＡＭデータストリームＶＲＡＭ　ＯＵＴに埋め込まれている高速スイッチデータＦＳＷ　ＤＡＴはビデオＲＡＭに書込まれたフィールド形式に対応している。ビデオＲＡＭビデオ成分データ（Ｙ、Ｕ、Ｖ）は運動分断が補償され、正しいインタレースが行われるが、ＦＳＷ　ＤＡＴは変更されない。

この発明の構成によれば、ＰＩＦオーバレイボックスは、ＦＳＷ　ＤＡＴ情報がビデオ成分データ（Ｙ、Ｕ。

■）と共に伸張され、補間されるので、正しいサイズを持つ。ＦＳＷ　ＤＡＴはオーバレイ領域の正しいサイズ情報を持っているが、どちらのフィールドが表示されるべき正しいフィールドかを指示しない。ＰＩＰ　ＦＳＷとＦＳＷ　ＤＡＴを一緒に用いて、インタレースの完全性と正しいオーバレイサイズを維持する問題を解決することができる。通常動作、では、ＣＰＩＰチップが４×３テレビジョン受像機で使用されるので、ビデオＲＡＭにおけるフィールドの位置は任意である。フィールドは垂直あるいは水平に整列させてもよいし、全く整列させな（でもよい。ワイドスクリーンプロセッサとＣＰＩＰチップをコンパティプルに動作するようにするためには、ＰＩＦフィールド位置が同じ垂直線上に記憶されないようにする必要がある。即ち、ＰＩＦフィールドは、同じ垂直アドレスが上側フィールド形式と下側フィールド形式の両方に使用されることがないようにプログラムされよう。プログラミングの観点からは、ＰＩＦフィールドをビデオＲＡＭ３５０中で、第３７図に示すように、垂直に整列させるような態様で、記憶させることが便利である。

信号ＰＩＰ　ＯＶＬがアクティブな時、即ち、論理的に高の時、この信号は出力制御回路３２１に働いて副データを表示させるようにする。ＰＩＰ　ＯＶＬ信号を発生する回路のブロック図を第３８図に示す。回路６８０は、Ｑ出力がマルチプレクサ６８８の一方の入力とされたＪ−にフリップフロップ６８２を含んでいる。マルチプレクサ６８８の出力はＤ型フリップ７０ツブ６８４の入力とされ、Ｄ型フリップフロップ６８４のＱ出力はマルチプレクサ６８８の他方の入力及びＡＮＤゲート６９０の一方の入力に接続されている。ＰＩＰ　ＦＳＷ信号とＳＱＬ　（線開始）信号がフリップ７０ツブ６８２のＪ及びに入力として加えられる。排他的ＯＲゲート６８６には２つの高速スイッチデータビットＦＳＷ　ＤＡＴＯ及びＦＳＷ　ＤＡＴＩ信号が入力として供給される。論理排他入力である（１．０）と（０，１）の値は、それぞれ、偶数番目と奇数番目の有効フィールドを示す。論理排他的でない（０，Ｏ）と（１，１）の値はビデオデータが有効なものではないことを示す。（０，ｌ）または（１，Ｏ）のいずれか一方から（０，０）または（１゜１）のいずれか一方への遷移、または（０，０）または（１，１）のいずれか一方から（０，１）または（１゜０）のいずれか一方への遷移がＰＩＦボックスまたはＰＩＦオーバレイを規定する境界遷移を示す。排他的ＯＲゲート６８６の出力はＡＮＤゲート６９０への第２の入力となる。ＡＮＤゲート６９０の第３の入力はＲＤ　ＥＮ　ＡＸ信号、即ち、副ＦＩＦＯ３５４に対する読出しイネーブル信号である。ＡＮＤゲート６９０の出力がＰＩＰ　ＯＶＬ信号である。回路６８０は、ＰＩＰ　ＦＳＷがアクティブになる時からオーバレイ領域が実際にイネーブルされるまでに１線（フィールド線）期間の遅延を導入する。これはビデオデータ路でＦＩＦＯ３５４が同じくｌフィールド線遅延を表示中のＰＩＰビデオデータに導入することにより相殺される。従って、ＰＩＦオーバレイはＰＩＦ回路によってプログラムされた時よりもｌフィールド線遅いが、完全にビデオデータ上に重ねらｈる。、ＲＤ　ＥＮ　ＡＸ信号は、有効な副ＦＩＦＯデータがＦＩＦＯ３５４から読出された時のみに、ＰＩＦが重ねて表示される（オーバレイされる）ようにする。

このことは重要な点である。なぜなら、ＦＩＦＯデータは読出し後にＦＩＦＯデータが保持されることもあるためである。これによって、ＰＩＰオーバレイ論理はＰＩＦオーバレイが有効なＰＩＦデータの外側でアクティブになっていると判断する可能性がある。ＰＩＦオーバレイをＲＤ　ＥＮ　ＡＸでイネーブルすることは、ＰＩＦデータが有効であることを保証する。この発明の構成によれば、小画面副ビデオのオーバレイあるいはボックスは、その副ビデオがどのように伸張され、あるいは圧縮され、あるいは補間されたものであったとしても、それには関係なく、正しい位置とサイズとされる。この動作は、４×３．１６×９、及び他のフォーマットの小画面ビデオ源に有効である。

クロミナンス成分Ｕ　ＰＩＰとＶ　ＰＩＰは回路３６７によって、ルミナンス成分の補間の内容に応じて決まる長さの時間遅延され、信号Ｕ　ＡＵＸとＶ　ＡＵＸが出力として生成される。主信号と副信号のそれぞれのＹｌＵ及びＶ成分は、Ｆ　Ｉ　Ｆ　０３５４．３５６及び３５８ノ読出しイネーブル信号を制御することにより、出力信号路３１２中のそれぞれのマルチプレクサ３１５．３１７及び３１９で組合わされる。マルチプレクサ３１５．３１７．３１９は出力マルチプレクサ制御回路３２１に応答する。この出力マルチプレクサ制御回路３２１は、画面白画面プロセッサとｗｓＰ　μＰ３４０からのクロック信号ＣＬＫ、線開始信号ＳＯＬ、ＨＣ０ＵＮＴ信号、垂直ブランキングリセット信号及び高速スイッチの出力に応答する。マルチプレクサされたルミナンス及びクロミナンス成分ＹＭＸＳＵＭＸ及びＶ　ＭＸは、それぞれのデジタル／アナログ変換器３６０．３６２及び３６４に供給される。第６図に示すように、このデジタル−アナログ変換器３６０．３６２．３６４の後段には、それぞれ低域通過フィルタ３６１　、３６３．３６５が接続されている。画面白画面プロセッサ、ゲートアレー及びデータ減縮回路の種々の機能はＷＳＰ　μＰ３４０によって制御されるＷＳＰ　μ Ｐ３４０は、これに直列バスを介して接続されたＴＶ　μＰ２１６に応答する。

この直列バスは、図示のように、データ、クロック信号、イネーブル信号及びリセット信号用のラインを有する４本線バスとすることができる。ＷＳＰ　μＰ３４０はＷＳＰ　μＰデコーダ３１０を通してゲートアレーの種々の回路と交信する。

１つのケースでは、４Ｘ３ＮＴＳＣビデオを、表示画面のアスペクト比歪みを避けるために、係数４／３で圧縮することが必要となる。別のケースでは、通常は垂直方向のズーミングをも伴う、水平ズーミングを行うために、ビデオを伸張することもある。３３％までの水平ズーミング動作は、圧縮を４／３未満に減じることによって行うことができる。サンプル補間器は、５−ＶＨＳフォーマットでは５．５ＭＨｚまでとなるルミナンスビデオ帯域幅が、１０２４ｆ、ｌの時は８ＭＨｚであるナイキスト折返し周波数の大きなパーセンテージを占めるので、入来ビデオを新たなビクセル位置に計算しなおすために用いられる。

第８図に示すように、ルミナンスデータＹ　ＭＮは、ビデオの圧縮または伸張に基づいてサンプル値を再計算（ｒｅｃａｌｃｕｌａｔｅ）する主信号路３０４中の補間器３３７を通される。スイッチ、即ち、ルート選択器３２３及び３３１の機能は、ＦＩＦＯ３５６と補間器３３７の相対位置に対する主信号路３０４のトポロジーを反転させることである。即ち、これらのスイッチは、例えば圧縮に必要とされる場合などに、補間器３３７がＦＩＦＯ３５６に先行するようにするか、伸張に必要とされる場合のように、ＦＩＦＯ３５６が補間器３３７に先行するようにするかを選択する。スイッチ３２３と３３１はルート制御回路３３５に応答し、この回路３３５自体はＷＳＰ　μＰ　３４０に応答する。小画面のモードでは、副ビデオ信号がビデオＲＡ　Ｍ　３５０に記憶するために圧縮され、実用目的には伸張のみが必要であることが想起されよう。従って、副信号路にはこれらに相当するスイッチは不要である。

主信号路は第１１図（ａ）により詳細に示されている。

スイッチ３２３は２つのマルチプレクサ３２５と３２７によって具体化されている。スイッチ３３１はマルチプレクサ３３３によって具体化されている。これら３つのマルチプレクサはルート制御回路３３５に応答し、このルート制御回路３３５自体はＷＳＰ　μＰ３４０に応答する。水平タイミング／同期回路３３９が、ラッチ３４７．３５１及びマルチプレクサ３５３を制御し、また、ＦＩＦＯの書込みと読出しを制御するタイミング信号を発生する。クロック信号ＣＬＫと線開始信号ＳＱＬはクロック／同期回路３２０によって生成される。アナログ−デジタル変換制御回路３６９は、Ｙ　ＭＮＳＷＳＰ　ｕＰ３４０　、及びＵＶ　ＭＮ（７）最上位ビットに応答する。

補間器制御回路３４９は、中間ビクセル位置値（Ｋ）、補間器補償フィルタ重み付け（Ｃ）、及び、ルミナンスに対するクロックゲーティング情報ＣＧＹとカラー成分に対するクロックゲーティング情報ＣＧＵＶを生成する。

圧縮を行うためにサンプルをいくつかのクロック時に書込まれないようにし、あるいは、伸張のために、いくつかのサンプルを複数回読出せるようにするために、ＦＩＦＯデータの中断（デシメーシヨン）または繰返しを行わせるのが、このクロックゲーティング情報である。

このような圧縮が第１１図（ｂ）に示されている。ＬＵＭＡ　ＲＡＭＰ　ＩＮとして示した線はＦＩＦＯｌ、：書込まれているルミナンスランプビデオデータを表す。ＷＲＥＮ　ＭＮ　Ｙ信号がアクティブで高であるということは、データがＦＩＦＯに書込まれていることを意味する。４個目毎のサンプルがＦＩＦＯに書込まれることを禁止される。凹凸のある線ＬＵＭＡ　ＲＡＭＰ　ＯＵＴは、データが最初に補間されなかったとした場合に、ＦＩＦＯから読出されるルミナンスランプデータを表している。ルミナンスＦＩＦＯがら続出されるランプの平均勾配は、入力ランプより３３％急峻であることに注目されたい。また、このランプを読出すためには、データの書込みに必要とされた時間の３３％少ない有効読出し時間が必要であることにも注目されたい。これによって、４／３圧縮が行われる。ＦＩＦＯがら続出されるデータが凹凸にならずに、滑らかとなるように、ＦＩＦＯに書込まれているルミナンスサンプルを再計算するのは、補間器３３７の機能である。

伸張は圧縮と全く逆の態様で行うことができる。圧縮の場合は、書込みイネーブル信号には、禁止パルスの形でクロックゲーティング情報が付されている。データの伸張のためには、クロックゲーティング情報は読出しイネーブル信号に適用される。これにより、第１１図（Ｃ）に示すように、データがＦＩＦＯ３５６から読出される時に、データの中断が行われる。線ＬＵＭＡ　ＲＡＭＰ−ＩＮはＦ［ＦＯ３５６に書込まれる前のデータを表し、凹凸）ある線ＬＵＭＡ　ＲＡＭＰ　ＯＵＴはＦＩＦＯ３５６から読出される時のデータを表している。この場合、伸張後、サンプルされたデータを凹凸のある状態から滑らかになるように再計算するのは、この処理中はＦＩＦ０３５６に後続した位置にある補間器３３７の機能である。

伸張の場合、データは、ＦＩＦＯ３５６がら読出されている時及び補間器３３７にクロック書込みされている時に、中断されねばならない。これは、データが連続して補間器３３７中をクロックされる圧縮の場合と異なる。圧縮及び伸張の両方の場合において、クロックゲーティング動作は、容易に、同期した態様で行わせることができる。

即ち、事象は、システムクロック１０２４ｆＨの立上がりエツジを基礎にして生じる。

ルミナンス補間のためのこの構成には多数の利点がある。クロックゲーティング動作、即ち、データ間引き（デシメーシヨン）及びデータ繰返しは同期的に行うことができる。切換可能なビデオデータのトポロジーを用いて補間器とＦＩＦＯの位置の切換えを行わなければ、データの中断または繰返しのために、書込みまたは読出しクロックはダブルクロック（ｄｏｕｂｌｅ　ｃｌｏｃｋ）されねばならなくなってしまう。この［ダブルクロックされるＪという語は、１つのクロックサイクル中に２つのデータ点がＦＩＦＯに書込まれる、あるいは、１つのクロックサイクル中に２つのデータ点がＦＩＦＯから読出されねばならないという意味である。その結果、書込みまたは読出しクロック周波数がシステムクロック周波数の２倍とならねばならないので、回路構成をシステムクロックに同期して動作するようにすることはできない。さらに、この切換可能なトポロジーは圧縮と伸張の両方の目的に対して、１つの補間器と１つのＦ　Ｔ　ＦＯシか必要としない。ここに記載したビデオ切換構成を用いなければ、圧縮と伸張の両機能を達成するために、２つのＦＩＦＯを用いた場合のみ、ダブルクロッキングを避けることができる。その場合は、伸張用の１つのＦＩＦＯを補間器の前に置き、圧縮用の１つのＦＩＦＯを補間器の後に置く必要がある。

適正な回路動作のための条件の１つは、各水平線についてＦＩＦＯへ書込まれるデータサンプルの数は、その水平線についてＦＩＦＯから読出されるサンプルの数と正確に等しくなければならないということである。ＦＩＦＯから読出されるサンプルと同じ数のサンプルがＦＩＦＯに書込まれないと、主チヤンネル画面は、読出しにせよ書込みにせよ、線毎のポインタのプリセツションがあるために相当傾いてしまう。この条件は主チャンネルのＦＩＦＯが１フイールドに１度リセットされるという事実による。最初に、書込みポインタが主信号の垂直同期パルスに続いてリセットされ、次いで、１本の線の後に、読出しポインタがリセットされる。

ビデオデータの伸張と圧縮が行われているという事実のために、読出し及び書込みポインタが同じ桁（ｐｌａｃｅ）数に進むためには、異なる数のクロックサイクルが必要となることがある。書き込まれるデータサンプルの数を。

モードには関係なく、読出されるデータサンプルの数と常に等しくするために、主Ｙ用ＦＩＦＯと主ＵＶ用ＦＩＦＯに対する読出し及び書込みイネーブル信号を発生するために３つのレジスタ値と２つの制御信号が用いられる。マイクロプロセッサから供給される２つのレジスタ値ＷＲＢＥＧ　ＭＮとＲＤ　ＢＥＧ　ＭＮは、水平ピクセル計数値ＨＣ０ＵＮＴと協働して、水平線期間中の読出しと書込みが開始されるべき位置を指定する。値ＨＣ０ＵＮＴは線部器内のビクセル位置の決定に用いられるｌＯピットカウンタ値である。このカウンタは線開始信号ＳＯＬによってクリアされる。ＳＯＬ信号は、各線の開始時に、水平カウンタのＨＣ０ＵＮＴを０の値に初期化するために用いられる、ｌクロック幅のパルスである。ＳＯＬパルスは正規には水平同期成分の前縁に整列している。

第３のレジスタ値ＬＥＮＧＴＨは１０ビツトカウンタの上位８ビツトをロードして、実際にＦＩＦＯに書込まれた、あるいはＦＩＦＯから読出されたデータサンプルの数をめるために用いられる。レジスタ値のビットは反転され、最下位２ビツトが論理的にＨｌにロードされて、　ＬＥＮＧＴＨ−１が生じる。信号の前に付した記号「−」は論理反転を表す。従って、カウンタがオーバフローすると、即ち、リップルキャリアウト（ｒｉｐｐＩｅ　ｃａｒｒｙ　ｏｕｔ）がＨｌになった時、所要の数のサンプルが書き込まれた、または読出されたことになる。書込まれたあるいは読出されたビクセルサンプルの実際の数は、レジスタがカウンタの上位８ビツトにロードされるので、実際はＬＥＭＧＴＨＸ４である。クロックゲーティングの効果は、カウンタをゲートしてイネーブルすることによって説明できる。このようにして、カウンタに対するイネーブル信号はＦＩＦＯに対するイネーブル信号としても用いることができ、これによって、モードには関係なく、書込まれるサンプルの数、あるいは読出されるサンプルの数が常にＬＥＮＧＴＨＸ４となるようにされる。

第１１図（ｄ）には、ＷＲＥＮ　ＦＩＦＯＹ（ケースｉ）、ＷＲＥＮ−ＦＩＦＯＵＶ（ケース２）、ＲＤ　ＥＮ　ＦＩＦＯＹとＲＤ　ＥＮ　ＦＩＦＯＵｖｌとして示したＹ及びＵＶ成分用のＦＩＦＯに対する書込み及び読出しイネーブル信号を発生するために用いられる３つの同じ回路の中の１つが示されている。なお、伸張の場合は、ＲＤ　ＥＮ　ＦＩＦＯＹ及びＲＤ　ＥＮ　ＦＩＦＯＵＶ信号は同じなので、ＲＤ　ＥＮ　ＦＩＦＯＹ　ＵＶ（ケース３）と称することができる。

回路１１００が比較器１１０２中で、ＷＲＢＥＧ　ＭＮをＨ−ＣＯＵＮＴの上位８ビツトと比較する。値ＨＣ０ＵＮＴは線部器内のビクセル位置をめるために用いられる１０ビツトカウンタ値である。このカウンタは線開始信号ＳＯＬによってクリアされる。このＳＱＬ信号は、各線の開始時に水平カウンタＨＣ０ＵＮＴを０の値に初期化するために用いられるｌクロック幅のパルスである。

このＳＱＬパルスは正規には水平同期成分の前縁に整列している。

比較器１１０２の出力は、回路１１１８によって遅延させられ、また、それ自身の反転されているが、遅延は受けていないものと、ＮＡＮＤゲート１１０４で比較される。ＮＡＮＤゲート＋１０４の出力は、■クロック周期幅のアクティブなＬＯ倍信号、１０ビットＦＩＦＯ長さカウンタ１１０６のロード入力ＬＤｎとして入力される。ＬＤｎ入力は１０ビットＦＩＦＯ長さカウンタ１１０６をシステムクロックの立ち」二がりエツジでロードするために用いられる。ＬＥＮＧＴＨ信号のビットはインバータアレー１１１０によって反転される。値ＬＥＮＧＴＨは、ＦＩＦＯに実際に書込まれたデータサンプルの数をめるために１０ビツトカウンタの上位８ビツトをロードするために用いられる。イ／バータアレ−１１１０の出力はカウンタ１１０６のロードイン人力ＬＯＡＤの最上位のビットに供給される。最下位２ビツトは論理的にＨＩに接続されている。実効的なロードイン値は−ＬＥＮＧＴＨ−１である。−ＬＥＮＧＴＨ−１の−１という特徴を調整するために、カウンタ１１０６は、長さカウンタ１１０６がＯに達するよりもｌクロックサイクル前に生じるリップルキャリアウド信号ＲＣＯによって停止させられる。クロックゲーティング情報はゲート１１１２でリップルキャリアウド信号ＲＣＯとＮＯＲ処理される。同じイネーブル信号がゲート１１１６で反転され、ＦＩＦＯのためのイネーブル信号として用いられる。これによって、ＦＩＦＯメモリとカウンタが全く同じようにしてイネーブルされ、正しい数のサンプルが書込まれることが確実となる。ケース２では、ＷＲＢＥＧ　ＭＮが同じ＜ＨＣ０ＵＮＴと比較される。しかし、出力、！：してＷＲＥＮ　ＦＩＦＯＵＶを生成するために、ＣＧＵＶ　ＷＲ倍信号用いられる。ケース３では、ＲＤＢＥＧ　ＭＮがＨＣ０ＵＮＴと比較され、ＣＧＹ−ＲＤ倍信号ＲＤ　ＥＮ　ＦＩＦＯＹ　ＵＶの生成に用いられる。

主チヤンネルビデオに対するクロミナンス処理は２以上の発明の構成によって行うことができる。代替トポロジの１つは、第８図と第１１図（ａ）に示されているもので、第５２図〜第５５図を参照して説明されている。

主チヤンネルビデオに対するクロミナンス処理の別のトポロジが第１３図に示され、第５１図に関連して説明される。先ず、第１３図を参照すると、ＵＶ信号路５３０がブロック図の形で示されている。信号路５３０は、第８図及び第１１図（ａ）に示す主信号路３０４におけるルミナンスデータの選択可能なトポロジに非常に類似している。最も重要な違いは、補間器３３７の代わりに遅延整合回路５４０が用いられている点である。マルチプレクサ５３４．５３６及び５３８がＵＶ　ＭＮ信号を、Ｐ　Ｉ　Ｆ１ａ　５８が遅延整合回路５４０に先行する信号路か、遅延整合回路５４０がＦＩＦＯ３５８に先行する信号路かを通ることができるようにする。これらのマルチプレクサはルート制御回路５３２に応答する。

マルチプレクサ５３８の出力はデマルチプレクサ３５３によってＵ　ＯＵＴ信号とＶ　ＯＵＴ信号に分離される。

補間システムがビデオ圧縮を行う時は、データサンプルはＰＩＦ０３５８に書込まれる前に削除されねばならない。このことが、マルチプレクスされたＵ／Ｖデータの場合に問題を生じさせる。ＵＶデータストリームがＹデータストリームと同じクロックゲーティングパルスで削除される場合は、ＵＶシーケンスは一貫してＵＳＶｌＵ、Ｖ、、、、等と交番しない。例えば、ＵサンプルがＰＩＦ０３５８に書込まれる前に削除された場合は、シー　ケンスハ、Ｕ、Ｖ、Ｕ、Ｖ、ＶＳＵ、Ｖ、、、、等のようなものになろう。従って、第２のクロックゲーティング信号が必要となる。この信号はＣＧＵＶ　（または、信号が論理的に反転された場合は、　ＣＧＵＶ）と呼ばれる。このＵＶ　Ｃ１ｏｃｋ　Ｇａｔｅ　（ＵＶり０−／クゲート）は圧縮の時にのみ用いられ、ＣＧＹパルスの半分の頻度で発生し、常にＵＶサンプル対を削除する。８１５圧縮の結果を第５１図（ａ）と第５１図（ｂ）に示す。

コノ例ニオイテ、Ｙ（ＣＧＹ）とＵＶ　（ＣＧＵＶ）に対するＣ１ｏｃｋ　Ｇａｔｅ　Ｗｒｉｔｅ（クロックゲート書込み）がどのように違うかは明らかである。−ＣＧＹと−ＣＧＵＶ信号が高の時、サンプルが削除される。−ＣＧＹは常にＵサンプルで始まりＶサンプルで終わることに注目すべきである。このようにして、ＵＶ対が一緒に削除されて、１つの対中の■が次の対からのＵと共に削除されるということが防止される。８：５圧縮において、ＵＶデータとＹデータがどのようにＰＩＦ０３５８と３５６から読出されるかの比較を第５１（ａ）図と第５１（ｂ）図に、それぞれ示す。ＵＶデータがＹデータに対してｌクロックサイクルスキューすることがわかるであろう。これはＵ／Ｖ指標データをＦＩＦＯデータストリーム中に記憶しておかないことによる結果である。このＵＶデータのスキューがあると、カラー成分がいくらか損なわれる。しかし、この成分の質の低下は、高品質テレビジョンで普通に用いられている、４：１：ｌマルチブレクスされたカラー成分システムよりも悪くはならない。実効的なＵＶナイキスト周波数は、ＵＶ対が間引かれる（デシメーシタンされる）ので、周期的に２ＭＨｚまで低下する。しかし、この周波数は「ワイドな」　Ｉクロミナンス源を取り扱うには充分である。その結果、カラー成分信号は、ＵＶ対の間引きが行われている時も、非常に高い品質を維持する。

ビデオデータの圧縮には、Ｆ［ＦＯ３５６と３５８へのクロックゲート書込み信号がＹ信号路及びＵＶ信号路について互いに異なる必要がある。基本的には、Ｕ及びＶサンプルは対として削除されねばならない。なぜなら、一旦、あるサンプルが削除されるや、そのサンプル（それがＵサンプルであったかＶサンプルであったかには係わりなく）の状態に関する情報は失われてしまうからである。例えば、ＵＶ情報を搬送するためにＰＩＦ０３５８に９番目のビットを付加すれば、ＵまたはＶサンプルを単独に削除出来る。データがＰＩＦ０３５８から読出されるとき、この９番目のビットの状態を解釈することによって、ＵＶは正しく分類（ｓｏｒｔ）される。この分類情報は捨てられるので、ＵＶデータが対として削除されねばならないということになり、その結果ＵＶのＦＩＦＯ３５８の読出し後に行われる分類が非常に簡単になる。

間引き処理されたＵＶ対の分類には１ビツトカウンタのみしか必要ではない。このカウンタは、ＦＩＦＯ３５８の読出しが開始されるクロックサイクルに、Ｕ　（０）状管に同期的にリセットされる。この１ビツトカウンタは、主ＦＩＦＯ３５６と３５８の読出しを制御するＲＤＥＮ　ＭＮ信号によってイネーブルされる。圧縮モードでは、ＲＤ　ＥＮ　ＭＮは、読出しが一旦始まると、各水平線上で読出しが停止するまで、連続的に高である。

その結果得られる信号ＵＶ　ＳＥＬ　ＯＵＴは交番するＵ／Ｖ指示信号で、これがデマルチプレクサ３５３の選択（ｓｅｌｅｃｔ）線を駆動する。このようにして、Ｕ■データサンプルは、ＰＩＦ０３５８への書込み中、後でのリコール（ｒｅｃａ　Ｉ　ｌ）のためにＵＶ同期情報が記憶できなかった場合でも、ＰＩＦ０３５８から読出された後、うまく分類される。

ビデオ伸張が行われる時は、ＰＩＦＯ３５６と３５８の書込みは、書込みの始めから書込みの終わりまで、中断されることなく行われる。サンプルがＦＩＦＯがら続出される時は、ＦＩＦＯの読出しが中断され、サンプル値が保持される（繰り返される）。このサンプル保持あるいはサンプル繰り返しは、ＲＤ　ＥＮ　ＭＮ信号及びその補数−ＲＤ　ＥＮ　ＭＮの一部をなすクロックゲート読出し情報によって行われる。

この状況では、圧縮と比較して、重要な違いに気をっけなければならない。ＵＶサンプルの状態はそれがＰＩＦ０３５８から読出される時に知られる。ＵＶデータはＵ％Ｖ、Ｕ、Ｖ、、、、等と、連続して交番しながらＦＩＦＯ３５８に書込まれる。従って、データがＰＩＦ０３５８から読出されて中断（ポーズ）する時、信号ＵＶ５ＥＬ　ＯＵＴを作る１ビツトカウンタが中断されてＦＩＦＯデータが保持されたことを示す。これによって、デマルチプレクサ３５３の分類が正しく維持される。

■ビットカウンタは、ＲＤ　ＥＮ　ＭＮ信号が１ビツトカウンタのイネーブル入力に印加されるので、正しい時間に中断される。これにより、ＰＩＦ０３５Ｂが中断（ポーズ）される時、ＵＶ　ＳＥＬ　ＯＵＴ信号信号断中断ることが確実となる。ＵＶデータ用のクロックゲート読出し、ＣＧＵＶがＹデータ用のクロックゲート読出し信号ＣＧＹと同じなので、伸張を行うためには、Ｙ及びＵＶ用ＦＩＦＯ３５６と３５８に対する読出しイネーブル信号が別々である必要はない。伸張の実行の方が圧縮の実行より容易であることが分かる。さらに、カラー成分ナイキスト周波数は、伸張中は損なわれることはなく、また、２：ｌ：ｌ信号の質は完全に保持される。

ここに記述するマルチプレクスカラー成分トポロジは多数の利点を持っている。

この方法は効率的であり、広帯域幅のルミナンスラスタマツピングシステムと共に動作させるに理想的な適性を有している。クロミナンス信号の質を高度に保ちつつ、回路の複雑性を最小にすることができる。これらの特長は、部分的には次のような工夫に基づく。ＵＶ対はＵｖのＦＩＦＯ３５８の入力において削除される。このようにすることによって、ＦＩＦＯを通してクロックゲーティング情報を運ぶ必要がなくなる。クロックゲーティング情報をＦＩＦＯを通して伝送しようとすると、ＦＩＦＯは実際のＵＶデータの精度より１ビット分広くしなければならない。遅延整合回路網をＵＶ補間器の代わりに用いることができ、これは補間器３３７と同し嬰様で動作する。このようにすると、非常に入り組んだ数学的な機能を排除することができる。

さらに、ゲートアレーを集積回路で実施すると、約２０００個のゲートが節約できる。最後に、最悪の場合のＵ■信号の質は、圧縮中は、４・Ｉ　：　ｌ　（Ｙ、Ｕ、Ｖ）カラーチャンネル以下には決して低下せず、また、伸張に際しては２　ｌ　１の質を維持する。

第８図と第１１図（ａ）に関して記載する発明の構成によれば、遅延整合回路が不要となる。代わりに、同じ結果が得られるように、ＦＩＦＯが操作される。第５２図（ａ）と第５２図（ｂ）は、ゲートアレー３００におけるルミナンス成分信号路とクロミナンス成分信号路のそれぞれの部分を示す。第５２図（ａ）は、補間器３３７がＦＩＦＯ３５６に先行するような構成とされた、ビデオ圧縮に対応する選択可能なトポロジを示す。カラー成分の信号路にはＰＩＦ０３５８のみが示されている。

第５３図（ａ）〜第５３図（１）は、ビデオ圧縮の一例を示す。この例を説明する目的で、ルミナンス成分及びカラー成分は、アナログ−デジタル変換に先立って正しく遅延整合され、また、補間器は５クロツクサイクルの遅延を持っているものとする。実際は、２ｏクロツクサイクルの遅延があり、ルミナンスとクロミナンスは時間的に整合していない。アナログスイッチ、即ち、デマルチプレクサ３４４のための選択ラインＵＶ　ＭＵＸは、システムクロックを２で分割して取り出した８ＭＨｚの信号である。第５３図（ａ）を参照すると、ｌクロック幅の線開始ＳＱＬパルスが、同期的に、ＵＶ　ＭＵＸ信号を第５３図（ｂ）に示すように、各水平ビデオ線の開始時に、０にリセットする。次いで、ＵＶ　ＭＵＸ線は、その水平線を通じて各クロックサイクルで状態がトグルする。線の長さはクロックサイクル偶数個分であるので、ＵＶ　ＭＵＸは一旦初期化されると、その状態は、途切れることなく０．１．０，１．、、、　と−貫してトグルする。アナログ−デジタル変換器３４６と３４２が各々ｌサイクルの遅延を有するので、アナログ−デジタル変換器からのＵＶ及びＹデータストリームはシフトする。

このデータシフトに対処するために、補間器制御器３４９（第９図参Ｎ）からのクロックゲーティング情報、第５３図（ｅ）の−ＣＧＹ及び第５３図（ｆ）の− ＣＧＵＶｌは同じように遅延されねばならない。ルミナンスデータは補間器３３７を通過し、カラー成分が補間されなイノテ、第５３図（ｄ）ｌ：示されテいるＰＩＦ０３５８に配憶されているＵＶデータ、ＵＶ　ＦＩＦＯＩＮは第５３図（ｃ）に示されたＹデータ、Ｙ　ＦＩＦＯＩＮより進んでいる。この不整合を調整するために、ＵＶＦＩＦＯ３５８からの第５３図（ｈ）に示されているＵＶ　ＦＩＦＯデータの読出しが、第５３図（ｇ）に示すＹ　ＦＩＦＯデー９（ＤＹ　ＦＩＦＯ３５６からの読出しに対して、４クロツクサイクル遅延させられる。第５３図（ｊ）に示すＵＶ　ＦＩＦＯ続出しイネーブル信号ＲＤ　ＥＮ　ＭＮ　ＵＶの立上がりエツジと、第５３図（１）に示すＹ　ＦＩＦＯ続出しイネーブル信号ＲＤ−ＥＮ　ＭＮ　Ｙの立上がりエツジの間の４クロック周期の遅延が示されている。これによって生じるＹ及びＵＶデータストリームが、それぞれ、第５３図（ｋ）と第５３図（１）に示されている。ＹとＵＶの不整合の最悪のものはｌクロックサイクルで、これは、もっと複雑なシステム、例えば、ＦＩＦＯと遅延整合回路の相対位置を入れ換えることができるようなシステムによって達成できる結果と同じである。

上記の例において補間器遅延が５クロツクサイクルの場合でも、ＵＶ　ＦＩＦＯ３５８の読出しは４クロツクサイクル遅延させられたことに注目できる。このことは、ＵＶ　ＦＩＦＯの読出しを遅延させるクロックサイクルの数は、補間器の遅延以下の偶数の値に設定するのが最もよいことを意味する。Ｃコンピュータ語で表現すると、遅延をＤＬＹ　ＲＤ　ＵＶで表した場合、ＤＬＹ　ＲＤ　ＵＶ＝（ｉｎＬ）（（ｉｎｔ）ｌＮＴ［ｌＲＰ　ＤＬＹ　＋２）＋２ここで、ＩＮＴＥＲＰ　ＤＬＹは補間器における遅延のクロックサイクル数である。

実際は、補間器は２０クロツクサイクルの遅延を持つことがあり（ＩＮＴＥＲＰ　ＤＬＹ＝２０）、ルミナンス及びクロミナンス（カラー成分）は整合されない。ルミナンス信号とクロミナンス信号が時間的に互いにずれる可能性は多くある。通常、カラー成分信号は、クロミナンス復調があるために、ルミナンス信号より遅れる。

このラスタマツピングシステムは、Ｙ／Ｕｖ不整合の問題に対処するために、補間器の遅延を利用する。ビデオ圧縮の場合、ＤＬＹ　ＲＤ　ＵＶは、ＵＶ　ＦＩＦＯ３５８の読出しに際しては０〜３１クロツクサイクルの遅延に設定することができる。ルミナンス補間１３３７は本質的に２０クロツクサイクルの遅延を持っており、また、各クロックサイクルは約６２ナノ秒の長さを持っているので、ここに記述するラスタマツピングシステムは、ルミナンス信号に対して１．２４ μ秒（６２０秒×２０）迄のカラー成分遅延を補正できる。さらに、ラスタマツピングシステムは、カラー成分信号に対して６８２ｎ秒（６２ｎ秒ｘ（３１−２０３）迄のルミナンス遅延を補正できる。この構成は、外部アナログビデオ回路へのインタフェースのための融通性を非常に大きくする。

補間器がビデオ圧縮に際して、ルミナンスチャンネルに異なる遅延を導入するように、同じことがビデオ伸張に際しても言える。第５４図（ａ）と第５４図（ｂ）はゲートアレー３００におけるルミナンス及びカラー成分信号路の部分を示す。第５４図（ａ）は補間器３３７がＦＩＦＯ３５６の後ろに置かれる、ビデオ伸張に対応する選択可能なトポロジを示す。Ｐ　Ｉ　Ｆ１ａ　５８を含むＵＶ路には変更がない。第５５図（ａ）〜第５５図（＋）に示すビデオ伸張の例では、補間器は５クロツクサイクルの遅延を持つものとしている。線開始ＳＱＬ信号、ＵＶ　ＭＵＸ信号、ＦＩＦＯ３５６へのルミナンスデータストリーム人力Ｙ　ＩＮ、及びＰＩＦ０３５８へのカラー成分データストリーム人力ＵＶ　ＩＮがそれぞれ第５５図（ａ）乃至第５５図（ｄ）に示されている。Ｙ及びＵＶデータを正確に時間整合させるために、Ｙ　ＦＩＦ０３５６の書込みが（ＤＬＹ　ＷＲＹ）だけ遅延させルカ、アルイハ、ＵＶ　ＦＩＦ０３５ｇの読出しくＤＬＹ　ＲＤ　ＵＶ）の読出しが遅延される。この状況でのＵＶ　ＦＩＦＯ１７＋読出しの遅延は、ＵＶ　ＦＩＦＯ３５８が補間器係数Ｋ及びＣを必要としないので、許容できる。ビデオ圧縮モードでは、書込みの遅延はクロックゲーティング情報に対する係数（Ｋ、Ｃ）の不整合をもたらし、補間のルミナンス部分を崩壊させるので、書込みを遅延させることはできなかった。Ｙ　ＦＩＦＯの書込みを４クロツクサイクルだけ遅延させるＤＬＹ　ＷＲ−Ｙの正確な設定が、第５５図（ｆ）に示すＵＶ　ＦｉＦＯ書込みイネーブル信号ＷＲＥＮ　ＭＮ　ＵＶの立上がりエツジと、第５５図（ｅ）に示すＹ　ＦＩＦＯ書込みイネーブル信号ＷＲＥＮ　ＭＮ　Ｙの立上がりエツジとの間に示されている。クロックゲート信号−ＣＧとＹ　ＦＩＦＯ出力信号がそれぞれ第５５図（ｉ）と第５５図Ｎ）に示されている。この結果得られるＹ、ＵＶ時間整合状態が、それぞれ第５５図（ｋ）と第５５図（１）ｌ：示されたＹ　ＯＵＴデータストリームとＵＶ−０ＵＴデータストリームの相対位置によって示されている。

このラスタマツピングシステムの外部ルミナンス／クロミナンス不整合を補正する能力は、ビデオ圧縮の場合と同じようにビデオ伸張の場合にも大きい。この点は、ルミナンス／クロミナンス整合を行うためにルミナンスチャンネルへの入力に可変遅延線を設ける必要をなくするので、ラスタマツピングシステムにとって非常に重要な機能である。ある特定のトポロジの選択は、他の回路条件を含めて、種々の要因に基づいて行うことができる。

副信号の補間は副信号路３０６で行われる。ＰＩＦ回路３０１カ、６ビツトＹ、Ｕ、Ｖ、８　：　１　：　Ｌｌ’Ｆ：’ＪであるビデオＲＡＭ３５０を操作して、入来ビデオデータを記憶させる。ビデオＲＡ　Ｍ　３５０はビデオデータの２フィールド分を複数のメモリ位置に保持する。各メモリ位置はデータの８ビツトを保持する。各８ビツト位置には、１つの６ビノトＹ（ルミナンス）サンプル（６４０ｆＨでサンプルされたもの）と他に２つのビットがある。これら他の２ビツトは、高速スイッチデータ（ＦＳＷ　ＤＡＴ）か、ＵまたはＶサンプル（８０ｆ＋＋でサンプルされたもの）の一部かのいずれか一方を保持している。ＦＳＷ　ＤＡＴの値は、どの型のフィールドがビデオＲＡ　Ｍに書込まれたかを示す。

ビデオＲＡ　Ｍ　３５０にはデータの２フィールド分が記憶されており、全ビデオＲＡ　Ｍ　３５０は表示期間中に読出されるので、両方のフィールドが表示走査期間中に読出される。ＦＴＰ回路３０１は、高速スイッチデータを用いることにより、どちらのフィールドをメモリから読出して表示すべきかを決める。ＰＩＦ回路は、動きの分断という問題を解決するために、常に、書込まれているものと反対のフィールドの型を読出す。読出されているフィールドの型が表示中のものと逆である場合は、ビデオＲＡＭに記憶されている偶数フィールドが、そのフィールドがメモリから読出される時に、そのフィールドの最上部の線を削除して反転される。その結果、小画面は動きの分断を伴うことなく正しいインターレースを維持する。

クロック／同期回路３２０はＦ　Ｉ　Ｆ　０３５４．３５６及び３５８を動作させるために必要な読出し、書込み、及びイネーブル信号を発生する。主及び副チャンネルのためのＦＩＦＯは、各ビデオ線の、後で表示するのに必要な部分についてデータを記憶のために書込むようにイネーブルされる。データは、表示の同じ１つまたはそれ以上の線上で各源からのデータを組合わせるために必要とされる、主及び副チャンネルのうちの一方（両方ではなく）から書込まれる。副チャンネルのＦＩＦＯ３５４は副ビデオ信号に同期して書込まれるが、読出しは主ビデオ信号に同期して行われる。主ビデオ信号成分は主ビデオ信号と同期してＰＩＦ０３５６と３５８に読込まれ、主ビデオに同期してメモリから読出される。主チャンネルと副チヤンネル間で読出し機能が切換えられる頻度は、選択された特定の特殊効果の関数である。

切り詰め形の並置画面のような別の特殊効果の発生は、線メモリＦＩＦＯに対する読出し及び書込みイネーブル制御信号を操作して行われる。この表示フォーマットのための処理が第７図と第８図に示されている。切り詰め並置表示画面の場合は、副チャンネルの２０４８ｘ　８　Ｆ　Ｉ　Ｆ０３５４に対する書込みイネーブル制御信号（ＷＲＥＮＡＸ）は、第７図に示すように、表示有効線期間の（１／２）　＊　（５／＋２）　＝５／１２、即ち、約４１％（ポスト・スピードアップ（ｐｏｓｔ　５ｐｅｅｄ　ｕｐ）の場合）、または、副チャンネルの有効線期間の６７％（プリ・スピードアップ（ｐｒｅ　５ｐｅｅｄ　ｕｐ）の場合）の間、アクティブとなる。これは、約３３％の切り詰め（約６７％が有効画面）及び補間器による５７６の信号伸張に相当する。第８図の上部に示す主ビデオチャンネルにおいては、９１０ｘ８ＦＩＦＯ３５６と３５８に対する書込みイネーブル制御信号（ＷＲ−ＥＮ　ＭＮ　Ｙ）は、表示有効線期間の（１／２）＊（４／３）＝０．６７、即ち、６７％の間、アクティブとなる。

これは、約３３％の切り詰め、及び、９１０ｘ８ＦＩＦＯにより主チヤンネルビデオに対して施される４／３の圧縮比に相当する。

ＦＩＦＯの各々において、ビデオデータは、ある特定の時点で読出されるようにバッファされる。データを各Ｆ　Ｉ　Ｆ　Ｏから読出すことのできる時間の有効領域は、選んだ表示フォーマットによって決まる。図示した並置切り詰めモードの例においては、主チヤンネルビデオは表示の左半部に表示されており、副チヤンネルビデオは表示の右半部に表示される。各波形の任意のビデオ部分は、図示のように、主及び副チャンネルで異なっている。主チャンネルの９１０Ｘ８ＦＩＦＯの読出しイネーブル制御信号（ＲＤ　ＥＮ　ＭＮ）は、ビデオバソクボーチに直ちに続く有効ビデオの開始点で始まる表示の表示有効線期間の５０％の間、アクティブである。副チヤンネル読出しイネーブル制御信号（ＲＤ　ＥＮ　ＡＸ）は、ＲＤ−ＥＮＭＮ信号の立下がりエツジで始まり、主チヤンネルビデオのフロントポーチの開始点で終わる表示有効線期間の残りの５０％の間、アクティブとされる。書込みイネーブル制御信号は、それぞれのＦＩＦＯ入カデータ（主または副）と同期しており、一方、読出しイネーブル制御信号は主チヤンネルビデオと同期している。

第１図（ｄ）に示す表示フォーマットは、２つのほぼ全フィールドの画面を並置フォーマットで表示できるので、特に望ましい。この表示は、特にワイドフォーマット表示比の表示、例えば、１６Ｘ９に有効でかつ適している。はとんどのＮＴＳＣ信号は４×３フオーマツトで表わされており、これは、勿論、１２×９に相当する。２つの４×３フオ一マツト表示比のＮＴＳＣ画面を、これらの画面を３３％切り詰めるか、または、３３％詰め込め、アスペクト比歪みを導入して、同じ１６×９フオ一マツト表示比の表示器上に表示することができる。使用者の好みに応じて、画面切り詰めとアスペクト比歪みとの比を０％と３３％の両限界間の任意の点に設定できる。例えば、２つの並置画面を１６．７％詰め込み、１６．７％切り詰めて表示することができる。

この装置の動作を、スピードアップと切り詰めの一般的な比として説明することができる。ビデオ表示手段は、Ｍ・Ｎの幅対高さの表示フォーマット比を持つと考え、第１のビデオ信号源はＡ−Ｂの表示フォーマット比を持ち、第２ビデオ信号源をＣ：Ｄの表示フォーマット比を持つと考えることができる。第１のビデオ信号は、約１〜（Ｍ／Ｎ＋Ａ／Ｂ）の第１の範囲内にある係数で選択的にスピードアップされ、約０〜（（Ｍ／Ｎ＋Ａ／Ｂ）−１）の第２の範囲内の係数で水平方向に選択的に切り詰めることができる。第２のビデオ信号は約１〜（Ｍ／Ｎ＋Ｃ／Ｄ）の第３の範囲内の係数で選択的にスピードアップされ、約０〜（（Ｍ／Ｎ＋Ｃ／Ｄ）−１）の第４の範囲内の係数で選択的に水平方向に切り詰めることができる。

１６×９フオーマツトの表示比の表示に要する水平表示時間は４×３フオーマツトの表示比の表示の場合と同じである。なぜなら、両方共、正規の線の長さが６２．５μ秒だからである。従って、ＮＴＳＣビデオ信号は、歪みを生じさせることなく正しいアスペクト比を保持するためには、４／３倍にスピードアップされねばならない。この４／３という係数は、２つの表示フォーマットの比、４／３＝　（＋６／９）／　（４／３）として計算される。ビデオ信号をスピードアップするために、この発明の態様に従って可変補間器が用いられる。

過去においては、入力と出力において異なるクロック周波数を持つＦＩＦＯが、同様の機能の遂行のために用いられていた。比較のために、２つのＮＴＳＣＸ３フォーマット表示比信号が１つの４×３フオ一マツト表示比の表示器上に表示するとすれば、各画面は５０％だけ、歪ませるか、切り詰めるか、あるいはその両方を組合わせなければならない。ワイドスクリーン関係で必要とされるスピードアップに相当するスピードアップは不要である。

第２８図〜第３６図を参照して、読出し／書込みポインタ衝突を避け、インタレース構成の完全性を保持するためのフィールド同期システムをさらに詳しく説明する。画面白画面プロセッサは、入来副ビデオ信号の水平同期成分にロックされた６４０ｆ、のクロックで副ビデオデータがサンプルされるように動作する。この動作により、オーソゴナルにサンプルされたデータをビデオＲＡ　Ｍ　３５０に記憶することができる。データは同じ＜６４Ｏｆ＋＋の周波数でビデオＲＡＭから読出されねばならない。このデータは、主及び副ビデオ源の全体として非同期的な性質のために、変更を加えることなしには、ビデオＲＡＭからオーソゴナルに表示することは出来ない。副信号の主信号への同期化を容易にするために、互いに独立した書込み及び読出しボートクロックを有する線メモリが、副信号路中、ビデオＲＡ　Ｍ　３５０の出力の後に配置されている。

さらに詳しく説明すると、第２８図に示すように、ビデオＲＡＭ３５０の出力は、２つの４ビツトラツチ３５２Ａと３５２Ｂのうちの第１のものへ入力されている。ＶＲＡＭ０ＵＴ出力は４ビツトのデータブロックである。４ビツトラツチは副信号を両組合わせして、８ビツトのデータブロックにするために用いられている。また、これらのラッチはデータクロック周波数を１２８０ｆｌＩから６４０ｆｎに低下させる。８ビツトのデータブロックは、ビデオＲＡ　Ｍ　３５０への記憶のために副ビデオデータをサンプルした時に用いたものと同じ６４０ｆＭのクロックによって、ＦＩＦＯ３５４に書込まれる。ＦＩＦＯ３５４のサイズは、２０４８Ｘ　８である。８ビツトデータブロツクは１０２４ｆＭの表示器クロックによってＦＩＦＯ３５４から読出される。この１０２４　ｆ　ｎの表示クロックは主ビデオ信号の水平同期成分にロックされている。この独立した読出しボートクロックと書込みポートクロックを有する複数線メモリを用いる基本構成により、オーソゴナルにサンプルされたデータをオーソゴナルに表示することが可能となる。８ビツトデータブロツクは、デマルチプレクサ３５５によって、６ビツトのルミナンス及び色差サンプルに分割される。これらのデータサンプルは、必要に応じて、所要のフォーマット表示比を得るに必要な補間処理を受け、ビデオデータ出力として書込まれる。

副チャンネルＦＩＦＯからのデータの読出しと書込みは非同期であるので、読出し／書込みポインタの衝突が起きる可能性がある。読出し／書込みポインタの衝突は古いデータが、ＦＩＦＯに新しいデータが書込まれる機会を持つ前に、ＦＩＦＯから読出される時に起きる。また、読出し／書込みポインタ衝突は新しいデータが、ＦＩＦＯから古いデータが読出される機会を持つ前に、メモリを重ね書きする時にも、生じうる。さらに、インタレースの完全性も保存されねばならない。

副チャンネルＦＩＦＯにおける読出し／書込みポインタ衝突を避けるようにするためには、第１に、充分に大きいメモリを選ぶ必要がある。３３％切り詰めた普通のフォーマット表示比のビデオを表示するために、サイズが２０４８Ｘ　８の副ＦＩＦＯは、次のようにして計算された５、９本の線のビデオデータを記憶できる。ここで、Ｎは回数、Ｌは各線の長さである。８２％が有効線期間であるとして、Ｎ＝　（２／３）　＊　（０，８２）　＊　（６４０）　＝３５゜Ｌ　＝　２０４８／　３５０＝　５．９この発明の一態様では、フィールド当たり線２本より大きいプリセツション周波数は起こりそうにないとしている。従って、副チヤンネル用の５本線ＦＩＦＯの設計基準は、読出し／書込みポインタの衝突を防止するには充分と言える。

副チャンネルＦＩＦＯのメモリの使用法は第２９図に示すように、マツピングすることができる。副信号路のＦＩＦＯ３５４における書込みと読出しを制御するための線遅延（Ｚ−’）パルスとリセットパルスを発生するＤ型フリップフロップにより形成された簡略化した回路のブロック図を第３０図に示す。新しい主信号フィールドの開始点で、書込みポインタＦＩＦＯの始点にリセットされる。

このＷＲＲ３Ｔ　ＡＸと示したリセットパルスは、Ｈ３ＹＮＣＡＸでサンプルされたＶ　５ＹＮＣＭＮの組合わせである。即ち、ＷＲＲ８Ｔ　ＡＸは、主信号の垂直同期パルスの後に生じる副ビデオ信号の１番目の水平同期パルスで生じる。

主信号の２本の水平線分の後、読出しポインタがＦＩＦＯ３５４の開始点にリセットされる。このリセットパルスをＲＤ　Ｒ３Ｔ　ＡＸで表わす。即ち、ＲＤ　Ｒ３Ｔ　ＡＸは、主信号の垂直同期パルスの後に生じる主ビデオ信号の３番目の水平同期パルスで、更に別の言い方をすれば、ＷＲＲ３Ｔ　ＡＸパルスの後に生しる主信号の２番目の水平同期パルスで発生する。

主信号と副信号は非同期なので、読出しポインタがリセットされた時に書込みポインタが正確にはどこにあるかという点に関して、幾分か不明確さがある。書込みポインタは読出しポインタより少なくとも２本の線だけ先行していることはわかっている。しかし、副チヤンネル水平同期信号の周波数が主チヤンネル水平同期信号よりも高い場合は、書込みポインタは図示の線２マーカより先に進んでしまっているであろう。このようにして、フィールド当たり線２本分より小さいプリセツション周波数を持つ全信号について、ポインタの衝突が防止される。

副チャンネルＦＩＦＯ３５４は、適切にタイミングをとった読出し及び書込みリセット信号を用いて、線５本分ずつに分割される。この構成によれば、読出し及び書込みポインタは、各表示フィールドの開始点で、少なくとも線２本分互いに離れて初期化される。

ＦＩＦＯが完全な５本線長を持たないと、システムは書込みポインタから読出しポインタまでのメモリ距離を犠牲にする。これは、異なる詰め込みモードについての場合、例えば、１６％詰め込みの場合である。

１６％詰め込みは、Ｎ＝　（５／６）　＊　（０，８２）　＊　（６４０）　＝４３７Ｌ＝２０４８　（５＊４３７）＝４．７これらの場合においては、ＦＩＦＯは５本線長未満であることがわかる。１６％詰め込みの場合、実際のＦＩＦＯの長さは４，７本の線の長さである。３３％詰め込みについ　−てのＮ式の係数０．８はＣＰＩＰチップの動作上の限界を反映している。

ＦＩＦＯ続出しリセットと書込みリセットは有効ビデオ信号の最低２本の線分は離れているので、上記の犠牲は、読出しポインタが書込みポインタに追いつけるようにすることによっている。また、画面白画面プロセッサは、ビデオＲＡ　Ｍ　３５０に５１２個より多くのビデオサンプルを記憶させることができないので、ビデオ線の８０％しか有効であると考えられない。実際には、これでも、良好な有効ビデオ線が供給される。このような場合において、プリセツション周波数は、より多くの可視画面内容を得るために犠牲にされている。さらに、副ビデオにはより多くの歪みが存在している。最悪の場合、主及び副ビデオ源間のフィールド当たり１本の線までのプリセツションは許容できる。これは殆どのビデオ源に必要とされる以上のものであり、最も用いられることが少ないと考えられる特殊モードでは、プリセツション周波数の許容量が犠牲とされる。

ＦＩＦＯの非同期読出し及び書込みから生じる別の問題は、副チヤンネルビデオのインタレースの完全性を保持するという問題である。表示器は主チャンネルビデオにロックされているので、表示されているその時のフィールドの形式、即ち、上側のフィールドか下側のフィールドか、は主信号によって決まる。ビデオＲＡ　Ｍ　３５０のメモリに記憶され、主チャンネルのフィールドの開始点で読出し得る状態となっているフィールド形式は、表示されたフィールド形式と同じであるかもしれないし、同じでないかもしれない。ビデオＲＡ　Ｍ　３５０に記憶された副フイールド形式を主チヤンネル表示のフィールド形式に合わせるために変更する必要があるかもしれない。

画面白画面プロセッサ３２０とゲートアレー３００は、ＮＴＳＣ信号の２６２．５本の線のフィールドを２６３本の線の上側フィールド（奇数フィールドと呼ぶこともある）と２６２本の線の下側フィールド（偶数フィールドと呼ぶこともある）とに量子化する。これは、垂直同期信号が水平同期を表わすパルスでサンプルされるという事実による。これを第３１図に示す。上側／下側フィールド形式指標は、上側フィールドについては値１を有し、下側フィールドについては値０を持っている。上側フィールドは奇数番目の線１〜２６３を含んでいる。下側フィールドは偶数番目の線２〜２６２を含んでいる。第３２図において、１番目のフィールド形式指標Ｕ／Ｌ　ＭＡＩＮ　ＩＩＧＮＡＬは主ビデオチャンネルのフィールド形式を表わす。

信号Ｈ３ＹＮＣＡＸは副チャンネルの各線に対する水平同期信号を表わす。

フィールド形式指標Ｕ／Ｌ　（Ａ）は、各副チヤンネル線が「正常」に書込まれている場合の、ビデオＲＡＭ３５０に記憶されているフィールド形式を表わす。

ここで用いられている「正常」という語は、上側フィールドが受取られデコードされている時に、奇数番目の線１〜２６３がビデオＲＡ　Ｍ　３５０に書込まれることを示す。フィールド形式指標Ｕ／Ｌ　（Ｂ）は、上側フィールドの受信中に上側フィールドの１番目の線がビデオＲＡ　Ｍ　３５０に書込まれない場合の、ビデオＲＡ　Ｍ　３５０に記憶されているフィールド形式を表わす。この場合、１番目の線は、実際は下側フィールドの最後の線（２６２番目）に付加される。これにより、線２がフレーム中で最初の表示線となり、線３が２番目の表示線となるので、実効的にはフィールド形式が反転したことになる。そこで、受取られた上側フィールドは下側フィールドとなり、下側フィールドが上側フィールドとなる。フィールド形式指標Ｕ／Ｌ　（Ｃ）は、上側フィールドの最後の線が、下側フィールドが受取られる時にビデオＲＡ　Ｍ　３５０に加えられる時の、ビデオＲＡ　Ｍ　３５０に記憶されたフィールドの形式を表わす。この場合、線２６３が最初の表示線となり、線ｌが２番目に表示される線となるので、フィールド形式が実効的に反転する。

上記のモードＢとＣにおける線の加減は、これらの線が垂直リトレースまたは過走査（オーバスキャン）中に生じるものなので、副チヤンネル画面の画質を低下させることはない。表示される線の順序が第３４図に示されており、実線は上側フィールドの線を表わし、点線は下側フィールド線を表わしている。

主及び副チャンネル信号がプリセスするので、Ｕ／ＬＭＡＩＮ　５ＩＧＮＡＬは、副チャンネルＵ／Ｌ　（Ａ。

ＢＳＣ）フィールド形式指標に対して左または右にシフトする。図示の位置では、決定エツジが領域Ａにあるので、データはモードＡによってビデオＲＡ　Ｍ　３５０に書込まれる必要がある。モードＡが適当である理由は、画面白画面プロセッサが垂直同期信号を受取っている時は、表示器がビデオＲＡＭ３５０からＶ　５ＹＮＣＭＮ（主チヤンネル垂直同期）から始めて読出すことを要求するフィールド形式と同しフィールド形式をビデオＲＡＭ３５０に書込むからである。信号がプリセスすると、それらの信号の相対位置に応じてモードが変わる。有効なモードを第３２図の上部と第３３図の表に線図的に示す。モードＢとＣに重なりがあるが、これは、モードＢが有効な時間の大部分では、モードＣも有効であり、また、モードＣが有効な時間の大部分で、モードＢが有効であるためである。

これは、２６２本の線の中の２本の線を除いて真である。ＢとＣの両方のモードが有効な時は、どちらのモードを用いてもよい。

この発明の構成によるインタレース完全性維持のための回路７００のブロック図が第３６図に示されている。回路７００の出力信号は、第２８図に示すように、ビデオＲＡＭ３５０と副ビデオ信号路中のＦＴＦＯ３５４と主信号路中のＦＩＦＯ３５６に対する書込み及び読出しリセット制御信号である。主ビデオ信号のフィールド形式は一対の信号ＶＳＹＮＣＭＮとＨ３ＹＮＣＭＮからめられる。

副ビデオ信号のフィールド形式は、対応する一対の信号ＶＳＹＮＣＡＸとＨ３ＹＮＣＡＸからめられる。

各信号対はゲートアレーで設定される予め定められた位相関係を持っている。この関係を第３５図（ａ）〜第３５図（Ｃ）に示す。この関係は両方の信号対に当てはまる。

各々の場合において、Ｈ８ＹＮＣは方形波で、その立上がりエツジはそれぞれの信号の水平線の開始点に対応する。各場合において、ＶＳＹＮＣは１フイールドに１つの立上がりエツジしか持たず、その立上がりエツジはそれぞれの信号の垂直フィールドの開始点に相当する。それぞれの信号対の立上がりエツジ間の関係は、副信号のフィールド形式を主信号のフィールド形式に整合させる必要がある場合に、どの様なステップをとらねばならないかを決めるために、回路７００によってテストされる。

不明確さを防止するために、主信号対の前縁は水平線期間の１／８より近くはならない。副信号対の前縁は水平線期間のｌ／１０より近くはならない。このようにすることにより、前縁相互間のジッタが防止される。この関係はゲートアレー中のタイミング回路によって保証される。

主信号対ＶＳＹＮＣＭＮとＨ３ＹＮＣＭＮは第１のフィールド形式回路７０２に入力される。第１のフィールビ形式回路７０２は２つのＤ型フリップ７０ツブを含んでいる。１）（７）ケーステは、ＨＳ　Ｙ　Ｎ　ＣＭ　Ｎ　ハＶ　Ｓ　ＹＮＣＭＮによってサンプルされる。即ち、ＶＳＹＮＣＭＮはクロック入力である。

このフリップ７０ツブの出力は主信号に対する上側／下側フィールド指標ＵＬ− ＭＮで、これは、上側フィールド形式に対しては論理Ｈ■で、下側フィールド形式に対しては論理ＬＯであるが、これは任意事項である。他方のケースでは、ＶＳＹＮＣＭＮは、第３０図に関して説明したフリップフロップ８５２においてなされるのと丁度同じように、Ｈ３ＹＮＣＭ　Ｈによってサンプルされる。これによって、水平信号に対して同期された垂直信号である出力ｖ、ｌが供給される。

１１信号対ＶＳＹＮＣＡＸとＨ８ＹＮＣＡＸは、同じく２つのＤ型フリッププロップを有する第１のフィールド形式回路７１０へ入力される。一方のケースでは、Ｈ３ＹＮＣＡＸはＶＳＹＮＣＡＸによってサンプルされる。即ち、ＶＳＹＮＣＡＸはクロック入力である。

このフリップフロップの出力は副信号に対する上側／下側フィールド指標ＵＬ　ＡＸで、これは、例えば、上側フィールド形式に対しては論理Ｈ１、下側フィールド形式に対しては論理ＬＯとなる。しかし、これも任意決定事項である。他方のケースでは、ＶＳＹＮＣＡＸは、第３０図に関して説明したフリップフロップ８５２においてなされるのと丁度同じように、Ｈ３ＹＮＣＡＸによってサンプルされる。これによって、水平信号に対して同期された垂直信号である出力ＶＭが供給される。

両方の信号についてのフィールド形式の決定が第３５図（ａ）〜第３５図（Ｃ）に示されている。フィールドエツジの立上がり開始が、第３５図（ｂ）に示すように、水平線期間の前半に生起する場合は、フィールド形式は下側フィールド形式である。また、フィールドエツジの立上がり開始が、第３５図（Ｃ）に示すように、水平線期間の後半に生じる場合には、そのフィールドは上側フィールド形式である。

主信号に対するｖ８とＨ３ＹＮＣＭＮは遅延回路７０４．７０６及び７０８に入力される。これらの遅延回路は出力信号ＷＲＲ３Ｔ　ＦＩＦＯＭＮ、ＲＤ　Ｒ３ＴＦＩＦＯＭＮ及びＲＤ　Ｒ３Ｔ　ＦＩＦＯＡＸ＜７）適正な位相関係を保証するための水平線期間遅延を与える。Ｄ型フリップフロップによって実施できる、この遅延動作は、第３０図に示す回路と同様である。書込みポインタと読出しポインタ間に、２乃至３水平線期間の遅延が与えられる。

上側／下側フィールド形式指標ＵＬ　ＭＮは第３２図の上部に示すＵ／Ｌ　ＭＡＩＮ　５ＩＧＮＡＬに相当し、ＵＬ　ＳＥＬ比較器７１４に対する一つの入力となる。比較器７１４への他の入力はＵＬ　ＡＸＸスス発生器７１２によって供給される。テスト発生器７１２は、クロック入力としてのＨ８ＹＮＣＡＸの外に、ＵＬ　ＡＸフィールドを旨標を入力として持っている。テスト発生器７１２は第３２図の下の方に示す、３つの起こりうるモードＡ、Ｂ及びＣに対応する信号Ｕ／Ｌ　（Ａ）　、Ｕ／Ｌ　（Ｂ）及びＵ／Ｌ　（Ｃ）を供給する。信号Ｕ／Ｌ　（Ａ）　、Ｕ／Ｌ　（Ｂ）及びＵ／Ｌ　（Ｃ）の各々は、同じく第３２図に示すＵ／ＬＭＮの決定エツジの時点でＵＬ　ＭＮと比較される。

ＵＬ　ＭＮがＵ／Ｌ　（Ａ）と整合する時は、フィールド形式が合っているので、インクレースの完全性を保持するための処理をする必要はない。ＵＬ　ＭＮがＵ／Ｌ（Ｂ）と整合する時は、フィールド形式が合っていないことになる。この場合は、インタレースの完全性を維持するために上側フィールドの書込みを線１本分遅延させる必要がある。ＵＬ　ＭＮがＵ／Ｌ　（Ｃ）と整合する時は、フィールド形式が合っていないので、インタレースの完全性を維持するために、下側フィールドの書込みを線１本分進める必要がある。

この比較の結果がＲ３Ｔ　ＡＸ　ＳＥＬ選択器回路７１８へ入力される。その他の入力はＲ３Ｔ　ＡＸ　ＧＥＮ発生器７１６によって生成された３つの垂直同期信号Ｒ３Ｔ　Ａ、Ｒ３Ｔ　Ｂ及びＲ３Ｔ　Ｃである。この３つの垂直同期信号Ｒ９Ｔ　Ａ、Ｒ３Ｔ　Ｂ及びＲ３Ｔ　Ｃは、比較器７１４の出力に従ってインタレース完全性を維持するための補正処理を実施するため、あるいは実施しないために、互いに翼なる位相を持っている。遅延回路７２２が選択された垂直同期信号を副ビデオ入力に再同期サセテ、ＷＲＲ３Ｔ　ＶＲＡＭ　ＡＸを生成させる。

遅延回路７２０は同様の動作をして、ＲＤ　Ｒ３Ｔ　ＶＲＡＭ　ＡＸ及びＷＲＲ３Ｔ　ＦＩＦＯＡＸを生成する。第３２図に示すように、モードＢ、！：Ｃはほとんどの時間オーバラップしている。実際、５２５の比較の中、モードＢとＣのいずれかではなく、一方のみを必要とするのは、２つだけである。比較器７１４は、モードＢとＣの両方が有効なときは、ＢよりもＣを優先するようにすることができる。この選択は任意であり、他の回路条件に基づいて決めることができる。

第４図（ｂ）に示す回路ｉｌｌは、液晶表示器（ＬＣＤ）システムを組み込むために、第４図（ａ）の回路１１をどのように変更すればよいかを示唆している。

以上詳細に説明したデジタル信号処理において用いられたラスタマツピング技法は、液晶表示システムにも適している。ＬＣＤマトリクスアドレス発生器１１３によって生成されたビクセルのマツプはゲートアレーのデジタル多重化出力Ｙ　ＭＸ、Ｕ　ＭＸ及びＶＭＸｌ、：基づイテイる。ＬＣＤマトリクスアドレス発生器１１３は液晶表示器手段を駆動する。

データ減縮、即ち、圧縮、及びデータ回復、即ち、伸張は、この発明の種々の構成に従って、色々な方法で行うことができる。１つの方法によれば、副信号を解像度処理回路３７０で「ディザ」処理し、解像度処理回路３５７において「デディザ（ｄｅｄｉｔｈｅｒ）Ｊ処理する。解像度処理回路３７０は、データ減縮回路と考えることもでき、解像度処理回路３５７は、データ回復回路と考えることもできる。ディザリング（ディザ処理）は、ｎビットの信号にｍビットのディザリングされたシーケンスが付加され、その後で、ｍ個の最下位ビットが切捨てられる。第３９図と第４０図に、１ビツトディザリング回路とそれに対応する１ビットデディザリング回路が示されている。また、２ビツトディザリング回路と対応する２ビットデディザリング回路が、それぞれ第４１図と第４２図に示されている。

第３９図と第４０図を参照すると、加算回路３７２がｎビットの信号を１ビツトのディザシーケンスと組合わせる。

有用な１ビツトデイザシーケンスは、０１０１０１０１等である。このディザシーケンスを１ビット信号に加算した後、最下位ビットが回路３７４で切捨てられる。次いで、ｎ−１ビツトのディザ処理された信号が画面白画面モジュール３２０、ラッチ３５２Ａ　、３５２Ｂ　、及びＦＩＦＯ３５４で処理される。画面白画面デコーディング回路３０６Ｂの出力が１ビットディザ処理済信号である。データ回復回路３５７においては、ｎ−１ビツトのディザ処理された信号が加算回路８０２とＡＮＤゲート８０４の一方の入力に供給される。ＡＮＤゲート８０４の他方の入力の信号は、ディザ処理された信号の最下位ビットをマスクする。ＡＮＤゲート８０４の出力は、排他的ＯＲゲート８０８の一方の入力に直接供給され、また、回路８０６によって１クロｙり分、即ち、ｌビクセル分の遅延を与えられた後に、他方の入力として排他的ＯＲゲート８０８に供給される。

排他的ＯＲゲート８０８の出力は、ＡＮＤゲート８１０への一方の入力となると同時に、デディザ処理された信号の新しい最下位ビットとして、Ｙ補間器３５９に入力される。

ＡＮＤゲート８１０の他方の入力は、加算点３７２に供給されたディザリング信号と同じディザシーケンスと同じ位相とを持った信号である。ＡＮＤゲート８１Ｏの出力は加算回路８０２への減算入力となる。加算回路８０２の出力は、排他的ＯＲゲート８０８の出力から供給される付加ビットと組合わされ、Ｙ補間器３５９への入力となるｎビットのデディザ処理された信号が生成される。

第４１図を参照すると、２ビツトディザリング回路３７０′は、ｎビット信号と２ビツトのディザシーケンスとを組合わせる加算回路３７６を含んでいる。この発明の構成によると、このディザ信号は、数０．１．２．３がシーケンス中で任意の順序に配列された繰返しシーケンスと定義できる。この定義は、表１にリストしたように、次のシーケンスを含む。

表　１０１２３　１０２’３　２０１３’３０１２０２１３　１２３’０　２１０３　３１２００２３１　１２０’３　２１３０　３１０２０３１２　１３０．２　２３０１　３２０１特に、有利な２ビツトデイザンーケンスは、０２１３０２１３・・拳・で、これは第４１図に示されている。加算回路３７６の出力であるｎビット信号は、その２つの最下位ビットが回路３７８によって切捨てられる。ｎ− ２ビットディザ処理済信号は、画面白画面プロセッサ３２０、ラッチ３５２Ａ、３５２ＢＳＦ　Ｉ　ＦＯ３５４、及び、画面白画面デコーディング回路３０６Ｂによって処理される。

４分の１周波数酸分は２分の１周波数酸分の振幅の２分の１であるにもかかわらず、通常は、４分の１周波数酸分の方が２分の１周波数酸分よりも、不快であると思われる。従って、ディザリング構想としては、この４分の１周波数酸分のみを抑圧するように選定することができる。デディザリング回路の第１の信号路は、遅延及び振幅の整合用のものである。第２の信号路は、反転帯域通過フィルタとリミタとの組合わせを含んでいる。反転帯域通過フィルタは、遅延及び振幅の整合が施された元の信号に付加された時に通過帯域の中心の周波数を相殺する。

リミタは、ディザサイズの振幅のみが相殺されるようにする。このディザリング構成は、ディザ処理済信号のサンプル周波数の２分の１の成分には何らの影響も及ぼさない。この２分の１周波数倍号は、振幅は充分に低く、周波数が充分高いので、可視性が充分低く、問題を生じさせることはない。

そのようなデディザリング回路３０６Ｄ　’を第４２図に示す。画面白画面デコーディング回路３０６Ｂの出力のｎ　−２ビット信号は、２クロツクまたは２ピクセル遅延回路８２２．２クロツクまたは２ピクセル遅延回路８１４、及び加算回路８１２に入力として供給される。遅延回路８１４の出力は加算回路８１２への減算入力となり、加算回路８１２の出力はｎ−１ビット信号である。この１ビットディザ処理済信号は制御回路８１６への入力である。制限回路の出力値は、この場合、（−１，０、ｌ〕に制限される。

これはｌの絶対値である。制限回路８１６の出力は２ビツトの信号で、これは２クロツクまたは２ビクセル遅延回路８１８への入力として、また、加算回路８２０への減算入力として供給される。遅延回路８１ｇと加算回路８２０は、中心周波数、これはサンプル周波数の１／４である、において、２の利得を持つ帯域通過フィルタを形成する。

２ビット信号は２の補数信号である。加算回路８２０の出力は３ビット信号で、加算回路８２６への減算入力となる。

遅延回路８２２のｎ−２ビツト出力は乗算器８２４の入力である。乗算器８２４の出力はｎビットの信号で、その２つの最下位ビットがＯに等しいものである。

この２つの最下位ビットに対する値（及びいくつかの補正）が回路８２６における加算によって与えられる。加算回路８２６の出力はｎビットの半デディザ処理された信号で、これはＹ補間器３５９への入力となる。

ある場合には、ディザシーケンスをスキューすることにより、ディザ処理されたビデオ信号の解像度、即ち、知覚される画質を改善することができる。■ビットシーケンスであれ、２ビツトシーケンスであれ、ディザシーケンスは、ある与えられた線では連続的に繰返えされるが、異なる線では位相シフトされる。多くのスキューイング構想が可能である。２つのスキューイングシーケンスがディザリング処理自体によって生じる表示中のアーティファクトを隠すために特に有用である。これらのスキューイングシーケンスが第４３図に示されている。ｌピクセル・フィールド−フィールド・スキュー及び２ビクセル・フィールド−フィールド・スキューというのは、１つのフィールドの線の全てが同じ位相を持ち、次のフィールドの線の全てが第１のフィールドに対してｌビクセルまたは２ピクセル分スキューされているものである。

２ビツトデイザ処理された信号に対するフィールド間スキューは静止画面に対して最も有効に働く。生のビデオにおいては、動きの中に平板な領域がある時に、ある程度の線構造が見えることがある。信号にデディザ処理が施される場合には、２ビツトデイザには１ピクセルスキユーが特に有効であるが、信号がデディザ処理されない場合には、現在のところでは、２ビクセルスキユーが推奨される。

信号をデディザすべきが否がは、表示フォーマットによって決まる。

データ減縮のためのディザリングに代わるものとして、ペアド（ｐａｉｒｅｄ）ビクセル圧縮がある。これを第４４図を参照して説明する。１つのフィールドが第４４図の上部に示されている。このフィールドは線１，２．３・・・・を含んでいる。各線のピクセルが文字で示されている。「Ｐ」で示したピクセルは保持され、一方「Ｒ」で示したピクセルは置換される。保持ビクセルと置換されるピクセルは線間で１ピクセルずつスキューされる。即ち、奇数番号の線では、置換されるピクセルは、２番目、４番目、６番目・・・・である。偶数番号の線では、置換されるピクセルは、１番目、３番目、５番目・・・・である。主たる２つの方法は、各置換ピクセルの代わりにｌビットコードまたは２ビツトコードを用いる方法である。これらのコードのためのビットは、保持（ｐｅｒｍａｎｅｎｔ）ピクセルを規定するために用いることのできるビットから取る。ピクセルを規定するために用い得るビットの数はビデオプロセッサの記憶容量によって制限される。この場合、ＣＰＩＰチップとビデオＲＡ　Ｍ　３５０が、平均してｌピクセルにつき４ビツトという制限を課す。各置換ビクセルに対し、１ビツトコードを代わりに用いた場合、各保持ピクセルには７ビツトを用いることができる。同様に、各置換ビットを２ビツトコードで置き換えた場合は、各保持ピクセルの記述には６ビツトを利用できる。いずれの場合でも、相続くピクセルからなる各対（１つの保持ピクセルと１つの置換ビクセル）には、合計８ビツトが必要である。１対当たり計８ビットは、ｌピクセル当たり平均４ビツトのみである。データ減縮は６：４〜７：４の範囲内となる。置換シーケンスが３本の連続する線、ｎｌ　ｓ　ｎ　ｓ　ｎ　＋　１を含むフィールドの一部に示されている。置換されるべきピクセルは、ＲＩＳＲ２、Ｒ３、Ｒ４及びＲ５で示されている。保持されるべきピクセルは。

Ａ、Ｂ、Ｃ及びＤで示されている。

１ビツトコード構想によれば、ある置換ビクセルの値がその両側に位置するピクセルの平均値よりも、その上側のピクセルの値の方に近い時には、その置換ビクセルの代わりにＯが置かれる。第４４図の例でいえば、ピクセルＲ３に対する置換コードは、ピクセルＲ３の値がピクセルへの値の方よりも、ピクセルＢとＣの平均の値の方に近い時に０となり、それ以外では、１ビツト置換コードはｌとなる。データが再構成された時には、ピクセルＲ３′の値は、１ビツトコードが０の時は、ピクセルＢとＣの値の平均に等しくなる。１ビツトコードが１に等しい時は、ピクセルＲ３’の値はピクセルＡの値と同じである。

同しく、２ビツトコードによる置換再構成シーケンスも示されている。ピクセルＲ３についていえば、２ビツト置換コードは、Ｒ３の値がピクセルＡの値に最も近ければＯと等しい。Ｒ３の値が値ＡとＢの平均に最も近ければ、２ビツト置換コードは１に等しい。Ｒ３の値が値ＡとＣの平均に最も近い時は、２ビツト置換コードは２に等しい。Ｒ３の値が値ＢとＣの平均に最も近ければ、２ビツト置換コードは３に等しい。再構成シーケンスは置換シーケンスに従う。２ビツトコードが０であれば、ピクセルＲ３’の値はＡの値に等しい。２ビツトコードがｌに等しければ、ピクセルＲ３’の値はＡとＢの値の平均に等しい。２ビツトコードが２に等しい場合は、ピクセルＲ３’の値はピクセルＡとＣの値の平均に等しい。

２ビツトコードが３に等しい場合は、ピクセルＲ３’の値はピクセルＢとＣの値の平均に等しい。

１ビツトコードは、保持ピクセルが１ビット多い解像度で記述される点で有用である。２ビツトコードは置換ビクセルがより大きな解像度で記述される点で利点がある。計算を２本の線のみの値、即ち、例えば、ｎ−１とｎｌあるいは、ｎとｎ＋１の値のみに基づいて行うことは、必要な線記憶容量を小さくする点で有利である。一方、計算に値りを含めるようにすれば、付加された線の分のビデオ記憶容量が必要となるが、もっと正確な置換シーケンスが生成できる。ペアド・ピクセル圧縮は、良好な水平及び垂直解像度を得るためには特に有効であり、ある場合には、ディザリング及びデディザリング法よりも良い。一方、斜め方向の遷移の解像度は、一般には、ディザリング及びデディザリング法はど良くはない。

この発明の構成によれば、例えば、ペアド・ビクセル圧線法やディザリング及びデディザリング法を含む多数のデータ減縮、データ回復構想が得られる。さらに、異なるビット数を用いた異なるディザリングシーケンスや、異なるビット数を用いた異なるペアド・ピクセル圧縮も可能である。特定のデータ減縮及び回復構成は、各特定のビデオ表示フォーマットについて表示ビデオの解像度が最大となるように、ＷＳＰ　μＰによって選択することができる。

ワイドスクリーンプロセッサは、垂直ズーム機能を実行するための垂直偏向の制御も行うことができる。ワイドスクリーンプロセッサのトポロジーは、副及び主チャンネル水平ラスクのマツピング（補間）機能が互いに独立しており、かつ、（垂直偏向を操作する）垂直ズームから独立して行われるようにしたものである。このトポロジのために、主チャンネルは正しいアスペクト比の主チヤンネルズームを保持するために、水平及び垂直両方向に伸張されることがある。しかし、副チヤンネル補間器の設定を変えなければ、ＰＩＦ　（小画面）は垂直にはズームされるが、水平にはズームされない。従って、副チヤンネル補間器は、垂直の伸張が行われる時にＰＩＦ小画面の正しい画像アスペクト比を維持するためにより大きな伸長を行うようにすることができる。

このプロセスの良い例は、主チャンネルが１６×９郵便受は素材を表示している場合である。主水平ラスタマツピングはｌ：１（即ち、伸長圧縮無し）に設定される。

垂直は、郵便受は素材に付随する黒色のバーを除くために、３３％ズームされる（即ち、４／３だけ伸長される）。これで、主チヤンネル画像アスペクト比は正しくなる。垂直ズームを行わない場合の４Ｘ３素材に対する副チャンネルの通常の設定は５／６である。伸長係数Ｘの異なる値は次のようにしてめる。

Ｘ＝　（５／６）　傘　（３／４）＝５／８副チャンネル補間器３５９が５／８に設定されている時は、正しい小画面画像アスペクト比が保持され、ＰＩＦ中の事物はアスペクト比歪みなしに表示される。

垂直解像度を付加するためには補間が必要となるかも知れないが、郵便受は信号がワイドスクリーンフォーマット表示比のスクリーンを満たすように伸張できるというのは、ワイドスクリーンフォーマット表示比のテレビジョンの特別な利点である。この発明の１つの態様によれば、１６×９のフォーマット表示比の郵便受は表示を含む４×３フオ一マツト表示比の信号の伸張を自動的に行う自動郵便受は検出回路が提供される。この自動郵便受は検出器を第４５図〜第４９図を参照して、詳細に説明する。

郵便受は信号の垂直高さを大きくするために、表示ビデオの垂直走査率が大きくされて、画面の上部と底部の黒色の領域がなくなるようにされるか、少なくとも、相当小さくなるようにされる。自動郵便受は検出器は、このビデオ信号が第４５図に示すものに全体として対応しているものと想定する。領域ＡとＣには有効ビデオが全くないか、あるいは、予め定められたルーマ閾値よりも小さい最小ルーマレベルを持つ。領域Ｂは有効ビデオ、あるいは、少なくとも、予め定められたルーマ閾値よりも大きいビデオルーマレベルを持っている。領域Ａ、Ｂ及びＣのそれぞれの時間の長さは、１６×９から２１ｘ９までの範囲とすることのできる郵便受はフォーマットの関数である。１６×９郵便受はフォーマットの場合では、領域ＡとＣの各々の持続時間は線約２０本分である。

郵便受は検出器は領域Ａ及び／またはＣのルーマレベルを調べる。領域Ａ及び／またはＣに有効ビデオあるいは少なくとも最小ビデオルーマレベルが見出された場合には、郵便受は検出器は、通常の４Ｘ３フオ一マツト表示比ＮＴＳＣ信号源であることを示す出力信号、例えば、論理０を供給する。しかし、領域Ｂではビデオが検出されたが、領域ＡとＣではビデオが検出されない場合には、そのビデオは郵便受は信号源であると考えられる。この場合、出力信号は論理ｌとなろう。

検出器の動作は、第４６図に模型的に示すように、ヒステリシスによって改善できる。一度郵便受は信号が検出されると、郵便受は信号ではない信号のある最低数のフィールドが検出されなければ、表示は通常の４×３信号に必要とされる表示に切換わらない。同様に、一旦通常の４×３信号が検出されると、郵便受はフォーマットが最低フィールド数検出されて始めて、表示がワイドスクリーンモードに切り換わる。この技法を実施するための回路１０００を第４７図に示す。回路ｔｏｏｏは、線カウンタ１００４、フィールドカウンタ１００６、及び検出器回路１００２を含み、ここで、上述したアルゴリズムが実行されてビデオ信号の分析が行われる。

発明の別の構成では、郵便受は検出は、ビデオフィールド中の各線について２つの勾配を計算することにより行われる。この２つの勾配の計算には４つの値、即ち、その時の線の最大値及び最小値とその前の線の最大値及び最小値の４つの値が必要である。第１の勾配、これを正の勾配と呼ぶ、はその時の線の最大値からその前の線の最小値を減じることによってめる。第２の勾配、これを負の勾配と呼ぶ、は前の線の最大値からその時の線の最小値を差し引くことにより形成される。シーンの内容によって、これらの勾配のいずれかが正または負の値を持つが、両方の勾配の負の値は無視できる。これは、ある与えられた時には一方の勾配しか負にならず、正の値を持った勾配の大きさは、負の値を持った勾配の大きさより常に大きいかまたは等しいためである。こうすることにより、勾配の絶対値を計算する必要がなくなるために、回路が簡単になる。どちらかの勾配がプログラム可能な（プログラマブル）閾値を超える正の値を持つならば、その時の線かその前の線のどちらかにビデオが存在している考えられる。これらの値はビデオ源が郵便受はフォーマットかどうかを決定するために、マイクロプロセッサが用いるようにできる。

郵便受は検出のこの方法を実施するための回路１０１０が第４８図に示されている。回路１０１０はルーマ入力フィルタと、線最大値（ｍａｘ）検出器１０２０、線最小値（ｍｉｎ）検出器１０２２、及び出力部１０２４を含んでいる。ルーマ入力フィルタは、有限インパルス応答（ＦＩＲ）段１０１２と１０１４と加算器１０１６と１０１８を含む。郵便受は検出回路＋０１０はワイドスクリーンスクリーンプロセッサからのデジタルルーマデータＹ　ＩＮに基づいて動作する。

入力フィルタは、雑音性能を改善し、検出をより信頼性のあるものにするために用いられている。基本的に、このフィルタは、次のような伝達関数を有すカスケード接続された２つのＦＩＲ段からなる。

Ｈ（ｚ）＝（１／４）零（１＋　Ｚ　−’）零（＋　＋　Ｚ−’）各段の出力は、ｌの直流利得が保持されるように、８ビツトに切り捨て処理される（２で除算される）。

線最大値検出器１０２０は２つのレジスタを含んでいる。

第１のレジスタは、その線部間のその時の点における最大ピクセル値（ｍａｘ　ｐｉｘ）を収容している。このレジスタは各線部間の開始点で、５ＱＬ（Ｓｔａｒｔｏｆ　Ｌｉｎｅ、線開始）で示されている１クロック幅のパルスによって、８０ｈの値に初期化される。この値８０ｈは、２の補数フォーマットの８ビツト数に対する可能な最小値を表す。この回路は、有効ビデオ線の約７０％に対して高となる、ＬＴＲＢＸ　ＥＮで示した、信号によりイネーブルされる。第２のレジスタは、その前の線全体についての最大ビクセル値（ｍａｘ　１ｉｎｅ）を収容しており、線部間毎に１度更新される。入カルーマデータＹ　ＩＮは最大ビクセル値レジスタに記憶されているその時の最大ビクセル値と比較される。入カルーマデータがレジスタ値を超えている時は、最大ピクセル値レジスタは次のクロックサイクルで更新される。ビデオ線の終了時では、この最大ピクセル値レジスタは、それがイネーブルされた線の部分の全体にわたる最大値を収容している。

次のビデオ線の開始時で、最大ビクセル値レジスタの値は最大線レジスタにロードされる。

線層小値検出器１０２２は、最小線レジスタがその前の線についての最小ピクセル値を収容する点を除けば、同じ態様で動作する。最小ピクセル値は、値７Ｆｈに初期化される。この値は、２の補数フォーマットの８ビツト数に対する可能な最大ビクセル値である。

出力部１０２４は最大線レジスタ値と最小線レジスタ値を取り、それを線毎に一度更新される８ビツトラツチに記憶させる。次に、２つの勾配、即ち、正の勾配と負の勾配が計算される。これらの勾配の一方が正で、かつ、プログラマ、プルな閾値よりも大きいフィールドにおける一番目の線で、第１線用レジスタがその時の線カウント値でロードされ得るようにするイネーブル信号が生成される。勾配の一方が正でプログラマブル閾値を超えるような全ての線毎に、最終線のレジスタがその時の線カウント値でロードされ得るようにする別のイネーブル信号が生成される。このようにして、最終線レジスタは、闇値が超えられるフィールドの最後の線を収容する。これらのイネーブル信号は双方とも、各フィールドの線２４と線２５０の間でのみ生じうるようにされている。このようにすることによって、閉じられたキャプション情報（ｃｌｏｓｅｄ　ｃａｐＬｉｏｎｉｎｇ　ｉｎｆｏｒｍａｔｉｏｎ）やＶＣＲのヘッドの切換え遷移に基づく誤った検出が防止できる。各フィールドの開始時に、回路は再初期化され、第１線レジスタと最終線レジスタ中の値はそれぞれの郵便受は端部レジスタにロードされる。ＬＴＲＢＸ　ＢＥＧ信号とＬＴＲＢＸ　ＥＮＤ信号がそれぞれ郵便受は信号の開始点と終了点を示す。

第４９図は垂直サイズ制御回路１０３０の一部としての自動郵便受は検出器を示す。垂直サイズ制御回路は郵便受は検出器１０３２と、垂直表示制御回路１０３４、及び３状態出力装置１０３６とを含んでいる。代替例では、垂直ブランキング及び垂直リセットパルスは、別々の信号として伝送することができる。発明の構成によれば、この自動郵便受は検出器回路は、１６×９フオ一マツト表示比の郵便受は表示を含む４×３フオ一マツト表示比の信号の垂直ズームあるいは伸張を自動的に行うことができる。出力信号ＶＥＲＴＩＣＡＬ　５ＩＺＥ　ＡＤＪがアクティブになると、第２２図に示す垂直サイズ回路５００によって垂直偏向高さが４／３増加させられる。これによって、郵便受は信号の有効ビデオ部分が、画像アスペクト比歪みを生じることなく、ワイドスクリーンを満たすことができるようになる。図示しないが、さらに別の実施例では、自動郵便受は検出器は、郵便受は信号源によって搬送される、その信号が郵便受はフォーマットであることを示すコード語または信号を復号するための回路を含むことができる。

垂直表示制御回路１０３４は、同じく、過走査ラスタのどの部分がスクリーン上に表示されるか、即ち、垂直パン、を制御する。垂直に過走査された表示フォーマット画面が郵便受はフォーマットでなければ、通常の表示フォーマットの画面をズームして、即ち、伸張して、ワイドスクリーンフォーマットをシミュレーションすることができる。しかし、この場合、４／３垂直過走査によって切り詰められる画面部分は有効ビデオ情報を含んでいる。画面の１／３を垂直に切り詰める必要がある。それ以上の制御を施さなければ、上部１／６と底部１／６が常に切り詰められることになる。しかし、画面内容によっては、画面の底部よりも画面の上部のほうを多く切り詰めたほうが良いことがあるし、その逆の場合もある。

例えば、全てのアクションが地面の高さで行われている場合、視聴者は空の方を多く切り詰めたほうがよいと考えるであろう。垂直パン能力があれば、ズームされた画面のどの部分を表示し、どの部分を切り詰めるかの選択が可能となる。

第２３図及び第２４図（ａ）〜第２４図（ｃ）を参照して、垂直パンを説明する。３レベル複合垂直ブランキング／リセット信号が第２３図の上部に示されている。

これらの信号は別々に生成することもできる。垂直プランキングパルスハ、信号Ｌ　Ｃ０ＵＮＴがＶＲＴ　ＢＬＮＫＯに等しい時に始まり、ＶＲＴ　ＢＬＮＫＩに等しくなると終了する。垂直リセットパルスはＬ　Ｃ０ＵＮＴがＶ　ＲＴ　Ｐ　ＨＡ　Ｓ　Ｅ　ｌ：等しくなるとスタートし、ｌＯ水平線時間続く。Ｌ　Ｃ０ＵＮＴは、ＶＳＹＮＣＭＮの前縁に対する水平線の２分の１の部分の追随（ｔｒａｃｋ）を維持させるために用いられる１０ビツトカウンタの出力である。５ＹＮＣＭＮは、ゲートアレーに供給される主信号の垂直同期成分であるＶＤＲＶ　ＭＮを同期化したものである。ＶＲＴ　ＢＬＮＫＯとＶＲＴＢＬＮＫＩは、垂直パン指令に応じてマイクロプロセッサによって供給される。ＶＲＴ　ＰＨＡＳＥはＣＯＭＰ　５ＹＮＣ出力中の垂直同期成分の立上がりエツジに対するＶＥＲＴ　Ｒ３Ｔの相対的な位相をプログラムする。ＣＯＭＰ　５ＹＮＣ出力はＪ−にフリップフロップの出力である。このフリップフロップの状態はＬ　Ｃ０ＵＮＴとＨＣ０ＵＮＴの出力を復号して決められる。

ＨＣ０ＵＮＴは水平位置カウンタである。Ｌ　Ｃ０ＵＮＴカウンタは、ＣＯＭＰ　５ＹＮＣ信号を、水平同期パルスと、等化パルスと、垂直同期パルスとに対応する３つのセグメントに分割するために用いられる。

過走査を行わない、これは実際は通常の６％過走査のことであるが、場合の垂直偏向電流が、対応する垂直ブランキング信号と同様に、点線で示されている。過走査を行わない場合の垂直ブランキングパルスの幅はＣである。垂直同期パルスは垂直リセットパルスと同相である。

過走査モードの垂直偏向電流が、パルス幅りを持つ対応する垂直ブランキングパルスと同様に、実線で示されている。

底部の過走査Ａが頂部の過走査Ｂと等しい場合は、表示は第２４図（ａ）に示すようなものとなる。垂直同期パルスより遅れるように垂直リセットパルスが生成されると、底部過走査Ａが頂部過走査Ｂよりも小さくなり、第２４図（ｂ）に示す表示が得られる。これが下方垂直パンで、画面の下の部分を表示し、画面の上部３分の１を消去するものである。逆に、垂直リセットパルスが垂直同期パルスより進むような形で生成されると、底部過走査Ａが頂部過走査Ｂよりも大きくなり、第２４図（Ｃ）に示す表示が得られる。これは上方垂直パンで、画面の上方部分が表示され、画面の下側部分３分の１が消去される。垂直同期信号と垂直リセット信号の相対位相はＷＳＰ　μＰ３４０によって制御可能で、これにより過走査動作モード時の垂直パンが可能となる。注目すべきは、過走査されたラスタは、垂直パン中、映像管あるいはスクリーン上で、垂直方向の中心合わせされた状態が、即ち、対称性が保持されていることである。画面の底部よりも頂部、あるいは、頂部よりも底部において、画面の多くの部分を消去するために、ラスタの中心に対して非対称に垂直方向に動かされる、即ち、位置づけられるのは、ブランキング期間である。

この発明の種々の構成によるワイドスクリーンテレビジョンは、適応形補間フィルタを用いることによりビデオを水平方向に、伸長し、圧縮できる。主及び副信号のルミナンス成分用の補間器は、クリストファ氏に付与された米国特許第４．６９４．４１４号に記載されているようなスキュー補正フィルタであってもよい。例えば、そこに記載されているように、４点補間器は、２点直線補間器と、これに付随して、振幅及び位相補正を行うようにカスケードに接続されたフィルタと乗算器とを含む。

合計で４つの隣接するデータサンプルが各補間点の計算に用いられる。入力信号は２点直線補間器に供給される。

入力に与えられる遅延は遅延制御信号（Ｋ）の値に比例する。遅延された信号の振幅及び位相のエラーは、付加されたカスケード接続されたフィルタと乗算器によって得られる補正信号を加えることによって最小にすることができる。この補正信号は、全ての（Ｋ）の値に対して、２点直線補間フィルタの周波数応答を等化するピーキングを行う。このオリジナルの４点補間器は、ｆｓをデータサンプル周波数として、ｆ　ｓ　／　４の通過帯域を持つ信号に用いるために最適となるように調整される。

あるいは、この発明による構成に従って、両チャンネルで、２段補間プロセスと呼ばれるプロセスを用いることもできる。元の可変補間フィルタの周波数応答はこのような２段プロセスを用いることにより改善することができる。このプロセスを、以下、２段補間器と称する。

この発明による２段補間器は、第５６〜５７図に示すような、固定係数を有する２ｎ＋４タツプ有限インパルス応答形（ＦＩＲ）フィルタと４点可変補間器とを含む。

ＦＩＲフィルタ出力は、第５６図に示すように、空間的に入力ビクセルサンプル間の中間の位置にある。ＦＩＲフィルタの出力は、遅延された元のデータサンプルとインタリーブすることにより合成されて、実効的な２ｆｓサンプル周波数を作る。これは、ＦＩＲフィルタの通過帯域中の周波数に関して妥当な想定である。その結果、元の４点補間器の実効通過帯域は大幅に増加する。

従来の補正済み可変補間フィルタは、信号の周波数成分がサンプル周波数のほぼ４分の１１即ち、１／４ｆｓ。

以下である限りは、正確に補間されたサンプルを供給する。上記の２段法は、第５８図の２段補間器３９０についてのブロック図に示されているように、実賀的に１／４ｆｓよりも大きな周波数成分を存する信号に用いることができる。サンプル周波数ｆｓのデジタルサンプルの信号ＤＳ　Ａが有限インパルス応答形（ＦＩＲ）フィルタ、例えば、固定ＦＩＲフィルタ３９１に入力として供給される。

有限インパルス応答形フィルタ３９１は、信号ＤＳ　Ａから、同じくサンプリング周波数ｆｓを有し、時間的に第１の信号ＤＳ　Ａの値の間に、例えば、６値の間の中間点に位置する、デジタルサンプルの第２の信号ＤＳ　Ｂを生成する。この信号ＤＳ　Ａも遅延回路３９２に入力される。遅延回路３９２は、信号ＤＳ　Ａと同じであるが、（Ｎ＋１）／ｆｓだけ時間遅延されたデジタルサンプルの信号ＤＳ　Ｃを生成する。データストリームＤＳ　ＢとＤＳ　Ｃはマルチプレクサ３９３においてインタリーピングによって合成され、サンプリング周波数の２倍、即ち、２ｆｓの、値ＤＳ　Ｄのデータストリームが生成される。データストリームＤＳ　Ｄは補正済み可変補間器３９４の入力となる。

一般に、固定ＦＩＲフィルタは、入来サンプル位置間の丁度中間の時間位置に対応するサンプル値を正しく生成するように設計される。これらのサンプル値は、次いで、遅延されているが、その他の点では変更が加えられていないサンプルとインタリーブされて、２ｆｓのサンプル周波数を持つデータストリームが生成される。ＦＩＲフィルタは、偶数個の対称に重み付けされたタップを用いると、最も８昌に作ることができる。例えば、タップ重み、−１／３２．５／６４、−Ｉｔ／６４．５／８．５／８、−１１／６４．５／６４、−１／３２を有する８− タップフィルタを用いると、約０．４ｆｓまでの周波数成分を有する信号を正確に補間できる。データ率がインタリーピングによって２倍とされて２ｆｓになっているので、この可変補間器によって処理されている信号はサンプル周波数の１／４よりも高い周波数成分は含んでいない。

この２段補間器の利点は、サンプル周波数の１／２に近い帯域幅の信号を正確に補間できることである。従って、このシステムは時間伸張を必要とする表示モード、例えば、事物が元の帯域幅を出来るだけ多く保持する必要のある、ズーム等に最も適している。この点は、ワイドスクリーンスクリーンテレビジョン、特に、副信号が初めに非常に低い周波数、例えば、ｌＯＭＨｚでサンプルされている副チャンネルにおいて妥当する。可能な限り多くの帯域幅を保存することは重要である。

ズームに適した２段補間器３９０゛がブロック図の形で第５９図に示されている。第５８図に示されている補間器３９０と共通の素子には、データストリームの場合と同じように、同じ参照番号が付されている。この２段補間′ａ３９０°の目的は、入来画像を水平方向に、係数ｍだけズームすることで、ここで、ｍは２．０より大きい。従って、データイン及びデータアウト信号が同じサンプル周波数ｆ＋＋＋で生じているならば、各入力サンプル毎にｍ個の出力サンプルが生成される必要がある。信号はｆｅｗの周波数でＦＩＦＯ線メモリ３９５に記憶され、その一部が、低い周波数ｆｓでデータストリームＤＳ−Ａとして読出される。

ｆｓクロックはｆ＋＋＋クロックパルスのサブセットからなり、均一な周期を持っていない。

データストリームＤＳ　Ａの既存のサンプル間の中間のサンプル値に対応するデータストリームＤＳ　Ｂが、固定ＦＩＲフィルタ３９１を用いて推定され、次いで、データストリームＤＡ　Ｃの遅延されたサンプルとインタリーブされて、２倍の周波数のデータストリームＤＳＤが形成される。元のサンプル密度の２倍のサンプル密度を有するデータストリームは、次いで、可変補間器３９４によって処理されて各ｆ１１周期にサンプル値が生成される。ラッチ３９８と加算器３９９を含むアキュムレータ（ａｃｃｕ＋ａｕｌａｔｏｒ）回路が、ｆｉｘクロック期間毎にｒ＝２／ｍずつ増加（インクリメント）する出力を発生する。その分数部はラッチ３９８からのに値を供給することによって可変補間器を制御する。整数桁上げ出力（ＣＯ）が、Ｆ　Ｉ　ＦＯ３９５からデータを読出し、ＦＩＲフィルタ３９１ＳＮ延回路３９２、マルチプレクサ３９３及び補間器３９４を介してデータをシフトさせるための２ｆｓクロツクをラッチ３９７を介して生成する。

分周器３９６が２ｆｓ信号からｆｓ傷信号生成する。

この発明の別の態様によれば、線メモリを付加することなしに、副及び主チヤンネルビデオのバッファリング与えることができるという利点を持った補間器を実現できる。従って、主チヤンネル線メモリは表示メモリにもなる。既存の可変補間フィルタの要件は、米国特許第４゜６９４．４１４号の第１２図に示されているフィルタを考察すれば明らかなように、２回の乗算を必要とするということである。１番目の乗算は、２ビツト数である係数Ｃを乗じる乗算である。２番目の乗算は係数Ｋを乗じる乗算である。係数には、Ｋ＝１６／１６の場合を考慮に入れた、５ビツトの数である。５ビツト乗算の要をなくするためには２つの方法が考えられる。そのｌは、Ｋを乗じる代わりに、１−Ｋを乗じ、表示点としてに＝０を選ばないことである。もう一つは、Ｋを乗じ。表示点としてに＝１を選ばないことである。

１／１６またはｌ／３２解像度補間器用の簡略化した乗算器を第６１図に示す。

この乗算器によれば、変数”ａｏに５ビツトの変数”ｂ”を乗じることができる。

ここで、”ｂ”＝（ｂ＋、ｂｍ＋　ｂｔ＋　ｂ＋＋　ｂｅ）である。項ｂ０は最下位ピッ）（ＬＳＢ）で、項す、は最上位ビット（ＭＳＢ）である。′ｂ”の値は０と１６を含むθ〜１６の範囲内の整数であるが、同様の技法により、もっと複雑な乗算器を作ることは可能である。例えば、同じ原理に基づいて、Ｏ乃至３２の間の整数に対する乗算器を作ることができる。条件付き（ｃｏｎｄ　ｉ　ｔ　１ｏｎｓ　Ｉ）×２乗算器が、ｂ＝１００００の時、先行する加算器の出力に２を掛ける。数”ａ”は図示の実施例ではｎビットの数である。条件付き×２機能は、例えば、シフトレジスタあるいはマルチプレクサによって実現できる。

ＫとＣの値はメモリブロックに入れることができ、また、必要とされるスピードアップによっては、カウンタが所要のメモリ値を呼び出すために読出しポインタをインデックスして、Ｋ及びＣを補間器の乗算器にロードすることができる。このために、Ｃの値をＫにエンコードして、１つの４ビツトまたは５ビツト語でＫとＣの両方の値を搬送するようにすると非常に良い。Ｃ＝ｆ　（Ｋ）であることが理解されよう。適当なＫ及びＣの値の表が第６２図に示されており、ここでは、Ｋは５ビツト数である。Ｃの値を直接求めるために、第６３図に示す構成に多数のＯＲゲートを用いることができる。その値を第６４図の表に示す。

第６５図のデコーダの代替案によって示されているように、Ｃ＝ｆ（Ｋ）の種々の関数を実施するために他にも方法がある。例えば、この復号構想を用いると、僅かなゲートで、オンチップ・ルックアップテーブルあるいはＣ値を保持するための付加的なレジスタを使用する必要がなくなる。係数には、第６６図に示す回路を用いると、もっと簡単に復号できる。

第５９図に関連して説明したものの代わりとして、第５６図〜第５８図に関連して説明する２段補間法は、０．２５ｆｓを超えるように最適化することができる。

ここで、ｆｓは元のサンプル周波数である。第６７図の周波数曲線は、Ｋ＝［０，１／８．２／８．　、、、、１コの全ての値について、０．２５ｆｓにおける周波数の、大きさで表した、偏移が０．５ｄＢであることを示している。種々の補間フィルタの振幅応答が０．５ｄＢ離れている時、可視アーティファクトが生じると考えられる。あるシミュレーションでは、可視アーティファクトは、振幅応答が１．ＯｄＢ以上離れると生じることを示唆している。

従って、選択された値のＫに対する水平補間器の個々の応答は、第６７図に示すように、どの周波数に対しても、応答曲線が１．０ｄＢ以上分離することがないような応答の包絡線を形成する必要がある。アーティファクトが可視性を持つようになると考えられる臨界周波数がｆｃで示されている。実際問題として、周波数応答曲線の遮断周波数あるいは発散は、ｆｃ以下では可能な限り小さくすべきである。

この発明の別の態様に従って、補間器の周波数帯域幅を拡げるために、２ｎ＋４タップ補償回路網を設けることができる。この回路網は総合（ｏｖｅｒａｌｌ）水平補間器に対して、ｆｃの値を拡げる。さらに、このような補償回路網は、それ以上の制御変数を付加することなく、従って、自由度を増加させることなく実現できる。

直線補間器に対する次のような補償回路網は、０．５ｄＢ最大許容包絡線の基準を用いて、総合補間器の臨界周波数ｆｃを０．７Ｘｆｓ／２、即ち、０．３５ｆｓまで拡げることができる。１．０ｄＢ基準を用いた場合には、曲線はｆｓ＝ｏ、７５ｘｆｓ／２＝０．３７５ｆｓで発散する。さらに、Ｋ＝Ｏ，ｌの値が選択される必要がなくなるように、設計において、Ｋ＝０．１の値が除かれれば、周波数帯域幅は、このｆｃをまだ幾分か超えるように拡げることができる。さらに、ピーキング量もＣの値を選ぶことによって制御できる。

直線補間器と、振幅及び位相補正を与える８タツプＦＩＲフイルタとによって、８点補間器を形成できる。総合的な補間器は次のように表すことができる。

Ｋ＝［０，１／１６．２／１６．　、、、、１］に対して、Ｃ／２−　Ｚ−’（Ｃ−”す＋Ｚ　−”（Ｋ＋Ｃ）　＋　Ｚ　−”（１−に＋Ｃ）−Ｚ−”（３／２）（Ｃ）＋　（Ｃ／２）（Ｚ−’）ＫとＣの関係は第６８図と第６９図の表とグラフに示されている。この曲線のセットは通過帯域におけるリップルが］、５ｄＢより小さいことを明示している。臨界周波数は、この補償回路網では、ｆｃ＝０．７Ｘｆｓ／２にある。この発明のこの特徴は、付加的な使用可能帯域幅を与える８タップ補償回路網に拡げることができる。

第７０図に示すように、８点補間器は、８タツプＦＩＲ補償フイルタと２点直線補間器とによって形成できる。

そのような補償回路網の３つを次のように規定できる。

（１）　−Ｃ／４　＋　Ｚ　−’（３／４）（Ｃ）　＋　Ｚ−１（−３／２）　（Ｃ）　＋Ｚ−”（ＫＩＣ）　＋　（１−に＋Ｃ）Ｚ−’　＋　Ｚ−″（−３／２）（Ｃ）　＋Ｚ−”（３／４）（Ｃ）　＋　Ｚ−’（−Ｃ／４）：（２）　− Ｃ／８　＋　Ｚ　−’（５／８）（Ｃ）　＋　Ｚ−”（−１２／８）（Ｃ）　＋Ｚ　−’（Ｋ＋Ｃ）　＋　Ｚ　−”（１−に＋Ｃ）　＋　Ｚ　−”（−１２／８）（Ｃ）　＋Ｚ−’（５／８）（Ｃ）　＋　Ｚ−’（−Ｃ／８）；（３）　−Ｃ／８　＋　Ｚ　−’（Ｃ／２）　＋　Ｚ　−”（−１１／８）（Ｃ）　＋Ｚ　− ’（Ｋ＋Ｃ）　＋　ｚ−’（１−に＋Ｃ）　＋　Ｚ　−’（−１１／８）（Ｃ）　＋Ｚ−”（Ｃ／２）　＋　Ｚ　−’（−Ｃ／８）ここで、Ｋ＝［Ｏ，ｌ／１６．２／１６．　、、、、　ｌ］である。

これらの各々はそれ自身の明白な特性通過帯域と利点とを持っている。第７０図の実施例についてはＫとＣの値の表は示していない。Ｃの値は、全体として、ある圧縮または伸張に対して最良の曲線のセットが得られるような値に選択できる。

制御信号がＫの値を直線補間器に送る。Ｋの値が復号されて、補間器回路網の乗算器に対するＣの値が得られる。ＦＩＲ係数が総合補間器の式におけるＣに対する乗数となる。例えば、上記の式（１）には、［−１／４．３／４゜−３／２．１．１．−３／２．３／４．−１／４］のタップ重みを持たせることができる。

この発明のこの態様は、一般に、補償回路網として用いられる２ｎタップＦｌ− Ｒフィルタに拡張できる。但し、直線補間の計算に線形乗数を２つだけ使い、かつそれに補償回路網を付設するようにすることは、ますます難しくなる。例えば、ｌＯタップＦＩＲフィルタの代替案の１つは、タップＺ−１〜Ｚ−６に対する８タツプＦＩＲフイルタにＫまたはＣの値のいずれかに応じて、タップｚ０とＺ −１を与えることである。これは、Ｋがいずれかの方向から、即ち、Ｋ＝Ｏまたはに＝１から、１／２の値に近づくにつれて、周波数応答の通過帯域を広げるために、周波数応答に付加的な補正を必要とするので、実施可能である。

４点補間器を用いた８タップ２段フィルタを実施するための１つの特定の回路１１５０のブロック図を第６０図に示す。伸張または圧縮されるべきビデオルミナンス信号が水平遅延線回路１１５２に入力として供給される。

遅延線ｚ’、ｚ−１、Ｚｌ、ｚ−１，７，−４、ｚ−１、Ｚ−’及びｚｌの出力は８タツプＦＩＲフイルタ１１５４に入力として供給される。このＦＩＲフィルタは、例えば、実在のサンプル、Ｚで示す、の各々の間の中間サンプル、■で示す、からなる少なくとも１つの組を発生する。この結果は、複数のＦＩＲフィルタを用いて中間点の組を複数個生成するようにすることにより、改善できるが、そのようにすると、システムの複雑さがさらに増してしまう。そのような付加的なＦＩＲフィルタは、各々、Ｚ−１遅延回路を必要とするが、これをＦＩＲフィルタ１１５４と２−１遅延回路１１５８を複数個用いて示す。出力Ｚ−５、ｚ− １及びｚ−１も遅延整合回路１１５６に入力として供給される。１°出力は直接データ選択回路１１６０の入力とされ、回路１１５８によって■０出力を遅延したもの、即ち、■″′もデータ選択回路１１６０に供給される。出力ｚ−１１４ｍｌ、ｚ−ｔｌ＋ｓｌ及びｚ−（１４ｍｌも、デー９１４択器回路１１６０に入力として供給される。データ選択器回路１１６０への入力は、遅延に関して最も対称的となるように選ばれる。このような入力の数は第２段の補間器、この場合は、４点補間器１１６２の点の数より１だけ多い。データ選択ｉ５１＋６０への入力の相対的な時間的位置は次の通りである。

Ｚ−Ｕ・ｍｌ、■６　、　２−＋４・・シ、Ｉ−’、ｚ−＋ｓ◆−）データ選択器回路１１６０は、例えば、ＭＵＸ　ＳＥＬ制御信号によって制御されるマルチプレクサからなるアレーを用いることができる。この選択可能な組を図式的に示す。この選択可能な組みは、補間器１１６２の各補間が２つの実在の点と２つの中間点とに基づいて行われるように構成されている。データ選択回路１１６０の出力ＹＯ，Ｙｌ、Ｙ２及びＹ３は、２つの選択可能な組の１つに対応し、４点補間器１１６２への入力となる。

マルチプレクサ制御信号ＭＵＸ　ＳＥＬの動作は、Ｋ値の関数、即ち、ＭＵＸ　５ＥＬ＝ｆ　（Ｋ）である。ＭＵＸ　ＳＥＬの選択は中間点が元の点のどれとどれの間にあるかに応じて決まる。Ｋ及びＣ制御値に応答して動作する補間器１１６２の出力Ｙｏｕｔが伸張または圧縮されたビデオルミナンス信号である。

済済置済済済ｑ何補正書の翻訳文提出書（特許法第１８４条の８）平成４年１２月１日し

Claims

【特許請求の範囲】１．第１のフォーマット表示比を有する表示手段と；上記表示手段上に調整可能な画面表示領域をマッピングする手段と；互いに異なるフォーマット表示比の１つを有する、入力ビデオ信号からの第１と第２のビデオ信号を処理する手段と；ビデオ信号源を上記入力ビデオ信号として選択的に結合する切換え手段と；出力信号として、上記第１と第２のビデオ信号の一方と上記第１と第２のビデオ信号の組合せとの間で選択を行う手段と；上記マッピング手段と、上記処理手段と、上記選択手段とを制御して、上記出力ビデオ信号によつて表されている各画面のフォーマット表示比と画像アスペクト比とを調整する手段と；を含む表示システム。２．上記互いに異なるフォーマット表示比の１つが上記第１のフォーマット表示比と等しい、請求項１の表示システム。３，上記処理手段が、同じく、上記入力ビデオ信号を選択的に切り詰める、請求項１の表示システム。４．上記マッピング手段が、蔭極線管に対するラスタを発生するための手段を含んでいる、請求項１のシステム。５．上記マッピング手段が、液晶表示器に対するアドレスマトリクスを発生するための手段を含む、請求項１のシステム。６．上記画面表示領域が一方の次元のみに調整可能とされている、請求項１のシステム。７．上記画面表示領域が垂直方向のみに調整可能である、請求項６のシステム。８．上記処理手段が上記ビデオ信号を水平方向に補間する、請求項１のシステム。９．さらに、インタレースビデオ信号を非インタレースビデオフォーマットに変換する手段を含んでいる、請求項１のシステム。１０．上記ビデオ信号源がチューナ及びビデオジャツクを含んでいる、請求項１のシステム。１１．上記処理手段が上記第１と第２のビデオ信号のそれぞれに対する補間手段を含んでいる、請求項１のシステム。１２．上記画面表示領域が垂直方向のみに調整可能であり；上記処理手段が上記入力信号を水平方向のみに補間する；請求項１１のシステム。１３．上記マッピング手段が、垂直方向に調整可能なラスタを発生する水平及び垂直偏向回路を含み；上記処理手段が上記入力ビデオ信号を水平方向のみに補間する；請求項１のシステム。１４．上記処理手段における上記入力ビデオ信号の上記補間によつて、上記入力ビデオ信号の選択的な伸張及び圧縮が行われる、請求項１１のシステム。１５．さらに、上記マッピング手段と上記表示手段によつて表示するために、上記出力ビデオ信号と外部ビデオ信号との一方を選択するための第２の選択手段を有する、請求項１のシステム。１６．さらに、上記処理手段と上記マッピング手段を同月させる手段を含む、請求項１のシステム。１７．第１のフォーマット表示比を有する表示手段と；上記表示手段上に、調整可能な画面表示領域をマッピングする手段と；異なるフォーマット表示比の１つを有する入力ビデオ信号源からのデータを、選択的補間及び切り詰めによつて処理する第１の手段と；異なるフォーマット表示比の１つを有する入力ビデオ信号源からのデータを、選択的補間及び切り詰めによって処理する第２の手段と；上記入力ビデオ信号としてビデオ信号源を選択的に結合する切換え手段と；出力ビデオ信号として、上記第１と第２の処理手段の一方の１つの選択的に補間及び切り詰めをうけた出力と上記両方の処理手段の選択的に補間され切り詰められた出力の組合せとの一方を選択する手段と；上記マッピング手段と、上記第１と第２の処理手段と、上記選択手段とを制御して、上記出力ビデオ信号によつて表される各画面のフォーマット表示比と画像アスペクト比とを調整する手段と；を含む表示システム。１８．上記入力ビデオ信号の上記異なるフォーマット表示比の１つが上記表示手段の上記第１のフォーマット表示比と同じである、請求項１７の表示システム。