JPH05507824A - インタレースの完全性を維持するフィールド同期システム - Google Patents

Abstract

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Description

【発明の詳細な説明】 インタレースの完全性を維持する フィールド同期システム この発明は非同期ビデオ信号のための多画面表示を有するテレビジョンの分野に 関し、特に、ワイド表示フォーマット比のスクリーンを有する上記のようなテレ ビジョンに関するものである。今日のテレビジョンのほとんどのものは、水平な 幅対垂直の高さが４＝３のフォーマット表示比を持っている。ワイドフォーマッ ト表示比は映画の表示フォーマット比、例えば１６：９により近く対応する。こ の発明は直視型テレビジョン及び投写型テレビジョンの両方に適用可能である。

４：３、しばしば４Ｘ３とも称するフォーマット表示比を持つテレビジョンは、 単一のビデオ信号源と複数のビデオ信号源を表示する方法に限界がある。実験的 なものを除いて、商業放送局のテレビジョン信号の伝送は４×３のフォーマット の表示比で放送される。多くの視聴者は、４×３表示フォーマットは、映画に関 係するより広いフォーマット表示比よりも良くないと考える。ワイドフォーマッ ト表示比のテレビジョンは、より心地よい表示を行うだけでなく、ワイド表示フ ォーマットの信号源を対応するワイド表示フォーマットで表示することができる 。映画は、切り詰められたり、歪められたりすることな（、映画のように見える 。ビデオ源は、例えばテレシネ装置によってフィルムからビデオに変換される場 合、アルいは、テレビジョンのプロセッサによっても、切り詰める必要がない。

ワイド表示フォーマット比のテレビジョンは、通常の表示フォーマット信号とワ イド表示フォーマット信号の両方を種々の形で表示すること、及びこれらのフォ ーマットの信号を多画面表示の形で表示するのに適している。

しかし、ワイド表示比のスクリーンを用いることには多くの問題が伴う。そのよ うな問題の中で一般的なものには、複数の信号源の表示フォーマット比の変更、 非同期ではなるが同時表示されるビデオ信号源から一致したタイミング信号を生 成すること、多画面表示を行うための、複数信号源間の切換え、圧縮データ信号 から高解像度の画面を生成することがある。このような問題はこの発明によるワ イドスクリーンテレビジョンにおいて解決される。この発明の種々の態様による ワイドスクリーンテレビジョンは、同じまたは異なるフォーマット比を有する単 −及び複数の非同期ビデオ信号源から高解像度の単−及び複数画面表示を、選択 可能な表示７オーマツト比で表示できる。

副画面が小さな挿入画面である時は、主信号との同期が不正確であることによっ て生じる種々のアーティファクトは許容し得る。しかし、特にワイドスクリーン テレビジョンに適したいくつかのフォーマット、例えば、同じサイズの２つの並 置（サイド・パイ・サイド）画面については、上記のような同期の不正確さやア ーティファクトは許容できない。副画面のサイズが大きくなると、そのようなア ーティファクトとは耐えられないほど顕著になる。一般には、複合画面表示のた めのビデオ表示器及び偏向システムは、主ビデオ信号に同期化される。副ビデオ 信号は主ビデオ信号とビデオ表示器に垂直同期化されねばならない。比較的低価 格のシステムでは、副ビデオ信号は、フィールドメモリ中で１フィールド期間の 一部に相当する時間遅延させ、ついで、線メモリでスピードアップされる。比較 的高価でかつ精巧なシステム、例えば、放送級のスタジオで普通に用いられてい るものでは、４つのフィールド同期システムが４つのデュアルポート非同期メモ リを用いている。非同期メモリ、即ち、互いに独立した書込みクロックポートと 読出しクロックポートを有するもの、は同期メモリよりも一般に高価である。

ここに記述するこの発明の構成によれば、４フイールドシステムの性能に整合す る程度のフィールド同期を、１つの同期ビデオＲＡＭをフィールドメモリとして 用い、また、１つの非同期先入れ先だしくＦ　Ｉ　ＦＯ）複数線メモリ装置のみ を用いて達成できる。ＦＩＦＯが５本線メモリである場合、次のようなアーティ ファクトが生じる可能性がある。即ち、（１）２つの信号が１ビデオフレームを 通してプリセス（ｐｒｅｃｅｓｓ）する毎に、２フレーム線シフトと１フイール ド線シフトが生じる。（２）主信号と副信号間のプリセツションの周波数が１フ レームにつき２本の線より大きい場合は、常に、副チャンネルのビデオが画面の 底部でスクランブルされてしまう。このプリセツション周波数は、消費者電子製 品関係では起こる可能性が少ないことがわかった。４フイールドシステムに対し て性能を大きく犠牲にすることなく節約し得るコストは約４：ｌである。ＦＩＦ Ｏのサイズは、読出し／書込みポインタの衝突（ｃｏｌｌｉｓｉｏｎ）を避ける ために合理的に必要であると考えられる最低線記憶容量に関係する。読出し／書 込みポインタの衝突は、新しいデータがＦＩＦＯに書込まれる状態になる前に古 いデータがＦＩＦＯから読出される時に起きる。読出し／書込みポインタの衝突 は、また、古いデータがＦＩＦＯから読出される前に、新しいデータによりＦＩ ＦＯが重ね書き（ｏｖｅｒｖｒｉｔｅ）される時にも起きる。ここで使用するＦ ＩＦＯのサイズ、例えば、２０４８Ｘ　８は約５本の線に対応する。

非同期ビデオ信号のためのフィールド同期システムは第１のビデオ信号に同期し たビデオ表示器を備えている。

第１のビデオ信号は、この第１のビデオ信号の水平及び垂直同期成分に対応する 第１の線周波数成分と第１のフィールド周波数成分を持っている。同期書込み及 び読出しポートを有するフィールドメモリが第２のビデオ信号用に設けられる。

この第２のビデオ信号は、その水平同期成分に対応した第２の線周波数成分を持 っている。この第２のビデオ信号のための複数線メモリ（Ｆ　Ｉ　ＦＯ）は非同 期の書込み及び読出しポートと、互いに独立してリセット可能な書込み及び読出 しポインタを持っている。

第２のビデオ信号は、必要とあれば、サブサンプルされて、フィールドメモリに 記憶され、第２の線周波数成分に同期してフィールドメモリに書込まれる。第２ のビデオ信号は、必要とあればサブサンプルされて、第２の線周波数成分に同期 して複数線メモリに書込まれる。従って、第２のビデオ信号に対応するデータは 、それ自身の同期成分に同期してサブサンプルされ記憶されているので、完全に オーソゴナル（ｏｒｔｈｏｇｏｎａｌ）である。第２のビデオ信号は、必要とあ ればサブサンプルされて、第１の線周波数成分に同期して複数線メモリから読出 される。

サンプリング及び遅延回路が書込み及び読出しポインタのリセットを制御する。

書込みポインタリセット信号は第１のフィールド周波数成分を第２の線周波数成 分でサンプルすることにより生成される。書込みポインタは、第１のビデオ信号 の各フィールドの開始後に、第２のビデオ信号の１線期間迄リセットされる。読 出しポインタリセット信号は、第１のフィールド周波数成分を第１の線周波数成 分でサンプルすることにより生成される。読出しポインタは、第１のビデオ信号 の各フィールドの開始後に、第１のビデオ信号の少なくとも２本の線の期間リセ ットされる。即ち、第１のビデオ信号の各フィールド開始後に、第１のビデオ信 号の少なくとも２本の線の期間で、３本の線の期間以下の時間、リセットされる 。

ビデオＲＡＭからデータのブロックは、ビデオデータのサンプリングに用いられ たものと同じクロック、例えば、主信号ではなく副信号にロックされた６４０ｆ ＋＋クロツクを用いて、２０４８ｘ　８　Ｆ　Ｉ　Ｆ　Ｏに書込まれる。ＦＩＦ Ｏは、主ビデオチャンネルの水平同期成分にロックされた、例えば、１１０２４ ｆの表示器クロック周波数で読出される。独立した読出しボートクロックと書込 みポートクロックを持った複数線メモリ（Ｆ　Ｉ　ＦＯ）を用いることにより、 第１の周波数でオーソゴナルにサンプリングされたデータを第２の周波数でオー ソゴナルに表示することが可能となる。副チヤンネル用に非同期ＦＩＦＯを用い ても、ビデオ同期化に関する問題の全てが解決されるわけではない。副チャンネ ルＦＩＦＯからのデータ読出し及び書込みは非同期的なので、信号間のインタレ ースの完全性が損なわれる可能性がある。インタレースの完全性を保つためには 、各信号中の同じフィールド形式が同時に表示されることが必要である。さらに 、ＦＩＦＯで読出し／書込みポインタの衝突（ｃｏｌｌｉｓｉｏｎ）が生じる可 能性もある。読出し／書込みポインタの衝突は、既に読出された古いデータが新 しく書込まれたデータによって置き換えられる前に、読出しイネーブル信号が受 け取られた時に生じる。

副チヤンネルビデオのインクレースの完全性を維持することは、副信号路中のＦ ＩＦＯの読出しと書込みを、主信号に対して非同期で行うことから生じる問題で ある。

表示器は主チヤンネルビデオにロックされているから、その時表示されるフィー ルド形式、即ち、上側フィールドか下側フィールドかは主信号によって決まる。

主信号との同期化のために副信号路、即ち、副信号チャンネル中のビデオＲＡＭ メモリに記憶されており、かつ、主チヤンネルフィールドの開始時に読出し得る 状態になっているフィールド形式は、表示されたフィールドトランジスタ同じか もしれないし、同じでないかもしれない。ビデオＲＡＭに記憶されている副信号 フィールド形式を、主チヤンネル表示のフィールド形式に合わせるために変更す る必要がある場合がある。

一般に、ＮＴＳＣ信号のデジタル化法では、ＮＴＳＣ信号の２６２．５本の線か らなるフィールドは２６３本の線からなる上側フィールド（Ｕ、奇数フィールド と呼ぶこともある）と２６２本の線からなる下側フィールド（Ｌ、　ｆＧ数フィ ールドと呼ぶこともある）に量子化される。これは、垂直同期信号が水平同期信 号を表すパルスによってサンプルされるという事実による。上側フィールドは奇 数番目の線１〜２６３を含み、下側フィールドは偶数番目の線２〜２６２を含む 。

上側及び下側フィールド形式はこの発明の構成によって識別される。３つのフィ ールド形式指標は３つの動作モード、Ａ、ＢＳＣに対応する。第１のフィールド 形式指標Ｕ／Ｌ　（Ａ）は、各副チヤンネル線が「正常」に書込まれている場合 は、副チヤンネルビデオＲＡＭに記憶されているフィールド形式を表す。ここで 用いる用語「正常」は、上側フィールドが受信されて復号されている時に、奇数 番目の線１〜２６３がビデオＲＡＭに書込まれることを意味する。第２のフィー ルド形式指標Ｕ／Ｌ　（Ｂ）は、上側フィールドの受信中に、この上側フィール ドの１番目の線がビデオＲＡＭに書込まれない場合に、ビデオＲＡＭに記憶され るフィールド形式を表す。

この場合、１番目の線は実際は下側フィールドの最後の線（２６２番目）に付加 される。これにより、フレーム中において、線ｌが１番目に、線３が２番目に表 示される線となるので、実効的にフィールド形式が反転されることになる。受は 取られた上側フィールドは下側フィールドになり、下側フィールドは上側フィー ルドになる。

だい３のフィールド形式指標Ｕ／Ｌ　（Ｃ）は、上側フィールドの最後の線が、 下側フィールドの受信中にビデオらに付加されている時にビデオＲＡＭに記憶さ れているフィールド形式を表す。これは、線２６３が１番目に表示される線とな り、線ｌが２番目に表示される線となるので、実効的にフィールド形式の反転が 生じたことになる。モードＢとＣにおいて線を付加したり減じたりしても、これ らの線は垂直リトレース期間あるいは過走査期間中に生ずる線なので、副チヤン ネル画面の画質を低下させることはない。

主及び副チャンネル信号はプリセツション（ｐｒｅｃｅｓ−ｓｉｏｎ）があるの で、Ｕ／Ｌフィールド形式は副チャンネルのＵ／Ｌ　（Ａ、Ｂ、Ｃ）フィールド 形式指標に対して変化する。発明の構成によれば、信号のブリセッション中、フ ィールド形式が継続的に検出される時、インタレースの完全性を維持するために 必要とされる時に、フィールド形式が変更される。この発明の構成による非同期 ビデオ信号のための同期システムは、それぞれ第１と第２のビデオ信号に対する 第１と第２のフィールド形式検出器を含み、この検出器の各々はそれぞれのビデ オ信号が第１のフィールド形式を持つのか第２のフィールド形式を持っているの かを示す出力を持っている。例えば、同期形ビデオＲＡＭと非同期複数線ＦＩＦ Ｏのようなビデオメモリが、第１と第２のビデオ信号を組み合わせて表示するた めに、第２のビデオ信号を第１のビデオ信号に同期させる。組合せ表示中のイン タレースの完全性を維持させるために、フィールド反転回路が、必要に応じて、 第２のビデオ信号のフィールド形式を、第１のビデオ信号のフィールド形式に整 合するように変更する。

さらに、この発明の構成によれば、フィールド反転回路がメモリへの書込みを制 御する。この回路は、第１の動作モードでは第１のフィールド形式のその時の線 の書込みをＩ水平線期間遅延させ、第２の動作モードでは第２のフィールド形式 のその時のフィールドの書込みを１水平線期間進め、第３の動作モードではその 時のフィールド形式を維持する。比較器が第２の信号のフィールド形式を第１の 信号のフィールド形式と比較し、複数の比較結果、即ち、第１と第２のビデオ信 号がその時間しフィールド形式のフィールドを持っているが、第１のビデオ信号 がその時第１のフィールド形式のフィールドを持っており、第２のビデオ信号が その時第２のフィールド形式のフィールドを持っているか、あるいは、第１のビ デオ信号がその時第２のフィールド形式のフィールドを持っており、第２のビデ オ信号がその時第１のフィールド形式のフィールドを持っているか、の中の１つ を示す出力信号を生成する。信号発生器が複数の選択可能なインクレース補正信 号を発生する。これらの補正信号の各々は上記複数の比較結果の１つに対応する 。

第１図（ａ）〜（１）は、ワイドスクリーンテレビジョンの種々の表示フォーマ ットの説明に有用である。

第２図は、この発明の種々の態様に従うワイドスクリーンテレビジョンの２ｆＭ の水平走査で動作するようにしたもののブロック図である。

第３図は、第２図に示すワイドスクリーンプロセッサのブロック図である。

第４図は、第３図に示すワイドスクリーンプロセッサの詳細を示すブロック図で ある。

第５図は、第４図に示す画面白画面プロセッサのブロック図である。

第６図は、第４図に示すゲートアレーのブロック図で、主信号路、副信号路、出 力信号路を示している。

第７図と第８図は、充分に切り詰めた信号を用いた第１図（ｄ）に示す表示フォ ーマットの発生の説明に用いるタイミング図である。

第９図は、ｌ　ｆＨ−２ｆ＋＋変換における内部２ｆＭ信号を発生する回路のブ ロック図である。

第１Ｏ図は、第２図に示す偏向回路用の組合わせブロック及び回路図である。

第１１図は、第２図に示すＲＧＢインターフェースのブロックである。

第１２図は、第６図に示す副信号路の一部分のブロック図である。

第１３図は、読出し／書込みポインタ衝突の防止の説明に供する５本線ＦＩＦＯ 線メモリの回路図である。

第１４図は、ゲートアレー用の副信号路同期回路を実現するための簡略化した回 路のブロック図である。

第１５図は、上側／下側フィールド指標とビデオフレームの水平線との対応関係 を説明するタイミング図である。

第１６図〜第１８図は、相対的プリセツションを呈する、同時表示されたビデオ 信号について、飛越し構成の完全性を維持するための方法を説明するに有用であ る。

第１９図（ａ）及び第１９図（ｂ）は第２０図に示す回路の動作を説明するのに 有用な波形である。

第２０図は第１６図〜第１８図に関連して説明するインタレース完全性保持用回 路のブロック図である。

第１図のそれぞれは、この発明の異なる構成に従って実現できる単−及び複数画 面表示フす−マットの種々の組合わせの中のいくつかのものを示す。説明のため に選んだこれらのものは、この発明の構成に従うワイドスクリーンテレビジョン を構成するある特定の回路の記述を容易にするためのものである。図示と、説明 の便宜上、一般に、ビデオ源、あるいは、ビデオ信号に関する通常の表示フォー マットの幅対高さ比は４Ｘ３であるとし、一般に、ビデオ源、あるいは、ビデオ 信号に関するワイドスクリーン表示フォーマットの幅対高さ比は、１６×９であ るとする。この発明の構成は、これらの定義によって制限されるものではない。

第１図（ａ）は、４×３の通常のフォーマットの表示比を有する直視型、あるい は、投写型テレビジョンを示す。１６×９フオ一マツト表示比画面が４×３フオ 一マツト表示比信号として伝送される場合は、上部と下部に黒のバーが現れる。

これを一般に郵便受け（レターボックス）フォーマットと呼ぶ。この場合、観察 される画面は表示に使用できる表示面積に関して小さい。別の方法としては、１ ６×９フオ一マツト表示比の源が伝送に先立って変換されて、４×３フオ一マツ ト表示器の観察面の垂直方向を満たすようにされる。しかし、その場合は、かな りの情報が左及び／または右側から切捨てられてしまう。さらに別の方法では、 郵便受はフォーマットを水平方向には引伸ばさずに、垂直方向に引伸ばすことが できるが、こうすると、垂直方向に引伸ばしたことにより歪みが生ずる。これら の３つの方法のどれも特に魅力的であるとはいえない。

第１図（ｂ）は１６Ｘ　９のスクリーンを示す。１６Ｘ９のフォーマットの表示 比のビデオ源は、切り詰めすることなく、歪みを伴うことなく完全に表示される 。１６×９フオ一マツト表示比の郵便受は画面（これは、元来４×３フオ一マツ ト表示比信号であるが）は、充分な垂直解像度を有する大きな表示を行うように 、線倍化（ラインダブリング）または線追加（ラインアディシ５ン）によって順 次走査される。この発明によるワイドスクリーンテレビジョンは、主ビデオ源、 副ビデオ源、あるいは外部ＲＧＢ源に関係なく、このような１６×９フオ一マツ ト表示比信号を表示できる。

第１図（Ｃ）は、４×３フオ一マツト表示比の挿入画面が挿入表示されている１ ６×９フオ一マツト表示比の主信号を示す。主及び副のビデオ信号が両方共、１ ６×９フオ一マツト表示比源である場合は、挿入画面も１６×９フオ一マツト表 示比を持つ。挿入画面は多数の異なる位置に表示することかできる。

第１図（ｄ）は、主及び副ビデオ信号が同じサイズの画面として表示されている 表示フォーマットを示す。各表示領域は８×９のフォーマット表示比を有し、こ れは、当然ながら、１６×９とも４×３とも異なる。このような表示領域に、水 平あるいは垂直歪みを伴うことなく４×３フオ一マツト表示比源を表示するため には、信号の左及び／または右側を切り詰めねばならない。画面を水平方向に詰 込む（ｓｑｕｅｅｚｅ）ことによるある程度のアスペクト比歪みを我慢するなら 、画面のもっと多くの部分を表特表千５−５０７８２４　（５） 示できる。水平方向の詰め込みの結果、画面中の事物は垂直方向に細長くなる。

この発明のワイドスクリーンテレビジョンは、アスペクト比歪みを全く伴わない 最大の切り詰め処理から最大のアスペクト比歪みを伴う無切り詰めまでの、切り 詰めとアスペクト比歪みの任意の組合わせを行うことができる。

Ｗ１ビデオ信号処理路のデータサンプリングＩＩＩＩ限があると、主ビデオ信号 からの表示と同じ大きさの高解像度画面の生成が複雑になる。このような複雑化 を解消するために種々の方法を開発できる。

第１図（ｅ）は、４×３フオーマツトの表示比画面が１６×９フオ一マツト表示 比スクリーンの中央に表示されている表示フォーマットを示す。黒色のバーが左 右両側に現れている。

第１図（ｆ）は、１つの大きな４×３フオ一マツト表示比画面と３つの小さい４ ×３フオ一マツト表示比画面が同時に表示される表示フォーマットを示す。大き い画面の周辺の外側の小さい画面は、時には、ＰＩＦ、即ち、画面内画面（親子 画面）ではなく、ＰＯＰ、即ち、画面外画面と呼ばれる。ＰｒＰまたは画面内画 面（ピクチャ・イン・ピクチャ）という語は、この明細書中では、これら２つの 表示フォーマットに用いられている。ワイドスクリーンテレビジョンに２つのチ ューナが設けられている場合、両方弁内部に設けられている場合でも１つが内部 に、１つが外部、例えば、ビデオカセットレコーダに設けられている場合でも、 表示画面の中の２つは、ビデオ源に従ってリアルタイムで動きを表示できる。残 りの画面は静止画面フォーマットで表示できる。さらにチューナと副信号処理路 とを付加すれば、３以上の動画面を表示できることは理解できよう。また、大画 面と３つの小画面の位置を第１図（ｇ）に示すように切換えることも可能である 。

第１図（ｈ）は、４×３フオ一マツト表示比画面を中央に表示して、６つの小さ い４×３フオ一マツト表示比画面を両側に縦列に表示した別のものを示す。上述 したフォーマットと同様、２つのチューナを備えたワイドスクリーンテレビジョ ンであれば、２つの動画面を表示できる。そして、残りの１１画面は静止画面フ ォーマットで表示されることになる。

第１図（ｉ）は、１２の４×３フオ一マツト表示比画面の基盤目状表示フォーマ ットを示す。このような表示フォーマットは、特に、チャンネル選択ガイドに適 しており、その場合、各画面は異なるチャンネルからの少なくとも静止した画面 である。前の例と同様、動きのある画面の数は、利用できるチューナと信号処理 路の数によって決まる。

第１図に示した種々のフォーマットは一例であって、限定的なものではなく、残 りの図面に示され、以下に詳述するワイドスクリーンテレビジョンによって実現 できる。

この発明の構成によるワイドスクリーンテレビジョンで、２ｆｉ水平走査用とさ れたものの全体的なブロック図が第２図に示されており、全体を１０で示されて いる。

テレビジョンｌＯは、概略的に言えば、ビデオ信号入力部２０、シャーンまたは ＴＶマイクロプロセッサ２１６、ワイドスクリーンプロセッサ３０．１　ｆ、Ｉ −２ｆａ変換器４０、偏向回路５０、ＲＧＢインタフェース６０、ＹＵＶ−ＲＧ Ｂ変換器２４０、映像管駆動回路２４２、直視型または投写型管２４４、及び、 電源７０を含んでいる。種々の回路の異なる機能ブロックへのグループ化は、説 明の便宜を図るためのものであって、このような回路相互間の物理的位置関係を 限定することを意図するものではない。

ビデオ信号入力部２０は、異なるビデオ源からの複数の複合ビデオ信号を受信す るようにされている。ビデオ信号は主ビデオ信号及び副ビデオ信号として、選択 的に切換えることができる。ＲＦスイッチ２０４は２つのアンテナ入力ＡＮＴ　 １とＡＮＴ２を持っている。これらの入力は無線放送アンテナによる受信とケー ブルからの受信の両方のための入力を表わす。ＲＦスイッチ２０４は、第１のチ ューナ２０６と第２のチューナ２０８に、どちらのアンテナ入力を供給するかを 制御する。第１のチューナ２０６の出力は、ワンチップ２０２への入力となる。

ワンチップ２０２は、同調制御、水平及び垂直偏向制御、ビデオ制御に関係する 多数の機能を果たす。図示のワンチップは産業用のＴ　Ａ　７７７７である。第 １のチューナ２０６からの信号からワンチップで生成されたベースバンドビデオ 信号ＶＩＤＥＯＯＵＴはビデオスイッチ２００とワイドスクリーンプロセッサ３ ０のＴＶ１入力への入力となる。ビデオスイッチ２００への他のベースバンドビ デオ入力はＡＵＸ１ａＡＵＸ２で示されている。これらの入力は、ビデオカメラ 、レーザディスクプレーヤ、ビデオテーププレーヤビデオゲーム等に用いること ができる。シャーシまたはＴＶマイクロプロセッサ２１６によって制御されるビ デオスイッチ２００の出力は５ＷＩＴＣＨＥＤ　ＶＩＤＥＯと示されている。こ の５ＷＩＴＣＨＥＤ　ｖＩＤＥＯはワイドスクリーンプロセッサ３０へ別の入力 として供給される。

第３図を参照すると、スイッチＳＷＩワイドスクリーンプロセッサは、Ｙ／Ｃデ コーダ２１０への入力となるＳＥＬ　ＣＯＭＰ　ＯＵＴビデオ信号として、ＴＶ Ｉ信号と５ＷＩＴＣＨＥＤ　ＶＩＤＥＯ信号の一方を選択する。

Ｙ／Ｃデコーダ２１０は適応型線くし形フィルタの形で実現できる。Ｙ／Ｃデコ ーダ２１０へは、さらに２つのビデオ源Ｓｌと８２も入力される。Ｓｌと８２の 各々は異なるＳ−￥Ｈ５源を表わし、各々、別々のルミナンス信号及びクロミナ ンス信号から成っている。いくつかの適応型線くし形フィルタでＹ／Ｃデコーダ の一部として組込まれているような、あるいは、別のスイッチとして実現しても よいスイッチがＴＶマイクロプロセッサ２１６に応答して、ＹＭ及びＣＩＮとし て示した出力として、一対のルミナンス及びクロミナンス信号を選択する。選択 された対をなすルミナンス及びクロミナンス信号は、その後は、主信号として見 なされ、主信号路に沿って処理される。−Ｍあるいは−ＭＮを含む信号表記は主 信号路を表わす。クロミナンス信号ＣＩＮはワイドスクリーンプロセッサによっ て、再びワンチップに返され、色差信号ＵＭ及びＶＭが生成される。ここで、Ｕ は（Ｒ−Ｙ）と間等のものを表わし、■は（Ｂ−Ｙ）と同等である。ＹＭ、ＵＭ 及びＶＭ倍信号、その後の信号処理のために、ワイドスクリーンプロセッサでデ ジタル形式に変換する。

機能的にはワイドスクリーンプロセッサ３０の一部と定義される第２のチューナ ２０８がベースバンドビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、Ｙ／Ｃ デコーダ２２０への入力として、ＴＶ２信号とＳＷＩ　ＴＣＨＥＤＶＩＤＥＯ信 号の１つを選ぶ。Ｙ／Ｃデコーダ２２０は適応型線くし形フィルタとして実施で きる。スイッチＳｗ３とＳＷ４が、Ｙ／Ｃデコーダ２２０のルミナンス及びクロ ミナンス出力と、それぞれＹ　ＥＸＴとＣＥＸＴで示す外部ビデオ源のルミナン ス及びクロミナンス信号の一方を選択する。Ｙ　ＥＸＴ及びＣＥＸＴ信号は、５ −ＶＨ３人力Ｓｌに対応する。Ｙ／Ｃデコーダ２２０とスイッチＳＷ３とＳＷ４ は、いくつかの適応型線くし形フィルタで行われているように、組合わせてもよ い。スイッチＳＷ３とＳＷ４の出力は、この後は、副信号と考えられて、副信号 路に沿って処理される。選択されたルミナンス出力はＹＡとして示されている。

−Ａ、ＡＸ及び−ＡＵＸを含む信号表記は副信号路に関して用いられている。選 択されたクロミナンスは色差信号ＵＡとＶＡに変換される。ＹＡ倍信号ＵＡ倍信 号びＶ−Ａ信号は、その後の信号処理のためにデジタル形式に変換される。主及 び副信号路中でビデオ信号源の切換えを行う構成により、異なる画面表示フォー マットの異なる部分についてのビデオ源選択をどのようにするかについての融通 性が太き（なる。

ＹＭに対応する複合同期信号ＣＯＭＰ　５ＹＮＣがワイドスクリーンプロセッサ から同期分離器２１２に供給される。水平及び垂直同期成分ＨとＶが垂直カウン トダウン回路２１４に入力される。垂直カウントダウン回路はワイドスクリーン プロセッサ３０に供給されるＶＥＲＴ　ＩＣＡＬ　ＲＥＳＥＴ　（垂直リセット ）信号を発生する。

ワイドスクリーンプロセッサは、ＫＧＢインタフェース６０に供給される内部垂 直リセット出力信号ＩＮＴ　ＶＥＲＴ　Ｒ８Ｔ　ＯＵＴを発生する。ＲＧＢイン タフェース６０中のスイッチが、内部垂直リセット出力信号と外部ＲＧＢ源の垂 直同期成分との間の選択を行う。このスイッチの出力は偏向回路５０に供給され る選択された垂直同期成分ＳＥＬ　ＶＥＲＴ　５ＹＮＣである。ＩＩ　ヒテｔ　 信号の水平及び垂直同期信号は、ワイドスクリーンプロセッサ中の同期分離器２ ５０によって生成される。

１、　ｆイー２ｆ□変換器４０は、飛越し走査ビデオ信号を順次走査される非飛 越し信号に変換する働きをする。例えば、水平線の各々が２度表示されるとか、 あるいは、同じフィールド中の隣接水平線の補間によって付加的な水平線の組が 生成される。いくつかの例においては、前の線を用いるか、補間した線を用いる かは、隣接フィールドまたは隣接フレーム間で検出される動きのレベルに応じて 決められる。変換回路４０はビデオＲＡＭ４２０と関連して動作する。ビデオＲ ＡＭは、順次表示を行うために、フレームの１またはそれ以上のフィールドを記 憶するために用いられる。Ｙ　２ｆｌＩ、Ｕ　２ｆヨ及びＶ−２ｆｌＩ信号とし ての変換されたビデオデータはＲＧＢインタフェース６０に供給される。

第１１図に詳細に示されているＲＧＢインタフェース６０は、ビデオ信号入力部 による表示のための、変換ビデオデータまたは外部ＲＧＢビデオデータの選択を 可能とする。外部ＲＧＢ信号は２ｆヨ走査用に適合させられたワイドフォーマッ ト表示比信号とする。主信号の垂直同期成分はワイドスクリーンプロセッサによ ってＲＧＢイン９７　ニー　スｌ：対し、ＩＮＴ　ＶＥＲＴ　Ｒ３Ｔ　ＯＵＴと して供給されて、選択された垂直同期（ｆ　ｖ−またはｆ　ｖ、、、）を偏向回 路５０に供給できるようにする。このワイドスクリーンテレビジョンの動作によ って、内部／外部制御信号ＴＮＴ／ＥＸＴを発生させて、外部ＫＧＢ信号の使用 者による選択を可能とする。しかし、このような外部ＫＧＢ信号が存在しない場 合に、外部ＲＧＢ信号入力を選択すると、ラスタの垂直方向の崩壊、及び、陰極 線管または投写型管の損傷が生じる可能性がある。従って、ＲＧＢインタフェー ス回路は存在しない外部ＲＧＢ入力の選択を無効とするために、外部同期信号を 検出する。ＷＳＰマイクロプロセッサ３４０も、外部ＫＧＢ信号に対するカラー 及び色調制御を行う。

ワイドスクリーンプロセッサ３０は、副ビデオ信号の特殊な信号処理を行う画面 内画面（ピクチャ・イン・ピクチャ）プロセッサ３２０を含んでいる。画面内画 面という用語は、時には、ＰＩＦあるいはビクス・イン・ビクス（ｐｉｘ−ｉｎ 　ｐｉｘ）と省略される。ゲートアレー３００が、第１図（ａ）〜第１図（ｉ） の例で示されているような、種々の表示フォーマットで主及び副ビデオ信号デー タを組合わせる。画面内画面プロセッサ３２０とゲートアレー３００はワイドス クリーンマイクロプロセッサ（ＷＳＰ　μＰ）３４０の制御下にある。マイクロ プロセッサ３４０は、直列バスを介してＴＶマイクロプロセッサ２１６に応動す る。

この直列バスは、データ、クロック信号、イネーブル信号及びリセット信号用の ４本の信号ラインを含んでいる。

ワイドスクリーンプロセッサ３０は、また、３レベルのサンドキャッスル（砂で 作った城）信号として、複合垂直ブランキング／リセット信号を発生する。ある いは、垂直ブランキング信号とリセット信号は別々の信号として生成してもよい 。複合ブランキング信号はビデオ信号入力部によってＲＧＢインタフェースに供 給される。

第１０図にさらに詳細に示す偏向回路５０はワイドスクリーンプロセッサから垂 直リセット信号を、ＲＧＢインタフェース６０から選択された２ｆｎ水平同期信 号を、また、ワイドスクリーンプロセッサから付加的な制御信号を受けとる。こ の付加制御信号は、水平位相合わせ、垂直サイズ調整及び左右ビン調整に関する ものである。偏向回路５０は２ｆ＋！フライバツクパルスをワイドスクリーンプ ロセッサ３０、ｌｆｍ　２ｆ＋＋変換器４０及びＹＵＶ−ＲＧＢ変換器２４０に 供給する。

ワイドスクリーンテレビジョン全体に対する動作電圧は、例えば、ＡＣ主電源に より付勢するようにできる電源７０によって生成される。

ワイドスクリーンプロセッサ３０を策３図により詳細に示す。ワイドスクリーン プロセッサの主要な成分は、ゲートアレー３００、画面白画面回路３０１、アナ ログ−デジタル変換器とデジタル−アナログ変換器、第２のチューナ２０８、ワ イドスクリーンプロセッサ・マイクロプロセッサ３４０及びワイドスクリーン出 力エンコーダ２２７である。ワイドスクリーンプロセッサの詳細な部分ＰＩＦ回 路、が第４図に示されている。ＰＩＦ回路３０１の重要な部分を構成する画面内 画面プロセッサ３２０は第５図により詳細に示されている。また、第６図には、 ゲートアレー３００がより詳細に示されている。第３図に示した多数の素子につ いては、既に詳細に記述した。

第２のチューナ２０８には、ＩＦ段２２４とオーディオ段２２６が付設されてい る。また、第２のチューナ２０８はＷＳＰ　μＰ　３４０と共に動作する。ＷＳ Ｐ　μＰ　３４０は入／出力１１０部３４０Ａとアナログ出力部３４０Ｂとを含 んでいる。１１０部３４０Ａは色ｌｌ（ティント）制御信号とカラー制御信号、 外部ＲＧＢビデオ源を選択するためのＩ　ＮＴ／ＥＸＴ信号、及び、スイッチ５ ＷＩ−３Ｗｅ用の制御信号を供給する。１１０部は、また、偏向回路と陰極線管 を保護するために、ＲＧＢインタフェースからのＥＸＴ　５ＹＮＣＤＥＴ信号を モニタする。アナログ出力部３４０Ｂは、それぞれのインタフェース回路２５４ ．２５６および２５８を通して、垂直サイズ、左右調整及び水平位相用制御信号 を供給する。

ゲートアレー３００は主及び副信号路からのビデオ情報を組合わせて、複合ワイ ドスクリーン表示、例えば、第１図の異なる部分に示されているものの１つを作 る働きをする。ゲートアレー用のクロック情報は、低域通過フィルタ３７６と協 同して動作する位相ロブクループ３７４によって供給される。主ビデオ信号はア ナログ形式で、ＹＭ、ＵＭ及びＶ−Ｍで示した信号として、ＹＵＶ７オーマツト でワイドスクリーンプロセッサに供給される。

これらの主信号は、第４図により詳細に示すアナログ−デジタル変換器３４２と ３４６によってアナログからデジタル形式に変換される。

カラー成分信号は、上位概念的な表記Ｕ及びＶによって示されており、これらは 、Ｒ−Ｙまたは、Ｂ−Ｙ信号、あるいは、■及びＱ信号に付すことができる。シ ステムクロック周波数は１０２４　ｆに、これは約１６ＭＨｚである、なので、 サンプルされたルミナンスの帯域幅は８ＭＨｚに制限される。Ｕ及びＶ信号は５ ００ＫＨｚ、あるいは、ワイドＩについては１．５ＭＨｚに制限されるので、カ ラー成分データのサンプルは、１つのアナログ−デジタル変換器とアナログスイ ッチで行うことができる。このアナログスイッチ、即ち、マルチプレクサ３４４ のための選択線ＵＶ　ＭＵＸは、システムクロックを２で除して得た８ＭＨｚの 信号である。１クロック幅の線開始ＳＯＬパルスが、各水平ビデオ線の始点でこ の信号を同期的に０にリセットする。ついで、ＵＶ　ＭＵＸ線は、その水平線を 通して、各クロックサイクル毎に状態が反転する。

線の長さはクロックサイクルの偶数倍なので、−見切期化されると、ＵＶ　ＭＵ Ｘの状態は、中断されることなく、０．１．０、ｌ・・・・と変化する。アナロ グ−デジタル変換器３４２と３４６からのＹ及びＵＶデータストリームは、アナ ログ−デジタル変換器が各々、１クロツクサイクルの遅延を持っているので、シ フトしている。このデータシフトに対応するために、主信号処理路３０４からの クロックゲート情報も同じように遅延させられなければならない。このクロック ゲート情報が遅延していないと、削除が行われた時、Ｕｖデータは正しく対をな すように組合わされない。この点は、各ＵＶ対が１つのベクトルを表すので、重 要なことである。１つのベクトルからＵ成分は、他のベクトルからのＶ成分と対 にすると、カラーシフトが生じてしまう。先行する対からの■サンプルは、その 時のＵサンプルと共に削除される。このＵＶマルチプレクス法は、各カラー成分 （Ｕ、Ｖ）サンプル対に対して２つのルミナンスサンプルがあるので、２．１： １と称される。Ｕ及びＶの双方に対するナイキスト周波数はルミナンスのナイキ スト周波数の２分の１に実効的に減じられる。従って、ルミナンス成分に対する アナログ−デジタル変換器の出力のナイキスト周波数は８ＭＨｚとなり、一方、 カラー成分に対するアナログ−デジタル変換器の出力のナイキスト周波数は４　 Ｍ　Ｈｚとなる。

ＰＩＦ回路及び／またはゲートアレーは、データ圧縮をしても副データの解像度 が増強されるようにする手段を含むことができる。例えば、対（ベアド）ピクセ ル圧縮及びディザリングとディザリングを含む、多くのデータ減縮及びデータ回 復構想が開発されている。さらに、ビット数が異なる異なったディザリングシー ケンスや、ビット数が異なる異なった対ビクセル圧縮が考えられている。多数の 特定のデータ減縮及び回復構想の１つをＷＳＰ　ａＰ３４０によって選択して、 各特定の画面表示フォーマットについて表示ビデオの解像度を最大にするように することができる。

ゲートアレーは、ＦＩＦＯ３５６と３５８として実現できる線メモリと協同して 動作する補間器を含んでいる。補間器とＦＩＦＯは主信号を必要に応じて再サン プル（リサンプル）するために使用される。別に設けた補間器によって、副信号 を再サンプルできる。ゲートアレー中のクロック及び同期回路が主及び副信号を 組合わせて、ＹＭＸ、ＵＭＸ及びＶ　ＭＸ成分を有する１つの出力ビデオ信号を 作ることを含む、主及び副の両信号のデータ操作を制御する。上記出力成分はデ ジタル−アナログ変換器３６０　、３６２及び３６４によってアナログ形式に変 換される。ＹＳＵ及びＶで示すアナログ形式の信号は、非飛越し走査への変換の ために、ｌｆｍ　２ｆｌＩ変換器４゜に供給される。また、Ｙ、Ｕ及びＶ信号は エンコーダ２２７によってＹ／Ｃフォーマットに符号化されて、パネルのジャッ クに、ワイドフォーマット比出力信号ＹＯＵＴ〜ＥＸＴ　／ＣＯＵＴ　ＥＸＴが 生成される。スイッチＳＷ５が、エンコーダ２２７のための同期信号を、ゲート アレーからｔｖＣ５ＹＮＣＭＮと、Ｐ　Ｉ　Ｆ回路からのＣ５ＹＮＣＡＵＸから 選択する。スイッチＳＷ６は、ワイドスクリーンパネル出力用の同期信号として 、ＹＭとＣ５ＹＮＣＡＵＸのどちらがを選択する。

水平同期回路の部分がより詳細に第９図に示されている。位相比較器２２８は、 低域通過フィルタ２３ｏ１電圧制御発振器２３２、除算器２３４及びキャパシタ ２３６を含む位相ロックループの一部をなしている。電圧制御発振器２３２は、 セラミック共振器または同等のもの２３８に応動して、３２ｆ＊で動作する。電 圧制御発振器の出力は、３２で除算されて、適切な周波数の第２の入力信号とし て位相比較器２２８に供給される。分局器２３４の出力は１ｆ＋＋ＲＥＦタイミ ング信号である。３２ｆ＋＋ＲＥＦタイミング信号とｌ　ｆｌＩＲＥＦタイミン グ信号は１６分の１カウンタ４００に供給される。２ｆ１１出力がパルス幅回路 ４０２に供給される。分周器４００を１１＋　ＲＥＦ信号によってプリセットす ることにより、この分局器は、確実に、ビデオ信号入力部の位相ロブクループと 同期的に動作する。パルス幅回路４０２は２ｆ、Ｉ　ＲＥＦ信号が、位相比較器 ４０４、例えば、ＣＡ　１３９１が適正な動作を行うようにするために充分なパ ルス幅を持つようにする。位相比較器４０４は、低域通過フィルタ４０６と２ｆ ｉ＋電圧制御発振器４０ｇを含む第２の位相ロックループの一部を構成している 。電圧制御発振器４０８は内部２ｆ＋＋タイミング信号を発生し、この信号は順 次走査される表示器を駆動するために用いられる。位相比較器４０４への他方の 入力信号は、２ｆｑフライバツクパルスまたはこれに関係付けられたタイミング 信号である。位相比較器４０４を含む第２の位相ロックループを用いることは、 入力信号の各１ｆや期間内で各２ｆｌ走査周期を対称になるようにするために役 立つ。このようにしなかった場合は、ラスタの分離、例えば、ビデオ線の半分が 右にシフトし、ビデオ線の半分が左にシフトするというようなことが起きる。

第１Ｏ図には、偏向回路５０が詳細に示されている。回路５００は、異なる表示 フォーマットを実現するために必要な垂直過走査の所要量に応じてラスタの垂直 のサイズを調整するために設けられている。線図的に示すように、定電流源５０ ２が垂直ランプキャパシタ５０４を充電する一定量の電流１　ｍＡＭＰを供給す る。トランジスタ５０６が垂直ランプキャパシタに並ダｊに結合されており、垂 直リセット信号に応じて、このキャパシタを周期的に放電させる。

いかなる調整もしなければ、電流Ｉ　ｆｆｉＡＭＰは、ラスタに最大可能な垂直 サイズを与える。これは、第１図（ａ）に示すような、拡大４Ｘ３フオ一マツト 表示比信号源によりワイドスクリーン表示を満たすに必要とされる垂直過走査の 大きさに対応する。より小さな垂直ラスタサイズが必要とされる場合は、可調整 電流源５０８がＩ　ｍＡＭＰから可変量の電流■ＡｏＪを分流させて、垂直ラン プキャパシタ５０４をよりゆっくりと、より小さなピーク値まで充電する。可変 電流源５０８は、垂直サイズ制御回路によって生成された、例えば、アナログ形 式の、垂直サイズ調整信号に応答する。垂直サイズ調整５００は手動垂直サイズ 調整５１０から独立しており、この手動垂直サイズ調整は、ポテンシヨメータあ るいは背面パネル調整ノブによって行うことができる。いずれの場合でも、垂直 偏向コイル５１２は適切な大きさの駆動電流を受ける。水平偏向は、位相調整回 路５１８、左右ピン補正回路５１４．２ｆ、位相ロヲクルーブ５２０及び水平出 力回路５１６によって与えられる。

第１１図には、ＲＧＢインタフェース６０がより詳しく示されている。最終的に 表示される信号が、ｌｆＨ２ｆ、Ｉ変換２！４０の出力と外部ＲＧＢ入力から選 択される。ここで述べるワイドスクリーンテレビジョンを説明するために、外部 ＲＧＢ入力をワイドフォーマット表示比の順次走査源であるとする。外部ＲＧＢ 信号とビデオ信号入力部２０からの複合ブランキング信号がＲＧＢ−ＹＵＶ変換 器６１０に入力される。外部ＲＧＢ信号に対する外部２ｆＨ複合同期信号が外部 同期信号分離器６００に入力される。

垂直同期信号の選択はスイッチ６０８によって行われる。

水平同期信号の選択はスイッチ６０４によって行われる。

ビデオ信号の選択はスイッチ６０６によって行われる。スイッチ６０４．６０６ ．６０８の各々はＷＳＰ　μＰ　３４０によって生成される内部／外部制御信号 に応答する。内部ビデオ源を選択するか外部ビデオ源を選択するかは、利用者の 選択である。しかし、外部ＲＧＢ源が接続されていない、あるいは、ターンオン されていない時に、使用者が不用意にそのような外部源を選択した場合、あるい は、外部源がなくなった場合は、垂直ラスタが崩れ、陰極線管に重大な損傷を生 じさせる可能性がある。そこで、外部同期検出器６０２が外部同期信号の存在を 検出する。この信号がない場合には、スイッチ無効化制御信号が各スイッチ６０ ４．６０６．６０８に送られ、外部ＲＧＢ源からの信号がない時に、このような 外部ＲＧＢ源が選択されることを防止する。ＲＧＢ−ＹＵＶ変換器６１０も、ｗ ｓｐμＰ３４０から色調及びカラー制御信号を受ける。

第４図は、第３図に示したワイドスクリーンプロセッサ３０をさらに詳細に示す ブロック図である。ＹＡ、Ｕ−Ａ及びＶＡ倍信号、解像度処理回路３７０を含む ことのできる画面内画面プロセッサ３２０の入力となる。この発明の一態様によ るワイドスクリーンテレビジョンは、ビデオの伸張及び圧縮ができる。第１図に その一部を示した種々の複合表示フォーマットにより実現される特殊効果は画面 内画面プロセッサ３２０によって生成される。

このプロセッサ３２０は、解像度処理回路３７０からの解像度処理されたデータ 信号Ｙ　ＲＰ、Ｕ　ＲＰ及びＶＲＰを受信するように構成できる。解像度処理は 常に必要なわけではなく、選択された表示フォーマット中に行われる。第５図に 、画面内画面プロセッサ３２０がさらに詳細に示されている。画面内画面プロセ ッサの主要成分は、アナログ−デジタル変換器部３２２、入力部３２４、高速ス イッチ（ＦＳＷ）及びバス部３２６、タイミング及び制御部３２８、及びデジタ ル−アナログ変換部３３０である。

画面内画面プロセッサ３２０は、例えば、トムソン・コンシューマ・エレクトロ ニクス・インコーホレーテッドにより開発された基本ＣＰＩＰチップを改良した ものとして実施できる。この基本ｃｐｒｐチップの詳細は、インディアナ州イン ディアナポリスのトムソン・コンシューマ・エレクトロニクス・インコーホレー テッドから発行されているｒＴｈｅ　ＣＴＣ１４０Ｐｉｃｔｕｒｅ　ｉｎ　Ｐｉ ｃｔｕｒｅ　（ＣＰＩＰ）Ｔｅｃｈｎｉｃａｌ　Ｔｒａｉｎｉｎｇ　Ｍａｎｕａ ｌ　（ＣＴＣ１４０画面内画面（ＣＰＩＰ）技術トレーニング　マニュアル）」 に記載されている。

多数の特徴あるいは特殊効果が可能である。次はその一例である。基本的な特殊 効果は、第１図（Ｃ）に示すような、大きい画面上に小さい画面が置かれたもの である。

これらの大小の画面は同じビデオ信号あるいは別のビデオ信号からでもよく、ま た、入れ換えもできる。一般に、オーディオ信号は常に大きい画面に対応するよ うに切換えられる。小画面はスクリーン上の任意の位置に動かすこともできるし 、あるいは、多数の子め定められた位置に移させることができる。ズーム効果は 、小画面のサイズを、例えば、多数の子め設定されたサイズの任意のものへ大き くしたり小さくする。ある点において、例えば、第１図（ｄ）に示す表示フォー マットの場合、大小の画面は同じ大きさとなる。

単一画面モード、例えば、第１図（ｂ）、第１図（ｅ）あるいは第１図（ｆ）に 示すモードの場合、使用者は、その単一画面の内容を、例えば、１．０　：　１ 〜５．１：１の比の範囲でステップ状にズーム・インすることができるズームモ ードでは、使用者は画面内容をサーチし、あるいは、パンして、スクリーン上の 画像を画面の異なる領域内で動かすことができる。いずれの場合でも、小さい画 面、大きい画面あるいはズームした画面を静止画面（静止画面フォーマット）と して表示できる。この機能により、ビデオの最後の９フレームを繰返しスクリー ン上に表示するストロボフォーマットが可能となる。フレームの繰返し率は、１ 秒につき３０フレームからθフレームまで変えることができる。

この発明の別の構成によるワイドスクリーンテレビジョンで使用される画面内画 面プロセッサは上述した基本的なＣＰＩＰチップの現在の構成とは異なる。基本 的ＣＰＩＰチップを１６×９スクリーンを有するテレビジョンと使用する場合で 、ビデオスピードアップ回路を用いない場合は、広い１６×９スクリーンを走査 することによって、実効的に水平方向に４／３倍の拡大が生じ、そのために、ア スペクト比歪みが生じてしまう。画面中の事物は水平方向に細長くなる。外部ス ピードアップ回路を用いた場合は、アスペクト比歪みは生じないが、画面がスク リーン全体に表示されない。

通常のテレビジョンで使用されているような基本ＣＰＩＦチップを基にした既存 の画面内画面プロセッサは、ある望ましくない結果を伴う特別な態様で動作させ られる。入来ビデオは、主ビデオ源の水平同期信号にロックされた６４０ｆ＋＋ のクロックでサンプルされる。即ち、ＣＰＩＰチップに関連するビデオＲＡＭに 記憶されたデータは、入来する副ビデオ源に対しオーソゴナルに（ｏｒｔｈ−ｏ ｇｏｎａ　Ｉ　ｌｙ）にサンプルされない。これが基本ＣＰＩＰ法によるフィー ルド同期に対する根本的な制限である。入力サンプリング率の非オーソゴナルな 性質のために、サンプルされたデータにスキューエラーが生じてしまう。

この制限は、ビデオＲＡＭを、データの書込みと読出しに同じクロ７りを使わね ばならないＣＰＩチップと共に用いた結果である。例えばビデオＲＡ　Ｍ　３５ ０のようなビデオＲＡＭからのデータが表示される時は、スキニーエラーは、画 面の垂直端縁に沿ったランダムなジッタとして現れ、一般には、非常に不快であ ると考えられる。

基本ＣＰＩＰチップと異なり、この発明の構成に従う画面白画面プロセッサ３２ ０は、複数の選択可能な表示モードの１つで、ビデオデータを非対称に圧縮する ように変更されている。この動作モードでは、画面は水平方向に４＝１で圧縮さ れ、垂直方向には３：１で圧縮される。

この非対称圧縮モードにより、アスペクト比歪みを有する画面が生成されて、ビ デオＲＡＭに記憶される。画面中の事物は水平方向に詰め込まれる。しかし、こ れらの画面が通常の通り、例えば、チャンネル走査モードで、読出されて、１６ ×９フオ一マツト表示比スクリーン上に表示されると、画面は正しく見える。こ の画面はスクリーンを満たし、アスペクト比歪みはない。この発明のこの態様に よる非対称圧縮モードを用いると、外部スピードアップ回路を用いることなく、 １６×９のスクリーン上に特別の表示フォーマットを生成することが可能となる 。

全スクリーンＰＩＦモードでは、自走発振器３４８と共に働く画面白画面プロセ ッサは、例えば適応影線くし形フィルタとすることのできるデコーダからＹ／Ｃ 入力を受取り、この信号をＹ、ＵＳＶカラー成分に復号し、水平及び垂直同期パ ルスを生成する。これらの信号は、ズーム、静止、チャンネル走査などの種々の 全スクリーンモードのために、画面白画面プロセッサで処理される。

例えば、チャンネル走査モード中、ビデオ信号入力部からの水平及び垂直同期は 、サンプルされた信号（異なるチャンネル）が互いに関連性のない同期パルスを 有し、また、見かけ上、時間的にランダムな時点で切換えられるので、何度も中 断するであろう。従って、サンプルクロック（及び読出し／書込みビデオＲＡＭ クロック）は自走発振器によって決められる。静止及びズームモード用には、サ ンプルクロックは入来ビデオ水平同期信号にロックされる。これらの特別なケー スでは、入来ビデオ水平同期の周波数は表示器クロック周波数と同じである。

再び第４図を参照すると、画面白画面プロセッサからのアナログ形式のＹＳＵＳ ＶおよびＣ５ＹＮＣ（複合同期）出力は、エンコーダ回路３６６でＹ／Ｃ成分へ 再符号化することができる。エンコーダ回路３６６は３．５８Ｍ　Ｈ２発振器３ ８０と協同して動作する。このＹ／ＣＰＩＰＥＮＣ信号は、再符号化Ｙ／Ｃ成分 を主信号のＹ／Ｃ成分の代わりに用いることを可能とするＹ／Ｃスイッチ（図示 せず）に接続してもよい。この点以後、ＰＩＰ符号化骨化Ｕ、Ｖおよび同期信号 が、シャーシの残部における水平及び垂直タイミングの基礎となる。この動作モ ードは、主信号路中の補間器及びＦＩＦＯの動作に基づ＜ＰＩＦのズームモード の実行に適している。

さらに第５図を参照すると、画面白画面プロセッサ３２０は、アナログ−デジタ ル変換部３２２、入力部３２４、高速スイッチＦＳＷ及びバス制御部３２６、タ イミング及び制御部３２８、及びデジタル−アナログ変換部３３０を含んでいる 。一般に、画面白画面プロセッサ３２０は、ビデオ信号をデジタル化してルミナ ンス（Ｙ）及び色差信号（Ｕ、Ｖ）とし、その結果をサブサンプルして、上述し たような１メガビツトのビデオＲＡ　Ｍ　３５０に記憶させる。

画面白画面プロセッサ３２０に付設されているビデオＲＡＭ３５０は１メガビツ トのメモリ容量を持つが、これは、８ビツトサンプルでビデオデータの１フィー ルド全部を記憶するには充分な大きさではない。メモリ容量を増すことは、！用 がかかり、さらに複雑な操作回路構成が必要となるであろう。副チャンネルのサ ンプル当たりのビット数を少なくすることは、全体を通じて８ビツトサンプルで 処理される主信号に対して、量子化解像度、あるいは、帯域幅の減少を意味する 。この実効的な帯域幅減少は、副表示画面が相対的に小さい時は、通常問題とは ならないが、副表示画面が相対的に大きい、例えば、主表示画面と同じサイズの 場合は、問題となる可能性がある。解像度処ＥＩ！回路３７０が、副ビデオデー タの量子化解像度あるいは実効帯域幅を増強させるための１つまたはそれ以上の 構想を選択的に実施することができる。例えば、対ビクセル圧縮及びディザリン グと逆ディザリングを含む多数のデータ減縮及びデータ回復構想が開発すれてい る。ディザリング回路は、ビデオＲＡ　Ｍ　３５０の下流、例えば、以下に詳述 するように、ゲートアレーの副信号路中に配置する。さらに、異なるビット数を 伴う異なるディザリングと逆ディザリングシーケンス、及び、異なるビット数の 異なる対ピクセル圧縮が考えられる。各特定の画面表示フォーマットに対して表 示ビデオの解像度を最大にするために、多数の特定データ減縮及び回復構想の１ つをＷＳＰ　ｕＰによって選ぶことができる。

副信号のルミナンス及び色差信号は、８：１：１の６ビツｌ−Ｙ、Ｕ、Ｖ形式で 、画面白画面プロセッサの一部を構成するビデオＲＡＭ３５０に記憶される。即 ち、各成分は６ビツトサンプルに量子化される。色差サンプルの各対に対し８個 のルミナンスサンプルがある。簡単に説明すると、画面白画面プロセッサ３２０ は、入来ビデオデータが、入来副ビデオ同期信号にロックされた６４０ｆＨクロ ック周波数でサンプルされるようなモードでは動作させられる。このモードでは 、ビデオＲＡＭに記憶されたデータはオーソゴナルにサンプルされる。データが 画面白画面プロセッサのビデオＲＡ　Ｍ　３５０から読出される時は、このデー タは入来副ビデオ信号にロックされた同じ８４０ｆｆｆクロツクを用いて読出さ れる。しかし、このデータはオーソゴナルにサンプルされ記憶されるが、そして 、オーソゴナルに読出せるが、主及び副ビデオ源の非同期性のために、ビデオＲ Ａ　Ｍ　３５０から直接オーソゴナルには表示できない。主及び副ビデオ源は、 それらが同じビデオ源からの信号を表示している時のみ、同期していると考えら れる。

ゲートアレー３００の主信号路３０４、副信号路３０６及び出力信号路３１２が ブロック図の形で第６図に示されている。ゲートアレーはさらに、クロブク／同 期回路３２０とｗｓｐ　μＰデコーダ３１０を含んでいる。ｗｓｐ　μＰデコー ダ３１０のＷＳＰ　ＤＡＴＡで示したデータ及びアドレス出力ラインは、画面内 画面プロセッサ３２０と解像度処理回路３７０と同様に、上述した主回路及び信 号路にも供給される。ある回路がゲートアレーの一部をなすかなさないかは、殆 ど、この発明の詳細な説明を容易にするための便宜上の事項である。

ゲートアレーは、異なる画面表示フォーマットを実行するために、必要に応じて 、主ビデオチャンネルを伸張し、圧縮し、あるいは、切り詰める作用をする。ル ミナンス成分Ｙ　ＭＮが、ルミナンス成分の補間の性質に応じた長さの時間、先 入れ先出しくＦＩＦＯ）線メモリ３５６に記憶される。組合わされたクロミナン ス成分Ｕ／Ｖ　ＭＮはＦｒＦＯ３５Ｂに記憶される。副信号のルミナンス及びク ロミナンス成分Ｙ　ＰＩＰ、Ｕ　ＰＩＰ及びＶ　Ｉ’ＩＰはデマルチプレクサ３ ５５によって生成される。

ルミナンス成分は、必要とあれば、回路３５７で解像度処理を受け、必要とあれ ば、補間器３５９によって伸張されて、出力として信号Ｙ　ＡＵＸが生成される 。

ある場合には、副表示が第１図（ｄ）に示すように主信号表示と同じ大きさとな ることがある。画面内画面プロセッサ及びビデオＲＡ　Ｍ　３５０に付随するメ モリの制限のために、そのような大きな面積を満たすには、データ点、即ち、ビ クセルの数が不足することがある。そのような場合には、解像度処理回路３５７ を用いて、データ圧縮あるいは減縮の際に失われたビクセルに置き代えるべきビ クセルを副ビデオ信号に回復することができる。この解像度処理は第４図に示さ れた回路３７０によって行われるものに対応させることができる。例えば、回路 ３７０はディザリング回路とし、回路３５７をディザリング回路とすることがで きる。

さらに、第１２図を参照すると、副ビデオ入力データは６４０ｆＮの周波数でサ ンプルされ、ビデオＲＡＭ３５０に記憶される。副データはビデオＲＡ　Ｍ　３ ５０から読出され、ＶＲＡＭ　ＯＵＴとして示されティる。ＰＵＦ回路３０１は 、また、副画面を水平及び垂直方向に、非対称に減縮することができると同時に 、同じ整数の係数分の１に減縮することもできる。副チヤンネルデータは、４ビ ツトラツチ３５２Ａと３５２Ｂ、副ＦＩＦＯ３５４、タイミング回路３６９及び 同期回路３６８によって、バッファされ主チヤンネルデジタルビデオに同期化さ れる。ＶＲＡＭ　ＯＵＴデータは、デマルチプレクサ３５５によって、Ｙ（ルミ ナンス）、Ｕ、Ｖ（カラー成分）及びＦＳＷ　ＤＡＴ（高速スイッチデータ）に 分類される。ＦＳＷ　ＤＡＴは、どのフィールド形式がビデオＲＡＭに書込まれ たかを示す。ＰＩＰ　ＦＳＷ信号がＰＩＰ回路から直接供給され、ビデオＲＡＭ から読出されたどのフィールドが小画面モード時に表示されるべきかを決めるた めに、出力制御回路３２１に供給される。

副チャンネルは６４０ｆ、Ｉでサンプルされ、一方主チヤンネルは１０２４ｆＨ でサンプルされる。副チャンネルＦｒＦＯ３５４は、データを、副チヤンネルサ ンプル周波数から主チヤンネルクロック周波数に変換する。この過程において、 ビデオ信号は８１５（１０２４／６４０　）の圧縮を受ける。これは、副チャン ネル信号を正しく表示するに必要な４／３の圧縮より大きい。従って、副チャン ネルは、４×３の小画面を正しく表示するためには、補間器３５９によって伸張 されねばならない。補間器３５９は補間器制御回路３７１によって制御され、補 間器制御回路３７１自身はＷＳＰ　μＰ　３４０に応答する。必要とされる補間 器による伸張の量は５／６である。伸張係数Ｘは次のようにして決められる。

Ｘ＝　（６４０／１０２４）　＊　（４／３）　−５／６クロミナンス成分Ｕ　 ＰＩＰとＶ　ＰＩＰは回路３６７によって、ルミナンス成分の補間の内容に応じ て決まる長さの時間遅延され、信号Ｕ　ＡＵＸとＶ　ＡＵＸが出力として生成さ れる。主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、ＦＩＦＯ３５４，３５ ６及び３５８の読出しイネーブル信号を制御することにより、出力信号路３１２ 中のそれぞれのマルチプレクサ３１５．３１７及び３１９で組合わされる。マル チプレクサ３１５．３１？　、３１９は出力マルチプレクサ制御回路３２１に応 答する。この出力マルチプレクサ制御回路３２１は、画面内画面プロセッサとＷ ＳＰ　μＰ３４０からのクロック信号、線開始信号、水平線カウンタ信号、垂直 ブランキングリセット信号及び高速スイッチの出力に応答する。マルチプレクサ されたルミナンス及びクロミナンス成分Ｙ　ＭＸ、Ｕ　ＭＸ及びＶＭＸは、それ ぞれのデジタル／アナログ変換器３６０．３６２及び３６４に供給される。第４ 図に示すように、このデジタル−アナログ変換器３６０．３６２．３６４の後段 にはそれぞれ低域通過フィルタ３６１．３６３．３６５が接続されている。画面 内画面プロセッサ、ゲートアレー及びデータ減縮回路の種々の機能はＷＳＰ　μ Ｐ３４０によって制御されるＷＳＰ　μＰ３４０は、これに直列バスを介して接 続されたＴＶ　μＰ　２１６に応答する。この直列バスは、図示のように、デー タ、クロック信号、イネーブル信号及びリセット信号用のラインを有する４本線 バスとすることができる。ＷＳＰ　μＰ３４０はＷＳＰ　μＰデコーダ３１０を 通してゲートアレーの種々の回路と交信する。

１つのケースでは、４Ｘ３ＮＴＳＣビデオを、表示画面のアスペクト比歪みを避 けるために、係数４７３で圧縮することが必要となる。別のケースでは、通常は 垂直方向のズーミングをも伴う、水平ズーミングを行うために、ビデオを伸張す ることもある。３３％までの水平ズーミング動作は、圧縮を４７３未満に減じる ことによって行うことができる。サンプル補間器は、５−ＶＨＳフォーマットで は５．５ＭＨｚまでとなるルミナンスビデオ帯域幅が、１１０２４ｆの時は８Ｍ Ｈｚであるナイキスト折返し周波数の大きなパーセンテージを占めるので、入来 ビデオを新たなピクセル位置に計算しなおすために用いられる。

第６図に示すように、ルミナンスデータＹ　ＭＮは、ビデオの圧縮または伸張に 基づいてサンプル値を再計算（ｒｅｃａｌｃｕｌａｔｅ）する主信号路３０４中 の補間器３３７を通される。スイッチ、即ち、ルート選択器３２３及び３３１の 機能は、ＦＩＦＯ３５６と補間器３３７の相対位置に対する主信号路３０４のト ポロジーを反転させることである。即ち、これらのスイッチは、例えば画面圧縮 に必要とされる場合などに、補間器３３７がＦＩＦＯ３５６に先行するようにす るか、画面伸張に必要とされる場合のように、ＦＩＦ０３５６が補間器３３７に 先行するようにするかを選択する。

スイッチ３２３と３３１はルート制御回路３３５に応答し、この回路３３５自体 はＷＳＰ　μＰ３４０に応答する。副ビデオ信号がビデオＲＡＭ３５０に記憶す るために圧縮され、実用目的には伸張のみが必要であることが想起されよう。

従って、ＩＩ信号路にはこれらに相当するスイッチは不要である。

例えば、ＦＩＦＯを用いてビデオ圧縮及び伸張を実施するためには、４個目ごと のサンプルがこのＦ■Ｆ０３５６に書込まれることを禁止することができる。こ れに特表平５−５０７８２４　（１３） よって、４／３圧縮が行われる。ＦＩＦＯから読出されるデータが凹凸にならず に、滑らかとなるように、ＦＩＦＯに書込まれているルミナンスサンプルを再計 算するのは、補間器３３７の機能である。伸張は圧縮と全く逆の態様で行うこと ができる。圧縮の場合は、書込みイネーブル信号には、禁止パルスの形でクロッ クゲーティング情報が付されている。データの伸張のためには、クロックゲーテ ィング情報は読出しイネーブル信号に適用される。これにより、データがＦＩＦ Ｏ３５６から読出される時に、データの中断（ポーズ）が行われる。この場合、 サンプルされたデータを凹凸のある状態から滑らかになるように再計算するのは 、この処理中はＦＩＦＯ３５６に後続した位置にある補間器３３７の機能である 。伸張の場合、データは、ＦＩＦＯ３５６から読出されている時及び補間器３３ ７にクロック供給されている時に、中断されねばならない。これは、データが連 続して補間器３３７中をクロックされる圧縮の場合と異なる。圧縮及び伸張の両 方の場合において、クロックゲーティング動作は、容易に、同期した態様で行わ せることができる。即ち、事象は、システムクロック１０２４　ｆ　Ｍの立上が りエツジを基礎にして生じる。

副信号の補間は副信号路３０６で行われる。ＰＩＦ回路３０１カ、６ビツトＹＳ Ｕ、　Ｖ、　８　：　ｌ　：　１　メモｌＪテア６ビデオＲＡ　Ｍ　３５０を操 作して、入来ビデオデータを記憶させる。ビデオＲＡＭ３５０はビデオデータの ２フィールド分を複数のメモリ位置に保持する。各メモリ位置はデータの８ビツ トを保持する。各８ビツト位置には、１つの６ビツトＹ（ルミナンス）サンプル （６４０ｆｌｌでサンプルされたもの）と他に２つのビットがある。これら他の ２ビツトは、高速スイッチデータ（ＦＳＷ　ＤＡＴ）か、ＵまたはＶサンプル（ ８０ｆイでサンプルされたもの）の一部かのいずれか一方を保持している。ＦＳ Ｗ　ＤＡＴの値は、どの型のフィールドがビデオＲＡＭに書込まれたかを示す。

ビデオＲＡＭ３５０にはデータの２フィールド分が記憶されており、全ビデオＲ Ａ　Ｍ　３５０は表示期間中に読出されるので、両方のフィールドが表示走査期 間中に読出される。ＰＩＦ回路３０１は、高速スイッチデータを用いることによ り、どちらのフィールドをメモリから読出して表示すべきかを決める。ＰＩＦ回 路は、動きの分断という問題を解決するために、常に、書込まれているものと反 対のフィールドの型を読出す。読出されているフィールドの型が表示中のものと 逆である場合は、ビデオＲＡＭに記憶されている偶数フィールドが、そのフィー ルドがメモリから読出される時に、そのフィールドの最上部の線を削除して反転 される。その結果、小画面は動きの分断を伴うことなく正しいインターレースを 維持する。

クロ、り／同期回路３２０はＦ　Ｉ　Ｆ　０３５４．３５６及び３５８を動作さ せるために必要な読出し、書込み、及びイネーブル信号を発生する。主及び副チ ャンネルのためのＦＩＦＯは、各ビデオ線の後で表示するのに必要な部分につい てデータを記憶のために書込むようにイネーブルされる。データは、表示の同じ １つまたはそれ以上の線上で各源からのデータを組合わせるために必要とされる 、主及び副チャンネルのうちの一方（両方ではなく）から書込まれる。副チャン ネルのＦＩＦＯ３５４は副ビデオ信号に同期して書込まれるが、読出しは主ビデ オ信号に同期して行われる。主ビデオ信号成分は主ビデオ信号と同期してＦＩＦ Ｏ３５６と３５８に読込まれ、主ビデオに同期してメモリから読出される。主チ ャンネルと副チヤンネル間で読出し機能が切換えられる頻度は、選択された特定 の特殊効果の関数である。

切り詰め形の並置画面のような別の特殊効果の発生は、線メモリＦＩＦＯに対す る読出し及び書込みイネーブル制御信号を操作して行われる。この表示フォーマ ットのための処理が第７図と第８図に示されている。切り詰め並置表示画面の場 合は、副チャンネルの２０４８ｘ　８　Ｆ　Ｉ　ＦＯ３５４に対する書込みイネ ーブル制御信号（ＷＲＥＮ−ＡＸ）は、第７図に示すように、表示有効線期間の （１／２）　＊　（５／１２）　＝５／１２、即ち、約４１％（ポスト・スピー ドアップ（ｐｏｓｔ　５ｐｅｅｄ　ｕｐ）の場合）、または、副チャンネルの有 効線期間の６７％（ブリ・スピードアップ（ｐｒｅ　５ｐｅｅｄ　ｕｐ）の場合 ）の間、アクティブとなる。これは、約３３％の切り詰め（約６７％が有効画面 ）及び補間器による５／６の信号伸張に相当する。第８図の上部に示す主ビデオ チャンネルにおいては、９１０ｘ８ＦＩＦＯ３５６と３５８に対する書込みイネ ーブル制御信号（ＷＲ−ＥＮ　ＭＮ　Ｙ）は、表示有効線期間の（１／２）＊（ ４／３）＝０．６７、即ち、６７％の間、アクティブとなる。

これは、約３３％の切り詰め、及び、９１０ｘ８ＦＩＦＯにより主チヤンネルビ デオに対して施される４／３の圧縮比に相当する。

ＦＩＦＯの各々において、ビデオデータは、ある特定の時点で読出されるように パブファされる。データを各ＦＩＦＯから読出すことのできる時間の有効領域は 、選んだ表示フォーマットによって決まる。図示した並置切り詰めモードの例に おいては、主チヤンネルビデオは表示の左半部に表示されており、副チヤンネル ビデオは表示の右手部に表示される。各波形の任意のビデオ部分は、図示のよう に、主及び副チャンネルで異なっている。主チャンネルの９１０ｘ８ＦＩＦＯの 読出しイネーブル制御ｆｆｉ号（ＲＤ　ＥＮ　ＭＮ）は、ビデオバックポーチに 直ちに続く有効ビデオの開始点で始まる表示の表示有効線期間の５０％の間、ア クティブである。副チヤンネル読出しイネーブル制御信号（ＲＤ　ＥＮ　ＡＸ） は、ＲＤ−ＥＮ　ＭＮ信号の立下がりエツジで始まり、主チヤンネルビデオのフ ロントポーチの開始点で終わる表示有効線期間の残りの５０％の間、アクティブ とされる。書込みイネーブル制御信号は、それぞれのＦＩＦＯ入カデータ（主ま たは副）と同期しており、一方、読出しイネーブ特表千５−５０７８２４　（１ ４） 小制御信号は主チヤンネルビデオと同期している。

第１図（ｄ）に示す表示フォーマットは、２つのほぼ全フィールドの画面を並置 フォーマットで表示できるので、特に望ましい。この表示は、特にワイドフォー マット表示比の表示、例えば、１６Ｘ９に有効でかつ適している。はとんどのＮ ＴＳＣ信号は４×３フオーマツトで表わされており、これは、勿論、１２×９に 相当する。２つの４×３フオ一マツト表示比のＮＴＳＣ画面を、これらの画面を ３３％切り詰めるか、または、３３％詰め込め、アスペクト比歪みを導入して、 同じ１６×９フオ一マツト表示比の表示器上に表示することができる。使用者の 好みに応じて、画面切り詰めとアスペクト比歪みとの比を０％と３３％の両限界 間の任意の点に設定できる。例えば、２つの並置画面を１６．７％詰め込み、１ ６．７％切り詰めて表示することができる。

１６×９フオーマツトの表示比の表示に要する水平表示時間は４Ｘ３フオーマツ トの表示比の表示の場合と同じである。なぜなら、両方共、正規の線の長さが６ ２．５μ秒だからである。従って、ＮＴＳＣビデオ信号は、歪みを生じさせるこ となく正しいアスペクト比を保持するためには、４／３倍にスピードアップされ ねばならない。この４／３という係数は、２つの表示フォーマットの比、４／３ ＝　（１６／９）／　（４／３）として計算される。ビデオ信号をスピードアッ プするために、この発明の態様に従って可変補間器が用いられる。

過去においては、入力と出力において異なるクロック周波数を持つＦＩＦＯが、 同様の機能の遂行のために用いられていた。比較のために、２つのＮＴＳＣＸ３ フォーマット表示比信号が１つの４×３フオ一マツト表示比の表示器上に表示す るとすれば、各画面は５０％だけ、歪ませるか、切り詰めるか、あるいはその両 方を組合わせなければならない。ワイドスクリーン関係で必要とされるスピード アップに相当するスピードアップは不要である。

一般に、ビデオ表示器と偏向システムは主ビデオ信号に同期化される。主ビデオ 信号は、前述したように、ワイドスクリーン表示全面に表示するためにはスピー ドアップされねばならない。副ビデオ信号は第１のビデオ信号とビデオ表示器に 垂直同期させる必要がある。副ビデオ信号はフィールドメモリ中で、ｌフィール ド期間の一部に相当する長さだけ遅延させられ、次いで、線メモリで伸張される 。副ビデオデータの主ビデオデータとの同期化は、フィールドメモリとしてビデ オＲＡ　Ｍ　３５０を用い、信号の伸張のために先入れ先出しくＦ　Ｉ　ＦＯ） 線メモリ装置３５４を用いて行われる。

しかし、読出しクロックと書込みクロックの非同期性のために、読出し／書込み ポインタ衝突を避けるための手段を施す必要がある。読出し／書込みポインタの 衝突は、新しいデータがＦＩＦＯに書込まれる機会を持つ前に、古いデータがＦ ＩＦＯから読出される時に起きる。

ＦＩＦＯのサイズは、読出し／書込みポインタの衝突を避けるに合理的に必要で あると考えられる最小線記憶容量に関係している。第１２図〜第２０図を参照し て、読出し／書込みポインタ衝突を避け、インタレース構成の完全性を保持する ためのフィールド同期システムをさらに詳しく説明する。

画面白画面プロセッサは、入来副ビデオ信号の水平同期成分にロックされた６４ ０ｆｍのクロックで副ビデオデータがサンプルされるように動作する。この動作 により、オーソゴナルにサンプルされたデータをビデオＲＡＭ３５０に記憶する ことができる。データは同じ＜６４Ｏｆ＋＋の周波数でビデオＲＡＭから読出さ れねばならない。このデータは、主及び副ビデオ源の全体として非同期的な性質 のために、変更を加えることなしには、ビデオＲＡＭからオーソゴナルに表示す ることは出来ない。副信号の主信号への同期化を容易にするために、互いに独立 した書込み及び読出しボートクロックを有する線メモリが、副信号路中、ビデオ ＲＡ　Ｍ　３５０の出力の後に配置されている。

さらに詳しく説明すると、第１２図に示すように、ビデオＲＡＭ３５０の出力は 、２つの４ビツトラツチ３５２Ａと３５２Ｂのうちの第１のものへ入力されてい る。ＶＲＡＭ＝ＯＵＴ出力は４ビツトのデータブロックである。４ビツトラツチ は副信号を再組合わせして、８ビツトのデータブロックにするために用いられて いる。また、これらのラッチはデータクロック周波数を１２８Ｏｆ＋＋から６４ ０【Ｈに低下させる。８ビツトのデータブロックは、ビデオＲＡ　Ｍ　３５０へ の記憶のために副ビデオデータをサンプルした時に用いたものと同じ６４０ｆ、 のクロックによって、ＦｒＦＯ３５４に書込まれる。ＦＩＦＯ３５４のサイズは 、２０４８Ｘ　８である。８ビツトデータブロツクは１０２４１ｎの表示器クロ ックによってＦｒＦＯ３５４から読出される。この１０２４　ｆ冨の表示クロッ クは主ビデオ信号の水平同期成分にロックされている。この独立した読出しボー トクロックと書込みボートクロックを有する複数線メモリを用いる基本構成によ り、オーソゴナルにサンプルされたデータをオーソゴナルに表示することが可能 となる。８ビツトデータブロツクは、デマルチプレクサ３５５によって、６ビツ トのルミナンス及び色差サンプルに分割される。これらのデータサンプルは、必 要に応じて、所要のフォーマット表示比を得るに必要な補間処理を受け、ビデオ データ出力として書込まれる。

副チャンネルＦＩＦＯにおける読出し／書込みポインタ衝突を避けるようにする ためには、第１に、充分に大きいメモリを選ぶ必要がある。３３％切り詰めた普 通のフォーマット表示比のビデオを表示するために、サイズが２０４８Ｘ　８の 副ＦＩＦＯは、次のようにして計算された５、９本の線のビデオデータを記憶で きる。ここで、Ｎは回数、Ｌは各線の長さである。８２％が有効線期間であると して、 Ｎ＝　（２／３）　＊　（０，８２）　＊　（６４０）　＝３５０Ｌ　＝２０４ ８／３５０＝５．９ この発明の一態様では、フィールド当たり線２本より大きいプリセツション周波 数は起こりそうにないとしている。従って、副チヤンネル用の５本線ＦＩＦＯの 設計基準は、読出し／書込みポインタの衝突を防止するには充分と言える。

副チャンネルＦＩＦＯのメモリの使用法は第１３図に示すように、マブピングす ることができる。副信号路のＦＩＦＯ３５４における書込みと読出しを制御する ための線遅延（Ｚ−’）とリセットパルスを発生するＤ型フリップフロップによ り形成された簡略化した回路のブロック図を第１４図に示す。新しい主信号フィ ールドの開始点で、書込みポインタＦＩＦＯの始点にリセットされる。このＷＲ ＲＳＴ　ＡＸと示したリセットパルスは、Ｈ３ＹＮＣＡＸでサンプルされたＶ　 ５ＹＮＣＭＮ（７）組合わせである。即ち、ＷＲＲＳＴ　ＡＸは、主信号の垂直 同期パルスの後に生じる副ビデオ信号の１番目の水平同期パルスで生じる。主信 号の２本の水平線分の後、読出しポインタがＦｒＦＯ３５４の開始点にリセット される。このリセットパルスをＲＤ　ＲＳＴ　ＡＸで表わす。

即ち、ＲＤ　ＲＳＴ　ＡＸは、主信号の垂直同期パルスの後に生じる主ビデオ信 号の３番目の水平同期ノくルスで、更に別の言い方をすれば、ＷＲＲＳＴ　ＡＸ パルスの後に生じる主信号の２番目の水平同期パルスで発生する。

主信号と副信号は非同期なので、読出しポインタがリセットされた時に書込みポ インタが正確にはどこにあるかという点に関して、幾分か不明確さがある。書込 みポインタは読出しポインタより少なくとも２本の線だけ先行していることはわ かっている。しかし、副チヤンネル水平同期信号の周波数が主チヤンネル水平同 期信号よりも高い場合は、書込みポインタは図示の線２マーカより先に進んでし まっているであろう。このようにして、フィールド当たり線２本分より小さいプ リセツション周波数を持つ全信号について、ポインタの衝突が防止される。

！ＩＩチャンネルＦＩＦＯ３５４は、適切にタイミングをとった読出し及び書込 みリセット信号を用いて、線５本分ずつに分割される。この構成によれば、読出 し及び書込みポインタは、各表示フィールドの開始点で、少なくとも線２本分互 いに離れて初期化される。

ＦＩＦＯが完全な５本線長を持たないと、システムは書込みポインタから読出し ポインタまでのメモリ距離を犠牲にする。これは、異なる詰め込みモードについ ての場合、例えば、１６％詰め込みの場合である。

１６％詰め込みは、 Ｎ＝　（５／６）　＊　（０，８２）　＊　（６４０）　＝４３７Ｌ　＝２０４ ８　（５＊４３７）　＝４．７これらの場合は、ＦＩＦＯは５本線長より短いこ とがわかる。１６％詰め込みの場合、実際のＦＩＦＯの長さは４．７本の線の長 さである。３３％詰め込みについてのＮ式の係数０．８はＣＰＩＰチップの動作 上の限界を反映している。

ＦＩＦＯ続出しリセットと書込みリセットは有効ビデオ信号の最低２本の線分は 離れているので、上記の犠牲は、読出しポインタが書込みポインタに追いつける ようにすることになってしまう。また、画面白画面プロセッサは、ビデオＲＡ　 Ｍ　３５０に５１２個より多くのビデオサンプルを記憶させることができないの で、ビデオ線の８０％しか有効であると考えられない。実際には、これでも、良 好な有効ビデオ線が供給される。このような場合において、プリセツション周波 数は、より多くの可視画面内容を得るために犠牲にされている。さらに、副ビデ オにはより多くの歪みが存在している。最悪の場合、主及び副ビデオ態量のフィ ールド当たり１本の線までのプリセツションは許容できる。これは殆どのビデオ 源に必要とされる以上のものであり、最も用いられることが少ないと考えられる 特殊モードでは、プリセツション周波数の許容量が犠牲とされる。

ＦＩＦＯの非同期読出し及び書込みから生じる別の問題は、副チヤンネルビデオ のインクレース（飛び越し構成）の完全性を保持するという問題である。表示器 は主チヤンネルビデオにロックされているので、表示されているその時のフィー ルドの形式、即ち、上側のフィールドか下側のフィールドか、は主信号によって 決まる。ビデオＲＡ　Ｍ　３５０のメモリに記憶され、主チャンネルのフィール ドの開始点で読出し得る状態となっているフィ−ルド形式は、表示されたフィー ルド形式と同じであるかもしれないし、同じでないかもしれない。ビデオＲＡＭ ３５０に記憶された副フイールド形式を主チヤンネル表示のフィールド形式に合 わせるために変更する必要があるかもしれない。

画面内画面プロセッサ３２０とゲートアレー３００は、ＮＴＳＣ信号の２６２． ５本の線のフィールドを２６３本の線の上側フィールド（奇数フィールドと呼ぶ こともある）と２６２本の線の下側フィールド（偶数フィールドと呼ぶこともあ る）とに量子化する。これは、垂直同期信号が水平同期を表わすパルスでサンプ ルされるという事実による。これを第１５図に示す。上側／下側フィールド形式 指標は、上側フィールドについては値１を有し、下側フィールドについては値０ を持っている。上側フィールドは奇数番目の線１〜２６３を含んでいる。下側フ ィールドは偶数番目の線２〜２６２を含んでいる。第１６図において、１番目の フィールド形式指標Ｕ／Ｌ　ＭＡＩＮ　５ｒＧＮＡＬは主ビデオチャンネルのフ ィールド形式を表わす。

信号Ｈ３ＹＮＣＡＸは副チャンネルの各線に対する水平同期信号を表わす。

フィールド形式指標Ｕ／Ｌ　（Ａ）は、各副チヤンネル線が「正常」に書込まれ ている場合の、ビデオＲＡＭ３５０に記憶されているフィールド形式を表わす。

ここで用いられている「正常」という語は、上側フィールドが受取られデコード されている時に、奇数番目の線ｌ〜２６３がビデオＲＡ　Ｍ　３５０に書込まれ ることを示す。フィールド形式指標Ｕ／Ｌ　（Ｂ）は、上側フィールドの受信中 に上側フィールドの１番目の線がビデオＲＡ　Ｍ　３５０に書込まれない場合の 、ビデオＲＡ　Ｍ　３５０に記憶されているフィールド形式を表わす。この場合 、１番目の線は、実際は下側フィールドの最後の線（２６２番目）に付加される 。これにより、線２がフレーム中で最初の表示線となり、線３が２番目の表示線 となるので、実効的にはフィールド形式が反転したことになる。そこで、受取ら れた上側フィールドは下側フィールドとなり、下側フィールドが上側フィールド となる。フィールド形式指標Ｕ／Ｌ　（Ｃ）は、上側フィールドの最後の線が、 下側フィールドが受取られる時にビデオＲＡ　Ｍ　３５０に加えられる時の、ビ デオＲＡ　Ｍ　３５０に記憶されたフィールドの形式を表わす。この場合、線２ ６３が最初の表示線となり、線ｌが２番目に表示される線となるので、フィール ド形式が実効的に反転する。

上記のモードＢとＣにおける線の加減は、これらの線が垂直リトレースまたは過 走査（オーバスキャン）中に生じるものなので、副チヤンネル画面の画質を低下 させることはない。表示される線の順序が第１８図に示されており、実線は上側 フィールドの線を表わし、点線は下側フィールド線を表わしている。

主及び副チャンネル信号がプリセスするので、Ｕ／ＬＭＡＩＮ　５ＩＧＮＡＬは 、副チャンネルＵ／Ｌ　（ＡｌＢ、Ｃ）フィールド形式指標に対して左または右 にソフトする。図示の位置では、決定エツジが領域Ａにあるので、データはモー ドＡによってビデオＲＡ　Ｍ　３５０に書込まれる必要がある。モードＡが適当 である理由は、画面内画面プロセッサが垂直同期信号を受取っている時は、表示 器がビデｒ　ＲＡ　Ｍ　３５０からＶ　５ＹＮＣＭＮ（主チヤンネル垂直同期） から読出すことを要求するフィールド形式と同じフィールド形式をビデオＲＡ　 Ｍ　３５０に書込むからである。信号がプリセスすると、それらの信号の相対位 置に応じてモードが変わる。有効なモードを第１６図の上部と第１７図の表に線 図的に示す。モードＢとＣに重なりがあるが、これは、モードＢが有効な時間の 大部分では、モードＣも有効であり、また、モードＣが有効な時間の大部分で、 モードＢが有効であるためである。

これは、２６２本の線の中の２本の線を除いて真である。

ＢとＣの両方のモードが有効な時は、どちらのモードを用いてもよい。

この発明の構成によるインタレース完全性維持のための回路７００のブロック図 が第２０図に示されている。回路７００の出力信号は、第１２図に示すように、 ビデオＲＡＭ３５０と副ビデオ信号路中のＦＩＦＯ３５４と主信号路中のＦＩＦ Ｏ３５６に対する書込み及び読出しリセット制御信号である。主ビデオ信号のフ ィールド形式は一対の信号ｖＳＹＮＣ−ＭＮとＨ８ＹＮＣ−ＭＮからめられる。

副ビデオ信号のフィールド形式は、対応する一対の信号ｖＳＹＮＣ−ＡＸとＨ８ ＹＮＣ−ＡＸからめられる。

各信号対はゲートアレーで設定される予め定められた位相関係を持っている。こ の関係を第１９図（ａ）〜第１９図（Ｃ）に示す。この関係は両方の信号対に当 てはまる。

各々の場合において、Ｈ９ＹＮＣは方形波で、その立上がりエツジはそれぞれの 信号の水平線の開始点に対応する。各場合において、ｖＳＹＮＣはｌフィールド に工つの立上がりエツジしか持たず、その立上がりエツジはそれぞれの信号の垂 直フィールドの開始点に相当する。それぞれの信号対の立上がりエツジ間の関係 は、副信号のフィールド形式を主信号のフィールド形式に整合させる必要がある 場合に、どの様なステップをとらねばならないかを決めるために、回路７００に よってテストされる。

不明確さを防止するために、主信号対の前縁は水平線期間の１／８より近くはな らない。副信号対の前縁は水平線期間の１／１０より近くはならない。このよう にすることにより、前縁相互間のジッタが防止される。この関係はゲートアレー 中のタイミング回路によって保証される。

主信号対ＶＳＹＮＣＭＮとＨ３ＹＮＣＭＮは第１のフィールド形式回路７０２に 入力される。第１のフィールド形式回路７０２は２つのＤ型フリップフロップを 含んでいる。１つのケースでは、Ｈ５ＹＮＣＭＮはＶＳＹＮＣＭＮによってサン プルされる。即ち、ｖＳＹプの出力は主信号に対する上側／下側フィールド指標 ＵＬ　ＭＮで、これは、上側フィールド形式に対しては論理Ｈ１で、下側フィー ルド形式に対しては論理ＬＯであるが、これは任意事項である。他方のケースで は、ｖＳＹＮＣＭＮは、第１４図に関して説明したフリップ７０ツブ８５２にお いてなされるのと丁度同じように、Ｈ３ＹＮＣＭＮによってサンプルされる。こ れによって、水平信号に対して同期された垂直信号である出力Ｖ、が供給される 。

副信号対ＶＳＹＮＣＡＸとＨＳ　Ｙ　Ｎ　ＣＡ　Ｘ　ハ、同じく２つのＤ型フリ ップ７０ツブを有する第１のフィールド形式回路７１０へ入力される。一方のケ ースでは、Ｈ３ＹＮＣＡＸはｖＳＹＮＣ−ＡＸによってサンプルサれる。即ち、 ＶＳＹＮＣＡＸはクロック入力である。

このフリップ７０ツブの出力は副信号に対する上側／下側フィールド指標ＵＬ　 ＡＸで、これは、例えば、上側フィールド形式に対しては論理Ｈ１，下側フィー ルド形式に対しては論理ＬＯとなる。しかし、これも任意決定事項である。他方 のケースでは、ＶＳＹＮＣＡＸは、第１４図に関して説明したフリップフロップ ８５２においてなされるのと丁度同じように、Ｈ８ＹＮＣＡＸによってサンプル される。これによって、水平信号に対して同期された垂直信号である出力Ｖ、が 供給される。

両方の信号についてのフィールド形式の決定が第１９図（ａ）〜第１９図（Ｃ） に示されている。フィールドエツジの立上がり開始が、第１９図（ｂ）に示すよ うに、水平線期間の前半に生起する場合は、フィールド形式は下側フィールド形 式である。また、フィールドエツジの立上がり開始が、第１９図（Ｃ）に示すよ うに、水平線期間の後半に生じる場合には、そのフィールドは上側フィールド形 式である。

主信号に対するｖｌｌとＨ８ＹＮＣＭＮは遅延回路７０４．７０６及び７０８に 入力される。これらの遅延回路は出力信号ＷＲＲ８Ｔ　ＦＩＦＯＭＮＳＲＤ　Ｒ ３ＴＦＩＦＯＭＮ及びＲＤ　Ｒ３Ｔ　ＦＩＦＯＡＸの適正な位相関係を保証する ための水平線期間遅延を与える。Ｄ型フリップ７０ツブによって実施できる、こ の遅延動作は、第１４図に示す回路と同様である。書込みポインタと読出しポイ ンタ間に、２乃至３水平線期間の遅延が与えられる。

上側／下側フィールド形式指標ＵＬ　ＭＮは第１６図の上部に示すＵ／Ｌ　ＭＡ ＩＮ　５ＩＧＮＡＬに相当し、ＵＬ　ＳＥＬ比較５７１４に対する一つの入力と なる。比較器７１４への他の入力はＵＬ　ＡＸＸスス発生器７１２によって供給 される。テスト発生器７１２は、クロック入力としてのＨ３ＹＮＣＡＸの外に、 ＵＬ　ＡＸフィールド指標を入力として持っている。テスト発生器７１２は第１ ６図の下の方に示す、３つの起こりうるモードＡ、Ｂ及びＣに対応する信号Ｕ／ Ｌ　（Ａ）　、Ｕ／Ｌ　（Ｂ）及びＵ／Ｌ　（Ｃ）を供給する。信号Ｕ／Ｌ　（ Ａ）　、Ｕ／Ｌ　（Ｂ）及びＵ／Ｌ　（Ｃ）の各々は、同じく第１６図に示すＵ ／ＬＭＮの決定エツジの時点でＵＬ　ＭＮと比較される。

ＵＬ　ＭＮがＵ／Ｌ　（Ａ）と整合する時は、フィールド形式が合っているので 、インタレースの完全性を保持するための処理をする必要はない。ＵＬ　ＭＮが Ｕ／Ｌ（Ｂ）と整合する時は、フィールド形式が合って居ないことになる。この 場合は、インタレースの完全性を維持するために上側フィールドの書込みを線１ 本分遅延させる必要がある。ＵＬ　ＭＮがＵ／Ｌ　（Ｃ）と整合する時は、フィ ールド形式が合っていないので、インタレースの完全性を維持するために、下側 フィールドの書込みを線１本分進める必要がある。

この比較の結果がＲ３Ｔ　ＡＸ　ＳＥＬ遺択器回路７１８へ入力される。その他 の入力はＲ３Ｔ　ＡＸ　ＧＥＮ発生器７１６によって生成された３つの垂直同期 信号Ｒ３Ｔ　Ａ、Ｒ３Ｔ　Ｂ及びＲ３Ｔ　Ｃである。この３つの垂直同期信号Ｒ ３Ｔ　ＡＳＲ８Ｔ　Ｂ及びＲ３Ｔ　Ｃは、比較器７１４の出力に従ってインタレ ース完全性を維持するための補正処理を実施するため、あるいは実施しないため に、互いに異なる位相を持っている。遅延回路７２２が選択された垂直同期信号 を副ビデオ入力に再同期させて、ＷＲＲ８Ｔ　ＶＲＡＭ　ＡＸを生成させる。

遅延回路７２０は同様の動作をして、ＲＤ　Ｒ３Ｔ　ＶＲＡＭ　ＡＸ及びＷＲＲ ８Ｔ　ＦＩＦＯＡＸを生成する。第１６図に示すように、モードＢとＣはほとん どの時間オーバラブブしている。実際、５２５の比較の中、モードＢとＣのいず れかではなく、一方のみを必要とするのは、２つだけである。比較器７１４は、 モードＢとＣの両方が有効なときは、ＢよりもＣを優先するようにすることがで きる。この選択は任意であり、他の回路条件に基づいて決めることができる。

ＦＩＧ、　’７ フーフー 要　約　書 第１と第２のビデオ信号に対する第１と第２のフィールド形式検出器は、そのビ デオ信号が第１のフィールド形式を持っているか、第２のフィールド形式を持っ て１１するかを示す出力を有する。合成表示のために、同期フィールドメモリと 非同期複数線メモリとによって、第１のビデオ信号が第２のビデオに同期化され る。合成表示におけるインタレースの完全性を維持するために、第２のビデオ信 号のフィールド形式を第１のビデオ信号のフィールド形式に整合させる必要があ る時、第２のビデオ信号のフィールド形式が変更される。同期化を制御するフィ ールド形式変更回路は、第１のフィールド形式のその時のフィールドの書込みを １水平線期間遅延させる第１の動作モードと、第２のフィールド形式のその時の フィールドの書込みを１水平線期間進ませる第２の動作モードと、その時のフィ ールド形式を維持する第３の動作モードとを持っている。第２の信号のフィール ド形式を第１の信号のフィールド形式と比較することにより、第１と第２のビデ オ信号が同じフィールド形式を持つ、第１のビデオ信号は第１のフィールド形式 を持ち、第２のビデオ信号は第２のフィールド形式を持つ、第１のビデオ信号は 第２のフィールド形式を持ち、第２のビデオ信号は第１のフィールド形式を持つ 、という複数の比較結果の１つを示す出力信号が生成される。複数の選択可能な インタレース補正信号が生成される。各々の補正信号は７Ｓ表千５−５０７８２ ４　（２２） 上記複数の比較結果の１つに対して用いられる。

補正書の翻訳文提出書 （特許法第１８４条の８）

Claims (25)

【特許請求の範囲】
1. １．それぞれ第１と第２のビデオ信号のためのものであって、各々が、上記それ ぞれのビデオ信号が第１のフィールド形式を持つか第２のフィールド形式を持つ かを示す出力を有する、第１と第２のフィールド形式検出手段と； 合成表示のために、上記第２のビデオ信号を上記第１の信号に同期させる手段と ； 上記合成表示におけるインタレースの完全性を維持するために、上記第２のビデ オ信号の上記フィールド形式を上記第１のビデオ信号の上記フィールド形式と整 合させる必要のある時に、上記第２の信号の上記フィールド形式を変更する手段 と； を含む同期システム。
2. ２．上記変更手段が上記同期手段を制御する、請求項１のシステム。
3. ３．上記同期手段が上記第２のビデオ信号を記憶するための手段を備えており、 上記第２のビデオ信号を上記第１のビデオ信号に同期させるような態様で、上記 第２のビデオ信号が上記記憶手段に書込まれ、上記記憶手段から読出される、請 求項１のシステム。
4. ４．上記第２のビデオ信号が、上記第２のビデオ信号に同期して上記記憶手段に 書込まれ、上記第１のビデオ信号に同期して上記記憶手段から読出される、しき ゅうこう３のシステム。
5. ５．上記同期手段が： 上記第２のビデオ信号に同期して動作可能な書込みポートと読出しポートを有す る同期フィールドメモリと；上記第２のビデオ信号と同期して動作し得る書込み ポートと、上記第１のビデオ信号に同期して動作し得る読出しポートとを有する 、上記フィールドメモリから読出されるデータ用の非同期複数線メモリと；を含 むものである、請求項１のシステム。
6. ６．上記変更手段が上記記憶手段への上記書込みを制御する、請求項３のシステ ム。
7. ７．上記変更手段が、上記第１のフィールド形式のフィールドの書込みを１水平 線期間運廷させるような動作モードを有する、請求項１のシステム。
8. ８．上記変更手段が、上記第２のフィールド形式のフィールドの書込みを１水平 線期間進ませるような動作モードを有する、請求項１のシステム。
9. ９．上記変更手段が、上記第１のフィールド形式のその時のフィールドの書込み を１水平線期間運延させるような第１の動作モードと、上記第２のフィールド形 式のその時のフィールドの書込みを１水平線期間進ませるような第２の動作モー ドと、その時のフィールド形式を維持する第３の動作モードとを有する、請求項 １のシステム。
10. １０．上記変更手段が、上記第２の信号の上記フィールド形式を上記第１の信号 の上記フィールド形式と比較して、複数の比較結果の１つを示す出力信号を発生 する手段を有する、請求項１のシステム。
11. １１．上記複数の比較結果が： 上記第１と第２のビデオ信号のその時のフィールドが同じフィールド形式である ； 上記第１のビデオ信号のその時のフィールドが上記第１のフィールド形式であり 、上記第２のビデオ信号のその時のフィールドが上記第２のフィールド形式であ る；上記第１のビデオ信号のその時のフィールドが上記第２のフィールド形式で あり、上記第２のビデオ信号のその時のフィールドが上記第１のフィールド形式 である；ことを示すものである、請求項１０のシステム。
12. １２．上記変更手段が、各々が上記複数の比較結果の１つに適した複数の選択可 能なインタレース補正信号を発生する手段を含む、請求項１０のシステム。
13. １３．上記変更手段が、上記第１のビデオ信号に対する上記フィールド形式表示 出力のエッジに関係付けられた比較時間を固定する手段を含む、請求項１０のシ ステム。
14. １４．上記変更手段が、各々が異なるモードのインタレース補正に適した複数の 選択可能なインタレース補正信号を発生する手段を含む、請求項１０のシステム 。
15. １５．上記フィールド形式検出手段の各々が、上記それぞれのビデオ信号の水平 同期成分を上記それぞれのビデオ信号の垂直同期成分によってサンプルして、フ ィールド形式出力信号を生成する手段を含んでいる、請求項１のシステム。
16. １６．第１のビデオ信号が第１のフィールド形式を持っているか第２のフィール ド形式を持っているかを示す出力を有する、上記第１のビデオ信号のための第１ のフィールド形式検出手段と； 第２のビデオ信号が第１のフィールド形式を持っているか第２のフィールド形式 を持っているかを示す出力を有する、上記第２のビデオ信号のための第２のフィ ールド形式検出手段と； 上記第２のビデオ信号を上記第１のビデオ信号に同期させるために上記第２のビ デオ信号を記憶する手段であって、上記第２のビデオ信号は上記記憶手段に上記 第２のビデオ手段に同期して書込まれ、上記第１のビデオ信号に同期して上記記 憶手段から読出されるようにされた記憶手段と； 上記第２の信号の上記フィールド形式を上記第１の信号の上記フィールド形式と 比較する手段と；上記比較手段に応答して、上記第２のビデオ信号の上記フィー ルド形式を上記第１のビデオ信号のフィールド形式に整合させる必要のある時に 、上記第２のビデオ信号のフィールド形式を変更する手段と；を含む、インタレ ースの完全性を維持するためのシステム。
17. １７．上記第２のビデオ信号の上記フィールド形式を変更する手段が上記第２の 信号の上記記憶手段への上記書込みを制御する、請求項１６のシステム。
18. １８．上記第２のビデオ信号の上記フィールド形式を変更する手段が上記第１の フィールド形式の書込みを１水平線期間運延させる、請求項１７のシステム。
19. １９．上記第２のビデオ信号の上記フィールド形式を変更する手段が上記第２の フィールド形式の書込みを１水平線期間進ませる、請求項１７のシステム。
20. ２０．上記変更手段が、上記第２の信号の上記フィールド形式を上記第１の信号 の上記フィールド形式と比較し、複数の比較結果の１つを示す出力信号を生成す る手段を含んでいる、請求項１６のシステム。
21. ２１．上記複数の比較結果が： 上記第１と第２のビデオ信号のその時のフィールドが同じフィールド形式である ； 上記第１のビデオ信号のその時のフィールドが上記第１のフィールド形式であり 、上記第２のビデオ信号のその時のフィールドが上記第２のフィールド形式であ る；上記第１のビデオ信号のその時のフィールドが上記第２のフィールド形式で あり、上記第２のビデオ信号のその時のフィールドが上記第１のフィールド形式 である；ことを示すものである、請求項２０のシステム。
22. ２２．上記変更手段が、各々が上記複数の比較結果の１つに適した複数の選択可 能なインタレース補正信号を発生する手段を含む、請求項２０のシステム。
23. ２３．上記変更手段が、上記第１のビデオ信号に対する上記フィールド形式表示 出力のエッジに関係付けられた比較時間を固定する手段を含む、請求項２０のシ ステム。
24. ２４．上記変更手段が、各々が異なるモードのインタレース補正に適した複数の 選択可能なインタレース補正信号を発生する手段を含む、請求項１６のシステム 。
25. ２５．上記フィールド形式検出手段の各々が、上記それぞれのビデオ信号の水平 同期成分を上記それぞれのビデオ信号の垂直同期成分によってサンプルして、フ ィールド形式出力信号を生成する手段を含んでいる、請求項１６のシステム。