PT97812B

PT97812B - Dispositivo de visionamento de televisao de ecran largo

Info

Publication number: PT97812B
Application number: PT97812A
Authority: PT
Inventors: Enrique Rodriguez-Cavazos; Donald Henry Willis; Barth Alan Canfield; Nathaniel Haluk Ersoz; Robert Dale Altmanshofer
Original assignee: Thomson Consumer Electronics
Priority date: 1990-06-01
Filing date: 1991-05-31
Publication date: 1998-12-31
Also published as: JP3310667B2; EP0532635A1; EP0532667B1; PT97808B; AU7907391A; TR25549A; CN1057140A; DE69126665D1; DE69130610D1; CN1057138A; DE69128784T2; CN1034544C; PT97811B; EP1130909A2; KR100195363B1; SG55018A1; DE69132822D1; MY106812A; HU225277B1; WO1991019378A1

Description

invento refere-se ao campo de televisões, por exemplo aquelas televisões que têm um écran de relação de formato de visionamento largo, que deve interpolar dados video para implementar vários formatos de visionamento. A maior parte das televisões de hoje têm uma relação de formato de visionamento, de entre a largura horizontal pela altura vertical, de 4:3. Uma relação de formato de visionamento largo corresponde mais de perto à relação de formato de visionamento dos filmes, por exemplo 16:9. O invento é aplicável tanto a televisões de visão directa como às televisões de projecção.

As televisões tendo uma relação de formato de visionamento de 4:3, muitas vezes referido como 4x3, estão limitadas nos modos em que as fontes de sinal video simples e múltiplo podem ser visionadas. As transmissões de sinal de televisão de estações comerciais, excepto para material experimental, são emitidas com uma relação de formato de visionamento de 4x3. Muitos espectadores acham o formato de visionamento de 4x3 menos atraente do que a relação de formato de visionamento mais largo associada aos filmes. As televisões com uma relação de formato de visionamento largo fornecem não apenas um visionamento mais atraente, mas são capazes de visionar fontes de sinal de formato de visionamento largo num correspondente formato de visionamento largo. Filmes parecem como filmes, com as suas versões não cortadas ou distorcidas. A fonte video não necessita de ser cortada, quer quando convertida de filme para video, por exemplo com um dispositivo de telecinema, quer por processadores na televisão.

As televisões com uma relação de formato de visionamento largo são também apropriadas para uma grande variedade de visores tanto para sinais de formato de visionamento convencional como para os de formato de visionamento largo, bem como para as suas combinações nos visionamento de imagem múltipla. Contudo, a utilização de um écran de relação de visionamento largo impõe numerosos problemas. Alterar as relações de formato de visionamento de fontes de sinal múltiplo, desenvolver sinais de «tf

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temporização consistentes a partir de fontes assíncronas mas simultaneamente visionadas, comutar entre fontes múltiplas para gerar visionamento de imagem múltipla, e proporcionar imagens de alta resolução a partir de sinais de dados comprimidos são categorias gerais de tais problemas. Tais problemas são resolvidos numa televisão de écran largo de acordo com este invento. Uma televisão de écran largo de acordo com várias disposições inventivas é capaz de proporcionar alta resolução, visionamentos de imagem simples e múltipla, a partir de fontes simples e múltiplas tendo relações de formato semelhantes ou diferentes, e com relações de formato de visionamento seleccionáveis.

As televisões com uma relação de formato de visionamento largo podem ser implementadas nos dispositivos de televisão de visionamento de sinais video tanto a frequências de exploração horizontal básico ou padrão como a seus múltiplos, bem como tanto por exploração entrelaçado como não entrelaçado, sinais video NTSC padrão, por exemplo, são visionados entrelaçando-se os sucessivos campos de cada quadro video, cada campo sendo gerado por uma operação de exploração de quadro numa frequência de exploração horizontal básica ou padrão de aproximadamente 15,734 Hz. A frequência de exploração básica para sinais video é várias vezes referida como f_H, lf_H e 1H. A frequência actual de um sinal lf_H variará de acordo com diferentes padrões video. De acordo com os esforços para aumentar a qualidade de imagem dos aparelhos de televisão, têm sido desenvolvidos dispositivos para visionarem progressivamente sinais video, de uma maneira não entrelaçada. Exploração progressiva necessita que cada quadro visionado deva ser explorado no mesmo período de tempo atribuído para varrer um dos dois campos do formato entrelaçado. Visionamentos de movimento rápido livre AA-BB necessitam cada campo seja explorado duas vezes, consecutivamente. Em cada caso, a frequência de exploração horizontal deve ser duas vezes a da frequência horizontal padrão. A frequência de exploração para tais visionamentos explorados progressivamente ou de movimento rápido livre é várias vezes referida como 2f_H e 2H. Uma frequência de exploração 2f_H de acordo com padrões nos Estados Unidos, por exemplo, é aproximada72 643

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mente 31,468 Hz.

Uma televisão de écran largo de acordo com as disposições inventivas aqui mostradas têm todas as vantagens e capacidades acima descritas. Um visionamento video tem uma primeira relação de formato de visionamento, por exemplo 16x9. Um circuito de mapeamento mapeia um visionamento de imagem ajustável no visor video. Um primeiro e segundo processadores de sinal geram um primeiro e segundo sinais video selectivamente interpolados a partir de sinais video de entrada tendo uma das relações de formato de visionamento diferentes, por exemplo 4x3 e 16x9. A interpolação dos sinais video de entrada pode resultar na expansão ou compressão dos sinais video de entrada. Os primeiro e segundo processadores de sinal podem também cortar selectivamente os sinais video de entrada. Todos os sinais video de entrada podem ser selectivamente cortados, interpolados, tanto cortados e interpolados como nem cortados nem interpolados. Um circuito de comutação acopla selectivamente fontes de sinal video como sinais video de entrada. Um circuito de sincronização sincroniza os primeiro e segundo processadores de sinal com o circuito de mapeamento. Um circuito de selecção selecciona como um sinal video de saída entre um dos primeiro e segundo sinais video processados e uma combinação dos primeiro e segundo sinais video processados. Um circuito de controlo controla o circuito de mapeamento, os primeiro e segundo processadores de sinal e o circuito de selecção para ajustar na relação de formato de visionamento e relação de aspecto de imagem cada imagem representada no sinal video de saída. Uma das diferentes relações de formato de visionamento dos sinais video de entrada pode ser a mesma que a da primeira relação de formato de visionamento do visor video. 0 circuito de mapeamento pode compreender um circuito gerador de quadro, para um tubo de raios catódicos ou um gerador de matriz de endereços para um visor de cristal líquido. 0 dispositivo de visionamento podem compreender adicionalmente um circuito para converter sinais video entrelaçados para um formato não entrelaçado, dois sintonizadores internos e uma pluralidade de fichas externas. Numa disposição inventiva, a área de visionamento de imagem é ajustável apenas verticalmente e os

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-5primeiro e segundo circuitos de processamento interpolam os sinais video apenas horizontalmente.

As figuras l(a)-l(i) são úteis para explicar os diferentes formatos de visionamento de uma televisão de écran largo.

A figura 2 é um diagrama de blocos de uma televisão de écran largo de acordo com aspectos deste invento e adaptada para operação de exploração horizontal de 2f_H.

A figura 3 é um diagrama de blocos do processador de écran largo mostrado na figura 2.

A figura 4(a) é um diagrama de blocos de uma televisão de écran largo de acordo com aspectos deste invento e adaptada para operação de exploração horizontal de lf_H.

A figura 4(b) é um diagrama de blocos de uma televisão de écran largo de acordo com aspectos deste invento e adaptada para operação com um dispositivo de visor de cristal líquido.

A figura 5 é um diagrama de blocos do processador de écran largo mostrado na figura 4.

A figura 6 é um diagrama de blocos mostrando detalhes adicionais do processador de écran largo comum às figuras 3 e 5.

A figura 7 é um diagrama de blocos do processador de imagem em imagem mostrado na figura 6.

A figura 8 é um diagrama de blocos da disposição de portas mostrado na figura 6 e lustrando os trajectos de sinal principal, auxiliar e de saída.

As figuras 9 e 10 são diagramas de temporização úteis para explicar a criação do formato de visionamento mostrado na figura l(d), utilizando sinais completamente cortados.

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-6-6A figura 11(a) é um diagrama de blocos mostrando o trajecto do sinal principal da figura 8 em maior detalhe.

A figura ll(b) ilustra formas de onda úteis para explicar a compressão video no trajecto do sinal principal da figura 11(a).

A figura 11(c) ilustra formas de onda úteis para explicar a expansão video no trajecto do sinal principal da figura ll(a).

A figura 12 é um diagrama de blocos mostrando o trajecto do sinal auxiliar da figura 8 em maior detalhe.

A figura 13 é um diagrama de blocos de um trajecto do sinal principal alternativo.

A figura 14 é um diagrama de blocos da secção de temporização e controlo do processador de imagem em imagem da figura 7.

A figura 15, a figura 16 e a figura 17 são diagramas de blocos da secção de dizimação da secção de temporização e controlo mostrada na figura 14.

A figura 18 é uma tabela de valores utilizada para controlar a secção de dizimação mostrada nas figuras 10-12.

As figuras 19(a) e 19(b) são diagramas de blocos de circuitos de dizimação de finalidade genérica, completamente programáveis, para controlar as relações de compressão horizontal e vertical respectivamente.

A figura 20 é um diagrama de blocos do circuito de conversão de entrelaçado para exploração progressivo mostrado na figura 2.

A figura 21 é um diagrama de blocos do circuito de redução de ruído mostrado na figura 20.

A figura 22 é uma combinação do diagrama de blocos e

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-7circuito para o circuito de deflexão mostrado na figura 2.

i.

ί /<»

A figura 23 é um diagrama de temporização útil para explicar a implementação da panorâmica vertical.

As figuras 24(a)-24(c) são diagramas de formatos de visionamento úteis para explicar o diagrama de temporização da figura 23.

A figura 25 é um diagrama de blocos da interface RGB mostrada na figura 2.

A figura 26 é um diagrama de blocos do conversor de RGB par Y, U, V mostrado na figura 25.

A figura 27 é um diagrama de blocos de um circuito para gerar o sinal interno 2f_H na conversão de lf_H para 2f_H.

A figura 28 é um diagrama de blocos diferente de uma porção do trajecto do sinal auxiliar mostrado na figura 8.

A figura 29 é um diagrama de uma memória em linha FIFO de cinco linhas útil para explicar o evitar das colisões do ponteiro de leitura/escrita.

A figura 30 é um diagrama de blocos de um circuito simplificado para implementar um circuito de sincronização do trajecto auxiliar para a disposição de portas.

A figura 31 é um diagrama de temporização ilustrando a correspondência de um ponteiro de campo superior/inferior para as linhas horizontais de um quadro video.

As figuras 32-34 são úteis para explicar um processo para manter a integridade do entrelaçamento para sinais video simultaneamente visionados exibindo precessão relativa.

As figuras 35(a)-35(b) são formas de onda úteis para

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-8explicar a operação do circuito mostrado na figura 36.

A figura 36 é um diagrama de blocos de um circuito para manter a integridade do entrelaçamento como explicado em ligação com as figuras 31-35.

A figura 37 é um diagrama útil para explicar o mapeamento da memória na RAM video associada com o processador de imagem em imagem.

A figura 38 é um diagrama de blocos de um circuito para controlar a comutação de saída entre sinais video principal e auxiliar.

As figuras 39 e 40 são diagramas de blocos respectivamente para circuitos de excitação e não excitação de l bit, para implementar os circuitos de processamento de resolução da figura 6 e da figura 8.

As figuras 41 e 42 são diagramas de blocos respectivamente para circuitos de excitação e não excitação de 2 bit, para implementar os circuitos de processamento de resolução da figura 6 e da figura 8.

A figura 43 é uma tabela útil para explicar um esquema de inclinação para aumentar a operação dos circuitos de excitação.

A figura 44 é uma tabela útil para explicar ainda uma outra alternativa para implementar os circuitos de processamento de resolução da figura 6 e da figura 8.

As figuras 45 e 46 são diagramas úteis para explicar a operação de um detector automático de letra de forma.

A figura 47 é um diagrama de blocos de um detector automático de letra de forma como explicado em ligação com as figuras 45-46.

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A figura 48 é um diagrama de blocos de um circuito alternativo para implementar um detector automático de letra de forma.

A figura 49 é um diagrama de blocos de um circuito de controlo de dimensão vertical incluindo um detector automático de letra de forma.

As figuras 50(a)-50(f) ilustram formas de onda úteis para explicar a conversão de analógico para digital dos componentes de cor do sinal video principal.

As figuras 51(a)-51(b) ilustram formas de onda úteis para explicar a inclinação dos componentes de luminância e cor no trajecto do sinal principal da disposição de portas.

As figuras 52(a) e 52(b) ilustram porções do trajecto do sinal principal para os componentes respectivamente de luminância e cor, para implementar a compressão video.

As figuras 53(a)-53(l) são úteis para explicar as compressões video dos componentes de cor relativamente aos componentes de luminância.

As figuras 54(a) e 54(b) ilustram porções do trajecto do sinal principal respectivamente para os componentes de cor e luminância, para implementar a expansão video.

As figuras 55(a)-55(l) são úteis para explicar a expansão video dos componentes de cor relativamente aos componentes de luminância.

As figuras 56 e 57 são diagramas pixel úteis para explicar a operação de filtros de interpolação variável de dois andares, como devem ser utilizados para implementar os interpoladores das figuras 8, 11(a), e 12.

A figura 58 é um diagrama de blocos de um filtro de

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interpolação variável compensado de dois andares.

A figura 59 é um diagrama de blocos de um filtro de interpolação variável compensado de dois andares configurado para implementar uma característica de ampliação.

A figura 60 é um diagrama de blocos de um circuito para implementar um filtro de interpolação de dois andares de oito derivações.

A figura 61 é um diagrama de blocos de um interpolador de resolução 1/16 ou 1/32.

A figura 62 é uma tabela de valores K e C para o interpolador mostrado na figura 61.

A figura 63 é um diagrama de blocos de um circuito para determinar os valores de C a partir dos valores de K.

A figura 64 é uma tabela de valores como calculado pelo circuito da figura 62.

A figura 65 é um diagrama de blocos de um circuito alternativo para determinar os valores de C a partir dos valores

J de K.

A figura 66 é um diagrama de blocos de um outro circuito alternativo para determinar os valores de C a partir dos valores de K.

A figura 67 é um gráfico de curvas mostrando a resposta de frequência de um interpolador convencional de dois andares e quatro pontos.

A figura 68 é uma tabela e a figura 69 é um gráfico, ilustrando conjuntamente a resposta de frequência de um interpolador de oito pontos.

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A figura 70 é um diagrama de blocos de um interpolador de oito pontos tendo uma resposta de frequência correspondentes das figuras 68 e 69.

As várias partes da figura 1 ilustram algumas, mas não todas das várias combinações dos formatos de visionamento de imagem simples e múltipla que podem ser implementados de acordo com as diferentes disposições inventivas. As seleccionadas para ilustração pretendem facilitar a descrição de circuitos particulares compreendendo as televisões de écran largo de acordo com as disposições inventivas. Para efeitos de conveniência na ilustração e explicação, uma relação de formato de visionamento convencional de entre largura por altura para uma fonte video ou sinal é julgada ser geralmente de 4x3, enquanto uma relação de formato de visionamento de écran largo de entre largura por altura para uma fonte video ou sinal é julgada ser geralmente de 16x9. As disposições inventivas não estão limitadas por estas definições.

A figura l(a) ilustra um televisão, de visão directa ou projecção tendo uma relação de formato de visionamento convencional de 4x3. Quando é transmitida uma imagem de relação de formato de visionamento de 16x9, como um sinal de relação de formato de visionamento de 4x3, aparecem barras pretas no topo e no fundo. Isto é referido habitualmente como formato letra de forma. Neste caso, a imagem visionada é bastante pequena relativamente à área total de visionamento disponível. Alternativamente, a fonte de relação de formato de visionamento de 16x9 é convertida antes da transmissão, para que encha a extensão vertical de uma superfície de visionamento de formato de visionamento de 4x3. Contudo, muita informação será cortada a partir dos lados esquerdo e/ou direito. Como uma alternativa adicional, a imagem de letra de forma pode ser expandida verticalmente mas não horizontalmente, por meio disso a imagem resultante evidenciará distorção por alongamento vertical. Nenhuma das três alternativas é particularmente atraente.

A figura l(b) mostra um écran de 16x9. Uma fonte video de

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relação de formato de visionamento de 16x9 seria completamente visionada, sem cortes e sem distorção. Uma imagem letra de forma de relação de formato de visionamento de 16x9, que está ela própria num sinal de relação de formato de visionamento de 4x3, pode ser progressivamente explorada por duplicação de linha ou adição de linha, de modo a proporcionar um visionamento maior com suficiente resolução. Uma televisão de écran largo de acordo com este invento pode visionar um tal sinal de relação de formato de visionamento de 16x9 quer da fonte principal, da fonte auxiliar, quer de uma fonte externa RGB.

A figura l(c) ilustra um sinal principal de relação de formato de visionamento de 16x9 no qual é visionada uma imagem inserida de relação de formato de visionamento de 4x3. Se ambos os sinais principal e auxiliar são fontes de relação de formato de visionamento de 16x9, a imagem inserida pode também ser visionada em muitas posições diferentes.

A figura l(d) ilustra um formato de visionamento, em que os sinais video principal e auxiliar são visionados com a mesma dimensão de imagem. Cada área de visionamento tem uma relação de formato de visionamento de 8x9, que é naturalmente diferente de tanto 16x9 como de 4x3. A fim de mostrar uma fonte de relação de formato de visionamento de 4x3 numa tal área de visionamento, sem distorção horizontal ou vertical, o sinal deve ser cortado sobre os lados esquerdo e/ou direito. A maior parte da imagem pode ser mostrada, com menos cortes, se for tolerada alguma distorção da relação de aspecto por compressão horizontal da imagem. A compressão horizontal resulta em alongamento vertical dos objectos na imagem. A televisão de écran largo de acordo com este invento pode proporcionar qualquer mistura de corte e distorção da relação de aspecto a partir de corte máximo com nenhuma distorção de relação de aspecto até sem corte com máxima distorção da relação de aspecto.

As limitações da amostragem de dados no trajecto de processamento do sinal video auxiliar complicam a geração de uma imagem de alta resolução a qual é tão grande em dimensão quanto o

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-13>visionamento do sinal video principal. Vários processos podem ser desenvolvidos para superar estas complicações.

A figura l(e) é um formato de visionamento em que uma imagem de relação de formato de visionamento de 4x3 é visionada no centro de um écran de relação de formato de visionamento de 16x9. Barras escuras são evidentes nos lados direito e esquerdo.

A figura l(c) ilustra um formato de visionamento em que uma imagem grande de relação de formato de visionamento de 4x3 e três imagens mais pequenas de relação de formato de visionamento de 4x3 são visionadas simultaneamente. Uma imagem mais pequena fora do perímetro da imagem grande é referida algumas vezes como um POP, isto é uma imagem fora de imagem, em vez de um PIP, uma imagem em imagem. Os termos PIP ou i,agem dentro de imagem são aqui utilizados para ambos os formatos de visionamento. Nas circunstâncias em que a televisão de écran largo está fornecida com dois sintonizadores, quer ambos internos quer um interno e outro externo, por exemplo num gravador de cassetes video, duas das imagens visionadas podem visionar movimento em tempo real de acordo com a fonte. As restantes imagens podem ser visionadas no formato de quadro de imobilização. Será apreciado que a adição de sintonizadores suplementares e trajectos adicionais de processamento do sinal auxiliar podem proporcionar mais do que duas imagens em movimento. Será também apreciado que a imagem grande por um lado, e as três imagens pequenas por outro lado, podem ser comutadas em posição, como mostrado na figura l(g).

A figura l(h) ilustra uma alternativa em que a imagem de relação de formato de visionamento de 4x3, e as seis imagens mais pequenas de relação de formato de visionamento de 4x3 são visionadas em colunas verticais de cada lado. Como no formato anteriormente descrito, uma televisão de écran largo fornecida com dois sintonizadores pode proporcionar duas imagens em movimento. As restantes onze imagens serão do formato de quadro de imobilização.

A figura l(i) mostra um formato de visionamento tendo uma

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-14ί**

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t/, grelha de doze imagens de relação de formato de visionamento de 4x3. Um tal formato de visionamento é particularmente apropriado para um guia de selecção de canal, em que cada imagem é pelo menos um quadro de imobilização de um canal diferente. Como antes, o número de imagens em movimento dependerá do número de sintonizadores disponível e trajectos de processamento de sinal.

Os vários formatos mostrados na figura 1 são ilustrativos, e não limitativos, e podem ser implementados por televisões de écran largo mostradas nos restantes desenhos e descrita em detalhe mais abaixo.

Um diagrama de blocos completo para uma televisão de écran largo de acordo com as disposições inventivas, e adaptado para operar com exploração horizontal 2f_H, está mostrado na figura 2 e genericamente designado por 10. A televisão 10 compreende geralmente uma secção de entrada de sinais video 20, uma base ou microprocessador TV 216, um processador de écran largo 30, um conversor 40 de lf_H para 2f_H, um circuito de deflexão 50, uma interface RGB 60, um conversor 240 de YUV para RGB, accionadores de cinescópio 242, tubos de visão directa ou de projecção 244 e uma fonte de energia 70. 0 agrupamento de vários circuitos em diferentes blocos funcionais é feito para efeitos de conveniência na descrição, e não pretende limitar a posição física relativa de tais circuitos entre si.

A secção de entrada de sinais video 20 está adaptada para receber uma pluralidade de sinais video compostos a partir de diferentes fontes video. Os sinais video podem ser selectivamente comutados para visionamento como sinais video principal e auxiliar. Um comutador RF 204 tem duas entradas de antena ANTI e ANT2. Estas representam entradas tanto para a recepção por antena aérea como para recepção por cabo. 0 comutador RF 204 controla que entrada de antena é fornecida a um primeiro sintonizador 206 e a um segundo sintonizador 208. A saída do primeiro sintonizador 206 é uma entrada para uma monopastilha 202, que executa um número de funções referidas às sintonia, deflexão horizontal e vertical e controlos video. A monopastilha particular mostrada é

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-15designada industrialmente por tipo TA7730. O sinal video de banda de base VIDEO OUT (saída video) desenvolvido numa monopastilha e resultando do sinal do primeiro sintonizador 206 é uma entrada tanto para o comutador video 200 como para a entrada TVi do processador de écran largo 30. Outras entradas video de banda de base para o comutador video 200 são designados AUX1 e AUX2. Estas devem ser utilizadas por câmaras video, reprodutores de discos laser, reprodutores de cassetes video, jogos vídeos e similares. A saída do comutador video 200, que é controlado pela base ou microprocessador TV 216 é designado SWITCHED VIDEO. 0 SWITCHED VIDEO é uma outra entrada para o processador de écran 30.

Com referência adicional à figura 3, um processador de écran largo de comutador SW1 selecciona entre os sinais TV1 e SWITCHED VIDEO como um sinal video SEL COMP OUT que é uma entrada a um descodificador Y/C 210. O descodificador Y/C 210 pode ser implementado como um filtro pente em linha adaptativo. Duas fontes video adicionais SI e S2 são também entradas para o descodificador Y/C 210. Cada uma das SI e S2 representam diferentes fontes S-VHS, e cada uma consiste de sinais de luminância e crominância separados. Um comutador, que pode ser incorporado como parte do descodificador Y/C, como em alguns filtros pente em linha adaptativo, ou que podem ser implementados como um comutador separado, responde ao microprocessador TV 216 para seleccionar um par de sinais de luminância e crominância como saídas designadas Y_M e C_IN respectivamente. O par de sinais de luminância e crominância seleccionados é consequentemente considerado o sinal principal e é processado ao longo de um trajecto do sinal principal. As designações de sinal incluindo _M ou _MN referem-se ao trajecto do sinal principal. 0 sinal de crominância C_IN é redireccionado pelo processador de écran largo de volta à monopastilha, para desenvolver sinais de diferença de cor U_M e V_M. Com este propósito, U é uma designação equivalente para (R-Y) e V é uma designação equivalente para (B-Y). Os sinais Y_M, U_M, e V_M são convertidas para o formato digital no processador de écran largo para processamento de sinal adicional.

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segundo sintonizador 208, definido funcionalmente como parte do processador de écran largo 30, desenvolve um sinal video de banda de base TV2. Um comutador SW2 selecciona entre os sinais TV2 e SWITCHED VIDEO como uma entrada para um descodificador Y/C 220. O descodificador Y/C 220 pode ser implementado como um filtro pente em linha adaptativo. Os comutadores SW3 e SW4 seleccionam entre as saídas de luminância e crominância do descodificador de Y/C 220 e os sinais de luminância e crominância de uma fonte video externa, designados respectivamente por Y_EXT e C_EXT. Os sinais Y_EXT e C_EXT correspondem à entrada S-VHS Sl. O descodificador Y/C 220 e os comutadores SW3 e SW4 podem ser combinados, como em alguns filtros pente em linha adaptativos. A saída dos comutadores SW3 e SW4 é consequentemente considerada o sinal auxiliar e é processada ao longo de um trajecto do sinal auxiliar. A saída de luminância seleccionada é designada Y_A. As designações do sinal incluindo _A, _AX e _AUX referem-se ao trajecto do sinal auxiliar. A crominância seleccionada é convertida para sinais de diferença de cor U_A e V_A. Os sinais Y_A, U_A e V_A são convertidos para o formato digital para processamento de sinal adicional. A disposição da fonte de sinal video comutando nos trajectos de sinal principal e auxiliar maximiza a flexibilidade da gestão da selecção da fonte para as diferentes partes dos diferentes formatos de visionamento de imagem.

Um sinal de sincronização composto COMP SYNC, correspondendo a Y_M é fornecido pelo processador de écran largo a um separador de sincronismo 212. Os componentes de sincronização horizontal e vertical H e V respectivamente são entradas para um circuito de contagem decrescente vertical 214. O circuito de contagem decrescente vertical desenvolve um sinal VERTICAL RESET (restabelecimento vertical) que é dirigido para dentro do processador de écran largo 30. 0 processador de écran largo gera um sinal interno de saída de restabelecimento vertical INT VERT RST OUT dirigido à interface RGB 60. Um comutador na interface RGB 60 selecciona entre o sinal interno de saída de restabelecimento vertical e o componente de sincronização vertical da fonte externa RGB. A saída deste comutador é um

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componente de sincronização vertical seleccionado SEL_VERT_SYNC dirigido para o circuito de deflexão 50. Os sinais de sincronização horizontal e vertical do sinal video auxiliar são desenvolvidos pelo separador de sincronismo 250 no processador de écran largo.

conversor 40 de lf_H para 2f_H é responsável por converter sinais video entrelaçados para sinais não entrelaçados progressivamente explorados, por exemplo um em que cada linha horizontal é visionada duas vezes, ou um conjunto adicional de linhas horizontais é gerado interpolando-se as linhas horizontais adjacentes do mesmo campo. Em alguns casos, a utilização de uma linha anterior ou a utilização de uma linha interpolada dependerá do nível de movimento que é detectado entre campos ou quadros adjacentes. A geração de sinais de temporização 2f_H está mostrada mais detalhadamente na figura 27. 0 circuito conversor 40 opera em conjunção com uma RAM video 420. A RAM video pode ser utilizada para armazenar um ou mais campos de um quadro, para possibilitar o visionamento progressivo. Os dados video convertidos como sinais Y_2fjj, U_2fjj e V_2fjj são fornecidos à interface RGB 60.

A interface RGB 60, mostrada em maior detalhe na figura 25, possibilita a selecção dos dados video convertidos ou dos dados video externos RGB para visionamento pela secção de entrada de sinais video. 0 sinal externo RGB é julgado ser um sinal de relação de formato de visionamento largo adaptado para exploração 2f_H. 0 componente de sincronização vertical do sinal principal é fornecido à interface RGB pelo processador de écran largo como INT VERT RST OUT, possibilitando um sincronismo vertical seleccionado (f_Vm ou fyext^ ^estar disponível para o circuito de deflexão 50. A operação da televisão de écran largo possibilita ao utilizador a selecção de um sinal externo RGB, gerando-se um sinal de controlo interno/externo INT/EXT. Contudo, a selecção de uma entrada de sinal externo RGB, na ausência de um tal sinal, pode resultar no colapso vertical do quadro, e danos no tubo de raios catódicos ou tubos de projecção. Consequentemente, 0 circuito interface RGB detecta um sinal de sincronização externo,

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a fim de superar a selecção de uma entrada RGB externa não existente. O microprocessador WSP 340 fornece também controlos de cor e matiz para o sinal externo RGB.

processador de écran largo 30 compreende um processador de imagem em imagem 320 para processamento de sinal especial do sinal video auxiliar. O termo imagem em imagem é algumas vezes abreviado como PIP ou pix-in-pix. Um disposição de portas 300 combina os dados do sinal video principal e auxiliar numa grande variedade de formatos de visionamento, como mostrado pelos exemplos das figuras de l(b) a l(i). 0 processador de imagem em imagem 320 e a disposição de portas 300 estão sob controlo de um microprocessador de écran largo (WSP μΡ) 340. O microprocessador 340 responde ao microprocessador TV 216 sobre um bus série. 0 bus série inclui quatro linhas de sinal, para dados, para sinais de relógio, para sinais de capacitação e para sinais de restabelecimento. 0 processador de écran largo 30 gera também um sinal de apagamento/restabelecimento vertical composto, como um sinal castelo de areia de três níveis. Alternativamente, os sinais de apagamento vertical e restabelecimento podem ser gerados como sinais separados. Um sinal de apagamento composto é fornecido pela secção de entrada do sinal video à interface RGB.

O circuito de deflexão 50, mostrado em maior detalhe na figura 22, recebe um sinal de restabelecimento vertical a partir do processador de écran largo, um sinal de sincronização horizontal 2f_H seleccionado a partir da interface RGB 60 e sinais de controlo adicional a partir do processador de écran largo. Estes sinais de controlo adicional referem-se ao faseamento horizontal, ajustamento da dimensão vertical e ajustamento do pino este-oeste.. 0 circuito de deflexão 50 fornece impulsos de retorno 2f_H ao processador de écran largo 30, o conversor 40 de lfjj para 2f_H e o conversor 240 de YUV para RGB.

As tensões de operação para toda a televisão de écran largo são geradas por uma fonte de energia 70 que pode ser alimentada por uma fonte de energia principal CA (corrente alternada).

processador de écran largo 30 está mostrado em maior

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detalhe na figura 3. Os componentes principais do processador de écran largo são uma disposição de portas 300, um circuito de imagem em imagem 301, conversores de analógico para digital e de digital para analógico, o segundo sintonizador 208, um microprocessador processador de écran largo 340 e um codificador de saída de écran largo 227. Detalhes adicionais do processador de écran largo, que são comuns com ambas as bases lf_R e 2fjj, por exemplo o circuito PIP, estão mostradas na figura 6. Um processador de imagem em imagem 320, que forma uma parte significativa do circuito PIP 301, está mostrada em maior detalhe na figura 7. A disposição de portas 300 está mostrada em maior detalhe na figura 8. Inúmeros dos componentes mostrados na figura 3, formando partes dos trajectos de sinal principal e auxiliar, foram já descritos em detalhe.

segundo sintonizador 208 tem a ele associado um andar IF 224 e um andar audio 226. 0 segundo sintonizador 208 opera também em conjunção com o WSP μΡ 340. 0 WSP μΡ 340 compreende uma secção de entrada saída 1/0 340A e uma secção de saída analógica 340B. A secção 1/0 340A fornece sinais de controlo de matiz e cor, o sinal INT/EXT para seleccionar a fonte video externa RGB e sinais de controlo para os comutadores de SWl a SW6. A secção I/O controla também o sinal EXT SYNC DET a partir da interface RGB para proteger o circuito de deflexão e o tubo(s) de raios catódicos. A secção de saída analógica 340B fornece sinais de controlo para a dimensão vertical, ajuste este-oeste e fase horizontal, através dos respectivos circuitos de interface 254, 256 e 258.

A disposição de portas 300 é responsável por combinar a informação video dos trajectos de sinal principal e auxiliar para implementar um visionamento de écran largo composto, por exemplo um dos mostrados nas diferentes partes da figura 1. A informação de relógio para a disposição de portas é fornecido pelo circuito fechado de bloqueio de fase 374, que opera em conjunção com o filtro de passagem de baixas frequências 376. O sinal video principal é fornecido ao processador de écran largo no formato analógico, e no formato YUV, como sinais designados por Y_M, U_M,

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e V_M. Estes sinais principais são convertidos do formato analógico para o digital por conversores de analógico para digital 342 e 346, mostrados em maior detalhe na figura 4.

Os sinais do componente de cor são referidos pelas designações genéricas U e V, que podem ser associadas quer aos sinais R-Y ou aos B-Y, quer aos sinais I e Q. A largura de banda da luminância amostrada está limitada a 8 MHz porque a frequência do relógio do dispositivo é 1024fjj, que é aproximadamente de 16 MHz. Um único conversor de digital para analógico e um comutador analógico podem ser utilizados para amostrar os dados do componente de cor porque os sinais U e V estão limitados a 500 kHz, ou 1,5 MHz para um I largo. A linha seleccionada UV_MUX para o comutador analógico, ou dispositivo de multiplexação 344, é um sinal de 8 MHx derivado dividindo-se o relógio do dispositivo por 2. Um impulso de relógio único de início de linha largo SOL restabelece sincronizadamente este sinal para zero no começo de cada linha video horizontal. A linha UV_MUX oscila então em estado cada ciclo de relógio através da linha horizontal. Visto que o comprimento de linha é um número par de ciclos de relógio, o estado do UV_MUX, uma vez iniciado, oscilará consistentemente 0, 1, 0, l, ..., sem interrupção. Os fluxos de dados Y e UV fora dos conversores de analógico para digital 342 e 346 são deslocados porque os conversores de analógico para digital têm cada um 1 ciclo de relógio de atraso. A fim de se acomodar para esta mudança de dados, a informação de porta de relógio a partir do controlo do interpolador 349 do trajecto de processamento do sinal principal 304 deve ser apagado de maneira semelhante. Onde a informação do acesso de relógio não é apagada, os dados UV não serão correctamente emparelhados quando apagados. Isto é importante porque cada par UV representa um vector. Um elemento U de um vector não pode ser emparelhado com um elemento V de um outro vector sem originar uma mudança de cor. Por seu vez, uma amostra V de um par anterior será apagada através da amostra de corrente U. Este processo de multiplexação UV é referido como 2:1:1. visto haver duas amostras de luminância para cada par de amostras de componentes de cor (U,V). A frequência Nyquist tanto para U como para V é efectivamente reduzida para metade da

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frequência Nyquist de luminância. Consequentemente, a frequência Nyquist da saída do conversor de analógico para digital para o componente de luminância é 8 MHz, enquanto que a frequência Nyquist da saída do conversor de analógico para digital para os componentes de cor é de 4 MHz.

circuito PIP e/ou a disposição de portas podem também incluir meios para aumentar a resolução dos dados auxiliares apesar da compressão de dados. Inúmeros esquemas de redução de dados e recuperação de dados foram desenvolvidos, incluindo por exemplo a compressão de pixels emparelhados e excitação e não excitação. Além do mais, são contempladas diferentes sequências de excitação envolvendo diferentes números de bits e diferentes compressões de pixels emparelhados envolvendo diferentes números de bits. Um de inúmeros esquemas particulares de redução e recuperação de dados podem ser seleccionados pelo WSP μΡ 340 a fim de maximizar a resolução do video visionado para cada tipo particular de formato de visionamento de imagem.

A disposição de portas inclui interpoladores que operam em conjunção com memórias de linha, que podem ser implementadas como FIFO 356 e 358. 0 interpolador e as FIFO são utilizadas para reamostrar o sinal principal tanto quanto desejado. Um interpolador adicional pode reamostrar o sinal auxiliar. Os circuitos de relógio e sincronização na disposição de portas controlam a manipulação de dados de ambos os sinais principal e auxiliar, incluindo as suas combinações num único sinal video de saída tendo os componentes Y_MX, U_MX e V_MX. Estes componentes de saída são convertidos para o formato analógico pelos conversores de digital para analógico 360, 362 e 364. Os sinais de formato analógico, designados por Y, U e V, são fornecidos ao conversor 40 de lf_H a 2f_H para conversão para exploração não entrelaçada. Os sinais Y, U e V são também codificados para o formato Y/C pelo codificador 227 para definir um sinal de saída de relação de formato largo Y_OUT_EXT/C_OUT_EXT disponível no painel das tomadas. O comutador SW5 selecciona um sinal de sincronização para o codificador 227 a partir quer da disposição de portas, C_SYNC_MN, quer a partir do circuito PIP, C_SYNC_AUX.

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O comutador SW6 selecciona entre Y_M e C_SYNC:AUX como sinal de sincronização para a saída de painel de écran largo.

As porções do circuito de sincronização horizontal estão mostradas em maior detalhe na figura 27. O comparador de fase 228 é parte de um circuito fechado de bloqueio de fase incluindo o filtro de passagem de baixas frequências 230, o oscilador controlado a tensão 232, o divisor 234 e o condensador 236. o oscilador controlado pela tensão 232 opera a 32f_H, responde a um ressonador cerâmico ou algo semelhante 238. A saída 32fjj REF do ressonador é uma entrada para o conversor 40 de lf_H para 2f_H. A saída do oscilador controlado a tensão é dividida por 32 para proporcionar um segundo sinal de entrada de frequência apropriada ao comparador de fase 228. A saída do divisor 234 é um sinal de temporização lf_H REF, fornecido ao processador de écran largo e ao conversor de lf_H para 2f_H. Os sinais de temporização 32f_H REF e lf_H REF da monopastilha são fornecidos a um contador 400 dividido por 16. Uma saída 2f_H é fornecida a um circuito de largura de impulso 402. Ajustando previamente o divisor 400 pelo sinal lf_H REF assegura que o divisor opera sincronizadamente com o circuito fechado de bloqueio de fase da secção de entrada dos sinais video. 0 circuito de largura de impulso 402 assegura que um sinal 2f_H REF terá uma largura de impulso adequada para assegurar a operação apropriada do comparador de fase 404, por exemplo um do tipo CA1391, que forma parte de um segundo circuito fechado de bloqueio de fase incluindo o filtro de passagem de baixas frequências 406 e o oscilador controlado a tensão 2f_H 408. O oscilador controlado a tensão 408 gera um sinal de temporização 2f_H interno, que é utilizado para accionar o visionamento progressivamente explorado. O outro sinal de entrada para o comparador de fase 404 é o dos impulsos de retorno 2f_H a partir do circuito de deflexão 50, ou um sinal de temporização a ele referido. A utilização do segundo circuito fechado de bloqueio de fase incluindo o comparador de fase 404 é útil para assegurar que cada período de exploração 2f_H é simétrico dentro de cada período lfjj do sinal de entrada. Caso contrário, o visor pode exibir um deslizamento de quadro, por exemplo, em que metade das linhas video são deslocadas para a direita e metade das linhas video são

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deslocadas para a esquerda.

Um diagrama de blocos de um circuito 900 para converter um visionamento explorado entrelaçado para explorado progressivo está mostrado na figura 20. 0 circuito fornece todas as funções de processamento do sinal necessárias para converter sinais video de componente entrelaçado para formato progressivo não entrelaçado. Além disso, o circuito fornece uma quantidade ajustável de redução de ruído para sinais onde isto possa ser desejável. 0 circuito como mostrado pode ser utilizado com sinais de componente Y, U e V, e em conjunção com uma memória de quadro 902 na forma de um circuito integrado de RAM video, por exemplo o tipo HM53051P disponível da Hitachi.

Os sinais de componente de crominância U_c e V_C são sujeitados internamente por uma entrada posterior de sujeição a uma tensão correspondente ao zero digital. Seguindo os circuitos de sujeição 904 e 906, um dispositivo de multiplexação analógico 908 amostra alternadamente cada componente de crominância a uma frequência de 2 MHz. Estas amostras são então convertidas para um sinal digital de 8 bits por um conversor de brilho A/D 910 operando a uma frequência de 4 MHz. As amostras passam através do circuito de redução de ruído de crominância 912 para a memória de aceleração 914. A memória de aceleração armazena apenas a porção activa de 53 μβ de cada linha video de entrada, por isso apenas são armazenados 106 amostras de cada componente de crominância. A memória é lida ao dobro da frequência de escrita, produzindo duas linhas idênticas de informação de crominância. 0 sinal é apagado para zero durante o intervalo quando as amostras não estão disponíveis a partir da memória pelo circuito de apagamento 916. Os dois componentes de crominância são separados pelo dispositivo de desmultiplexação 918 e convertidos para o formato analógico utilizando dois conversores D/A 920 e 922. A referência para os conversores D/A é ajustável pelo bus série que faz interface com um circuito de controlo de bus 924; e, pode ser utilizado como um ajustamento de saturação de cor, se desejado.

sinal de luminância é sujeito internamente a Y_C por um

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-24lè» tf· circuito de sujeição 926 durante a entrada posterior para um nível que pode ser regulado por via do bus de controlo série. Este sinal é convertido para um formato digital de 8 bits utilizando um conversor de brilho A/D 928 operando a 16 MHz. Ele passa então através de um circuito 930 que pode ser utilizado para proporcionar ajustamento automático do nível de preto, se desejado. A luminância é filtrada por passagem de baixas frequências utilizando um filtro 932 com uma característica de:

H(z) = (1 + z¹)² (1 + z^-2)² / 16

Este sinal filtrado por passagem de baixas frequências é então subamostrado pelo circuito 934 a uma frequência de 4 MHz. 0 sinal subamostrado é interpolado pelo interpolador 936 de volta à frequência de 16 MHz utilizando a mesma característica do filtro de passagem de baixas frequências e subtraído de uma versão atrasada do sinal de luminância original na junção de adição 938 para produzir um sinal contendo apenas componentes de luminância de alta frequência. 0 sinal de luminância de alta frequência passa através de um núcleo” não linear ou circuito de banda morta 940 para remover os sinais pequenos que possam ser ruidosos. Os pontos de rotura para a característica não linear podem ser ajustados pelo bus de controlo série.

sinal subamostrado de baixa frequência passa através de um circuito de redução de ruído recursivo 942 e é então interpolado de volta a 16 MHz pelo interpolador 944 para ser adicionado ao sinal de núcleo de alta frequência na junção de adição 946. A luminância é então convertida para um formato progressivo ou de exploração duplo utilizando uma memória de aceleração 948. Apenas é armazenado 53 mseg do sinal correspondentes de 848 amostras. Esta memória de luminância é lida duas vezes por cada linha horizontal de entrada de video. Uma outra, memória de aceleração mais pequena 950 contém a informação que representa a diferença entre a luminância interpolada para a linha dentro-entre e a luminância de entrada. A memória de aceleração mais pequena contém apenas a informação de baixa frequência, suportando 212 amostras. A primeira vez que a memória de aceleração de

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luminância 948 é lida, o sinal de diferença a partir da outra memória de aceleração 950 é interpolada pelo interpolador 952 para a frequência total e adicionada ao sinal de luminância na junção de adição 970. Isto forma um sinal que tem componentes de baixa frequência que correspondem à luminância interpolada, e componentes de alta frequência que correspondem à luminância de entrada. A segunda vez que o sinal de luminância é lido, o sinal de diferença não é adicionado. A saída é então uma versão de aceleração dupla da entrada.

O apagamento pelo circuito 954 é inserido durante o intervalo em que não estão disponíveis dados da memória de aceleração. 0 nível deste apagamento inserido é ajustável pelo microprocessador base, utilizando o bus de controlo série. São necessários três sinais: DATA, CLOCK e ENABLE (dados, relógio e capacitação). 0 sinal digital de aceleração é convertido para o formato analógico por um conversor D/A 956. A referência para o conversor é ajustável por meio do bus de controlo.

A interpolação de linha da informação de luminância de baixa frequência é feita inteiramente à frequência de amostra reduzida (4 MHz) utilizando processamento adaptativo de movimento. A RAM video externa de 1 Mbit 902, utilizada como memória quadro, armazena dois campos de luminância de baixa frequência de 8 bits e um campo de sinal de movimento de 3 bits. A comunicação com a RAM video é através da interface de memória quadro 964. Cada campo armazenado representa um máximo de 256 linhas video activas, cada uma das quais contém 212 amostras activas. Uma interpolação espacial (para utilizar em áreas de movimento) é formada passando-se a luminância de baixa frequência de ruído reduzido através de um atraso 958 de lf_H e ponderando os sinais atrasados e não atrasados no circuito 960. A saída de atraso lf_Hé também armazenada na memória quadro. Um campo menos 1/2 linha a ele posterior é lido como um sinal atrasado de campo. Isto fornece um sinal interpolado temporariamente para utilizar em áreas sem movimento.

sinal atrasado de campo é armazenado outra vez na memória

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quadro e lido depois de um outro campo menos 1/2 linha. Isto resulta num atraso bruto de um quadro. 0 sinal atrasado de quadro é comparado ao sinal não atrasado numa base de amostra por amostra no detector de movimento 962. É produzido um sinal de movimento de 3 bits representando oito níveis diferentes de movimento. 0 sinal de movimento é também armazenado na memória quadro e lido um campo mais 1/2 linha posterior. 0 movimento atrasado de campo é comparado ao movimento não atrasado e o sinal representando a maior quantidade de movimento é seleccionada no circuito 978. Este sinal de movimento é utilizado para controlar um comutador suave ou variador 966 que pode seleccionar entre os sinais interpolados espacialmente e os interpolados temporariamente em oito graduações diferentes.

sinal de luminância de baixa frequência não atrasado é subtraído da saída do comutador suave na junção de adição 968, produzindo um sinal que representa a diferença entre a luminância de baixa frequência interpolada e de entrada. Este sinal de diferença é armazenado numa memória de aceleração separada 950 como acima descrito.

O circuito de redução de ruído recursivo 942 pode ser do formato mostrado no diagrama de blocos na figura 21. 0 sinal de entrada é subtraído de uma versão atrasada da saída, atrasada pelo circuito 986, na junção de adição 980. Se o valor do atraso é escolhido apropriadamente, para a maior parte dos sinais a entrada será aproximadamente a mesma que a da saída atrasada, e a diferença será pequena. Esta diferença passará então através do bloco limitador 982 sem limitação (quando não limitar, o limitador tem um ganho de 7/8). Quando a saída do limitador é adicionada à entrada do circuito na junção de adição 984, a maior parte do sinal de entrada é cancelado, sendo substituído pelo sinal de saída atrasado. Mudanças pequenas tais como ruído são por meio disso reduzidas. Quando a entrada é significativamente diferente da saída atrasada, ocorre limitação. A saída resultante é então aproximadamente igual à entrada. O limiar onde ocorre a limitação é ajustável por meio do bus de controlo série, possibilitando a quantidade de redução de ruído ser variada de

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zero (limiar de zero) para qualquer valor desejado.

Para a redução de ruído de luminância de baixa frequência, o atraso no circuito acima é igual a um tempo de quadro. Consequentemente, ruído nas imagens estacionárias é reduzido por um filtro de passagem de baixas frequências temporal. 0 circuito de redução de ruído de crominância é composto de uma cascata de dois destes circuitos, um com o atraso igual a um tempo de amostra (0,5 /xseg), e o outro com o atraso igual a um tempo de linha de exploração (64 /xseg). 0 primeiro circuito filtra o ruído na direcção horizontal, e o segundo filtra-o na direcção vertical.

circuito 900 pode incorporar o conversor 40 de lfjj para 2f_H/ explicado em detalhe em conjunção com a figura 27. Os numerais de referência da figura 27 são portanto repetidos na figura 20, no canto inferior esquerdo. Os sinais de temporização utilizados no circuito são derivados de um oscilador 238 de 32 MHz que está bloqueado em fase para 1024 vezes a frequência de deflexão horizontal do visionamento. Um sinal de retorno a partir do circuito de deflexão é aplicado à entrada 2f_H para efectuar isto. Uma rede externa L-C 974 estabelece a frequência central do oscilador de 32 MHz, enquanto um filtro externo em anel R-C 406 regula as características do circuito fechado de bloqueio de fase. O faseamento dos sinais de temporização internos (portas de sujeição, apagamento, etc) podem ser ajustadas relativamente à entrada 2f_H por meio do bus série.

Uma entrada lf_H é também necessária para estabelecer quais dos impulsos 2f_H ocorrem no começo da linha de entrada e quais os que ocorrem no meio da linha de entrada.

Uma entrada de impulso vertical, por exemplo ^fVm' ^éutilizada para estabelecer o começo de um campo, para que sejam armazenadas as linhas apropriadas na memória de quadro. 0 número de linhas que decorre entre o bordo de fuga do impulso vertical e o começo da operação da memória é ajustável por meio de um comando do bus. 0 conjunto de circuitos para gerar um sinal interno 2f_H para accionar o dispositivo de deflexão horizontal

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foi já descrito. 0 faseamento da saída 2f_H relativamente à entrada lf_H pode ser ajustada utilizando o bus série.

circuito de deflexão 50 estão mostrado em maior detalhe na figura 22. Um circuito 500 é fornecido para ajustar a dimensão vertical do quadro, de acordo com uma quantidade desejada de sobreexploração vertical necessário para implementar diferentes formatos de visionamento. Como ilustrado em diagrama, uma fonte de corrente constante 502 fornece uma quantidade constante de corrente Ip^p que carrega um condensador em rampa vertical 504. Um transítor 506 está acoplado em paralelo ao condensador em rampa vertical, e periodicamente descarrega o condensador que responde ao sinal de restabelecimento vertical. Na ausência de qualquer ajustamento, a corrente Ijy^p fornece a máxima dimensão vertical possível para o quadro. Isto deve corresponder à extensão de sobreexploração vertical necessário para encher o visor de écran largo por uma fonte de sinal de relação de formato de visionamento expandido de 4x3, como mostrado na figura l(a). Para a extensão em que é necessária uma menor dimensão do quadro vertical, uma fonte de corrente ajustável 508 desvia uma quantidade variável de corrente I^j a partir da para que o condensador em rampa vertical 504 carrega mais lentamente e para um valor de pico menor. A fonte de corrente variável 508 é responsiva a um sinal de ajustamento da dimensão vertical, por exemplo no formato analógico, gerado por um circuito de controlo de dimensão vertical 1030 mostrado na figura 49. 0 ajustamento da dimensão vertical 500 é independente de um ajustamento de dimensão vertical manual 510, que pode ser implementado por um potenciómetro ou bota de ajustamento do painel posterior. Em qualquer caso, a(s) bobina(s) de deflexão vertical recebe(m) corrente de accionamento de grandeza apropriada. A deflexão horizontal é fornecida pelo circuito de ajustamento de fase 518, circuito de correcção do pino Este-Oeste 514, um circuito fechado de bloqueio de fase 2f_H 520 e o circuito de saída horizontal 516.

circuito interface RGB 60 está mostrado em maior detalhe na figura 25. 0 sinal que está enfim para ser visionado será seleccionado entre a saída do conversor 40 de lf_H para 2f_H e uma

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entrada externa RGB. Para efeitos da televisão de écran largo aqui descrito, a entrada externa RGB é presumida ser uma fonte progressivamente explorada de uma relação de formato de visionamento largo. Os sinais externos RGB e um sinal de apagamento composto da secção de entrada dos sinais video 20 são entradas para um conversor de RGB para YUV 610, mostrado em maior detalhe na figura 26. 0 sinal de sincronização composto externo 2f_H para o sinal externo RGB é uma entrada para o separador de sinal de sincronização externo 600. A selecção do sinal de sincronização vertical é implementado pelo comutador 608. A selecção do sinal de sincronização horizontal é implementado pelo comutador 604. A selecção do sinal video é implementado pelo comutador 606. Cada um dos comutadores 604, 606 e 608 responde a um sinal de controlo interno/externo gerado pelo WSP μΡ 340. A selecção das fontes video interna ou externa é uma selecção do utilizador. Contudo, se um utilizador selecciona inadvertidamente uma fonte externa RGB, quando uma tal fonte não está ligada ou sintonizada, ou se a fonte externa cai, o quadro vertical colapsará, e podem rsultar sérios danos ao(s) tubo(s) de raios catódicos. Consequentemente, um detector de sincronização externo 602 verifica pela presença de um sinal de sincronização externo. Na ausência de um tal sinal, é trasmitido um sinal de controlo de sobreposição de comutação a cada um dos comutadores 604, 606 e 608, para evitar a selecção da fonte externa RGB se o sinal daí não está presente. O conversor de RGB para YUV 610 recebe também sinais de controlo de matiz e cor do WSP μΡ 340.

conversor de RGB para YUV 610 está mostrado em maior detalhe na figura 26. Os componentes de sincronização dos sinais RGB são riscados respectivamente pelos circuitos 612, 614 e 616. Os sinais são combinados algébricamente pelos circuitos de adição 618, 620 e 622 para definir os sinais R-Y (U), B-Y (V) e Y. Os multiplicadores de frequência de bit 628 e 634 alteram a fase dos sinais R-Y e B-Y de maneira que muda a cor efectiva dos sinais, mesmo considerando que a fase não é muito apropriada para os faseadores R-Y e B-Y. Semelhantementye, os multiplicadores de frequência de bit 640 e 638 mudam a fase para alterar a matiz efectiva, apesar da variância dos sinais R-Y e B-Y do ângulo

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-30faseador apropriado. Os sinais de controlo de matiz e cor podem ser gerados pelo WSP μΡ 340, que responde ao microprocessador base. Isto possibilita o controlo conveniente das característica de cor e matiz do sinal externo RGB, sem nenhum conjunto de circuitos adicionais e sem a necessidade de ajustar a própria fonte RGB.

Há uma discrepância no sinal Y de 7,5 IRE relativamente ao nível de preto apropriadamente definido. O circuito de compensação de apagamento 648 introduz um deslocamento de nível de 7,5 IRE para compensar. O sinal KEY (chave) é um sinal de controlo gerado na entrada frontal do sinal video, depois do bordo de fuga do sinal de sincronização vertical e antes do início do video activo. O sinal KEY estabelece terá lugar no circuito 646 a sujeição. Os circuitos de atraso 624 e 626 estabelecem o relacionamento de fase correcto dos sinais R-Y, BY e Y, e não obstante as subsequentes variações responde aos comandos de controlo de matiz e cor.

Um diagrama de blocos global para uma televisão de écran largo de acordo com as disposições inventivas, e adaptado para operar com exploração horizontal lfjj, está mostrado na figura 4 e geralmente designado por 11. Estas partes da televisão ll que correspondem substancialmente a uma contra parte da televisão 10 mostrada na figura 2 foram associadas pelo mesmo numeral de referência. A televisão 11 compreende geralmente uma secção de entrada de sinais video 21, uma base ou microprocessador TV 216, um processador de écran largo 31, um circuito de deflexão horizontal 52, um circuito de deflexão vertical 56, uma matriz RGB 241, accionadores de cinescópio 242, tubos de visão directa ou de projecção 244 e uma fonte de energia 70. o conversor de lf_Hpara 2f_H e a interface RGB não são utilizadas. Consequentemente, não há provisão para visionar um sinal externo RGB de relação de formato de visionamento largo a uma frequência de exploração de 2f_H. 0 agrupamento de vários circuitos em diferentes blocos funcionais é feito para efeitos de conveniência na descrição, e não pretende ser como limitativo da posição física relativa entre si de tais circuitos.

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A secção de entrada de sinais video 21 está adaptada para receber uma pluralidade de sinais video compostos a partir de diferentes fontes video. Os sinais video podem ser selectivamente comutadas para visionamento como sinais video principal e auxiliar. Um comutador RF 204 tem duas entradas de antena ANTI e ANT2. Estas representam entradas para tanto a recepção por antena aérea como para recepção por cabo. O comutador RF 204 controla qual a entrada de antena que é fornecida a um primeiro sintonizador 206 e para um segundo sintonizador 208. A saída do primeiro sintonizador 206 é uma entrada para uma monopastilha 203, que executa inúmeras das funções referidas à sintonia, deflexão horizontal e vertical e controlos video. A monopastilha particular mostrada é industrialmente designada por tipo TA8680. 0 sinal video de banda de base VIDEO OUT desenvolvido ma monopastilha e resultante do sinal do primeiro sintonizador 206 é uma entrada tanto para o comutador video 200 como para a entrada TV1 do processador de écran largo 31. Outras entradas video de banda de base para o comutador video 200 são designadas AUX1 e AUX2. Estas devem ser utilizadas por câmaras video, gravadores video e aparelhos similares. A saída do comutador video 200, que é controlada pela base ou microprocessador TV 216 é associada SWITCHED VIDEO. 0 SWITCHED VIDEO é uma outra entrada para o processador de écran largo 31.

Com referência adicional à figura 5, um processador de écran largo de comutador SW1 selecciona entre os sinais TV1 e SWITCHED VIDEO como um sinal video SEL COMP OUT que é uma entrada para um descodificador Y/C 210. 0 descodificador Y/C 210 pode ser implementado como um filtro pente em linha adaptativo. Uma fonte video adicional SI é também uma entrada para o descodificador Y/C 210. A fonte SI representa uma fonte S-VHS, e consiste de sinais de luminância e crominância separados. Um comutador, que pode ser incorporado como parte do descodificador Y/C, como em alguns filtros pente em linha adaptativos, ou que podem ser implementados como um comutador separado, responde ao microprocessador TV 216 para seleccionar um par de sinais de luminância e crominância como saídas designadas por Y__M e C_IN respectivamente. 0 par seleccionado de sinais de crominância e

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J luminância é consequentemente considerado o sinal principal e é processado ao longo de um trajecto de sinal principal. Um descodificador/desmodulador no processador de écran largo desenvolve sinais de diferença de cor U_M e V_M. Os sinais Y_M, U_M e V_M são convertidos para o formato digital no processador de écran largo para processamento de sinal adicional na disposição de portas 300.

O segundo sintonizador 208, definido funcionalmente como parte do processador de écran largo 31, desenvolve um sinal video de banda de base TV2. Um comutador SW2 selecciona entre os sinais TV2 e SWITCHED VIDEO como uma entrada para um descodificador Y/C 220. O descodificador Y/C 220 pode ser implementado como um filtro pente em linha adaptativo. Os comutadores SW3 e SW4 seleccionam entre as saídas de luminância e crominância do descodificador Y/C 220, os sinais de luminância e crominância de uma fonte video externa, designada por Y_EXT/C_EXT, e Y_M, C_IN. Os sinais Y_EXT/C_EXT correspondem à entrada S-VHS Sl. O descodificador Y/C 220 e os comutadores SW3 e SW4 podem ser combinados, como em alguns filtros pente em linha adaptativos. A saída dos comutadores SW3 e SW4 é consequentemente considerada o sinal auxiliar e é processado ao longo de um trajecto de sinal auxiliar. A saída de luminância seleccionada é designada Y_A. A crominância seleccionada é convertida para sinais de diferença de cor U_A e V_A. Os sinais Y_A, U_A e V_A são convertidos para o formato digital para processamento de sinal adicional. A disposição da fonte de sinal video comutando nos trajectos de sinal principal e auxiliar maximiza a flexibilidade na gestão da selecção da fonte para as diferentes partes dos diferentes formatos de visionamento de imagem.

O processador de écran largo 30 compreende um processador de imagem em imagem 320 para processamento de sinal especial do sinal video auxiliar. 0 termo imagem em imagem é algumas vezes abreviado como PIP ou pix-in-pix. Um disposição de portas 300 combina os dados do sinal video principal e auxiliar numa grande variedade de formatos de visionamento, como mostrado pelos exemplos das figuras de l(b) a l(i). 0 processador de imagem em

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-33- imagem 320 e uma disposição de portas 300 estão sob o controlo de um microprocessador de écran largo (WSP μΡ) 340. O microprocessador 340 responde ao microprocessador TV 216 através de um bus série. 0 bus série inclui quatro linhas de sinal, para dados, sinais de relógio, sinais de capacitação e sinais de restabelecimento. 0 processador de écran largo 30 gera também um sinal vertical composto de apagamento/restabelecimento, como um sinal castelo de areia de três níveis. Alternativamente, os sinais de apagamento vertical e de restabelecimento podem ser gerados como sinais separados. Um sinal de apagamento composto é fornecido pela secção de entrada do sinal video à interface RGB.

Os componentes de sincronização horizontal e vertical do sinal principal são desenvolvidos num separador síncrono 286, formando parte de um desmodulador 288, formando parte do processador de écran largo. 0 componente de sincronização horizontal é uma entrada para um circuito fechado de bloqueio de fase lf_H 290. Os sinais de sincronização horizontal e vertical do sinal video auxiliar são desenvolvidos pelo separador síncrono 250 no processador de écran largo 31. Um circuito de deflexão horizontal 52 opera em conjunção com a monopastilha, responde ao ajustamento do pino este-oeste e sinais de controlo de fase horizontal do WSP μΡ 340. Um circuito de deflexão vertical 56 responde a um circuito de controlo de dimensão vertical 54. 0 circuito de controlo de dimensão vertical 54 responde a um sinal de controlo de dimensão vertical do WSP μΡ 340, e opera de uma maneira similar ao controlo da dimensão vertical para a base 2f_Hacima descrita.

processador de écran largo 31 está mostrado em maior detalhe na figura 5. Os componentes principais do processador de écran largo são uma disposição de portas 300, um circuito de imagem em imagem 301, conversores de analógico para digital e de digital para analógico, o segundo sintonizador 208, um microprocessador processador de écran largo 340 e um codificador de saída de écran largo 227. Detalhes adicionais do processador de écran largo, que são comuns a ambas as bases lf_H e 2f_H, por exemplo o circuito PIP, estão mostradas na figura 6. Um

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-34processador de imagem em imagem 320, que forma uma parte significante do circuito PIP 301, está mostrada em maior detalhe na figura 7. A disposição de portas 300 está mostrada em maior detalhe na figura 8. Inúmeros dos componentes mostrados na figura 3, formando partes dos trajectos do sinal principal e auxiliar, foram já descritos em detalhe. Inúmeros outros componentes, tais como o segundo sintonizador 208, o WSP μΡ 340 e as saídas interface, os conversores de analógico para digital e de digital para analógico, a disposição de portas 300, o circuito PIP 301 e o PLL 374 operam substancialmente como explicado em ligação com a figura 3 e tais detalhes não são repetidos.

sinal video principal é fornecido ao processador de écran largo no formato analógico, como sinais designados por Y_M e C_IN. 0 sinal C_IN é descodificado em sinais de diferença de cor U_M e V_M pelo desmodulador 288. Os sinais principais são convertidos do formato analógico para o digital pelos conversores de analógico para digital 342 e 346, mostrados em maior detalhe na figura 6. Os dados video auxiliares estão também no formato analógico, e no formato YUV, como sinais designados por Y_A, U_A e VA. No circuito PIP 301, estes sinais auxiliares são convertidos para o formato digital, comprimidos os dados, armazenados numa memória de campo para sincronização com o sinal principal, e fornecido à disposição de portas 300 para combinação com os sinais principais como requerido pelo formato de visionamento de imagem seleccionado, por exemplo multiplexando-se numa base de linha a linha. A operação do circuito PIP está explicada mais detalhadamente em ligação com a figura 6. 0 circuito PIP e/ou a disposição de portas pode incluir também meios para aumentar a resolução dos dados auxiliares não obstante a compressão de dados. Os sinais de formato analógico, designados por Y, U e V, são fornecidos a um codificador 227 para definir o sinal de saída de relação de formato largo Y_OUT_EXT/C_OUT_EXT que, neste caso, são entradas para a monopastilha 203. 0 codificador 227 recebe apenas o sinal C_SYNC_MN da disposição de portas. 0 comutador SW5 selecciona entre Y_M e o sinal C_SYNC_AUX como uma entrada para os conversores de analógico para digital. A monopastilha gera sinais de formato YUV para a matriz RGB 241,

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-354 •J que fornece sinais do formato RGB aos accionadores de cinescópio 242 a partir dos sinais Y_OXJT e C_OUT_EXT.

A figura 6 é um diagrama de blocos mostrando detalhes adicionais dos processadores de écran largo 30 e 31 comuns às bases lf_H e 2f_H, mostradas nas figuras 3 e 5 respectivamente. Os sinais Y_A, U_A e V_A são uma entrada para o processador de imagem em imagem 320 , que pode incluir um circuito de processamento de resolução 370. A televisão de écran largo de acordo com aspectos deste invento pode expandir e comprimir video. Os efeitos especiais caracterizados pelos vários formatos de visionamento compostos ilustrados em parte na figura 1 são gerados pelo processador de imagem em imagem 3 20, que pode receber sinais de dados processados de resolução Y_RP, U_RP e V_RP a partir do circuito de processamento de resolução 370. 0 processamento de resolução não precisa de ser utilizado todas as vezes, mas durante os formatos de visionamento seleccionados. O processador de imagem em imagem 320 está mostrado em maior detalhe na figura 7. Os componentes principais do processador de imagem em imagem são uma secção conversora de analógico para digital 322, uma secção de entrada 324, um comutador rápido (FSW) e a secção colectora 326, uma secção de temporização e controlo 328 e uma secção conversora de digital para analógico 330. A secção de temporização e controlo 328 está mostrada em maior detalhe na figura 14.

processador de imagem em imagem 320 pode ser caracterizado como uma variação melhorada de uma pastilha básica CPIP desenvolvida pela Thomson Consumer Electronics, Inc. A pastilha básica CPIP está descrita mais detalhadamente numa publicação com o título The CTC 140 Picture in Picture (CPIP) Technical Training Manual (manual de treino técnico do CTC 140 de imagem em imagem), disponível da Thomson Consumer Electronics, Inc., Indianapolis, Indiana. Inúmeras características especiais ou efeitos especiais são possíveis, os seguintes sendo ilustrativos. 0 efeito especial básico é um imagem grande ter uma imagem pequena sobrepondo uma sua porção como mostrado na figura l(c). As imagens grande e pequena podem resultar do mesmo sinal video,

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-363 de sinais video diferentes e podem ser interpermutãdos ou trocados. Falando de um modo geral, o sinal audio é comutado para corresponder sempre à imagem grande. A imagem pequena pode ser movida para qualquer uma posição sobre o écran ou pode percorrer através de um predeterminado número de posições. Uma característica de ampliação aumenta e diminui a dimensão da imagem pequena, por exemplo para qualquer uma de um número de dimensões pré-ajustadas. Em algum ponto, por exemplo, o formato de visionamento mostrado na figura l(d), as imagens grande e pequena são de facto da mesma dimensão.

Num modo de imagem simples, por exemplo o mostrado nas figuras l(b), l(e) ou l(f) um utilizador pode ampliar o conteúdo da imagem simples, por exemplo, em passos de uma razão de 1,0:1 a 5,0:1. Enquanto no modo de ampliação um utilizador pode procurar ou tornar panorâmico através do conteúdo da imagem à imagem do écran mover-se através de diferentes áreas da imagem. Em qualquer caso, que a imagem pequena ou a imagem grande quer a imagem ampliada podem ser visionadas em quadro de imobilização (ainda no formato de imagem). Esta função possibilita um formato estroboscópio, em que as últimas nove imagens de video podem ser repetidas sobre o écran. A frequência de repetição do quadro pode ser mudada a partir de trinta quadros por segundo para zero quadros por segundo.

O processador de imagem em imagem utilizado na televisão de écran largo de acordo com uma outra disposição do invento difere da presente configuração da pastilha básica CPIP acima descrita. Se a pastilha básica CPIP for utilizada por uma televisão tendo um écran de 16x9, e sem um circuito de aceleração video, as imagens inseridas exibirão distorção da relação de aspecto, devido à expansão horizontal efectiva de 4/3 vezes resultando da exploração através do écran mais largo de 16x9. Os objectos na imagem seriam alongados horizontalmente. Se um circuito de aceleração for utilizado, não haveria distorção da relação de aspecto, mas a imagem não encheria todo o écran.

Os processadores de imagem em imagem existentes baseados na

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-37ta* í-OTtt «53i pastilha básica CPIP quando utilizados nas televisões convencionais são operados de uma maneira particular tendo certas consequências indesejáveis. 0 video de entrada é amostrado com um relógio 640f_H que está bloqueado para o sinal de sincronização horizontal da fonte video principal. Por outras palavras, dados armazenados na RAM video associada à pastilha CPIP não é amostrada perpendicularmente relativamente à fonte video auxiliar de entrada. Isto é uma limitação fundamental do processo da pastilha básica CPIP de sincronização de campo. A natureza não perpendicular da frequência de amostragem de entrada resulta em erros de inclinação dos dados amostrados. A limitação é um resultado da RAM video utilizada com a pastilha CPIP, que deve utilizar o mesmo relógio para escrever e ler dados. Quando os dados da RAM video, tal como a RAM video 350, são visionados, os erros de inclinação são vistos como agitação aleatória ao longo dos bordos verticais da imagem e são geralmente considerados bastante sujeitos a objecções.

O processador de imagem em imagem 320, de acordo cora uma disposição do invento e diferente da pastilha básica CPIP, está adaptado para comprimir assimetricamente os dados video num de uma pluralidade de modos de visionamento seleccionáveis. Neste modo de operação, as imagens são comprimidas de 4:1 na direcção horizontal e de 3:1 na direcção vertical. Este modo assimétrico de compressão produz imagens de relação de aspecto distorcida parta armazenamento na RAM video. Os objectos nas imagens são comprimidos horizontalmente. Contudo, se estas imagens são lidas normalmente, como por exemplo no modo de exploração de canal, para visionamento de um écran de relação de formato de visionamento de 16x9, as imagens parecem correctas. A imagem enche o écran e não há distorção da relação de aspecto. 0 modo de compressão assimétrica de acordo com este aspecto do invento torna possível gerar formatos de visionamento especiais num écran de 16x9 sem um conjunto de circuitos externos de aceleração.

A figura 14 é um diagrama de blocos da secção de temporização e controlo 328 do processador de imagem em imagem, por exemplo uma versão modificada da pastilha CPIP acima

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-38 .· «jííaiswfSS^ ,4.

descrita, que inclui um circuito de dizimação 328(5 para implementar a compressão assimétrica como um de uma pluralidade de modos de visionamento seleccionáveis. Os restantes modos de visionamento podem proporcionar imagens auxiliares de diferentes dimensões. Cada um dos circuitos de dizimação horizontal e vertical compreende um contador que está programado para um factor de compressão de uma tabela de valores sob o controlo do WSP μΡ 340. A variação dos valores pode ser 1:1, 2:1, 3:1 e assim por diante. Os factores de compressão podem ser simétricos ou assimétricos, dependendo de como a tabela é instalada. 0

controlo das relações de compressão pode também ser implementado por circuitos de dizimação de efeitos gerais completamente programáveis sob o controlo do WSP μΡ 340. O circuito de dizimação 328C está mostrado mais detalhadamente nas figuras 1518.

A figura 15 é um diagrama de blocos do circuito para implementar a compressão horizontal. O circuito utiliza um circuito de dizimação formado por um contador 850, designado MOD_N_CNTR1. O valor númerico na entrada N é um factor horizontal N HOR_N_FACTOR. 0 factor horizontal N refere-se à extensão para a qual a imagem representada pelos dados video do sinal auxiliar será reduzida em dimensão para visionamento como um PIP ou POP, e consequentemente, é também uma medida da frequência à qual são subamostrados os pixels dentro de uma linha. A entrada numérica para a entrada do valor de carga é regulado a 0. A ondulação efectuada pela saída RCO é um sinal de capacitação da amostra de linha horizontal. A figura 16 é um diagrama de blocos do circuito para implementar a compressão vertical. Este circuito está baseado num circuito de dizimação formado por um contador 858 designado MOD_N_CNTR2. 0 valor numérico na entrada N é um factor vertical N VERT_N_FACTOR. O factor vertical N refere-se também à extensão para a qual a imagem representada pelos dados video do sinal auxiliar será reduzido em dimensão para visionamento como um PIP ou POP, mas neste caso, é uma medida de como muitas linhas horizontais são seleccionadas por subamostragem. A entrada numérica para a entrada do valor de carga é determinada por um cálculo numérico baseado no factor vertical N. O factor vertical

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N é adicionado a 2, a soma resultante é dividida por ⁿâ», e ó resultado da divisão é barrado por um sinal tipo campo superior/inferior U/L_FIELD_TYPE adicionado a 2. A saída do contador 858 é um sinal de capacitação de amostra de linha vertical.

Os factores horizontal e vertical N são gerados por um circuito 859 mostrado na figura 17. A entrada é um valor NFACTOR variando a partir de O até ”7”. Cada valor N corresponde a pares de relações de compressão horizontal e vertical, como mostrado na tabela da figura 18. Os factores N são fornecidos pelo WSP μΡ 340. O circuito 859 compreende os dispositivos de multiplexação 862 e 864 e um circuito de comparação a 6 860. Para cada factor N diferente de 6, as relações de compressão horizontal e vertical são simétricas, resultando das entradas O” dos dispositivos de multiplexação. Quando o factor N é ”6, as entradas ”1 dos dispositivos de multiplexação são barradas como as saídas. Estas entradas resultam na compressão assimétrica de 4:1 horizontalmente e 3:1 verticalmente.

Os contadores na função dos circuitos de dizimação estão mostrados como dizimadores de números inteiros. Contudo, o processamento não tem de estar limitado à compressão das imagens em incrementos inteiros, considerando que o factor de compressão horizontal é 3/3 vezes o factor de compressão vertical. A compressão assimétrica não está também limitada às aplicações de écran largo tendo uma relação de formato de visionamento de 16x9. Se a relação de formato de visionamento for de 2:1, poe exemplo, o factor de compressão horizontal seria de 3/2 vezes o factor de compressão vertical.

controlo das relações de compressão pode também ser implementado por circuitos de dizimação de efeitos gerais completamente programáveis sob o controlo do WSP μΡ 340, como mostrado nas figuras 19(a) e 19(b). Os factores de compressão horizontal são gerados pelo circuito na figura 19(a), que compreende uma junção de adição 866, um arranjo 868 de oito portas OR (OU) e um trico 870. Cada bit da saída de oito bits do

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arranjo 868 é Hl quando ocorre H_RESET. Quando o sinal H_RESET é baixo, a saída do arranjo 868 igula a entrada do arranjo, que é a saída da junção de adição 866. os factores de compressão vertical são gerados pelo circuito na figura 19(b), que compreende uma junção de adição 872, um dispositivo de multiplexação 874 e um trinco 876. Em cada circuito, a entrada que leva para dentro Cl do circuito de adição é restringido a uma tensão para um sinal lógico fixo elevado. Em cada circuito, a saída que leva para fora CO do circuito de adição é o respectivo sinal de capacitação da amostra. No circuito da figura 19(b), a entrada 1 para o dispositivo de multiplexação é restringido à massa para um sinal lógico fixo baixo. Os factores de compressão horizontal e vertical podem ser fornecidos pelo WSP μΡ 340.

Nos modos PIP de écran cheio, o processador de imagem em imagem, em conjunção com um oscilador de livre curso 348 tomará a entrada Y/C de um descodificador, por exemplo um filtro pente em linha adaptativo, descodificam o sinal em componentes de cor Y, U, V e geram impulsos de sincronismo horizontais e verticais. Estes sinais são processados no processador de imagem em imagem para os vários modos de écran cheio tais como ampliação, conelação e exploração de canal. Durante o modo de exploração de canal, por exemplo, o sincronismo horizontal e vertical apresentam a partir da secção de entrada dos sinais video terá muitas discontinuidades porque os sinais amostrados (canais diferentes) terão impulsos de sincronismo não referidos e serão comutados em momentos de tempo aleatórios convenientes. Consequentemente, o relógio de amostra (e o relógio da RAM video de leitura/escrita) é determinado pelo oscilador de livre curso. Para os modos de imobilização e ampliação, o relógio de amostra será bloqueado para o sincronismo horizontal video de entrada, que nestes casos especiais é o mesmo que a frequência de relógio do visionamento.

Referindo outra vez a figura 6, as saídas Y, U, V e C_SYNC (sincronismo composto) do processador de imagem em imagem no formato analógico podem ser recodifiçadas em componentes Y/C pelo circuito codificador 366, que opera em conjunção com um oscilador

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380 de 3,59 MHz. Este sinal Y/C_PIP_ENC pode ser ligado a um comutador Y/C, não mostrado, que possibilita que os componentes recodifiçados Y/C sejam substituídos pelos comoponentes Y/C do sinal principal. A partir deste ponto, os sinais de sincronismo e codificados PIP Y, u, V seriam a base para temporização horizontal e vertical no resto da base. Este modo de operação é apropriado para implementar um modo de ampliação para o PIP, baseado na operação do interpolador e da FIFO no trajecto do sinal principal.

Num modo de multicanal, por exemplo o mostrado na figura l(i), doze canais de uma predeterminada lista de exploração podem ser simultaneamente visionados em doze imagens pequenas. 0 processador de imagem em imagem tem um relógio interno que responde a um oscilador 348 de 3,58 MHz. 0 sinal auxiliar de entrada é convertido do formato analógico para o digital, e responde ao efeito especial escolhido, é carregado dentro de uma RAM video 350. Na caracterização do Technical Training Manual acima descrito, o efeito especial compilado é convertido de volta ao formato analógico no processador de imagem em imagem antes da combinação com os dados video do sinal principal. Contudo, nas televisões de écram largo aqui descritas, e devido em parte às limitações do número de frequências de relógio diferentes que são fazíveis, os dados auxiliares são uma saída directa da RAM video 350, sem processamento adicional pelo processador de imagem em imagem 320. Minimizando o número de sinais de relógio reduz vantajosamente a interferência de frequência de rádio no conjunto de circuitos das televisões.

Com referência adicional à figura 7, o processador de imagem em imagem 320 compreende a secção de conversão de analógico para digital 322, a secção de entrada 324, o comutador rápido FSW e a secção de controlo de bus 326, a secção de temporização e controlo 328 e a secção de conversão de digital para analógico 330. Geralmente, o processador de imagem em imagem 320 digitaliza o sinal video em sinais de luminância (Y) e diferença de cor (U, V), subamostrando e armazenando os resultados numa RAM video 350 de 1 megabit como acima explicado. A RAM video 350 associada com

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-42..._:.. ϊ*’'* o processador de imagem em imagem 320 tem uma capacidade de memória de 1 megabit, que não é suficientemente grande para armazenar um campo completo de dados video com amostras de 8 bits. Capacidade de memória aumentada tende a ser cara e pode necessitar um conjunto de circuitos de gestão mais complexos. O menor número de bits por amostra no canal auxiliar representa uma redução na resolução de quantização, ou largura de banda relativa ao sinal principal, que é processado por intermédio de amostras de 8 bits. Esta redução efectiva da largura de banda não é usualmente um problema quando a imagem auxiliar visionada é relativamente pequena, mas pode ser um problema se a imagem auxiliar visionada é maior, por exemplo da mesma dimensão que a da imagem principal visionada. O circuito de processamento de resolução 370 pode implementar selectivamente um ou mais esquemas para aumentar a resolução de quantização ou largura de banda efectiva dos dados video auxiliares. Inúmeros esquemas de redução de dados e recuperação de dados foram desenvolvidos, incluindo por exemplo, compressão de pixels emparelhados e execitação e desexcitação. Um circuito de desexcitação estaria operativamente disposto a montante da RAM video 350, por exemplo no trajecto do sinal auxiliar da disposição de portas, como explicado em maior detalhe mais abaixo. Além do mais, são contemplados sequências diferentes de excitação e desexcitação envolvendo diferentes números de bits e diferentes compressões de pixels emparelhados envolvendo diferentes números de bits. Um de inúmeros esquemas particulares de redução de dados e recuperação de dados podem ser seleccionados pelo WSP μΡ a fim de maximizar a resolução do video visionado para cada tipo particular de formato de visionamento de imagem. Os circuitos de processamento de resolução estão explicados em detalhe em conjunção com as figuras 56-70.

Os sinais de diferença de cor e de luminância são armazenados de uma maneira Y, U, V de seis bits 8:1:1. Por outras palavras, cada componente é quantizado em amostras de seis bits. Há oito amostras de luminância para cada par de amostras de diferença de cor. 0 processador de imagem em imagem 320 é operado num modo por meio do qual os dados video de entrada são

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-43amostrados por uma frequência de relógio 640f_H bloqueada por sua vez para o sinal de sincronização video auxiliar de entrada. Neste modo, os dados armazenados na RAM video são amostrados perpendicularmente. Quando os dados são lidos da RAM video 350 de processador de imagem em imagem, eles são lidos utilizando o mesmo relógio 640f_H bloqueado para o sinal video auxiliar de entrada. Contudo, mesmo considerando que estes dados foram amostrados perpendicularmente e armazenados, e que podem ser lidos perpendicularmente, eles não podem ser visionados perpendicularmente directamente da RAM video 350, devido à natureza assíncrona das fontes video principal e auxiliar. As fontes video principal e auxilar devem ser esperadas ser síncronas apenas nos casos em que elas estiverem a visionar sinais da mesma fonte video.

Processamento adicional é necessário a fim de sincronizar o canal auxiliar, que é a saída de dados da RAM video 350, para o canal principal. Com referência outra vez à figura 6, dois trincos de quatro bits 352A e 352B são utilizados para recombinar os blocos de dados de 8 bits a partir do acesso de saída da RAM video de 4 bits. Os trincos de quatro bits reduzem também a frequência do relógio de dados de 1280f_H para 640f_H.

Geralmente, o visor video e o dispositivo de deflexão estão sincronizados com o sinal video principal. 0 sinal video principal deve ser acelerado, como acima explicado, para encher o visionamento de écran largo.

O sinal video auxiliar deve estar sincronizado verticalmente com o primeiro sinal video e com o visionamento video. 0 sinal video auxiliar pode ser atrasado por uma fraeção de um período de campo numa memória de campo, e então expandido numa memória de linha. Resumidamente, a sincronização dos dados video auxiliares com os dados video principais é efectuada utilizando-se a RAM video 350 como uma memória de campo e um dispositivo de memória de linha primeiro a entrar ptimeiro a sair (FIFO) 354 para expandir o sinal. O interpolador do trajecto do sinal auxiliar 359 pode corrigir-se por aceleração na FIFO 354. A dimensão da FIFO 354 é de 2048x8. Os problemas que podem ocorrer na

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sincronização dos sinais principal e auxiliar incluem as^polis^fes do ponteiro de leitura/escrita na FIFO auxiliar 354 e manter a integridade do entrelaçamento. Um dispositivo de sincronização de campo que evita tais colisões do ponteiro de leitura/escrita e que mantém a integridade do entrelaçamento está explicado conjuntamente com as figuras 28-36.

A disposição de portas 300 é comum a ambos os processadores de écran largo 30 e 31. 0 trajecto do sinal principal 304, o trajecto do sinal auxiliar 306 e o trajecto do sinal de saída 312 estão mostrados no diagrama de blocos na figura 8. A disposição de portas compreende também um circuito de relógios/sincronismo 320 e um descodificador WSP μΡ 310. Os dados e as linhas de saída dos endereços do descodificador WSP μΡ 310, identificado como WSP DATA, são fornecidos a cada um dos circuitos principais e trajectos acima identificados, bem como ao processador de imagem em imagem 320 e ao circuito de processamento de resolução 370. Será apreciado que queira quer não certos circuitos são, ou não são, definidos como sendo parte da disposição de portas é grandemente uma matéria de conveniência para facilitar a explanação das disposições do inventos.

A disposição de portas é responsável por expandir, comprimir e cortar dados video do canal video principal, quando e se for necessário para implementar diferentes formatos de visionamento de imagem. 0 componente de luminância Y_MN é armazenado numa memória de linha primeiro a entrar primeiro a sair (FIFO) 356 para uma extensão de tempo dependente da natureza da interpolação do componente de luminância. Os componentes de crominância combinada U/V_MN são armazenados na FIFO 358. Os componentes de luminância e crominância do sinal auxiliar Y:PIP, U_PIP e V_PIP são desenvolvidos pelo dispositivo de desmultiplexação 355. 0 componente de luminância suporta o processamento de resolução, como desejado, no circuito 357, e é expandido quanto necessário pelo interpolador 359, gerando o sinal YAUX como uma saída.

Nalguns casos, o visionamento auxiliar será tão grande quanto o visionamento do sinal principal, como mostrado por

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exemplo na figura l(d). As limitações de memória associadas ao processador de imagem em imagem e RAM video 350 podem proporcionar um número insuficiente de pontos de dados, ou pixels para encher uma tal área de visionamento grande. Nestas circunstâncias, o circuito de processamento de resolução 357 pode ser utilizado para recuperar pixels para o sinal video auxiliar para substituir os perdidos durante a compressão ou na redução de dados. 0 processamento de resolução pode corresponder ao processamento de resolução executado pelo circuito 370 mostrado na figura 6. Como um exemplo, o circuito 370 pode ser um circuito de excitação e o circuito 357 pode ser um circuito de desexcitação.

A interpolação do sinal auxiliar pode ter lugar no trajecto do sinal auxiliar 306, mostrado em maior detalhe na figura 12. 0 circuito PIP 301, mostrado na figura 6, manipula uma memória de campo de 6 bits Y, U, V, de 8:1:1, a RAM video 350, para armazenar os dados video de entrada. A RAM video 350 suporta dois campos de dados video numa pluralidade de localizações de memória. Cada localização de memória suporta oito bits de dados. Em cada localização de 8 bits há uma amostra de 6 bits (luminância) Y (amostrada a 640f_H) e outros 2 bits. Estes outros dois bits suportam quer os dados de comutação rápida (FSWDAT) quer parte de uma amostra U ou V (amostrada a 80f_H). Os valores FSW_DAT indicam que tipo de campo foi escrito na RAM video, como se segue:

FSW_DAT = 0: Nemhuma imagem

FSW_DAT = 1: Campo superior (ímpar); e,

FSW_DAT = 2: Campo inferior (par).

Os campos ocupam posições espaciais dentro da RAM video tendo fronteiras definidas pelos endereços horizontal e vertical, como sugerido pela diagrama de posição de memória na figura 37. A fronteira é definida nestes endereços por uma mudança nos dados de comutação rápida de nenhuma imagem para campo válido, e viceversa. Estas transições nos dados de comutação rápida definem o perímetro da inserção PIP, que é também referida como a caixa PIP

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ou sobreposição PIP. Será apreciado que a relação de a^)ecto*de imagem dos objectos na imagem PIP pode ser controlada independentemente da relação de formato de visionamento da caixa PIP ou sobreposição, por exemplo, 4x3 ou 16x9. A posição da sobreposição PIP sobre o écran será determinada pelo endereço de início do ponteiro de leitura da RAM video no começo da exploração para cada campo do sinal principal. Visto que há dois campos de dados armazenados na RAM video 350, e que toda a RAM video 350 é lida durante o período de visionamento, ambos os campos são lidos durante a exploração do visor. 0 circuito PIP 301 determinará que campo será lido da memória para ser visionado através da utilização dos dados de comutação rápida e a posição de início do ponteiro de leitura. Devia parecer lógico que se o visionamento, que está bloqueado para a fonte video principal, estiver a visionar o campo superior da imagem principal então a porção da RAM video correspondente ao campo superior da imagem auxiliar seria lida da RAM video, convertida para dados analógicos e visionada.

Isto funcionaria bem para cerca de metade de todas as relações de fase possíveis entre as fontes video principal e auxiliar. Surge uma problema porque ler a RAM video é sempre mais rápido do que escrever para a RAM video para imagens comprimidas no modo PIP. 0 ponteiro da memória de leitura pode alcançar o ponteiro de escrita se o mesmo tipo de campo estiver a ser escrito e lido ao memsmo tempo. Isto resultaria numa hipótese de 50% de um movimemto rápido algures na imagem pequena. Consequentemente, o circuito PIP lê sempre o tipo de campo oposto do que está a ser escrito para superar o problema do movimento rápido. Se o tipo de campo que está a ser lido é do tipo oposto ao do que está a ser visionado, então o campo par aramazenado na RAM video é invertido apagando-se a linha de topo do campo quando o campo é lido da memória. 0 resultado é que a imagem pequena mantém o entrelaçamento correcto sem um movimento rápido. 0 resultado final desta sincronização de campo é que a pastilha CPIP fornece um sinal que é chamado PIP_FSW. Este é o sinal de sobreposição que o circuito PIP fornece a um comutador analógico, que comuta entre os sinais do canal principal e auxiliar Y/C

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-4Ί-47(luminância e informação video de crominância modulada).

Os dados de entrada video auxiliar são amostrados a uma frequência de 640f_H e armazenados na RAM video 350. Os dados auxiliares são lidos da RAM video 350 e são designados VRAM_OUT. 0 circuito PIP 301 tem também a capabilidade de reduzir a imagem auxiliar por factores inteiros iguais horizontalmente e verticalmente, bem como assimetricamente. Referindo-se outra vez à figura 12, os dados do canal auxiliar são armazenados numa memória intermédia e sincronizados ao video digital do canal principal pelos trincos de 4 bits 352A e 352B, a FIFO auxiliar 354, o circuito de temporização 369 e o circuito de sincronização 371. Os dados VRAM_OUT são armazenados em Y (luminância), U, V (componentes de cor), e FSW_DAT (dados de comutação rápida) pelo dispositivo de multiplexação 355. O FSW_DAT indica que tipo de campo foi escrito na RAM video. O sinal PIP_FSW é recebido directamente do circuito PIP e aplicado ao circuito de controlo de saída, Aqui é tomada a decisão de qual o campo lido da RAM video é para ser visionado. Finalmente, os dados do componente video do canal auxiliar são seleccionados para saída ao visionamento através de três dispositivos de multiplexação de saída 315, 317 e 319, mostrados na figura 8. Em vez de sobrepor a imagem pequena PIP utilizando um comutador analógico numa interface composta ou Y/C, como tem sido a prática com a pastilha CPIP, o WSP μΡ 340 executa a sobreposição PIP digitalmente. Contudo, como acima explicado, o sinal de controlo PIP_FSW é utilizado juntamente com o sinal FSW_DAT para controlar a sobreposição digital.

canal auxiliar é amostrado à frequência de 640f_H enquanto que o canal principal é amostrado a uma frequência de 1024f_H. 0 canal auxiliar FIFO 354 (2048x8) converte os dados da frequência de amostra do canal auxiliar para a frequência de relógio do canal principal. Neste processo, o sinal video suporta uma compressão de 8/5(1024/640). Isto é maior do que a compressão de 4/3 necessária para visionar correctamente o sinal do canal auxiliar. Além disso, o canal auxiliar deve ser expandido pelo interpolador para visionar correctamente uma imagem pequena 4x3.

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A quantidade necessária de expansão do interpolador é de 5/6. 0 factor de expansão X é determinado como se segue:

X = (640/1024) * ((4/3) = 5/6

Além disso, indiferentemente de como a imagem pequena é reduzida pelo processador PIP, a imagem pequena pode ser visionada correctamente no formato 4x3 sobre o visor regulando-se o interpolador 359 para executar uma expansão de 5/6 (5 amostras dentro, 6 amostras fora).

Os dados PIP_FSW não fornecem um processo suficientemente bom para interpretar que campo do CPIP VRAM seria visionado porque os dados video PIP são mapeados em quadro horizontalmente para manter uma relação de aspecto PIP correcta. Embora a imagem pequena PIP mantivesse o entrelaçamento correcto, a região de sobreposição PIP seria geralmente da dimensão horizontal errada. O único caso em que a dimensão da sobreposição PIP seria correcta seria para uma expansão de 5/8 utilizando o interpolador 359 que resultaria numa imagem pequena 16x9. Para todas as outras regulações do interpolador, a caixa de sobreposição permaneceria 16x9 enquanto que a imagem inserida variaria horizontalmente. O sinal PIP_FSW carece de informação respeitante à dimensão horizontal correcta da sobreposição PIP. Os dados da RAM video são lidos antes do circuito PIP completar o algoritmo de sincronização. Assim, os dados de comutação rápida FSW_DAT que estão embebidos no fluxo de dados RAM video VRAM_OUT correspondem ao tipo de campo escrito na RAM video. os dados do componente video da RAM video (Y, U, V) foram corrigidos para movimento rápido e entrelaçamento correcto, mas os FSW_DAT não foram modificados.

De acordo com uma disposição do invento, a caixa de sobreposição PIP é de dimensão correcta porque a informação FSW_DAT é expandida e interpolada juntamente com os dados da componente video (Y, U, V). 0 FSW_DAT contém o dimensionamento correcto da região de sobreposição, contudo, ele não indica que campo é o campo correcto para visionamento. o PIP_FSW e FSW_DAT

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-49-*í# podem ser utilizados em conjunto para resolver o problema de manter a integridade do entrelaçamento e a dimensão de sobreposição correcta. Em operação normal, quando devia ser utilizada a da pastilha CPIP nos receptores de televisão 4x3, a colocação do campo na RAM video é arbitrária. Os campos podem ser alinhados verticalmente, horizontalmente, ou não alinhados de todo. A fim de fazer a compatibilidade do processador de écran largo e do funcionamento da pastilha CPIP, é necessário que as localizações do campo PIP não sejam armazenadas nas mesmas linhas verticais. Por outras palavras, os campos PIP podem não ser programados para que os mesmos endereços verticais sejam utilizados para ambos os tipos de campo superior e inferior. É conveniente a partir de uma perspectiva de programação armazenar os campos PIP na RAM video 350 de uma maneira alinhada verticalmente, como mostrado na figura 37.

Um sinal PIP_OVL força o circuito de controlo de saída 321 a visionar os dados auxiliares quando este sinal está cativo, isto é, logicamente Hl. Um diagrama de blocos de um circuito para gerar o sinal PIP_0VL está mostrado na figura 38. 0 circuito 680 compreende um um multivibrador biestável J-K 682, cuja saída Q é uma entrada para o dispositivo de multiplexação 688. A saída do dispositivo de multiplexação 688 é uma entrada para um multivibrador biestável do tipo D 684, cuja saída Q é a outra entrada para o dispositivo de multiplexação 688 e uma entrada para a porta AND (E) 690. Os sinais PIP_FSW e SOL (início de linha) são respectivamente as entradas J e K para o multivibrador biestável 682. Uma porta exclusiva OR (OU) 686 tem os dois sinais de bits de dados de comutação rápida FSW_DAT e FSW_DAT1 como entradas. Os valores de (1, 0) e (0, 1), que são logicamente entradas exclusivas, indicam um campo válido, respectivamente par e ímpar. Os valores de (0, 0) e (1, 1) que não são logicamente exclusivos, indicam dados video não válidos. Um transição de qualquer dos (0, 1) ou (1, 0) para qualquer dos (0, 0) ou (1, 1), ou vice-versa indica uma transição de fronteira definindo a caixa PIP ou sobreposição. A saída da porta exclusiva OR (OU) 686 é uma segunda entrada para a porta AND (E) 690. A terceira entrada da porta AND (E) 690 é o sinal RD_EN_AX, o sinal que possibilita a

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leitura para a FIFO auxiliar 354. A saída da porta AND (E) 690 é o sinal PIP_OVL. 0 circuito 680 introduz um atraso de uma linha (linha de campo) a partir do momento em que PIP_FSW torna-se activo para a actual capacitação da região de sobreposição. Isto é tido em conta no trajecto dos dados video como a FIFO 354 introduz também um atraso de uma linha de campo nos dados video PIP que estão a ser visionados. Consequentemente, a sobreposição PIP é perfeitamente sobreposta pelos dados video, embora esteja uma linha de campo mais tarde do que o programado através do circuito PIP. 0 sinal RD_EN_AX permite ao PIP ser sobreposto apenas quando dados FIFO auxilares válidos tenham sido lidos da FIFO 354. Isto é necessário porque os dados FIFO podem ser suportados depois da leitura ter terminado. Isto pode originar a sobreposição PIP lógica para determinar que a sobreposição PIP está activa fora dos dados PIP válidos. Capacitando a sobreposição PIP com RD_EN_AX assegura que os dados PIP são válidos. De acordo com as disposições do inventos, a sobreposição ou caixa para o video auxiliar de imagem pequena é correctamente colocado e dimensionado independentemente de como o video auxiliar foi expandido, comprimido ou interpolado. Isto funciona para fontes video de imagem pequena que são de formatos 4x3, formatos 16x9 bem como de muitos outros formatos.

Os componentes de crominância U_PIP e V_PIP são atrasados pelo circuito 367 para uma extensão de tempo dependente da natureza da interpolação do componente de luminância, gerando os sinais U_AUX e V_AUX como saídas. Os componentes respectivos Y, U e V dos sinais principal e auxiliar são combinados nos respectivos dispositivos de multiplexação 315, 317 e 319 no trajecto do sinal de saída 312, controlando-se os sinais que possibilitam a leitura das FIFO 354, 356 e 358. Os dispositivos de multiplexação 315, 317 e 319 respondem ao circuito de controlo do dispositivo de multiplexação de saída 321. 0 circuito de controlo do dispositivo de multiplexação de saída 321 responde ao sinal de relógio CLK, ao início do sinal de linha SOL, ao sinal H_COUNT, ao sinal de restabelecimento de apagamento vertical e à saída do comutador rápido do processador de imagem em imagem e WSP μΡ 340. Os componentes de luminância e crominância

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-51/' ' ^---taSSÍgí

multiplexados Y_MX, U_MX e V_MX são fornecidos aos respectivos conversores de digital para analógico 360 , 362 e 364 respectivamente. Os conversores de digital para analógico são seguidos pelos filtros de passagem de baixas fequências 361, 363 e 365 respectivamente, mostrados na figura 6. As várias funções do processador de imagem em imagem, a disposição de portas e o circuito de redução de dados são controlados pelo WSP μΡ 340. 0 WSP μΡ 340 responde ao TV μΡ 216, estando a ele ligado por um bus série, o bus série pode ser um bus de quatro fios como mostrado, tendo linhas para dados, sinais de relógio, sinais de capacitação e sinais de restabelecimento. 0 WSP μΡ 340 comunica com os diferentes circuitos da disposição de portas através de um descodificador WSP μΡ 310.

Num caso, é necessário comprimir o video NTSC 4x3 por um factor de 4/3 para evitar a distorção da relação de aspecto da imagem visionada. No outro caso, o video pode ser expandido para executar as operações de ampliação horizontal acompanhadas geralmente por ampliação vertical. As operações de ampliação horizontal até 33% pode ser executadas reduzindo-se as compressões para menos do que 4/3. Um interpolador de amostra é utilizado para recalcular o video de entrada para novas posições de pixel porque a largura de banda video da luminância, até 5,5 MHz para o formato S-VHS, ocupa uma grande percentagem da frequência de desdobramento Nyquist, que é de 8 MHz para um relógio de 1024fjj.

Como mostrado na figura 8, os dados de luminância Y_MN são encaminhados através de um interpolador 337 no trajecto do sinal principal 304 que recalcula os valores da amostra baseados na compressão ou na expansão do video. A função dos comutadores ou selectores de trajecto 323 e 331 é inverter a topologia do trajecto do sinal principal 304 relativamente às posições relativas da FIFO 356 e do interpolador 337. Em particular, estes comutadores seleccionam se o interpolador 337 precede a FIFO 356, como requerido para compressão, ou se a FIFO 356 precede o interpolador 337 commo requerido para expansão. Os comutadores 323 e 331 respondem a um circuito de controlo de encaminhamento

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-52/ ' i «r

335, que responde ele próprio ao WSP μΡ 340. Será recordado que durante os modos de imagem pequena o sinal video auxiliar é comprimido para armazenamento na RAM video 350, e para efeitos práticos apenas é necessário expansão. Consequentemente, nenhuma comutação comparável é necessária no trajecto do sinal auxiliar.

trajecto do sinal principal está mostrado em maior detalhe na figura ll(a). 0 comutador 323 é implementado por dois dispositivos de multiplexação 325 e 327. 0 comutador 331 é implementado pelo dispositivo de multiplexação 333. Os três dispositivos de multiplexação respondem ao circuito de controlo de encaminhamento 335, que responde ele próprio ao WSP μΡ 340. Um circuito de temporização/sincronização horizontal 339 gera sinais de temporização que controlam a escrita e a leitura das FIFO, bem como dos trincos 347 e 351, e dos dispositivos de multiplexação 353. O sinal de relógio CLK e o início do sinal de linha SOL são gerados pelo circuito relógios/sincronismo 320. Um circuito de controlo de conversão de analógico para digital 369 responde a Y_MN, ao WSP μΡ 340 e ao bit mais significativo do UV_MN.

Um circuito de controlo do interpolador 349 gera valores intermédios de posição pixel (K), ponderação do filtro de compensação do interpolador (C) e informação do acesso de relógio CGY para a luminância e CGUV para os componentes de cor. É a informação do acesso de relógio que interrompe (dizima) ou repete os dados FIFO para possibilitar que as amostras não sejam escritas em alguns relógios para efectuar compressão ou que algumas amostras sejam lidas múltiplas vezes para expansão.

Uma tal compressão está ilustrada na figura ll(b). A linha LUMA_RAMP_IN representa dados video de rampa de luminância sendo escritos dentro da FIFO. O sinal WR_EN_MN_Y é activo elevado, significando que quando este sinal é elevado os dados estão a ser escritos na FIFO. Cada quarta amostra é inibida de ser escrita na FIFO. A linha recortada LUMA_RAMP_OUT representa os dados de rampa de luminância tal como seriam lidos da FIFO, se os dados não forem primeiro interpolados. Notar que o declive médio da

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rampa lida da FIFO de luminância é 33% mais íngreme do que a rampa de entrada. Notar também que é necessário menos 33% de tempo de leitura activa para ler a rampa tanto quanto necessário para escrever nos dados. Isto constitui a compressão de 4/3. É a função do interpolador 337 recalcular as amostras de luminância que estão a ser escritas na FIFO para que os dados lidos da FIFO sejam lisos, em vez de recortados.

As expansões podem ser executadas exactamente da maneira oposta à das compressões. No caso de compressões o sinal que possibilita a escrita tem a informação de porta de relógio a ele ligada no formato de impulsos de inibição. Para expandir dados, a informação de porta de relógio é aplicada ao sinal que possibilita a leitura. Isto interromperá os dados quando eles estiverem a ser lidos da FIFO 356, como mostrado na figura 11(c). A linha LUMA_RAMP_IN representa os dados antes de serem escritos na FIFO 356 e a linha recortada LUMA_RAMP_OUT representa os dados quando eles são lidos da FIFO 356, para recalcular os dados amostrados de recortados para lisos depois da expansão. No caso de expansão os dados devem ser interrompidos enquanto estão a ser lidos da FIFO 356 e enquanto estão a ser impulsionados através do interpolador 337. Isto é diferente do caso de compressão onde os dados são continuamente impulsionados através do interpolador 337. Para ambos os casos, a compressão e a expansão, as operações de porta de relógio podem ser facilmente executadas de uma maneira síncrona, isto é, os eventos podem ocorrer baseados nos bordos ascendentes do relógio do dispositivo 1024f_H.

Há inúmeras vantagens nesta topologia para a interpolação de luminância. As operações de porta de relógio, nomeadamente a dizimação de dados e a repetição de dados, podem ser executadas de uma maneira síncrona. Se não for utilizada uma topologia de dados video comutáveis para intermutar as posições do interpolador e da FIFO, os relógios de leitura ou de escrita necessitariam de ser impulsionados duas vezes para interromper ou repetir os dados. O termo impulsionado duas vezes significa que os pontos de dados devem ser escritos na FIFO num único ciclo de relógio ou lidos da FIFO durante um único ciclo de relógio. 0

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-54- * conjunto de circuitos resultante não pode ser feito para operar sincronizadamente com o relógio do dispositivo, visto que a frequência do relógio de escrita ou leitura deve ser duas vezes tão elevada quanto a frequência do relógio do dispositivo. Além do mais, a topologia comutável necessita apenas um interpolador e uma FIFO para executar tanto compressões como expansões. Se a disposição de comutação video aqui descrita não for utilizada, a situação de impulsos duplos pode ser evitada utilizando-se apenas dois FIFO para executar a funcionalidade tanto da compressão como da expansão. Um FIFO para expansões não necessitaria de ser colocado em frente do interpolador e uma FIFO para compressões não necessitaria de ser colocada depois do interpolador.

Uma das condições para a operação apropriada do circuito é que o número das amostras de dados escritas na FIFO para cada linha horizontal seja exactamente igual ao número de amostras lidas da FIFO para aquela linha horizontal. Se o mesmo número de amostras não são escritas na FIFO quando são lidas da FIFO, então a imagem do canal principal será severamente inclinada devido à precessão do ponteiro de linha por linha, de escrita ou leitura. Esta necessidade é ditada pelo facto de que as FIFO do canal principal são restabelecidos uma vez por campo. Primeiro o ponteiro de escrita é restabelecido seguindo um impulso de sincronização vertical do sinal principal e então uma linha mais tarde o ponteiro de leitura é restabelecido.

Um número diferente de ciclos de relógio pode ser necessário para os ponteiros de leitura e escrita para avançar para o mesmo número de lugares devido ao facto de que as expansões e compressões dos dados video estão tendo lugar. A fim de que o número de amostras de dados escritas iguale sempre o número de amostras de dados lidas, independentemente do modo, três valores de registo e dois sinais de controlo são utilizados para gerar as capacitações de leitura e escrita para as FIFO principais Y e UV. Dois valores de registo WR_BEG_MN e RD_BEG_MN, fornecidos pelo WSP μΡ 340, especificam a localização no período de linha horizontal onde a leitura e a escrita estão a começar, conjuntamente com um valor de contagem de pixel horizontal

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H_COUNT. O valor H_COUNT é um valor de contador de dez bits utilizado para determinar a localização do pixel dentro do período de linha. 0 contador é limpo por um início de sinal de linha SOL. 0 sinal SOL é um impulso largo de relógio simples utilizado para inicializar o contador horizontal H_COUNT para um valor de zero no começo de cada linha. 0 impulso SOL está alinhado nominalmente com o bordo principal do componente de s incroni z ação hori z ontal.

Um terceiro valor de registo LENGTH (extensão) é utilizado para carregar os oito bits superiores de um contador de dez bits para determinar o número de amostras de dados que têm estado a ser actualmente escritos na FIFO ou lidos da FIFO. Os bits do valor de registo são invertidos, e os dois bits menos significativos são carregados logicamente HI, resultando em _LENGTH-1. Um sinal precedente _A denota uma inversão lógica. Consequentemente, quando o contador excede a sua capacidade, isto é a ondulação levada a cabo vai para HI, o número de amostras desejado terá sido escrito ou lido. 0 número actual de amostras de pixel escritas ou lidas, é actualmente LENGTH X 4 porque o registo é carregado nos oito bits superiores do contador. 0 efeito do acesso de relógio é tido em conta fechando-se a capacitação do contador. Deste modo, a capacitação para o contador pode também ser utilizada como a capacitação para a FIFO, assegurando que o número de amostras escritas, ou lidas, é sempre LENGTH X 4, independentemente do modo.

A figura 11(d) ilustra um de três circuitos idênticos utilizado para gerar os sinais que possibilitam a escrita e a leitura para as FIFO para os componentes Y e UV, designados WR_EN_FIFO_Y (caso 1), WR_EN_FIFO_UV (caso 2), RD_EN_FIFO_Y e RD__EN_FIFO__UV. No caso das expansões, os sinais RD_EN_FIFO_Y e RD_EN_FIFO_UV provam ser idênticos, e podem ser referidos como RD_EN_FIFO_Y_UV (casO 3). 0 circuito 1100 é explicado primeiro para o caso 1. 0 circuito 1100 compara WR_BEG_MN aos oito bits superiores do H_COUNT no comparador 1102. O valor H_COUNT é um valor de contador de dez bits utilizado para determinar a localização do pixel dentro do período de linha. O contador é

-56z

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limpo por um início de sinal de linha SOL. O sinal SOL é um impulso largo de relógio simples utilizado para inicializar o contador horizontal H_COUNT para um valor de zero no começo da cada linha. 0 impulso SOL está nominalmente alinhado com o bordo principal do componente de sincronização horizontal.

A saída do comparador 1102 é atrasada pelo circuito 1118 e comparada com uma sua própria versão, invertida mas por outro lado não atrasada na porta NAND (Não E) 1104. A saída da porta NAND 1104, um sinal activo LO de um período de relógio largo, é a entrada de carga LDn para o contador de 10 bits de extensão 1106. A entrda LDn é utilizada para carregar o contador de 10 bits de extensão FIFO 1106 com o bordo ascendente do relógio do dispositivo. Os bits do sinal LENGTH são invertidos pelo arranjo inversor 1110. O valor LENGTH é utilizado para carregar os oito bits superiores do contador de dez bits para determinar o número de amostras de dados que têm sido actualmente escritas na FIFO. A saída do arranjo inversor 1110 é fornecida aos bits mais elevados da carga na entrada LOAD do contador 1106. Os dois bits menos significativos são limitados logicamente a HI. A carga efectiva é em valor _LENGTH-1. A fim de ajustar para o aspecto -1 do LENGTH1, o contador 1106 é parado pelo sinal de ondulação levado a cabo RCO, que ocorre um ciclo de relógio antes do contador de extensão 1106 atingir o zero. A informação do acesso de relógio é NORed com o sinal de ondulação levado a cabo RCO no acesso 1112. 0 mesmo sinal de capacitação é invertido pelo acesso 1116 e utilizado como o sinal de capacitação para a FIFO. A memória FIFO e o contador são por isso capacitados exactamente da mesma maneira, assegurando o número correcto de amostras a serem escritas. No caso 2, o WR_BEG_MN é também comparável a H_COUNT. Contudo, o sinal CGUV_WR é utilizado para gerar o sinal WR_EN_FIFO__UV como uma saída. No caso 3, RD_BEG_MN é comparado a H_COUNT e o sinal CGY_RD é utilizado para gerar o sinal RD_EN_FIFO_Y_UV como uma saída.

O processamento de crominância para o video canal principal pode ser executado por mais do que uma disposição do invento. Uma topologia alternativa é a mostrada nas figuras 8 e 11(a) e

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-5772 643

RCA 86 322 explicada conjuntamente com as figuras 52-55.

para o processamento de crominância para o video canal principal está mostrado na figura 13 e explicado conjuntamente com a figura 51. Com referência primeiro à figura 13, o trajecto do sinal UV 530 está mostrado em formato de diagrama de blocos. O trajecto do sinal 530 é muito semelhante à topologia seleccionável dos dados de luminância no trajecto do sinal principal 304 mostrado nas figuras 8 e ll(a). A diferença mais significativa é a utilização de um circuito de combinação de atraso 540 em vez do interpolador 337. Os dispositivos de multiplexação 534, 536 e 538 capacitam o sinal UV_MN a seguir um trajecto no qual a FIFO 358 precede o circuito de combinação de atraso 540, ou um trajecto no qual o circuito de combinção de atraso 540 precede a FIFO 358. Os dispositivos de multiplexação responde a um circuito de controlo de caminho 532. A saída do dispositivo de multiplexação 538 é separada nos sinais U_0UT e V_OUT pelo dispositivo de desmultiplexação 353.

Quando o dispositivo de interpolação executa uma compressão video, as amostras de dados dever ser apagadas antes delas serem escritas na FIFO 358. Isto apresenta um problema no caso dos dados multiplexados U/V. Se o fluxo de dados UV for apagado pelos mesmos impulsos do acesso de relógio que os do fluxo de dados Y, a sequência UV não alternaria consistentemente U, V, U, V,..., etc. Como um exemplo, se uma amostra U for apagada antes de ser escrita na FIFO 358, a sequência seria qualquer coisa como U, V, U, V,V, U, V, etc. Consequentemente é necessário um segundo sinal de porta de relógio. Este sinal é chamado CGUV (ou _CGUV quando o sinal é invertido logicamente). Esto acesso de relógio UV é utilizada apenas durante as compressões, ocorre apenas tantas vezes quanto a metade dos impulsos CGY, e apaga sempre um par de amostras UV. Os resultados de uma compressão 8/5 estão mostrados nas figuras 51(a) e 51(b).

Neste exemplo é evidente o quanto difere a escrita do acesso de relógio para YY (_CGY) e UV (_CGUV). Quando os sinais _CGY e _CGUV são elevados, as amostras são apagadas. Seria notado que _CGUV inicia sempre numa amostra U e termina numa amostra V.

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-58^:iW.

Desta maneira um para UV é apagado conjuntamente e evita a situação em que um V de um para é apagado juntamente com um U do para seguinte. Uma comparação do como os dados UV e Y são lidos das FIFO 358 e 356 respectivamente para a compressão 8:5 está ilustrada nas figuras 51(a) e 51(b) respectivamente. Pode ser visto que os dados UV inclinar-se-ao de 1 ciclo de relógio relativamente aos dados Y. Isto é a consequência de não armazenar uns dados indicadores U/V no fluxo de dados FIFO. Esta inclinação dos dados UV degrada levemente o componente de cor. Contudo, a degradação nunca torna-se pior do que um dispositivo de componente de cor multiplexado 4:1:1, que é utilizado habitulamente em dispositivos de televisão de acabamento elevado. A frequência Nyquist efectiva UV é periodicamente reduzida a 2 MHz por causa da dizimação do par UV. Isto é ainda suficiente para manter as fontes de crominância I largas. Como um resultado, os sinais do componente de cor mantêm uma qualidade muito elevada mesmo durante a dizimação do par UV.

A compressão dos dados video necessita que os sinais de escrita do acesso de relógio para as FIFO 356 e 358 sejam diferentes para os trajectos do sinal Y e do sinal UV. Essencialmente, as amostras U e V têm de ser apagadas como pares, porque uma vez que uma amostra é apagada a informação acerca do estado daquela amostra (quer ela seja uma amostra U quer uma amostra V) é perdida. Se um 9^a bit, por exemplo, for adicionado à FIFO 358 para transportar a informação do estado UV, as amostras simples U e V podiam ser apagadas. Quando os dados são lidos da FIFO 358, 0 UV podia ser extraído correctamente interpretando-se o estado do 9^a bit. Visto que esta informação de extracção é suposta afastada, as consequências é que os dados UV devem ser apagados como um par para que a extracção que ocorre depois da leitura da FIFO UV 358 possa ser muito simples.

A extracção dos pares UV dizimados necessita apenas de um contador de 1 bit. Este contador é restabelecido sincronizadamente para o estado U (zero), sobre o ciclo de relógio no qual se inicia a leitura da FIFO 358. Este contador de 1 bit é capacitado pelo sinal RD_EN_MN, que controla a leitura das FIFO

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-59principais 356 e 358 . No modo de compressão, RD_^n2.M1 continuamente elevado uma vez que se inicia a leitura até a leitura parar sobre cada linha horizontal. 0 sinal resultante UV_SEL_OUT é um indicador alternativo U/V que acciona a linha seleccionada do dispositivo de desmultiplexação 353. Deste modo, as amostras de dados UV são extraídas com sucesso depois delas serem lidas da FIFO 358 mesmo considerando que a informação de sincronização UV não seria armazenada para chamar de volta mais tarde enquanto se está a escrever na FIFO 358.

Quando as expansões video são executadas, a escrita dos flFOs 356 e 358 ocorre ineterruptamente a partir do início da escrita até ao fim da escrita. A leitura das FIFO será interrompida, e os valores das amostras mantidos (repetidos), tal como foram lidos das FIFO. Esta manutenção ou repetição das amostras é executada pela informação de leitura do acesso de relógio que é parte do sinal RD_EN_MN, e o seu complemento, _RD_EN_MN.

Nesta situação seria notada uma importante diferença , quando comparada à compressão. 0 estado da amostra UV é conhecido dado que ela é lida da FIFO 358. Os dados UV são escritos na FIFO

358 continuamente alternando U, V, U, V,..... etc.

Consequentemente, quando os dados são lidos da FIFO 358 e interrompidos, o contador de 1 bit que cria o sinal UV_SEL_OUT é interrompido para reflectir o facto de que os dados da FIFO foram mantidos. Isto mantém a saída do dispositivo de desmultiplexação 353 correcto.

contador de 1 bit é interrompido no momento correcto porque os sinal RD_EN_MN é aplicado à entrada de capacitação do contador de 1 bit. Isto assegura que quando a FIFO 358 é interrompido, o sinal UV_SEL_OUT é também interrompido. A execução das expansões não necessita que os sinais que possibilitam a leitura para as FIFO Y e UV 356 e 358 sejam separados porque a leitura do acesso de relógio para os dados UV, CGUV, é agora idêntica à leitura do acesso de relógio para os dados Y, CGY. A execução das expansões pora ser mais fácil do que

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-60a execução das compressões. Além do mais, a frequência Nyquist do componente de cor não é degredada durante as expansões e a qualidade do sinal 2:1:1 é totalmente mantida.

A topologia do componente de cor multiplexado aqui descrita tem inúmeras vantagens. 0 processo é eficiente e é idealmente apropriado para funcionar conjuntamente com um dispositivo de mapeamento de quadro de luminância de largura de banda larga. A complexidade do circuito é minimizada embora mantendo ainda um grau elevado de qualidade do sinal de crominância. Estas vantagens são devidas em parte às seguintes inivações. Os pares UV são apagados na entrada da FIFO UV 358. Isto elimina a necessidade de transportar a informação do acesso de relógio através da FIFO, a qual necessitaria que a FIFO fosse um outro bit mais largo do que a aetual precisão dos dados UV. Uma rede de conjugação de atraso é substituída por um interpolador UV, que funcionaria de uma maneira análoga à do interpolador 337. Isto elimina uma função matemática muito complicada. Além do mais, quando a disposição de portas é caracterizada por um circuito integrado, são gravadas aproximadamente 2000 portas. Finalmente, no pior caso UV a qualidade do sinal nunca é degradada abaixo de um canal de cor (Y, U, V) 4:1:1 durante as compressões e mantémse numa qualidade 2:1:1 para as expansões.

De acordo com a disposição do invento mostrada nas figuras 8 e 11(a), a necessidade para um circuito de combinação de atraso é eliminada. Em vez disso, a FIFO é manipulada de um modo que alcança os mesmos resultados. As figuras 52(a) e 52(b) ilustram uma porção respectivamente dos trajectos do sinal componente de luminância e cor na disposição de portas 300. A figura 52(a) representa a topologia seleccionável correspondente à compressão video, em que o interpolador 337 precede a FIFO 356. Apenas a FIFO 358 é mostrada para o trajecto do componente de cor.

As figuras 53(a)-53(1) ilustram um exemplo da compressão video. Para efeitos do exemplo, é assumido que os componentes de luminância e cor são correctamente conjugados em atraso antes da conversão de analógico para digital e que o interpolador tem um

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atraso de 5 ciclos de relógio, apesar de um atraso do interpolador actual de 20 ciclos de relógio ter sido encontrado e a luminância e crominância não estarem alinhadas no tempo. A linha de seleccão UV_MUX para o comutador analógico, ou dispositivo de desmultiplexação 344, é um sinal de 8 MHz derivado dividindo-se o dispositivo de relógio por 2. Com referência à figura 53(a), um único relógio largo de início de impulso de linha SOL restabelece sincronizadamente o sinal UV_MUX para zero no começo de cada linha video horizontal, como mostrado na figura 53(b). A linha UV_MUX oscila então em estado cada ciclo de relógio através da linha horizontal. Visto que a extensão da linha é um número par de ciclos de relógio, o estado do UV_MUX, uma vez inicializado, oscilará consistentemente 0, 1, 0, 1,..., sem interrupção. Os fluxos de dados UV e Y fora dos conversores de analógico para digital 346 e 342 são deslocados porque os conversores de analógico para digital têm cada um 1 ciclo de relógio de atraso. A fim de se acomodar para esta deslocação de dados, a informação de porta de relógio, _CGY mostrada na figura 53(e) e _CGUV mostrada na figura 53(f), a partir do controlo do interpolador 349 (ver a figura 9) deve ser atrasado semelhantemente. Os dados UV UV_FIFO_IN que estão mostrados na figura 53(d) e armazenados na FIFO 358 dirige os dados Y YFIFOIN mostrados na figura 53(c) porque os dados de luminância passam através do interpolador 337 e os componentes de cor não são interpolados. A leitura dos dados FIFO mostrada na figura 53(h) a partir da FIFO UV 358 é atrasada por 4 ciclos de relógio relativamente à leitura dos dados Y_FIFO mostrados na figura 53(g) a partir da FIFO Y 356 para ajustar para esta má combinação. 0 atraso de quatro períodos de relógio entre o bordo ascendente do sinal que possibilita a leitura da FIFO UV RD_EN_MN_UV mostrado na figura 53(j) e o bordo ascendente do sinal que possibilita aleitura da FIFO Y RD_EN_MN_Y mostrado na figura 53(i) é assim indicado. Os fluxos de dados resultantes Y e UV estão mostrados respectivamente nas figuras 53 (k) e 53(1). 0 pior Y contra a má combinação UV é 1 ciclo de relógio, o qual é o mesmo resultado que pode ser alcançado com um dispositivo mais complexo, tal como o em que as posições relativas de uma FIFO e um circuito de combinação de atraso podem ser intermutados.

Λ.!*

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Pode ser notado que a leitura da FIFO UV 358 foi atrasada por 4 ciclos de relógio mesmo considerando que o atraso do interpolador no exemplo é de 5 ciclos de relógio. Verifica-se que o número de ciclos de relógio para atrasar a leitura da FIFO UV é melhor regulado para um valor par não maior do que o atraso do interpolador. Como um expressão em linguagem de computador c, se o atraso é designado DLYRDUV:

DLY_RD_UV = (int) ((int) INTERP_DLY + 2) + 2; onde

INTERP_DLY é o número de ciclos de relógio de atraso no interpolador.

Na prática, o interpolador pode ter 20 ciclos de relógio de atraso (INTERP_DLY = 20) e a luminância e a crominância (componentes de cor) não são conjugados. Há muitas possibilidades para os sinais de luminância e crominância tornarem-se compensados no tempo entre si. Usualmente, os sinais de componente de cor retardam-se atrás do sinal de luminância devido à desmodulação da crominância. Este dispositivo de mapeamento de quadro tira vantagem do atraso do interpolador para superar possíveis má conjugação de Y/UV. No caso de compressão video DLY_RD_UV pode ser regulado a partir de 0 a 31 ciclos de relógio de atraso relativamente à FIFO UV 358. Visto que o interpolador de luminância 337 tem inerentemente 20 ciclos de relógio de atraso, e cada ciclo de relógio é aproxímadamente de 62 nseg de comprimento, o dispositivo de mapeamento de quadro como o descrito pode corrigir até 1,24 /xs (62 nseg x 20) do atraso do componente de cor relayivamente ao sinal de luminância. Além do mais, o dispositivo de mapeamento do quadro pode corrigir até 682 nseg (62 nseg x [31-20]) do atraso de luminância relativamente aos sinais do componente de cor. Isto fornece um grau extremamente elevado de flexibilidade para fazer interface com os circuitos video analógicos externos.

Tal como o interpolador pode introduzir um atraso diferente no canal video de luminância para a compressão video, o mesmo pode ser verdade para as expansões video. As figuras 54(a) e 54(b) ilustram a porção dos trajectos do sinal do componente de

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/:¼

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RCA 86 322 —63^— vs V luminância e cor respectivamente na disposição de portas 300. A figura 54(a) representa a topologia seleccionável correspondente à expansão video, em que o interpolador 337 segue a FIFO 356. 0 trajecto UV incluindo a FIFO 358 permanece inalterado. No exemplo da expansão video mostrado nas figuras 55(a)-55(1), é assumido que o interpolador tem um atraso de 5 ciclos de relógio. 0 início do sinal de linha SOL, o sinal UVJMUX, a entrada do fluxo de dados de luminância Y_IN para a FIFO 356 e a entrada do fluxo de dados do componente de cor UV_IN para a FIFO 358 estão mostrados respectivamente nas figuras de 55(a) até 55(d). A fim de alinhar correctamente o tempo os dados Y e UV, a escrita da FIFO Y 356 pode ser atrasado (DLY_WR_Y) ou a leitura da FIFO UV 358 (DLY_RD_UV) pode ser atrasado. Atrasando a leitura da FIFO UV é aceitável nesta situação porque a FIFO UV 358 não necessita os coeficientes do interpolador K e C. No modo de compressão video, a escrita não podia ser atrasada porque isto alinharia mal os coeficientes (K, C) relativamente à informação do acesso de relógio e corromperia a parte de luminância da interpolação. A regulação correcta para DLY_WR_Y que atrasa a escrita da FIFO Y por 4 ciclos de relógio é indicada entre o bordo ascendente do sinal que possibilita a escrita da FIFO UV WR_EN_MN_UV mostrado na figura 55(f) e o bordo ascendente do sinal que possibilita a escrita do FOFO Y WR_EN_MN_Y mostrado na figura 55(g). 0 sinal do acesso de relógio CG e o sinal de saída do Y_FIFO estão mostrados respectivamente nas figuras 55(i) e 55(j). 0 alinhamento de tempo resultante Y, UV está mostrado pelas posições relativas dos fluxos de dados Y_0UT e UV_0UT mostrados respectivamente nas figuras 55 (k) e 55(1).

A capacidade para o dispositivo de mapeamento de quadro compensar a má conjugação externa da luminância/crominância é quase tão grande para a expansão video como para a compressão video. Isto é uma função muito importante do dispositivo de mapeamento de quadro, dado que ela elimina a necessidade para uma linha de atraso variável na entrada para o canal de luminância para executar a conjugação da luminância/crominância. A selecção de uma topologia particular pode estar baseada numa variedade de factores, incluindo considerações de outros circuitos.

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A interpolação do sinal auxiliar tem lugar no trajecto do sinal auxiliar 306. 0 circuito PIP 301 manipula uma memória de campo Y, U, V de seis bits 8:1:1, RAM video 350, para armazenar os dados video de entrada. A RAM video 350 mantém dois campos de dados video numa pluralidade de localizações de memória. Cada localização de memória mantém oito bits de dados. Em cada localização de 8 bits há uma amostra de 6 bits Y (luminância) (amostradas a 640jj) e outros 2 bits. Estes dois outros bits mantêm quer os dados de comutação rápida (FSW_DAT) quer parte de uma amostra U ou V (amostrada a 80f_H). os valores FSWJDAT indicam que tipo de campo foi escrito na RAM video. Visto que há dois campos de dados armazenados na RAM video 350, e que toda a RAM video 350 é lida durante o período de visionamento, ambos os campos são lidos durante o exploração do visionamento 0 circuito PIP 301 determinará que tipo de campo será lido da memória para ser visionado através da utilização dos dados de comutação rápida. O circuito PIP lê sempre o tipo de campo oposto do que está a ser escrito para superar um problema de movimento rápido. Se o tipo de campo que está a ser lido é o tipo oposto do que está a ser visionado, então o campo par armazenado na RAM video é invertido apagando-se a linha de topo do campo quando o campo é lido da memória. 0 resultado é que a imagem pequena mantém o entrelaçamento correcto sem um movimento rápido.

circuito de relógio/sincronismo gera sinais de leitura, escrita e capacitação necessários para operar as FIFO 354, 356 e 358. As FIFO para os canais principal e auxiliar estão capacitadas para escrever dados no armazenamento para as porções de cada linha video que são requeridas para o subsequente visionamento. Os dados são escritos a partir de um dos canais principal ou auxiliar, mas ambos, como necessário para combinar os dados a partir de cada fonte na mesma linha video ou linhas do visionamento. A FIFO 354 do canal auxiliar é escrita sincronizadamente com o sinal video auxiliar, mas é lido da memória sincronizadamente com o sinal video principal. Os componentes do sinal video principal são lidos nas FIFO 356 e 358 sincronizadamente com o sinal video principal, e são lidos da memória sincronizadamente com o video principal. Quantas vezes a

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-65função real é comutada de um lado ao outro entre os canais principal e auxiliar é uma função do efeito especial particular escolhido.

A geração de diferentes efeitos especiais tais como imagens cortadas de lado a lado são executadas através da manipulação dos sinais de controlo gue possibilitam a leitura e escrita para as FIFO da memória de linha. 0 processo para este formato de visionamento está ilustrado nas figuras 7 e 8. No caso de imagens visionadas cortadas de lado a lado, o sinal de controlo que possibilita a escrita (WR_EN_AX) para a FIFO 354 de 2048 x 8 do canal auxiliar é activo para (1/2) * (5/2) = 5/2 ou aproximadamente 41% do período de linha activo do visionamento (após aceleração), ou 67% do período de linha activo do canal auxiliar (antes da aceleração), como mostrado na figura 7. Isto corresponde a cortar aproximadamente 33% (aproximadamente 67% da imagem activa) e a expansão do interpolador do sinal de 5/6. No canal video principal, mostrado na parte superior da figura 8, o sinal de controlo que possibilita a escrita (WRENMNY) para as FIFO de 910 x 8 356 e 358 está activo para (1/2) * (4/3) =0,67 ou 67% do período de linha activo do visionamento. Isto corresponde a cortar aproximadamente 33% e uma relação de compressão de 4/3 sendo executada no canal video principal pelas FIFO de 910 x 8.

J

Em cada uma das FIFO, os dados video são armazenados num acumulador intermédio para serem lidos num ponto particular no tempo. A região activa de tempo onde os dados podem ser lidos a partir de cada FIFO é determinada pelo formato de visionamento escolhido. No exemplo do modo cortado de lado a lado mostrado, o canal video principal está a ser visionado na metade esquerda do visor e o canal video auxiliar é visionado na metade direita do visor. As porções video arbitrárias das formas de onda são diferentes para os canais video principal e auxiliar tal como ilustrado. 0 sinal de controlo que possibilita a escrita (RD_EN_MN) das FIFO de 910 x 8 do canal principal está activo para 50% do período de linha activo do visionamento do visionamento que começa com o início do video activo. seguindo ,α

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imediatamente a entrada posterior video. O sinal de controlo que possibilita a leitura do canal auxiliar (RD_EN_AX) está activo para os outros 50% do período de linha activo do visionamento que começa com o bordo descendente do sinal RD_EN_MN e terminando com o começo da entrada frontal video do canal principal. Pode ser notado que os sinais de controlo que possibilitam a escrita são síncronos com os seus respectivos dados de entrada FIFO (principais ou auxiliares) enquanto que os sinais de controlo que possibilitam a leitura são síncronos com o canal video principal.

formato de visionamento mostrado na figura l(d) é particularmente desejável dado que ele capacita duas imagens de campo quase cheio de serem visionadas num formato lado a lado. 0 visionamento é particularmente efectivo e apropriado para um visor de relação de formato de visionamento largo, por exemplo 16x9. A maior parte dos sinais NTSC são representados num formato 4x3, que corresponde certamente a 12x9. Duas imagens NTSC de relação de formato de visionamento de 4x3 podem ser apresentadas no mesmo visor de relação de formato de visionamento de 16x9, quer cortando-se as imagens por 33% quer comprimindo as imagens por 33% e introduzindo distorção da relação de aspecto. Dependendo da preferência do utilizador, a relação de corte de imagem por distorção da relação de aspecto pode ser regulada em qualquer parte entre os limites de 0% e 33%. Como um exemplo, duas imagens lado a lado podem ser apresentadas como 16,7% comprimidas e 16,7% cortadas.

A operação pode ser descrita em termos de relações gerais de aceleração e corte. Os meios de visionamento video pode ser considerados ter uma relação de formato de visionamento de entre largura por altura de M:N, a primeira fonte de sinal video pode ser considerada ter uma relação de formato de visionamento de AíB e a segunda fonte de sinal video pode ser considerada ter uma relação de formato de visionamento de C:D. 0 primeiro sinal video pode ser selectivamente acelerado por um factor numa primeira variação de aproximadamente 1 para (M/N : A/B) e selectivamente cortada horizontalmente por um factor numa segunda variação de aproximadamente 0 para [(M/N : A/B) - 1]. 0 segundo

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-67»»/’ / /' sinal video pode ser selectivamente acelerado por um factor numa terceira variação de aproximadamente 1 para (M/N : C/D) e selectivamente cortado horizontalmente por um factor numa quarta variação de aproximadamente 0 [(M/N : C/D) - 1].

O tempo de visionamento horizontal para um visor de relação de formato de visionamento de 16x9 é o mesmo que para um visor de relação de formato de visionamento de 4x3, porque ambos têm 62,5 microssegundos de extensão de linha nominal. Consequentemente, um sinal video NTSC deve ser acelerado por um factor de 4/3 para preservar uma relação de aspecto correcta, sem distorção. 0 factor 4/3 é calculado como a razão dos dois formatos de visionamento:

4/3 = (16/9) / (4/3)

Interpoladores variáveis são utilizados de acordo com aspectos deste invento para acelerar os sinais video. No passado, FIFO tendo diferentes frequências de relógio nas entradas e saídas foram utilizados para executar uma função similar. Por meio de comparação, se dois sinais NTSC de relação de formato de visionamento de 4x3 são visionados num único visor de relação de formato de visionamento de 4x3, cada imagem deve ser distorcida ou cortada, ou alguma sua combinação, de 50%. Uma aceleração comparável à necessária para uma aplicação de écran largo não é necessária.

Um dispositivo de sincronização de campo para evitar colisões do ponteiro de leitura/escrita e manter a integridade do entrelaçamento é explicado mais detalhadamente conjuntamente com as figuras 28-36. O processador de imagem em imagem funciona de uma tal maneira que os dados video auxiliares são amostrados por um relógio 640f_H bloqueado para o componente de sincronização horizontal do sinal video auxiliar de entrada. Esta operação capacita os dados armazenados perpendicularmente a serem armazenados na RAM video 350. Os dados devem ser lidos da RAM video à mesma frequência 640f_H. Os dados não podem ser visionados perpendicularmente a partir da RAM video sem modoficação devido à natureza geralmente assíncrona das fontes video principal e

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-68auxiliar. A fim de facilitar a sincronização do sinal video auxiliar para o sinal video principal, uma memória de linha com relógios de porta de escrita e leitura independentes é colocada no trajecto do sinal auxiliar depois da saída da RAM video 350.

Mais particularmente, como mostrado na figura 28, a saída da RAM video é uma entrada para o primeiro de dois trincos de 4 bits 352A e 352B. A saída VRAM_0UT está em blocos de dados de 4 bits. Os trincos de 4 bits são utilizados para recombinar o sinal auxiliar de volta em blocos de dados de 8 bits. Os trincos reduzem também a frequência do relógio de dados a partir de 1280f_H a 640f_H. Os blocos de dados de 8 bits são escritos na FIFO 354 pelo mesmo relógio 640f_H utilizado para amostrar os dados video auxiliares para armazenamento na RAM video 350. A dimensão da FIFO 354 é 2048 x 8. Os blocos de dados de 8 bits são lidos da FIFO 354 pelo relógio de visionamento 1024f_H, que está bloqueado para o componente de sincronização horizontal do sinal video principal. Esta configuração básica, que utiliza um memória de linha múltipla com relógios de porta de leitura e escrita independentes, capacita aos dados que foram amostrados perpendicularmente a serem visionados perpendicularmente. Os blocos de dados de 8 bits são divididos em amostras de luminância e diferença de cor de 6 bits pelo dispositivo de desmultiplexação 355. As amostras de dados podem então ser interpoladas quanto necessário para a relação de formato de visionamento desejado e escritas como saída de dados video.

Visto que a leitura e a escrita de dados a partir do canal auxiliar FIFO é assíncrona há a possibilidade de colisões do ponteiro de leitura/escrita. As colisões do ponteiro de leitura/escrita podem ocorrer quando dados novos sobreescrevem a memória antes dos dados velhos terem uma oportunidade de serem lidos da FIFO. A integridade do entrelaçamento deve também ser perservada.

Uma memória suficientemente grande deve ser escolhida no primeiro caso a fim de evitar a colisão do ponteiro de leitura/escrita no canal auxiliar FIFO. Para visionar video

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-69cortado a 33% de relação de formato de visionamento normal, a FIFO auxiliar, que é de 2048 x 8 em dimensão, é capaz de armazenar 5,9 linhas de dados video, calculada como se segue, onde N é o número de vezes e L é a extensão de cada linha:

N = (2/3) * (0,82) * (640) = 350 baseado no período de linha activo de 82%

L = 2048/350 = 5,9.

Um aspecto do invento reconheçe que as frequências de precessão maiores do que 2 linhas/campo não são plausíveis de serem encontradas. Consequentemente, um critério de projecto de uma FIFO de 5 linhas para o canal auxiliar pode ser suficiente para evitar colisões do ponteiro de leitura/escrita.

O uso da memória do canal video auxiliar FIFO pode ser mapeada como mostrado na figura 29. Um diagrama de blocos para um circuito simplificado formado por multivibradores biestáveis do tipo D para gerar atrasos de linha (Z^-1) e impulsos de restabelecimento para controlar a escrita e a leitura na FIFO 354 no trajecto do sinal auxiliar está mostrado na figura 30. No começo de um novo campo de sinal principal, o ponteiro de leitura é restabelecido para o início da FIFO. Este impulso de restabelecimento, denominado WR_RST_AX é a combinação do V_SYNC_MN amostrado por H_SYNC_AX. Por outras palavras, WR_RST_AX ocorre no primeiro impulso de sincronização horizontal do sinal video auxiliar que ocorre depois de um impulso de sincronização vertical do sinal principal. Duas linhas horizontais do sinal principal mais tarde o ponteiro de leitura é restabelecido para o início da FIFO 354. Este impulso de restabelecimento é denominado RD_RST_AX. Por outras palavras, RD_RST_AX ocorre no terceiro impulso de sincronização horizontal do sinal video principal que ocorre depois de um impulso de sincronização vertical do sinal principal, ou por outro lado ainda fixado, no segundo impulso de sincronização horizontal do sinal principal que ocorre depois do impulso WR_RST_AX.

Visto que os sinais principal e auxiliar são assíncronos, há

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alguma ambiguidade acerca de exactamente onde o ponteiro de escrita está quando o ponteiro de leitura é restabelecido. É conhecido que o ponteiro de escrita precede o ponteiro de leitura pelos menos por duas linhas. Contudo, se a frequência do sincronismo horizontal do canal auxiliar é maior do que a frequência do sincronismo horizontal do canal principal, então o ponteiro de escrita terá avançado para além da marca da linha 2 mostrada. É desta maneira que é evitada uma colisão do ponteiro para todos os sinais com menos do que 2 linhas/campo de frequência de precessão. 0 canal auxiliar FIFO 354 é dividido em 5 bocados de linha através de sinais de restabelecimento de leitura e escrita temporizados apropriadamente. Neste esquema, os ponteiros de leitura e escrita são iniciados no começo de cada campo visionado pelo menos 2 linhas de campo afastadas entre si.

Se a FIFO não for um conjunto completo de comprimento de 5 linhas, o dispositivo sacrificaria a distância de memória a partir do ponteiro de escrita para o ponteiro de leitura. Este é o caso para os diferentes modos de compressão, por exemplo uma compressão de 16%.

compressão de 16% N = (5/6) * (0,82) * 640 = 437 L = 2048 (5 * 437) = 4,7

Nestes caso, a FIFO prova ser de menos do que 5 linhas de comprimento. Na compressão de 16%, a extensão actual da FIFO é de 4,7 linhas. 0 factor (0,8) na equação N da compressão de 33% reflecte uma limitação operacional da pastilha CPIP.

Visto que os restabelecimentos de leitura e escrita da FIFO estão espaçadas por um mínimo de duas linhas de video activo, o sacrifício vem sempre em prejuízo de possibilitar o ponteiro de leitura a apanhar com o ponteiro de escrita. Além do mais, apenas 80% da linha video é considerada activa porque o processador de imagem em imagem não é capaz de armazenar mais do que 512 amostras video na RAM video 350. Na prática, isto fornece ainda uma boa linha video activa. Nestes casos, a frequência de precessão está sendo sacrificada para um conteúdo de imagem mais visível. Em adição, há maior distorção no video auxiliar. No pior

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.......

-71caso, até uma linha por campo de precessão pode ser tolerada entre as fontes video principal e auxiliar. Isto é ainda mais do que é necessário para a maior parte das fontes video, e a tolerância da frequência de precessão é sacrificada nestes modos característicos que podem ser esperados serem os últimos utilizados.

Visto que os restabelecimentos de leitura e escrita da FIFO estão espaçados por um mínimo de duas linhas de video activo, o sacrifício vem sempre em prejuízo de possibilitar ao ponteiro de leitura apanhar com o ponteiro de escrita. Além do mais, apenas 80% da linha video é considerada activa porque o processador de imagem em imagem não é capaz de armazenar mais do que 512 amostras video na RAM video 350. Na prática isto fornece ainda uma boa linha video activa. Nestes casos, a frequência de precessão está sendo sacrificada para um conteúdo de imagem mais visível. Em adição, há maior distorção no video auxiliar. No pior caso, até um linha por campo de precessão pode ser tolerada entre as fontes video principal e auxiliar. Isto é ainda mais do que é necessário para a maior parte das fontes video, e a tolerância da frequência de precessão é sacrificada nestes modos característicos que podem ser esperados ser os últimos utilizados.

Um outro problema destacando-se da leitura e escrita assíncrona da FIFO é o de manter a integridade do entrelaçamento do canal video auxiliar. Visto que o visionamento está bloqueado para o canal video principal, o tipo de campo corrente que está a ser visionado, isto é o campo superior ou inferior, será determinado pelo sinal principal. 0 tipo de campo que é armazenado na memória da RAM video 350 e pronto para ser lido no início do campo do canal principal pode ou não pode ser o mesmo que o tipo de campo visionado. Pode ser necessário mudar o tipo de campo auxiliar armazenado na RAM video 350 para conjugar com o do visionamento do canal principal.

processador de imagem em imagem 320 e a disposição de portas 300 quantifica 262,5 campos de linha do sinal NTSC en 263

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campos superiores de linha (algumas vezes referido como campos ímpares) e 262 campos inferiores de linha (algumas vezes chamado campos pares). Isto é devido ao facto de que o componente de sincronização vertical é amostrado com impulsos representando o componente de sindronização horizontal. Isto está ilustrado pelo diagrama da figura 31. Um indicador do tipo de campo superior/inferior tem um valor 1 para campos superiores e um valor 0 para campos inferiores. Os campos superiores incluem linhas ímpares de 1 até 263. Os campos inferiores incluem linhas pares de 2 até 262. Na figura 32, o primeiro indicador do tipo de campo U/L MAIN SIGNAL (sinal principal) representa o tipo de campo do canal video principal. O sinal HSYNCAX representa os componentes de sincronização horizontal para cada linha do canal auxiliar.

indicador do tipo de campo U/L(A) representa o tipo de campo armazenado na RAM video 350 se cada linha do canal auxiliar for escrita em normalmente. 0 termo normal é aqui utilizado para indicar que as linhas ímpares 1-263 são escritas na RAM video 350 quando o campo superior está a ser recebido e descodificado. 0 indicador de tipo de campo U/L(B) representa o tipo de campo armazenado na RAM video 350 se a primeira linha do campo superior não é escrita na RAM video 350 durante a recepção de um campo superior. Por seu lado, a primeira linha está actualmente incluída sobre a última linha (número 262) do campo inferior. Isto inverte efectivamente o tipo de campo visto que a linha 2 será a primeira linha visionada e a linha 3 será a segunda linha visionada no quadro. 0 campo superior recebido torna-se agora o campo inferior e vice-versa. 0 indicador de tipo de campo U/L(C) representa o tipo de campo armazenado na RAM video 350 se a última linha do campo superior é adicionada à RAM video 350 durante a recepção do campo inferior. Isto inverte efectivamente o tipo de campo, visto que a linha 263 será a primeira linha visionada e a linha 1 será a segunda linha visionada.

A adição e a subtracção de linhas nos modos B e C não degrada a imagem do canal auxiliar porque estas linhas ocorrem

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durante a repassagem ou sobreexploração vertical. A ordem das linhas visionadas está mostrada na figura 34, onde as linhas sólidas representam linhas de campo superior e as linhas a tracejado representam as linhas do campo inferior.

Como os sinais do canal principal e auxiliar precedem, o U/L MAIN SIGNAL deslocará para a esquerda ou para a direita relativamente aos indicadores de tipo de campo do canal auxiliar U/L(A, B, C). Na posição mostrada no diagrama, os dados seriam escritos na RAM video 350 utilizando o modo A, porque o bordo de decisão está na zona A. O modo A é apropriado porque quando o processador de imagem em imagem recebe o componente de sincronização vertical, ele escreverá o mesmo tipo de campo na RAM video 350 como será requerido pelo visionamento para ler da RAM video 350 iniciando com V_SYNC_MN (componente de sincronização vertical do canal principal). Como os sinais precedem, o modo mudará de acordo com as suas posições relativas. Os modos válidos estão mostrados graficamente no topo da figura 32 e na tabela da figura 33. Há uma sobreposição entre os modos B e C, visto que a maior parte do tempo em que o modo B é válido, o modo C também é válido, e vice-versa. Isto é verdade para todas das 262 linhas mas 2 linhas fora. Qualquer dos modos B ou C pode ser utilizado quando ambos são válidos.

Um diagrama de blocos de um circuito 700 para manter a integridade do entrelaçamento de acordo com esta disposição do invento está mostrado na figura 36. Os sinais de saída do circuito 700 são sinais de controlo de restabelecimento de escrita e leitura para a RAM video 350, a FIFO 354 no trajecto do sinal auxiliar e a FIFO 356 no trajecto do sinal principal, como mostrados na figura 28. 0 tipo de campo do sinal video principal é determinado a partir de um par de sinais, VSYNC_MN e HSYNC_MN. 0 tipo de campo do sinal video auxiliar é determinado a partir de um par correspondente de sinais, VSYNC_AX e HSYNC_AX. Cada par de sinais tem um relacionamento de fase predeterminado que é regulado na disposição de portas. Este relacionamento está mostrado nas figuras 35(a)-35(c), que aplica a ambos os pares de sinais. Em cada caso, HSYNC é uma onda quadrada, cujo bordo

J ' < *Α'ί-.ιΐ) iiiKUtNy

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-ΊΑ ascendente corresponde ao início de uma linha horizontal do respectivo sinal. Em cada caso, VSYNC tem apenas um bordo ascendente por campo, o qual corresponde ao início de um campo vertical do respectivo sinal. 0 relacionamento entre os bordos ascendentes dos respectivos pares de sinais é testado pelo circuito 700 para determinar que passos, se quaisquer, são necessários para conjugar o tipo de campo do sinal auxiliar ao tipo de campo do sinal principal. A fim de evitar a ambiguidade, os bordos condutores do par principal dos sinais nunca estão mais perto do que 1/8 de um período de linha horizontal. Os bordos condutores do par auxiliar dos sinais nunca estão mais perto do que 1/10 de um período de linha horizontal. Isto evita a agitação relativa dos bordos condutores entre si. Este relacionamento é assegurado pelos circuitos de temporização na disposição de portas.

par dos sinais principal VSYNC_MN e HSYNC_MN são entradas para um primeiro circuito de tipo de campo 702, o qual compreende dois multivibradores biestáveis do tipo D. Num caso, HSYNC_MN é amostrado por VSYNC_MN, isto é, VSYNC_MN é a entrada de relógio. A saída deste multivibrador biestável é um indicador de campo superior/inferior UL_MN para o sinal principal, que pode ser um HI lógico para um tipo de campo superior e um LO lógico para um tipo de campo inferior, embora isto seja arbitrário. No outro caso, VSYNC_MN é amostrado por HSYNC_MN, tal como no multivibrador biestável 852 explicado conjuntamente com a figura 30. Isto fornece uma saída VH, que é a vertical sincronizada à horizontal.

par dos sinais auxiliares VSYNC_AX e HSYNCAX são entradas para um primeiro circuito de tipo de campo 710, o qual compreende também dois multivibradores biestáveis do tipo D. Num caso, HSYNC_AX é amostrado por VSYNC_AX, isto é, VSYNC_AX é a entrada de relógio. A saída deste multivibrador biestável é um indicador de campo superior/inferior UL_AX para o sinal auxiliar, que pode ser um HI lógico para um tipo de campo superior e um LO lógico para um tipo de campo inferior, embora isto seja arbitrário. No outro caso. VSYNC AX é amostrado por HSYNC AX, tal como no

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-75multivibrador biestável 852 explanado conjuntamente com a figura 30. Isto fornece uma saída VH, que é a vertical sincronizada com a horizontal.

A determinação do tipo de campo para ambos os sinais está mostrado nas figuras 35(a)-35(c). Se o início ascendente do bordo de campo ocorre na primeira metade do período de linha horizontal, como na figura 35(b), o campo é um tipo de campo inferior. Se o início ascendente do bordo de campo ocorre na segunda metade do período de linha horizontal, como na figura 35(c), o campo é um tipo de campo superior.

VH para o sinal principal e HSYNC_MN são entradas para os circuitos de atraso 704, 706 e 708. que fornecem atrasos do período de linha horizontal para assegurar o relacionamento de fase apropriado dos sinais de saída WR_RST_FIFO_MN, RD_RST_FIFO_MN e RD_RST_FIFO_AX. A operação de atraso, que pode ser implementada pelos multivibradores biestáveis do tipo D, é similar ao circuito mostrado na figura 30. Dois a três períodos de linha horizontal de atraso são fornecidos entre os ponteiros de escrita e leitura.

indicador do tipo de campo superior/inferior UL_MN corresponde a U/L MAIN SIGNAL mostrado no topo da figura 32 e é uma entrada para um comparador UL_SEL 714. As outras entradas para o comparador 714 são fornecidas pelo gerador de teste UL_AX 712. 0 gerador de teste 712 tem o indicador de campo UL_AX como uma entrada, bem como HSYNC_AX como uma entrada de relógio. 0 gerador de teste 712 fornece os sinais U/L(A), U/L(B) e U/L(C) mostrados no fundo da figura 16, correspondendo aos três modos possíveis A, B e C. Cada um dos sinais U/L(A), U/L(B) e U/L(C) é comparado com UL_MN, no momento do bordo de decisão do U/L_MN. também mostrado na figura 32. Se UL_MN combina com U/L(A),os tipos de campo combinam e nenhuma acção para manter a integridade do entrelaçamento é necessária. Se UL_MN combina com U/L(B), os tipos de campo não combinam. É necessário atrasar a escrita do campo superior de uma linha para manter a integridade do entrelaçamento. Se UL_MN combina com U/L(C), os tipos de campo

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não combinam. É necessário avançar a escrita do campo inferior cie uma linha para manter a integridade do entrelaçamento.

Os resultados desta comparação são uma entrada para o circuito selector RST_AX_SEL 718. As outras entradas são os três sinais de sincronização vertical RST_A, RST_B e RST_C gerados pelo gerador RST_AX_GEN 716. Os três sinais de sincronização vertical RST_A, RST_B, e RST_C têm fase diferentes relativas entre si a fim de implementar a acção correctiva, ou nenhuma acção correctiva, para manter a integridade do entrelaçamento de acordo com a saída do comparador 714. 0 circuito de atraso 722 resincroniza o sinal de sincronização vertical seleccionado com a entrada video auxiliar para gerar WR_RST_VRAM_AX. 0 circuito de atraso 720 executa uma função similar para gerar RD_RST_VRAM_AX e WR_RST_FIFO_AX. Como visto na figura 32, os modos B e C sobrepõem a maior parte do tempo. De facto, apenas duas fora de todas as 525 comparações requererão apenas um dos modos B ou C, em vez de ambos. 0 comparador 714 pode estar disposto para favorecer o modo C sobre o modo B quando ambos os modos são válidos. Esta escolha pode ser arbitrária, ou baseada em outras considerações de circuito.

circuito 111 mostrado na figura 4(b) sugere como o circuito 11 da figura 4(a) devia ser modificado para incorporar um dispositivo de visor de cristal líquido (LCD). As técnicas de mapeamento de quadro utilizadas no processamento do sinal digital acima explicado detalhadamente são também apropriados para um dispositivo de visor de cristal líquido. 0 mapa de pixel gerado pelo gerador de endereços de matriz 113 é baseado na saída multiplexada digital da disposição de portas, Y_MX, U_MX e V_MX. 0 gerador de endereços da matriz LCD 113 acciona um meio de visor de cristal líquido 115.

A redução ou compressão de dados, e a restauração ou a expansão de dados, pode ser executada por processos alternativos, de acordo com as várias disposições do inventos. De acordo com uma alternativa, o sinal auxiliar é excitado” por um circuito de processamento de resolução 370 e não excitado pelo circuito de

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processamento de resolução 357. o circuito de processamento de resolução 370 pode também ser considerado como um circuito de redução de dados e o circuito de processamento de resolução 357 pode também ser considerado como um circuito de recuperação de dados. A não excitação é um processo em que um sinal de n bits tem uma sequência excitada de m bits a ela adicionada, depois da qual os bits m menos significativos são truncados. Um circuito de excitação de 1 bit e o correspondente circuito de não excitação de 1 bit estão mostrados respectivamente nas figuras 39 e 40. Um circuito de excitação de 2 bits e o correspondente circuito de não excitação de 2 bits estão mostrados respectivamente nas figuras 41 e 42.

Com referência às figuras 39 e 40, um circuito de adição 372 combina um sinal de n bits com uma sequência de excitação de 1 bit. Um sequência vantajosa de excitação de 1 bit é 01010101, etc. Depois de adicionar a sequência de excitação ao sinal de 1 bit, o bit menos significativo é truncado pelo circuito 374. O sinal excitado de n-1 bits é então processado pelos módulo de pix-in-pix (imagem em imagem) 320, trincos 352A e 352B e a FIFO 354. A saída subsequente do circuito de descodificação PIP 306B é um sinal excitado de n-1 bits. No circuito de recuperação de dados 357 o sinal excitado de n-1 bits é fornecido a um circuito de adição 802 e a uma entrada de uma porta AND (E) 804. Um sinal na outra entrada de uma porta AND (E) 804 mascara o bit menos significativo do sinal excitado. A saída de uma porta AND (E) 804 é fornecida directamente a uma entrada da porta exclusiva OR (OU) 801 e é atrasada de um impulso, ou um pixel, pelo circuito 806, antes de ser fornecido como a outra entrada à porta exclusiva OR (OU) 808. A saída da porta exclusiva OR (OU) 808 é uma entrada para a porta AND (E) 810 e a entrada para o interpolador Y 359, a entrada formando o novo bit menos significativo do sinal não excitado. A outra entrada da porta AND (E) 810 é um sinal que tem a mesma sequência de excitação e a mesma fase que a do sinal de excitação aplicado à junção de adição 372. A porta de saída AND (E) 810 é uma entrada subtractiva para o circuito de adição 802, A saída do circuito de adição 802 é combinada com o bit adicional fornecido pela saída da porta exclusiva OR (OU) 808, fornecendo

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um sinal não excitado de n bits interpolador Y 359.

como uma entrada para o

Com referência à figura 41, um circuito de excitação de 2 bits 370' compreende um circuito de adição 376, que combina um sinal de n bits com uma sequência de excitação de 2 bits. De acordo com uma disposição do invento, o sinal de excitação pode ser definido por qualquer sequência repetitiva dos números 0, 1, 2, 3 em qualquer ordem dentro da sequência. Esta definição inclui as seguintes sequências, como listadas na tabela 1.

Tabela 1

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0123	1023	2013	3012
0132	1023	2031	3021
0213	1230	2103	3120
0231	1203	2130	3102
0312	1302	2301	3201
0321	1320	2310	3210
Uma sequência de	excitação	de 2 bits	que é particularmente
vantajosa é 02130213,	etc., que	está ilustrada na figura 41. 0

sinal de n bits que é a saída do circuito de adição 376 tem os seus dois bits menos significativos truncados pelo circuito 378. 0 sinal de n-2 bits excitado é então processado pelos processador pix-in-pix (imagem em imagem) 320, trincos 352A e 352B, a FIFO 354 e o circuito de descodificação PIP 306B.

Parece que o componente de um quarto da frequência é usualmente mais sujeito a objecções do que o componente de metade da frequência, mesmo considerando que o componente de um quarto de frequência tem metade da amplitude do componente de metade de frequência. Consequentemente um esquema de não excitação pode ser escolhido para suprimir apenas o componente de um quarto de frequência. Um primeiro trajecto de sinal do circuito de não excitação é para atraso e conjugação de amplitude. Um segundo trajecto de sinal inclui uma combinação de filtro de passagem de banda e limitador invertidos. 0 filtro de passagem de banda

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invertido cancela a frequência no centro da banda de passagem quando adicionado ao sinal original de atraso e conjugado em amplitude. 0 limitador assegura que apenas as amplitudes da dimensão da excitação serão canceladas. Esta disposição de não excitação não tem efeito sobre o componente da metade da frequência de amostra do sinal excitado. 0 componente do sinal de metade da frequência é bastante baixo em amplitude e bastante elevado em frequência para ter visibilidade suficientemente baixa para evitar originar um problema.

Um tal circuito de não excitação 306D' está mostrado na figura 42. O sinal de bit n2 na saída do circuito de descodificação PIP 306B é fornecido como uma entrada para um circuito de atraso 822 de dois impulsos ou dois pixels, um circuito de atraso 814 de dois impulsos ou dois pixels e um circuito de adição 812. A saída do circuito de atraso 814 é uma entrada subtractiva para o circuito de adição 812, a saída do qual é um sinal de n-1 bits. 0 sinal excitado de n-1 bits é uma entrada para o circuito limite 816. Os valores de saída do circuito limite estão neste caso confinados a [-1, 0, 1], isto é o valor absoluto de um. A saída do circuito de limitação 816 é um sinal de 2 bits fornecido como uma entrada ao circuito de atraso 818 de dois impulsos ou dois pixels e uma entrada subtractiva para o circuito de adição 820. O circuito de atraso 818 e o circuito de adição 820 formam um filtro de passagem de banda tendo um ganho de dois na frequência central, que é 1/4 da frequência de amostra. 0 sinal de 2 bits é um sinal de complemento dois. A saída do circuito de adição 820 é um sinal de 3 bits, que é uma entrada subtractiva para o circuito de adição 826. A saída de n-2 bits do circuito de atraso de 822 é uma entrada para o multiplicador 824. A saída do multiplicador 824 é um sinal de n bits, em que os dois bits menos significativos (e alguma correcção) são fornecidos pela adição no circuito 826. A saída do circuito de adição 826 é um sinal parcialmente não excitado de n bits, que é uma entrada para o interpolador Y 359.

A resolução, ou qualidade observada, do sinal video não excitado pode ser aumentada sob algumas circunstâncias

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comprimindo-se a sequência de excitação. A sequência de excitação, quer uma sequência de um bit quer uma sequência de dois bits, repete-se continuamente sobre uma dada linha mas é deslocada em fase sobre linhas diferentes. Muitos esquemas de compressão são possíveis. Duas sequências de compressão podem ser particularmente vantajosas em encobrir os artefactos no visionamento devidos ao próprio processo de excitação. Estas sequências de compressão estão mostradas na figura 43. As compressões de campo a campo de um e dois pixels são as em que todas as linhas de um campo têm a mesma fase e todas as linhas do campo seguinte são comprimidas um ou dois pixels relativamente ao primeiro campo. As compressões de campo a campo sobre os sinais excitados de 2 bits funcionam melhor para quadros de imobilização. Alguma estrutura de linha pode ser visível durante o video activo, onde há áreas lisas em movimento. A compressão de um pixel é particularmente vantajosa para as excitações de 2 bits se o sinal for desexcitado, mas a compressão de dois pixels é presentemente preferida se o sinal não for desexcitado. 0 sinal ser ou não desexcitado depende do formato de visionamento.

Uma alternativa para excitar para a redução de dados é a compressão de pixels emparelhada, que será explicada com referência à figura 44. Um campo está descrito no topo da figura 44, o campo incluindo as linhas 1, 2, 3, etc. Os pixels de cada linha estão representados por letras. Cada pixel denominado ”μΡ será retido, enquanto que cada pixel denominado R será substituído. Os pixels permanentes e os substituídos são comprimidos de um pixel de linha a linha. Por outras palavras, nas linhas de números ímpares, os pixels substituídos são o segundo, quarto, sexto, etc. Nas linhas de números pares, os pixels substituídos são o primeiro, terceiro , quinto, etc. As duas primeiras alternativas são para substituir para cada pixel substituído quer um código de 1 bit quer um código de 2 bits. Os bits para os códigos são tirados do número de bits disponível para definir os pixels permanentes. 0 número de bits disponíveis para definir os pixels é limitado pela capacidade de armazenagem do processador video. Neste caso, a pastilha CPIP e a RAM video 350 impõem um limite de uma média de 4 bits por pixel. Se um

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código de 1 bit é substituído para cada pixel substituído, então 7 bits estão disponíveis para cada bit permanente. Semelhantemente, se um código de 2 bits é substituído para cada pixel substituído, então 6 bits estão disponíveis para descrever cada pixel permanente. Em qualquer dos casos, cada par de pixels sucessivos (um permanente e um substituído) necessita de um total de 8 bits. Um total de 8 bits por par é uma média de apenas 4 bits por pixel. A redução de dados está na gama de 6:4 a 7:4. A sequência de substituição está ilustrada numa porção do campo incluindo três linhas sucessivas: n-1, n, n+1. Os pixels a serem substituídos são desiganados por Rl, R2, R3, R4, e R5. Os pixels a permanecer são designados por A, B, C e D.

De acordo com um esquema de codificação de 1 bit, um zero será substituído por um pixel de substituição se ele está mais perto em valor do pixel acima dele do gue da média dos pixels de cada lado. Para o exemplo na figura 44, o código de substituição de 1 bit para o pixel R3 será zero se o valor do pixel R3 está mais perto do valor da média dos pixels B e C do que do valor do pixel A. Caso contrário, o código de substituição de 1 bit será 1. Quando os dados sãorecontruídos, o pixel R3' será igual em valor à média dos valores dos pixels B e C se o código de 1 bit é zero. Se o código de 1 bit é igual a 1, então o valor do pixel R3' será o mesmo que o do valor do pixel A.

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Uma sequência de substituição e reconstrução para um código de 2 bits está também ilustrado. Para o pixel R3, o código de substituição de 2 bits é igual a 0 se o valor de R3 está mais perto em valor ao valor do pixel A. 0 código de substituição de 2 bits é igual a 1 se o valor de R3 está mais perto em valor à média dos valores de A e B. 0 código de substituição de 2 bits é igual a 2 se o valor de R3 está mais perto em valor à média dos valores de A e C. 0 código de substituição de 2 bits é igual a 3 se o valor de R3 está mais perto em valor à média de valores de B e C. A sequência de reconstrução segue a sequência de substituição. Se o código de 2 bits é 0, o valor do pixel R3' é igual ao valor de A. Se o código de 2 bits é igual a 1, o valor do pixel R3' é igual à média dos valores de A e B. Se o código de

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bits é igual a 2, o valor do pixel R3^Z é igual à média dos valores dos pixels A e C. Se o código de 2 bits é igual a 3, então o valor do pixel R3^Z é igual à média dos valores dos pixels B e C.

Um código de 1 bit é vantajoso à medida que os pixels permanentes são descritos com a resolução de mais 1 bit. O código de 2 bits é vantajoso na medida em que os pixels substituídos são descritos com maior resolução. Baseando os cálculos nos valores de apenas duas linhas, isto é por exemplo, n-1 e n, ou n e n+1, é vantajoso minimizar a capacidade de armazenamento de linha necessária. Por outro lado, uma sequência de substituição mais precisa devia ser gerada se o valor D é incluído nos cálculos, mas com o custo de necessitar uma linha adicional da capacidade de armazenamento video. A compressão de pixels emparelhados pode ser particularmente efectiva para proporcionar boa resolução horizontal e vertical; em alguns casos, melhor do que excitar e não excitar. Por outro lado, a resolução das transições diagonais não é geralmente tão boa como a excitação e não excitação.

De acordo com uma disposição do invento, inúmeros esquemas de redução de dados e recuperação de dados estarão disponíveis, incluindo por exemplo a compressão de pixel emparelhado e excitação e não excitação. Além do mais, diferentes sequências de excitação envolvendo diferentes números de bits e diferentes compressões de pixel emparelhado envolvendo diferentes números de bits estarão também disponíveis. 0 esquema particular de redução e recuperação de dados podem ser seleccionados pelo WSP μΡ a fim de maximizar a resolução do video visionado para cada tipo particular de formato de visionamento video.

processador de écran largo tem também a capacidade de controlar a deflexão vertical para executar uma função de ampliação vertical. A topologia do processador de écran largo é tal que ambas as funções de mapeamento (interpolação) de quadro horizontal do canal auxiliar e principal são independentes entre si e independentes da ampliação vertical (que manipula a deflexão vertical). Por causa desta topologia, o canal principal pode ser

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expandido tanto horizontalmente como verticalmente para manter uma ampliação do canal principal de relação de aspecto correcta. Contudo, a não ser que as regulações do interpolador do canal auxiliar sejam mudadas, o PIP (imagem pequena) ampliará verticalmente mas não horizontalmente. Consequentemente, o interpolador do canal auxiliar pode ser fabricado para executar expansões maiores para manter uma relação de aspecto de imagem correcta da imagem pequena PIP quando a vertical é expandida.

Um bom exemplo deste processo ocorre quando o canal principal está a visionar material de letra de forma de 16x9, como acima explicado em maior detalhe. Resumidamente, o mapeamento do quadro horizontal principal é regulado para 1:1 (nenhuma expansão, nenhuma compressão). A vertical é ampliada 33% (isto é, expandido de 4/3) para eliminar as barras negras associadas ao material de fonte letra de forma. A relação de aspecto da imagem do canal principal é agora correcta. A regulação nominal do canal auxiliar, para material de fonte de 4x3 com nenhuma ampliação vertical, é 5/6. Um valor diferente para o factor de expansão X é determinado como se segue:

X = (5/6) * (3/4) = 5/8

Quando o interpolador do canal auxiliar 359 é regulado para 5/8, a relação de aspecto de imagem da imagem pequena correcta é mantida e os objectos dentro do PIP aparecem sem distorção da relação de aspecto.

É uma vantagem particular das televisões de relação de formato de visionamento largo que os sinais de letra de forma possam ser expandidos para encher o écran de visionamento de relação de formato de visionamento largo, embora ela possa ser necessária para interpolar o sinal para proporcionar resolução vertical adicional. De acordo com um aspecto do invento, é fornecido um circuito de detecção automática de letra de forma, que implementa automaticamente a expansão do sinal de relação de formato de visionamento de 4x3 que inclui o visionamento de letra de forma de relação de formato de visionamento de 16x9. 0

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detector de letra de forma automático está explicado em detalhe conjuntamente com as figuras 45-49.

A fim de aumentar a altura vertical do sinal de letra de forma, a frequência de exploração vertical do video visor é aumentada para que as regiões negras no topo e no fundo da imagem sejam eliminadas, ou pelo menos substancialmente reduzidas. 0 detector automático de letra de forma é baseado na suposição de que o sinal video corresponderá geralmente ao mostrado em formato de diagrama na figura 45. As regiões A e C não têm video activo, ou pelo menos níveis de luminância video que são menores do que um limiar de luminância predeterminado. A região B tem video activo, ou pelo menos níveis de luminância video que são maiores do que o limiar de luminância predeterminado. Os respectivos intervalos de tempo das regiões A, B e C são uma função do formato de letra de forma, que pode variar de 16x9 até 21x9. A duração do tempo das regiões A e C é aproximadamente de 20 linhas cada para o formato de letra de forma de 16x9. 0 detector de letra de forma examina os níveis de luminância para as regiões A e/ou C. Se video activo, ou pelo menos um nível de luminância video mínimo, é encontrado nas regiões A e/ou C o detector de letra de forma fornece um sinal de saída, por exemplo um 0 lógico, indicando uma fonte de sinal normal NTSC de relação de formato de visionamento de 4x3. Contudo, se o video é detectado na região B, mas não nas regiões A e C, então o video é presumido ser uma fonte de sinal de letra de forma. Neste caso, o sinal de saída seria um 1 lógico.

A operação do detector pode ser melhorada por histerese, como mostrado em diagrama na figura 46. Uma vez que um sinal de letra de forma tenha sido detectado, um número mínimo de campos do sinal não letra de forma deve ser detectado antes do visionamento ser mudado para o necessário para sinais normais de 4x3. Semelhantemente, uma vez que um sinal normal de 4x3 tenha sido detectado, o formato de letra de forma deve ser detectado para um número mínimo de campos antes de comutar o visionamento para um modo de écran largo. Um circuito 1000 para implementar esta técnica está mostrado na figura 47. 0 circuito 1000

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-85compreende um contador de linha 1004, um contador de campo ÍO06 um circuito detector 1002, no qual o algoritmo acima descrito é executado para analisar o sinal video.

Numa outra disposição do invento, a detecção de letra de forma é executada calculando-se dois gradientes para cada linha no campo video. Quatro valores são requeridos para calcular os dois gradientes: valores máximo e mínimo da linha corrente, e valores máximo e mínimo da linha anterior. 0 primeiro gradiente, designado o gradiente positivo, é formado subtraindo-se o valor mínimo da linha anterior do valor máximo da linha corrente. O segundo gradiente, designado o gradiente negativo, é formado subtraindo-se o valor mínimo da linha corrente do valor máximo da linha anterior. Qualquer um dos gradientes pode ter valores positivos ou negativos dependendo do conteúdo da cena, mas os valores negativos de ambos os gradientes podem ser ignorados. Isto é porque apenas um gradiente pode ser negativo num momento, e a grandeza do gradiente com o valor positivo será sempre maior do que ou igual à grandeza do gradiente com o valor negativo. Isto simplifica o conjunto de circuitos eliminando-se a necessidade de calcular um valor absoluto dos gradientes. Se qualquer um dos gradientes tem um valor positivo que excede um limiar programável, o video é considerado estar presente quer sobre a linha corrente quer sobre a linha anterior. Estes valores podem ser utilizados por um microprocessador para fazer uma determinação de se a fonte video está ou não no formato letra de forma.

Um circuito 1010 para implementar este processo de detecção de letra de forma está mostrado no formato de diagrama de blocos na figura 48. 0 circuito 1010 compreende um filtro de entrada de luminância, um detector de máximo de linha (max) 1020, um detector de mínimo de linha (min) 1022, e uma secção de saída 1024. O filtro de entrada de luminância compreende andares de resposta de impulso finito (FIR) 1012 e 1014 bem como adicionadores 1016 e 1018. 0 circuito de detecção de letra de forma 1010 opera sobre os dados de luminância digital Y_IN do processador de écran largo. Um filtro de entrada é utilizado a

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fim de melhorar o rendimento do ruído e tornar a detecção mais segura. 0 filtro é essencialmente de dois andares de cascata FIR, tendo uma função de transferência como se segue:

H(z) = (1/4) * (1 + Z.J * (1 + Z_₃)

A saída de cada andar video é truncada para oito bits (dividida por dois) para manter um ganho CC (corrente contínua) de um.

O detector de máximo de linha 1020 inclui dois registo., o primeiro registo contém o valor de pixel máximo (max pix) no ponto corrente no período de linha. Ele é inicializado no começo de cada período de linha por um impulso largo de relógio único designado SOL (início de linha) para um valor de 80h. 0 valor de 80h representa o valor mínimo possível para um número de oito bits em formato de complemento dois. 0 circuito é capacitado por um sinal, designado LTRBXEN, que sobe até aproximadamente 70% da linha video activa. 0 segundo registo contém o valor de pixel máximo (linha máxima) para toda a linha anterior, e é actualizado um vez por período de linha. Os dados da luminância de entrada Y_IN são comparados com o máximo valor do pixel corrente armazenado no registo de pixel máximo. Se ele excede o valor do registo, o registo de pixel máximio é actualizado no cliclo de relógio seguinte. No fim da linha video, o pixel máximo conterá o valor máximo para toda a porção da linha para a qual foi capacitado. No começo da linha video seguinte, o valor do registo do pixel máximo é carregado no registo de linha máxima.

detector de mínimo de linha 1022 funciona de uma maneira idêntica excepto que o registo de linha mínima conterá o vlor do pixel mínimo para a linha anterior. 0 valor do pixel mínimo é inicializado para um valor de 7Fh, o qual é o máximo valor de pixel possível para um número de oito bits no formato de complemento dois.

A secção de saída 1024 extrairá o valor do registo de linha máxima e o valor do registo de linha mínima, e armazena-o em trincos de oito bits que são actualizados uma vez por linha. São

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-87X

-gps*

então calculados dois gradientes, nomeadamente o gradiente positivo e o gradiente negativo. Na primeira linha num campo onde qualquer destes gradientes é positivo e maior do que o limiar programável, é gerado um sinal de capacitação que possibilita que um primeiro registo de linha seja carregado com o valor de contagem de linha corrente. Em todas as linhas onde qualquer dos gradientes é positivo e excede o limiar programável, é gerado um outro sinal de capacitação que possibilita que um último registo de linha seja carregado com o valor de contagem de linha corrente. Desta maneira o último registo de linha conterá a última linha no campo onde o limiar foi excedido. Ambos destes sinais de capacitação são permitidos ocorrer entre as linhas 24 e 250 em cada campo. Isto evita detecções falsas baseadas na informação de captação fechada e nos transientes de comutação da cabeça do VCR. No começo de cada campo, o circuito é reinicializado, e os valores nos registos da primeira linha e da últila linha são carregados nos respectivos registos de fim de letra de forma. Os sinais LTRBXBEG e LTRBX_END marcam o começo e o fim respectívamente de um sinal letra de forma.

A figura 49 ilustra um detector automático de letra de forma como parte de um circuito de controlo de dimensão vertical 1030. 0 circuito de controlo da dimensão vertical compreende um detector de letra de forma 1032, um circuito de controlo do visionamento vertical 1034 e um dispositivo de saída de 3 estados 1036. Alternativamente, os impulsos de apagamento vertical e restabelecimento vertical podem ser transmitidos como sinais separados. De acordo com uma disposição do invento, o circuito de detecção de letra de forma pode implementar automaticamente a ampliação ou expansão vertical do sinal de relação de formato de visionamento de 4x3 que inclui o visionamento de letra de forma de relação de formato de visionamento de 16x9. Quando o sinal de saída VERTICAL SIZE ADJ torna-se activo, a altura da deflexão vertical é aumentada de 4/3 pelo circuito de dimensão vertical 500 mostrado na figura 22, o qual capacita a porção video activa do sinal letra de forma a encher o écran largo sem distorção da relação de aspecto da imagem. Ainda numa outra alternativa não ilustrada no desenhos, o detector automático de letra de forma

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-88pode compreender um circuito para descodificar uma palavra de código ou sinal transportado por uma fonte de sinal letra de forma que identifica o sinal como de formato de letra de forma.

circuito de controlo do visionamento vertical 1034 controla também que parte do quadro sobreexplorado será visionada no écran, uma característica referida como realização de panorâmica vertical. Se o sinal video sobreexplorado verticalmente não está no formato letra de forma, a imagem de formato de visionamento convencional pode ser ampliada, isto é expandida, para simular um formato de écran largo. Neste caso, contudo, as porções da imagem cortada pela sobreexploração vertical de 4/3 conterão a informação do video activo. É necessário cortar verticalmente 1/3 da imagem. Na ausência de controlos adicionais, 1/6 do topo e 1/6 do fundo serão sempre cortados. Contudo, o conteúdo da imagem pode impôr que é melhor cortar mais do topo da imagem do que do fundo, ou vice-versa. Se toda a acção está ao nível da terra, por exemplo, um espectador deve preferir cortar mais céu. Uma capacidade de panoramização vertical possibilita escolher que parte da imagem ampliada será mostrada e que parte será cortada.

A realização da panorâmica vertical está explicada com referência às figuras 23 e 24(a)-(c). 0 sinal de apagamento/restabelecimento vertical composto de três níveis está mostrado no topo da figura 23. Estes sinais podem ser gerados separadamente, o impulso de apagamento vertical começa quando o sinal L_COUNT é igual a VRT_BLNK0 e termina quando L_COUNT é igual a VRT_BLNK1. 0 impulso de restabelecimento vertical inicia quando L_COUNT é igual a VRT_PHASE e conserva-se para as 10 linhas horizontais. 0 L_C0UNT é a saída para um contador de 10 bits utilizado para manter o trajecto das meias linhas horizontais relativamente ao bordo condutor do VSYNC_MN. 0 VSYNC_MN é a versão sincronizada do VDRV_MN, que é o componente de sincronização vertical do sinal principal fornecido à disposição de portas. VRT_BLNK0 e VERTJBLNKl são fornecidos pelo microprocessador dependendo do comando de panoramização vertical. VRT_PHASE programa a fase relativa da saída VERT_RST

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-89relativamente ao bordo ascendente do componente de sincronizarão vertical na saída COMP_SYNC. A saída COMP_SYNC é a saída de um multivibrador biestável J-K. 0 estado do multivibrador biestável é determinado descodificando-se as saídas do L_COUNT e H_COUNT. H_COUNT é o contador de posição horizontal. O contador L_COUNT é utilizado para segmentar o sinal COMP_SYNC em três segmentos correspondendo ao impulso de sincronização horizontal, impulso de equalização e o impulso de sincronização vertical.

Uma corrente de deflexão vertical para nenhuma sobreexploração, que refere-se actualmente à sobreexploração normal de 6%, está mostrado pelas linhas tracejadas, como é o sinal de apagamento vertical correspondente. A largura do impulso de apagamento vertical para nenhuma sobreexploração é C. 0 impulso de sincronização vertical está em fase com o impulso de restabelecimento vertical. Uma corrente de deflexão vertical para o modo de sobreexploração está mostrado por uma linha a cheio, como é o impulso de apagamento vertical correspondente, tendo a largura de impulso D.

Se a sobreexploração do fundo A é igual à sobreexploração do topo B, o visionamento será como mostrado na figura 24(a). Se o impulso de restabelecimento vertical é gerado de modo a retardar o impulso de sincronização vertical, a sobreexploração do fundo A é menor do que a sobreexploração do topo B, resultando no visionamento mostrado na figura 24(b). Isto é uma panoramização vertical a jusante, visionando a parte inferior da imagem e apagando um terço do topo da imagem. Reciprocamente, se o impulso de restabelecimento vertical é gerado de modo a dirigir o impulso de sincronização vertical, a sobreexploração do fundo A é maior do que a sobreexploração do topo B, resultando no visionamento mostrado na figura 24(c). Isto é uma panoramização a montante, visionando a parte superior da imagem e apagando um terço do fundo da imagem. A fase relativa do sinal de sincronização vertical e o sinal de restabelecimento vertical são controláveis pelo WSP μΡ 340, para possibilitar a panoramização vertical durante os modos de operação de sobreexploração. Será apreciado que o quadro sobreexplorado permanece centrado verticalmente, ou

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simétrico, no tubo de imagem ou écran durante a panoramização vertical. É o intervalo de apagamento que pode ser movido verticalmente, ou posicionado,assimétricamente relativamente ao centro do quadro, de modo a apagar mais da imagem no topo do que no fundo, ou vice-versa.

A televisão de écran largo de acordo com as várias disposições do inventos pode expandir e comprimir video na direcção horizontal utilizando-se filtros interpoladores adaptativos. Os interpoladores para os componentes de luminância dos sinais principal e auxiliar podem ser filtros de correcção de compressão, do tipo descrito na patente dos Estados Unidos n^a4694414 - Christopher. Um interpolador de quatro pontos como o aqui descrito, por exemplo, compreende um interpolador linear de dois pontos e um filtro e multiplicador associados ligados em cascata para proporcionar compensação de amplitude e fase. No total, quatro amostras de dados adjacentes são utilizadas para calcular cada ponto interpolado. O sinal de entrada é aplicado ao interpolador linear de dois pontos. 0 atraso comunicado à entrada é proporcional ao valor de um sinal de controlo de atraso (K). Os erros de amplitude e fase do sinal atrasado são minimizados pela aplicação de um sinal de correcção obtido por um filtro e multiplicador adicionais ligados em cascata. Este sinal de correcção fornece um pico que equaliza a resposta de freqência do filtro de interpolação linear de dois pontos para todos os valores de (K). O interpolador original de quatro pontos é optimizado para utilização com os sinais tendo uma banda de passagem de fs/4, onde fs é a frequência da amostra de dados.

Alternativamente, e de acordo com as disposições do invento ambos os canais podem utilizar o que é designado por processo interpolativo de andar. A resposta de frequência do filtro de interpolação variável pode ser melhorado utilizando-se um tal processo de andar. Este processo é referido aqui no que se segue como um interpolador de dois andares. Um interpolador de dois andares de acordo com uma disposição do invento compreende um filtro de resposta de impulso (FIR) de batida finita 2n+4 com coeficientes fixos e um interpolador variável de quatro pontos

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como está ilustrado na figura 56-57. A saída do filtro FIR está apacialmente localizada a meio caminho entre as amostras do pixel de entrada, como mostrado na figura 56. A saída do filtro FIR é então combinada por intercalamento com as amostras de dados originais, que são atrasadas, para criar uma frequência de amostra efectiva de 2fs. Isto é uma presunção válida para as frequências na banda de passagem do filtro FIR. 0 resultado é que a banda de passagem efectiva do interpolador original de quatro pontos é signaficativamente aumentada.

O filtro de interpolação variável compensado das experiências anteriores fornece amostras interpoladas com precisão durante o tempo em que os componentes da frequência do sina não são maiores do que aproximadamente um quarto da frequência da amostra, 1/4 fs. A aproximação de dois andares pode ser utilizada para sinais tendo componentes de frequência substancialmente maiores do que 1/4 fs, como mostrado pelo diagrama de blocos para um interpolador de dois andares 390 na figura 58. Um sinal DS_A de amostras digitais numa frequência de amostragem fs é uma entrada para um filtro de resposta (FIR) de impulso finito, por exemplo um filtro FIR fixo 391. 0 filtro de resposta de impulso finito 391 gera a partir do sinal DS_A um segundo sinal DS_B de amostras digitais que estão também na frequência de amostra fs, mas que estão temporariamente localizadas entre os valores do primeiro sinal DS_A, por exemplo no ponto médio entre cada valor. O sinal DS_A é também uma entrada para um circuito de atraso 392, que produz um sinal DSC de amostras digitais, idêntico ao sinal DS_A mas atrasado no tempo de (N+l)/fs. Os fluxos de dados DS_B e DS_C são combinados intercalando-se no dispositivo de multiplexação 393, resultando num fluxo de dados de valores DS_D a duas vezes a frequência de amostragem, 2fs. 0 fluxo de dados DS_D é uma entrada para um interpolador de variável compensado 394.

Em termos gerais, o filtro FIR fixo é projectado para produzir precisamente valores de ammostra correspondendo às localizações no tempo de exactamente a meio caminho entre as posições da amostra de entrada. Estas são então intercaladas com

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amostras atrasadas mas por outro lado não modificadas, produzindo um fluxo de dados com uma frequência de amostra de 2fs. 0 filtro FIR é mais convenientemente implementado utilizando um número para de batidas ponderadas simetricamente. Um filtro de oito batidas, por exemplo, tendo pesos de batida de:

-1/32, 5/64, -11/64, 5/8, -11/64, 5/64, -1/32 interpolará precisamente sinais tendo componentes de frequência até cerca de 0,4fs. Visto que a frequência dos dados é duplicada par 2fs pelo intercalamento, o sinal que está a ser processado pelo interpolador variável nunca contém componentes de frequência maiores do que 1/4 da frequência da amostra.

Uma vantagem do interpolador de dois andares é possibilitar interpolações precisas para os sinais com larguras de banda próximas de 1/2 da frequência da amostra. Assim, o dispositivo é mais apropriado para modos de visionamento que requerem expansão de tempo, tais como ampliação, onde o objectivo é manter a largura de banda original tanto quanto possível. Isto pode ser pertinente numa televisão de écran largo, particularmente no canal auxiliar, onde o sinal auxiliar é inicialmente amostrado numa frequência convenientemente baixa, por exemplo 10 MHz. Preservar tanto quanto possível a largura de banda pode ser importante.

Um interpolador de dois andares 390^z apropriado para uma aplicação de ampliação está mostrado no diagrama de blocos na figura 59. Os componentes em comum com o interpolador 390 mostrado na figura 17 tem o mesmo numeral de referência que os que fazem as designações dos fluxos de dados. O objectivo do interpolador de dois andares 390' é ampliar a imagem de entrada horizontalmente por um factor de m, onde m é maior do que 2,0. Assim, se os sinais dos dados de dentro e dos dados de fora ocorrerem à mesma frequência de amostra de fIN, são precisos ser gerados m amostras de saída para cada amostra de entrada. O sinal é armazenado numa memória de linha FIFO 395 à frequência fIN, e uma porção é então lida como fluxo de dados DS_A a uma frequência

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-93reduzida fs. 0 relógio fs é composto por um subconjunto de impulsos de relógio fIN, não tem um período uniforme.

fluxo de dados DS_B, correspondendo às amostras de dados a meio caminho entre as amostras existentes de fluxos de dados DS_A são estimadas utilizar o filtro FIR fixo 391, e são então intercaladas com as amostras atrasadas do fluxo de dados DA_C para formar o fluxo de dados de frequência dupla DS_D. O fluxo de dados DS_D, tendo duas vezes a densidade da amostra original,é então processado pelo interpolador variável 394 para produzir um valor de amostra para cada período fIN. O circuito acumulador incluindo o trinco 398 e o adicionador 399 produz uma saída que incrementa de r = 2/m cada período de relógio fIN. A parte fraccionária controla o interpolador variável fornecendo-se do valor K a partir do trinco 398. O número inteiro da saída de transporte (CO) gera o relógio 2fs, através do trinco 397, para ler da FIFO 395 e deslocar dados através do filtro FIR 391, o circuito de atraso 392, o dispositivo de multiplexação 393 e o interpolador 394. 0 divisor 396 fornece o sinal fs a partir do sinal 2fs.

De acordo com aspectos adicionais do invento, os interpoladores podem ser implementados o que tem a vantagem de proporcionar o armazenamento no acumulador intermédio do canal video auxiliar e principal sem memória de linha adicional. A memória de linha do canal principal torna-se pois consequentemente uma memória de visionamento. Uma exigência dos filtros de interpolação variáveis existentes é a necessidade de duas multiplicações, como é aparente da consideração do filtro mostrado na figura 12 da patente dos Estados Unidos 4694414. A primeira multiplicação é por um factor C, um número de 2 bits. A segunda multiplicação é por um factor K. 0 factor K é um número de 5 bits, possibilitando para o caso onde K=16/16. Há dois modos possíveis de evitar a necessidade de uma multiplicação de 5 bits. Primeiro, multiplicar por 1-K, em vez de multiplicar por K; e, nunca escolher K=0 como um ponto de visionamento. Alternativamente, multiplicar por K; e, nunca escolher K=1 como um ponto de visionamento.

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Um multiplicador simplificado para um interpolador de resolução de 1/16 ou 1/32 está mostrado na figura 61. 0 multiplicador possibilita uma variável a” ser multiplicada por uma variável b, onde b = (b4, b3, b2, bl, bO). 0 termo b= é o bit menos significativo (LSB) e o termo b4 é o bit mais significativo (MSB). Os valores de b estarão limitados para todos os números inteiros entre 0 e 16 inclusivé, embora uma técnica similar possa ser utilizada para construir multiplicadores mais complicados. Por exemplo, um multiplicador para todos os números inteiros entre 0 e 32 podem ser derivados a partir do mesmo princípio. 0 multiplicador condicional por 2 multiplica a saída do adicionador precedente por 2 guando b=10000 . O número a” é um número de n bits para a caracterização ilustrada. A função condicional de multiplicar por 2 pode ser implementada, por exemplo, por um registo de mudança ou um dispositivo de multiplexação.

Os valores de K e C podem ser postos num bloco de memória e, dependente da aceleração requerida, um contador pode indexar o ponteiro de leitura para chamar a localização de memória desejada e carregar K e C nos multiplicadores do interpolador. É muito vantajoso, por esta razão, codificar o valor de C dentro do valor de K, de modo a que uma única palavra de 4 bits ou de 5 bits possa convir tanto os valores de K como de C. Será apreciado que C=f(K). Uma tabela de valores de K e C apropriados está mostrada na figura 62, onde K é um número de 5 bits. Inúmeras portas OR (OU) podem ser utilizadas na configuração mostrada na figura 63 para determinar directamente os valores de C. Os valores estão mostrados na tabela da figura 64.

Implementações adicionais são possíveis para alcançar várias funções de C=f(K), como mostrado pelo descodificador alternativo na figura 65. Por exemplo, com este esquema de descodificação, apenas umas poucas portas podem eliminar a necessidade de uma tabela de pesquisa em pastilha ou registos adicionais para manter os valores C. 0 factor K pode ser mais facilmente descodificado utilizando o circuito mostrado na figura 66.

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A interpolação de dois andares como explicado conjuntamente com as figuras 56-58 podem ser optimizadas para ultrapassar 0,25 fs, onde fs é a frequência da amostra original, numa maneira alternativa à explicada conjuntamente com a figura 59. As curvas de frequência na figura 67 mostram que para todos os valores de K=[0, 1/8, 2/8....1], o desvio da resposta de frequência a 0,25fs, em termos de grandeza, é 0,5 dB. Artefactos visíveis podem ser esperados ocorrer, quando a resposta em amplitude dos vários filtros de interpolação estão afastados mais do que 0,5 dB. Certas simulações sugerem que artefactos visíveis podem ocorrer quando as respostas em amplitude estão afastadas mais do que 1,0 dB. Assim, a resposta individual dos interpoladores horizontais para os valores seleccionados de K formariam um invólucro de respostas tais que para nenhuma frequência as curvas de resposta estão mais afastadas do que 1,0 dB como mostrado na figura 67. A frequência crítica à qual os artefactos podem ser esperados tornarem-se visíveis é designada fc. Para efeitos práticos, a frequência de corte ou divergência das curvas da resposta de frequência seriam minimizadas tanto quanto possível abaixo de fc.

A fim de estender a largura de banda da frequência do interpolador de acordo com um outro aspecto do invento, uma rede de compensação de batida 2n+4 pode ser fornecida, a qual estenderá o valor de fc para todo o interpolador horizontal. Além do mais, uma tal rede de compensação pode ser implementada sem adicionar uma variável de controlo adicional, e consequentemente um grau de liberdade adicional.

A seguinte rede de compensação para um interpolador linear pode estender a frequência crítica fc de todo o interpolador par 0,7 x fs/2 ou 0,35 fs, utilizando o critério de um invólucro consentido máximo de 0,5 dB. Se o critério de 1,0 dB é utilizado, então as curvas divergem em fs = 0,75 x fs/2 = 0.375 fs. Além do mais, se os valores de k=0, 1 são evitados no projecto, tal que eles não precisam de ser escolhidos, a frequência da largura de banda pode ser estendida mesmo ligeiramente para além deste fc. Além do mais, a quantidade de pico é controlável escolhendo-se o

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3^-96valor de C.

Um interpolador de oito pontos pode ser formado por um interpolador linear, e um filtro FIR de oito batidas para proporcionar compensação de amplitude e fase. Todo o interpolador pode ser descrito por:

C/2-Z^-1(C^-3/²) + Z²(K+C)+Z“³(1-K+C) -Z“⁴(372)(C)+(C/2)(Z^-5) para valores de K = [0, 1/16, 2/16,...1].

relacionamento entre K e c está mostrado na tabela e gráfico das figuras 68 e 69. 0 conjunto de curvas evidencia menos do que 1,5 dB de ondulação na banda de passagem. A frequência crítica é a fc = 0,7 x fs/2 para esta rede de compensação.

Este aspecto do invento pode ser estendido para uma rede de compensação de oito batidas que fornece largura de banda utilizável adicional. 0 interpolador de oito pontos pode ser formado por um filtro de compensação FIR de oito batidas e um interpolador linear de dois pontos, como mostrado na figura 70.

Três das tais redes de compensação podem ser definidas pelo seguinte:

(1) -C/4+Z^-1(3/4)(C)+Z²(-3/2)(C)+Z~³(K+C)+(1-K+C)Z“⁴+Z”⁵ (-3/2)(C)+Z^-6(3/4)(C)+Z^-7(-C/4);

(2) -C/8+Z¹(5/8)(C)+Z²(-12/8)(C)+Z~³(K+C)+Z“⁴(1-K+C)+Z~⁵ (-12/8)(C)+Z⁶(5/8)(C)+Z⁷(-C/8); e, (3) -C/8+Z^-1(C/2)+Z’²(-ll/8)(C)+ Z^-3(K+C)+Z⁴(1-K+C)+Z~⁵ (-11/8)(C)+Z^-6(C/2)+Z“⁷(-C/8);

onde K = [0, 1/16, 2/16,....1]

Cada uma tem as suas próprias passagem de banda característica e vantagens distintas. A tabela dos valores K e C não estão mostradas para a caracterização da figura 70. Pode ser escolhido

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um valor de C que produzirá o melhor conjunto de curvas para qualquer compressão ou expansão particular como um todo.

sinal de controlo envia um valor de K para o interpolador linear. 0 valor de K é descodificado para produzir um valor de C para o multiplicador da rede de compensação. Os coeficientes FIR são os multiplicadores para C en todas as equações do interpolador. Por exemplo, a equação (1) acima pode ter pesos de batida de [-1/4, 3/4, -3/2, 1, 1, -3/2, 3/4, -1/4].

Este aspecto do invento pode ser estendido geralmente para os filtros FIR de 2n batidas utilizados como redes de compensação, embora possa tornar-se cada vez mais difícil de utilizar apenas dois multiplicadores lineares para calcular a interpolação linear e a rede de compensação associada. Uma alternativa para um filtro de dez batidas, por exemplo, é proporcionar um filtro fixo FIR de oito batidas para batidas de Z^_1 até Z^-6, com batidas Z° e Z~⁷ dependentes quer do valor de K quer de C. Isto é possível de fazer porque como K aproxima-se do valor de 1/2 a partir de cada direcção, isto é K=0 ou K=l, a resposta de frequência necessita de compensação adicionada para estender a sua passagem de banda.

Um diagrama de blocos para um circuito específico 1150 para implementar um filtro de oito batidas e dois andares utilizando um interpolador de quatro pontos está mostrado na figura 60. 0 sinal de luminância video a ser expandido ou comprimido é uma entrada para um circuito de linha de atraso horizontal 1152. As saídas da linha de atraso Ζθ, Z¹, Z^-2, Z^-3, Z”⁴, Z”⁵, Z^-6 e Z“⁷são entradas para um filtro FIR de oito batidas. 0 filtro FIR gera pelo menos um conjunto de amostras intermédias, designadas por I, por exemplo entre cada uma das amostras reais, designadas por Z. Os resultados podem algumas vezes ser melhorados utilizando-se uma pluralidade de filtros FIR para gerar uma pluralidade de conjuntos de pontos intermédios, embora isto aumente significativamente a complexidade do dispositivo. Tais filtros FIR adicionais, cada um dos quais necessita de um circuito de atraso Z^-1, estão mostrados pelas representações

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-98múltiplas do filtro FIR 1154 e circuito de atraso Z ^x 1158. As saídas Z“³, Z⁴ e Z“⁵ são também entradas para o circuito de atraso de conjugação 1156. A saída I^o é uma entrada directa para um circuito de selecção de dados 1160, como é um sua versão I”¹atrasada pelo circuito 1158. As saídas z“(³⁺ⁿ), z“(⁴⁺ⁿ e z“(⁵⁺ⁿ) são também entradas para o circuito selector de dados 1160. As entradas do circuito selector de dados 1160 são escolhidas para serem o mais simétricas relativamente ao atraso. 0 número de tais entradas é mais um do que o número de pontos do interpolador do segundo andar, neste caso, um interpolador de quatro pontos 1162. A posição temporal relativa das entradas para o selector de dados 1160 é como se segue:

Z“(³⁺n)_z Ιθ, _z-(4+n), j-1, _z-(5+n)_>

O circuito selector de dados 1160 pode ser um arranjo de dispositivos de multiplexação, por exemplo, controlados pelo sinal de controlo MUX_SEL. Os conjuntos seleccionáveis estão indicados em diagrama e estão dispostos para que cada interpolação do interpolador 1162 seja baseada em dois pontos reais e dois pontos intermédios. As saídas Y0. Yl, Y2 e Y3 do circuito de selecção de dados 1160 correspondem a um dos conjuntos seleccionáveis, e são as entradas para o interpolador de quatro pontos 1162. A operação do sinal de controlo do dispositivo de multiplexação MUX_SEL será uma função dos valores K, isto é, MUX_SEL=f(K). A selecção do MUX_SEL depende dos pontos originais entre os quais cai o ponto intermédio. A saída Yqut ^dointerpolador 1162, que opera em resposta aos valores de controlo C e K, é um sinal de luminância video expandido ou comprimido.

Claims

REIVINDICACÕES

I^a - Dispositivo de visionamento caracterizado por compreender:

meios de visionamento tendo uma primeira relação de formato de visionamento;

meios para mapearem uma área de visionamento de imagem ajustável dos ditos meios de visionamento;

meios para processarem primeiro e segundo sinais video a partir de sinais video de entrada, tendo uma das diferentes relações de formato de visionamento;

meios de comutação para acoplarem, selectivamente, fontes de sinal video como os ditos sinais video de entrada;

meios para seleccionarem, como um sinal video de entrada, entre um dos ditos primeiro e segundo sinais video e uma combinação dos ditos primeiro e segundo sinais video; e meios para controlarem os ditos meios de mapeamento, os ditos meios de processamento e os ditos meios de selecção para ajustarem, na relação de formato de visionamento e relação de aspecto de imagem, cada imagem representada no dito sinal video de saída.
2 ^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por uma das ditas relações de formato de visionamento diferentes ser a mesma que a dita primeira relação de formato de visionamento.
3^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por os ditos meios de processamento cortarem também selectivamente os ditos sinais de video de entrada.

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-100-
4^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por os ditos meios de mapeamento compreenderem meios para gerarem um quadro, para um tubo de raios catódicos.
5^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por os ditos meios de mapeamento compreenderem meios para gerarem uma matriz de endereços para um visor de cristal líquido.
6^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por a dita área de visionamento de imagem ser ajustável apenas numa dimensão.
7^a - Dispositivo de acordo com a reivindicação 6, caracterizado por a dita área de visionamento de imagem ser ajustável apenas verticalmente.
8^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por os ditos meios de processamento interpolarem horizontalmente os ditos sinais video.
9^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por compreender adicionalmente meios para converterem sinais video entrelaçados num formato video não entrelaçado.
10^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por as ditas fontes de sinal video compreenderem sintonizadores e fichas video.
11^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por os ditos meios de processamento compreenderem respectivos meios de interpolação para os ditos primeiro e segundo sinais video de entrada.
12^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por:

-10172 643

RCA 86 322 a dita área de visionamento de imagem ser ajustável apenas verticalmente; e os ditos meios de processamento interpolarem os ditos sinais video de entrada apenas horizontalmente.
13^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por:

os ditos meios de mapeamento compreenderem circuitos de deflexão horizontal e vertical para gerarem um quadro, sendo o dito quadro ajustável verticalmente; e os ditos meios de processamento interpolarem os ditos sinais video de entrada apenas horizontalmente.
14^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por a dita interpolação dos ditos sinais video de entrada nos ditos meios de processamento resultar na expansão e compressão selectivas dos ditos sinais video de entrada.
15^a - Dispositivo de visionamento de acordo com a reivindicação 1, caracterizado por compreender adicionalmente segundos meios de selecção, para seleccionarem entre o dito sinal video de entrada e um sinal video externo para visionamento pelos ditos meios de mapeamento e ditos meios de visionamento.
16^a - Dispositivo de acordo com a reivindicação 1, caracterizado por compreender adicionalmente meios de sincronização dos ditos meios de processamento e ditos meios de mapeamento.
17^a - Dispositivo de visionamento, caracterizado por compreender :

meios de visionamento tendo uma primeira relação de formato de visionamento;

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-102 meios para mapearem nos ditos meios de visionamento uma área de visionamento de imagem ajustável;

primeiros meios para manipularem dados a partir dos sinais video de entrada, tendo uma das relações de formato de visionamento diferentes para interpolação e corte selectivos;

segundos meios para manipularem dados a partir de sinais video de entrada, tendo uma das relações de formato de visionamento diferentes para interpolação e cortes colectivos;

meios de comutação para acoplarem, selectivamente, fontes de sinais video aos ditos sinais video de entrada;

meios para seleccionarem como um sinal video de entrada, entre uma saída interpolada ou cortada selectivamente de um dos ditos primeiro e segundo meios de manipulação, e uma combinação de saídas interpoladas e cortadas de ambos os ditos meios de manipulação; e meios para controlarem os ditos meios de mapeamento, os ditos primeiros e segundos meios de manipulação e os ditos de selecção, para ajustarem, na relação de formato de visionamento e relação de aspecto de imagem, cada imagem representada no dito sinal video de saída.
18^a - Dispositivo de visionamento de acordo com a reivindicação 17, caracterizado por uma das ditas relações de formato de visionamento diferentes dos ditos sinais video de entrada ser a mesma do que a dita primeira relação de formato de visionamento dos ditos meios de visionamento.