JPH07113821B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07113821B2
JPH07113821B2 JP61091674A JP9167486A JPH07113821B2 JP H07113821 B2 JPH07113821 B2 JP H07113821B2 JP 61091674 A JP61091674 A JP 61091674A JP 9167486 A JP9167486 A JP 9167486A JP H07113821 B2 JPH07113821 B2 JP H07113821B2
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征史 橋本
賢治 佐々木
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S348/00—Television
    • Y10S348/911—Line doubler adapted for reproducing program originally from film, e.g. 24 frame per second

Description

【発明の詳細な説明】 イ．産業上の利用分野 本発明は画像処理装置に関し、特に画像信号処理を行う
半導体記憶装置に関するものである。
ロ．従来技術 従来の画像処理用半導体記憶装置としては、例えばＶ−
RAM（Video Randam Access Memory）、フィールドメモ
リー（Field Memory）、ラインメモリー（Line Memor
y）などがあり、すでに商品化されている。これらのい
ずれも、画像信号をメモリーに書き込み、要求に応じて
適切な処理を行った後、再び信号を読み出すものであ
る。
Ｖ−RAMは、その名前の示す通り、記憶した画像信号を
ランダムに読み出したり、書き込んだりでき、グラフィ
ックディスプレイなど、複雑な画像信号処理を行うのに
適している。しかし、すべてのビットをランダムに処理
するため、各ビットを特定するためのアドレス信号の制
御は複雑になる。また、アドレスは、外部からの入力信
号となるため、ICとして組立てる場合、多数のアドレス
ピンを設ける必要があり、従って、ボード上での実装密
度は高くできない。
他方、テレビ画像とか、VTRの画像再生などでは、Ｖ−R
AMのようなランダムアクセス機能を持たせるよりも、制
御信号を少なくし、ボード実装密度を高くするような装
置が望まれる。この要求を満たすべく、フィールドメモ
リー及びラインメモリーが開発された。フィールドメモ
リーは、静止画像とか、倍速再生、スロー再生などの際
に用いられ、またラインメモリーは、画質の向上〔ドロ
ップアウト補正、タイムベースコレクタ（ジッター補
正）機能、インターレース（飛び越し走査）→ノンイン
ターレース（順次走査）変換〕などの用途が考えられて
いる。フィールドメモリー及びラインメモリーでは、外
部からのアドレス信号を必要とすることなく機能するの
で、制御信号数は減り、かつICパッケージのピン数も少
なくてすむので、ボードの実装密度を高くし、ボードも
小さくできる。しかしながら、例えばTV（デレビジョ
ン）画面に文字を挿入するとか、静止画像の再生を行い
つつその静止画像の任意の場所に別の画像をはめ込むと
いうようなことは、フィールドメモリー又はラインメモ
リーのいずれでも実現することはできなかった。
ハ．発明の目的 本発明の目的は、外部からのアドレス信号を必要とせず
に機能するという長所を保ちつつ、TV（テレビジョン）
画面やVTR（ビデオテープレコーダ）画面等の任意の場
所に任意の画像のはめ込みむことが可能な半導体記憶装
置を提供することにある。
本発明の別の目的は、静止画像、倍速およびスロー再
生、ドロップアウト補正タイムベースコレクタ機能、イ
ンターレース→ノンインターレース変換など、フィール
ドメモリとラインメモリの両機能を兼ね備えることがで
きる半導体記憶装置を提供することにある。
本発明の他の目的は、入出力の両方ともデータ転送のた
めの待ち時間を要することなく一定の周期でデータの書
き込み、読み出しを行うことができる半導体記憶装置を
提供することにある。
ニ．発明の構成 上記の目的を達成するため、本発明の半導体記憶装置
は、１フィールド又は１フレーム分の画像データを記憶
するための記憶領域を有するメモリーアレイと、前記メ
モリーアレイに電気的に接続され、１ライン分の画像デ
ータを記憶するための記憶領域を有する第１のラインバ
ッファメモリーと、前記第１のラインバッファメモリー
と前記メモリーアレイとに電気的に接続され、１ライン
分の画像データを記憶するための記憶領域を有する第２
のラインバッファメモリーとを含み、前記第２のライン
バッファメモリーは、その記憶領域の前半部又は後半部
が連続的に入力する画像データで一杯になる度毎に、前
記記憶領域の前半部又は後半部に格納された画像データ
を前記第１のラインバッファメモリーおよび前記メモリ
ーアレイの双方又は一方に並列的に転送する機能を有
し、前記第１のラインバッファメモリーは、その記憶領
域の前半部又は後半部毎に前記第２のラインバッファメ
モリー又は前記メモリーアレイから並列的に転送される
画像データを入力し、前記記憶領域の前半部又は後半部
に格納された画像データを直列的に順次に出力する機能
を有する構成とした。
ホ．実施例 以下、本発明の実施例を詳細に説明する。
第１図〜第７図は、本発明の第１の実施例を示すもので
ある。
第１図は、本例による画像処理記憶装置のブロックダイ
ヤグラムを示す。なお、第10図には、すでに商品化され
ている公知のフィールドメモリーのブロックダイアグラ
ムを示す。
第１図において示した各々のブロックの機能それ自体
は、第10図において示されているブロック機能と同じで
あるから、トランジスタレベルの具体的な回路は、多く
の場合、示さない。
第10図に示す回路構成の動作は、「日経エレクトロニク
ス」1985年２月11日号、P219〜239に詳しく記述されて
おり、ラインメモリーについても「NEC開発速報μPD411
01C」（1985）で知ることができるので、本例では、そ
の基本動作の説明は、多くの場合、省略する。
各部及び各ピンの基本機能を以下に説明しておく。
（１）、▲▼ピン ▲▼は、行アドレスインクリメントピン（▲
▼）リセットピン（▲▼）のパルスを受けつけ
て、アドレスデコーダに取り込む働きをする。また、同
時にシリアルリードポインター、シリアルライトポイン
ターをリセットし、リードラインバッファー、ライトラ
インバッファーの第１ビット目にセットする働きをな
す。
（２）、▲▼ピン ▲▼は、リフレッシュカウンタを通して、フィル
ドメモリーアレイのリフレッシュ動作を可能にする。
（３）、▲▼／▲▼ピン ▲▼は、外部からのパルスを取り込む事によって
行アドレスをリセット（第１行目にセットする。）し、
▲▼は、外部からのパルスを取り込み、行アドレ
スをインクリメントする。１パルスで１つ行アドレスを
インクリメントする。これらの機能は、行アドレスカウ
ンタを通して達成される。
（４）、▲▼／▲▼ピン ▲▼は、データ入力より、ライトラインバッファー
へのデータの書き込みを可能にし、▲▼はリードラ
インバッファからデータ出力への読み出しを可能にす
る。
（５）、▲▼／▲▼ピン ▲▼は、外部よりテレビ／ビデオ等の画像処理信
号に準じたパルスを取り込む事により、入力されるテレ
ビ／ビデオ等のデーターをライトラインバッファーに書
き込むことを可能にする。▲▼は、外部よりテレ
ビ／ビデオ等の画像処理信号に準じたパルスを取り込む
事により、リードラインバッファーからデーター出力へ
のデーターの読み出しを可能にする。
次に、本実施例において、TVのチューナーもしくはVTR
からの画像信号を受けて、それを再生し、必要な画像情
報、例えば文字などを任意の場所に書き込み、モニター
する機能の実現方法を説明する。
この機能を作動させるためには、第１図に示した外部か
らの制御信号▲▼をロウレベル“L"にする。▲
▼は、ここでは、外部からの信号としたが、Al配線
用のエッチングマスクを二種類用意して、▲▼を
外部から制御するのではなく、内部で接続して強制的に
ハイレベル“H"かロウレベル“L"の電位を与えてもよ
い。▲▼が“L"のときにはΦrが“L"になるよう
に構成する。これにより、ライトラインバッファメモリ
ーの機能を停止させる（これは、TI1、TI2をOFFさせる
などの手段で簡単に実現できる）。
シリアルリードポインタのポインタ位置は、▲▼
が“H"→“L"→“H"と変化することにより、１つインク
リメント（増加）される。これは、第10図のシリアルポ
インタと同じである。但し、▲▼が“H"のときに
は、シリアルリードポインタのすべての出力は“L"であ
り、▲▼が“L"でかつ▲▼が“L"のときの
み、ポインタ位置の出力のみが“H"となる。これも論理
回路で容易に実現できるので、具体的な回路は示さな
い。シリアルライトポインタも、▲▼のかわりに
▲▼、▲▼のかわりに▲▼が使用されて
いる点で異なるだけで、動作としては同様である。
まず、挿入したい画像、例えば文字をフィールドメモリ
ーアレイに書き込む。第２図は、あらかじめ作られた文
字をフィルドメモリーアレイに書き込むときのタイミン
グチャートを示したものである。また、第３図は、イラ
スト的に信号の伝達経路を示したものである。第２図
中、期間は、挿入したい画像の最初のラインがDINか
らシリアルに入力され、それをリードラインバッファー
に書き込む動作をする。このとき、▲▼信号が一
度“L"に落ち、行アドレスカウンタをリセットし、アド
レスを「１」にする。期間は、リードラインバッファ
メモリーのデーターをフィールドメモリーアレイに書き
込む動作をする。でアドレスはすでに「１」にセット
されているから、▲▼が“L"になると、ワード線
を活性化させ、選択的にアドレス「１」のワードのみア
クティブになる。このとき▲▼も“L"であるから、
ΦTは“H"になってリードラインバッファーの情報は、
フィールドメモリー内に記憶される。期間で、次のラ
インのデーターがDINからシリアルに再び入力され、こ
れがリードラインバッファーに書き込まれる。これと同
時に、▲▼が“L"となり、行アドレスカウンタの
値を１つインクリメントし、アドレスを「２」に変え
る。そして期間で、フィールドメモリーアレイの行ア
ドレス「２」の番地にデーターを記憶させる。これをく
り返し、すべての必要データーをフィールドメモリーア
レイに記憶させる。この動作は、第10図のフィールドメ
モリーのライトと同様である。異なる点は、本デバイス
では、▲▼、▲▼の端子を設けているので、
書き込み情報をモニターしたくない場合には、▲▼
を期間及びで“H"に保っておけば良い。このときに
は、Doutは、ハイインピーダンス状態となる。これによ
り、他のシステムに、Doutにつながる共通ラインをあけ
わたすことができる。
▲▼を“L"にし、かつ▲▼を▲▼より
少なくとも１パルスだけ遅延させて入力すれば、第10図
のフィールドメモリーと全く同じになる。勿論、非同期
であるから、ラインメモリー機能は備えている。さて、
このようにして、記憶した情報を、例えばVTRの画像に
はめ込む場合のタイミングチャートを第４図に示す。
第４図中、は、行アドレスカウンタのリセットであ
り、は、はめ込み必要情報をフィールドメモリーから
ラインバッファーへ読み出す期間である。勿論、この行
の情報は、はめ込みたくないとするなら、▲▼を、
“H"に保っておけばよい。は、VTRの画像信号をDINか
ら入力して、それをそのまま読み出している期間であ
る。これは、第２図で示したの期間と全く同じであ
る。の期間に▲▼が“L"になり、行アドレスを
１つインクリメントする。の期間では、で読み出し
た行の次の行のデーターが読み出される。の期間で
は、VTRの画像信号を１〜４のサイクルのみ読み出し、
５〜９のサイクルにラインバッファーに記憶していた情
報を読み出し、10〜のサイクルでは再びVTR画像を読み
出している。
この組み合せをうまく利用し、任意の場所に文字などを
書き込む。この文字などの情報は、フィールドメモリー
に新しいデーターを書き込むことのないかぎり、即ち、
▲▼“L"でかつ▲▼“L"にしない限り、保存
されるから、送られてくるVTR信号の各画面にこの情報
をくり返し挿入することができるので、スーパーインポ
ーズ用のデバイスとしても利用できる。
また、第５図に示すように、▲▼のタイミングを
ずらし、かつフィールドメモリーアレイへの書き込みも
行うならば、静止画像に文字などを挿入したことにな
り、画面のハードコピー時のメモとしても利用できる。
図中、及びがシリアルデーター及び合成画面データ
ーのラインバッファーへの書き込みであり、及びは
そのデーターをフィールドメモリーに記憶させるモー
ド、及びはアドレスのインクリメント、及びは
インクリメント後のフィールドメモリーのデーターのラ
インバッファーへの読み出しモードである。
以上の説明では、VTR信号を再生して一画面を作る場合
の行アドレスと、フィールドメモリーの行アドレスとは
一致しているものとして説明をした。しかし、第６図に
示す如く、フィールドメモリーアレイに記憶した情報
は、フィールドメモリーの行アドレスを適当に制御する
ことにより、何枚かのはめ込み用情報画像として分割し
てはめ込むこともできる。
次に、▲▼を“H"にした場合について述べる。こ
のときには、フィールドメモリーとラインメモリーの両
機能を兼ね備えた装置になる。▲▼が“H"に固定
されると、ΦIも“H"に固定され、ライトラインバッフ
ァメモリーを作動しはじめる。▲▼を“L"にした
場合、▲▼が“H"で▲▼が“L"のときにはΦ
Wが“H"になり、DIMから入力されたデーターはリードラ
インバッファーに書き込まれた。しかし、▲▼を
“H"にした場合、▲▼が“H"のときには、▲
▼の状態とは無関係にΦWは“L"になる。ただし、ΦIが
“H"となっているため、▲▼が“L"になり、シリア
ルライトポインタの出力が選択的に“H"になるから（こ
れは▲▼が“H"でも“L"でも同様）、DINからの
入力データーはライトラインバッファーに書き込まれ
る。この書き込まれたデーターは、▲▼を“L"に
し、▲▼を“L"にすることにより、リードラインバ
ッファー及びフィールドメモリーに書き込まれ、その次
の▲▼“H"、▲▼“L"の状態で▲▼を
“H"→“L"→“H"→“L"という動作によって読み出すこ
とになる。これは、いわゆる1Hディレイ読み出しであ
り、入力信号にドロップアウトが発生した場合、有効に
動作する。
第７図のタイミングチャートで説明すると、期間は通
常のモードであり、DINからドロップアウトのないデー
ターDn-1,1……がシリアルにライトラインバッファーに
書き込まれる。期間では、▲▼が“L"、▲
▼が“H"、▲▼が“L"であり、論理回路を組み合わ
せて第１図のΦT、ΦWを“H"にし、ライトラインバッフ
ァーのデーターをフィールドメモリアレイとリードライ
ンバッファの両方に書き込む。期間では、期間で書
き込んだデーターを、リードラインバッファーから読み
出す（即ち、1Hディレイ読み出し）。また、▲▼
を“L"にしている場合と異なり、リードラインバッファ
ーのデーターの内容は、期間の間（即ち、▲▼
が“H"であるかぎり）、書き替えられることはないか
ら、ライトのタイミング（▲▼）とは全く独立の
タイミングで読み出し動作をすることができる（▲
▼のタイミングで）。タイムベースコレクタとして使
用するには、このような動作の方が望ましい。また、書
き込みデーターと読み出しデーターは1H分の遅延がある
から、この２つのデーターを加減算することにより、く
し型フィルタを実現することができる（これは、第10図
のラインメモリーでも同じ機能をさせられる）。
さて、タイミングチャートにもどり、期間のDINから
のデーターにドロップアウトが検出されたなら、少なく
とも次の▲▼が“L"になる前に、▲▼を“H"
にすることにより、期間のサイクルでライトラインバ
ッファメモリーに書き込まれたデーターを無効にするこ
とができる。期間がそれで、この間は、ΦWは“L"を
保つ。但し、ΦTは“H"となり、リードラインバッファ
メモリーのデーターはフィールドメモリーに書き込まれ
る。そして、リードラインバッファメモリーの内容も保
存される。即ち、フィルドメモリーには、期間で書き
込まれたデーターが２回書き込まれたことになる。期間
でDoutより読み出すデータも期間で書き込まれたデ
ーターである。人間の視覚では、２行くらいくり返して
同じデーターが出力されても不自然さは感じない。むし
ろ、ドロップアウトしたデーターを出力すると、画面の
キズとして目立つ。
このようにして、ドロップアウト時の補正にも利用でき
る（第10図のラインメモリーでも同様の機能を持つ）。
フィールドメモリーには常時、モニターしたデーターが
書き込まれているから、必要に応じてフィールドメモリ
ーの内容を読み出すこともできる。この動作は、▲
▼が“L"のときに▲▼を“L"、▲▼を“H"と
すれば、実行される。これはまさに、第10図のフィール
ドメモリーの機能である。
第８図〜第９図は、本発明の第２の実施例を示すもので
ある。
本例による画像処理装置は、上述の例と同様にフィール
ドメモリー、ラインメモリーを使用するが、従来のこれ
らのメモリーはいずれも、次のような機能は実現できな
い。
（１）、インターレース→ノンインターレース変換（倍
速順次走査変換）をリアルタイムで実現することが、１
チップでは不可能であった。即ち、複数個のフィールド
メモリーと複数個のラインメモリーとによって、リアル
タイムにおけるインターレース→ノンインターレース変
換を実現していた。
（２）、問題点（１）に加えて、従来技術のフィールド
メモリーにおいては、書き込んだデータをメモリーアレ
イに転送する時間が必要であったため、画像構成の基本
単位である1H分のデータを待ち時間なく一度に書き込む
事ができなかった。
このため、従来のフィールドメモリー、ラインメモリー
の機能を損なうことなく、上記の問題点（１）、（２）
を解決することが必要である。本実施例では、そのため
に、第１図の回路において、１画像分の信号もしくはそ
れ以上の画像信号を記憶するためのフィールドメモリー
アレイ（またはフレームメモリーアレイ）と、画像構成
の基本単位である1H分（１ライン分）の画像信号のデー
タをテレビ、ビデオ等の画像処理信号に同期して順次書
き込むライトラインバッファーと、このライトラインバ
ッファーで書き込んだデーターを倍速順次走査変換（イ
ンターレース→ノンインターレース変換）して読み出す
ことのできるリードラインバッファーと、前記したメモ
リーアレイ及び両バッファーを制御するために、外部信
号を受けとってシーケンシャルに内部アドレスを発生さ
せるための回路とを１チップ内に具備せしめている。
即ち、上記ライトラインバッファーにより、画像構成要
素である1H分のデータの書き込みを実施しながら、1/2H
分のデーター書き込みを終えたところで、1/2H単位のデ
ーターを上記リードラインバッファーに転送し、このリ
ードラインバッファーをライトラインバッファーの２倍
の速度で読み出すことにより、前記した問題点を解決す
ることができる。
本例による画像処理装置は、第１図において、DROP−OU
T−Control Pin（▲▼）が付け加えられている点
を除けば同一である。
即ち、▲▼は、ドロップアウト等を検出した際
に、ライトラインバッファーのデータをメモリアレイに
書くのではなくて、リードラインバッファーのデーター
をメモリアレイに書く場合に、この動作を可能にする
（▲▼“L"でこの動作を可能にする）。▲
▼が“H"で▲▼が“L"であるかぎり、ライトライン
バッファーの書き込まれたデーターは、1/2H単位で、自
動的にライトラインバッファーからリードラインバッフ
ァー及びメモリアレイに転送される（但し、▲▼
には常に外部より、テレビ／ビデオ等の画像処理信号に
準じたスピードでパルスが取り込まれているものとす
る）。また、▲▼が“H"ハイであれば、メモリアレ
イのデーターがリードラインバッファーに、1/2H単位で
自動的に転送される（但し、▲▼には常に外部よ
り、テレビ／ビデオ等の画像処理信号に準じたスピード
でパルスが取り込まれているものとする）。
本実施例では、このパルス（▲▼）のサイクルタ
イムは、▲▼に取り込むパルスの1/2としてい
る。
第８図には、本例によるシリアルデーターの書き込み−
読み出しモード（ノンインターレース時）のタイミング
チャートを示す。
▲▼、▲▼は▲▼の立ち上がりエッ
ジで取り込まれ、また▲▼の立ち上がりエッジで
はDIN/Doutは次の行のデーターをロードする。Doutは、
DINで書き込んでいる１つ前の行のデーターを読み出す
ことになる。この第８図では、▲▼がハイ“1"で
あるので、ドロップアウト補償は実施されていない。
次に、第９図について画像処理時の基本動作を説明す
る。この図では、Ｒはリードラインバッファーを意味
し、Ｗはライトラインバッファーを意味する。また、本
動作の説明の中でも、Ｒはリードラインバッファーを意
味し、Ｗはライトラインバッファーを意味するものとす
る。また、第９図で示した期間から期間までの動作
について、各期間ごとに、Ｗ、Ｒの夫々の動きについて
説明していく。以後の説明において、基本事項として、
Ｗは画像処理信号等に同期して画像処理の基本データー
（1Hのデーター）を書き込んでゆき、ＲはＷの２倍のス
ピードで読み出すものとする。
期間（1H目の０＜Wp＜1/4H） ここで、WpはライトラインポインターＷがシリアルライ
トポインターより、アクティブになっている現時点の場
所を示す。
W:テレビ、ビデオの画像処理信号に同期して、1H目の０
から1/4Hまでの信号を書き込む。
R:以前格納されていたデーターをＷの２倍のスピードで
０から1/2Hまでのデーターを読み出す。
期間（1H目の1/4H≦Wp＜1/2H） W:期間に連動して1/2Hまでのデーターを書き込む。
R:以前格納されていたデーターをＷの２倍のスピードで
読み出しているために、格納されていたデーターの1H分
の読み出しを終了することができる。
期間（1H目の1/2H≦Wp≦3/4H） W:期間に引き続き、3/4Hまでのデーターを書き込む。
R:以前格納されていたデーターの２回目の読み出しを開
始する。Ｗが3/4Hまで終了した時点で、Ｒは２回目の1/
2Hまで読み出すことができる。
ここで、期間、期間でＷに書き込んだデーターをＲ
に転送し、格納するが、これは次の様にして実施する。
即ち、Ｒが２回目の1/2Hを通過した直後、即ち、Wp＝3/
4H＋αのタイミングで、期間及び期間で書き込んだ
1H目の1/2H分のデーターをＲに転送し、Ｒに格納する
（但し、０≦α≦1/4H）。このとき、メモリアレイにも
同時に書き込んでいくこともできる。
なお、期間及び期間で、書き込んだデーターにドロ
ップアウト（ビデオ等でテープ傷などによる再生信号の
欠落）等を検出した場合には、期間及び期間で書き
込んだＷのデーターをＲ及びメモリアレイに転送せず、
Ｒは格納されていたデーターをそのまま保持し、メモリ
アレイにはＲのデーターを、１つインクリメントされた
行アドレスへ、再び書き込む事になる。即ち、1/2Hから
（3/4H＋α）までの期間： Time（1/2H〜3/4H＋α）→Time（1/4H＋α） が、期間及び期間で書き込んだデーターについて、
ドロップアウト補償を実施するか否かの判断期間とな
る。ちなみに、Time（1H）＝63.5μsecであるので、Tim
e（1/4H＋α）＝15.8μsec＋αである。この時間は、テ
レビ、ビデオシステムにおいて、ドロップアウト補償す
るに十分な時間である。従って、この場合のαとして、
デバイスの回路構成上からだけ考えても差し支えなく、
SRCクロックの１クロック相当分で十分である。
期間（1H目の3/4H≦Wp≦1H） W:1H目のデーターの書き込みを終了する。
R:以前格納されていたデーターの２回目の読み出しを終
了する。
期間（2H目の０＜Wp≦1/4H） W:期間と同様に2H目の０から1/4Hまでのデーターを書
き込む。
R:期間で、Ｒに転送されたデーター（期間及び期間
でＷに書き込まれた1H目のマエ半分のデーター）の１
回目の読み出しを開始し、1/2Hまで読み出すことができ
る。
ここで、期間と同様に、期間及び期間でＷに書き
込んだデーターをＲに転送し、格納するが、これを次の
様にして実施する。即ち、Ｒが１回目読み出しの、1/2H
の地点に達する直前の時間、即ち、 Time（1/4H−β）＝15.8μsec−β のタイミングでデーターを転送する。βについては、デ
バイス内の回路構成上、データー転送に要する時間を見
込んでおけば十分であり、1/4H〜500nsec程度とする。
この時間は15.8μsecに比べ十分に小さな値となるの
で、テレビ、ビデオ等にシステムにおいてドロップアウ
ト補償を実施するのに十分な時間である。尚、メモリア
レイにもこの時、同時に書き込んでいく。
期間（2H目の1/4H≦Wp≦1/2H） W:期間に連続してデーターを書き込み2H目の1/2Hまで
のデーターを書き込む。これは期間と同様である。
R:現在Ｒに格納されているデーター（1H目のデーター全
部）についての１回目の読み出しを終了する事になる。
期間（2H目の、1/2H≦Wp≦3/4H） W:期間に連続して、2H目の3/4Hまでのデーターを書き
込む。
R:Pに格納されているデーターの２回目の読み出しを実
施する。Wp＝3/4Hの時点ではＲは２回目の1/2Hまでの読
み出しを実施することができる。
ここで、期間で説明した方法と全く同じ方法により、
期間、期間の時点で、Ｗに格納したデーターをＷか
らＲに転送し、Ｒに格納する。従って、Ｒに格納されて
いるデーターは、前半分の1/2Hが2H目のデーターにな
り、後半分の1/2Hが1H目のデーターになる。また、ドロ
ップアウト補償を実施するか否かについての判断時間
は、期間と全く同じで、Time（1/4H＋α）＝15.8μse
c＋100nsecとなる。
期間（2H目の3/4H＜Wp≦Ｈ） W:期間に連続して2H目のデーター全ての書き込みを終
了する。
R:1H目のデーターの２回目の読み出しを終了する。
期間（3H目の０≦ｔ＜1/4H） W:3H目の０から1/4Hまでのデーターを書き込む。
R:期間における説明と同様に、2H目の前半分のデータ
ー（期間で転送されたデータ）の１回目の読み出しを
開始する。
2H目の後半分のデーターの移送については、期間の方
法と全く同じで、Ｒが1/2Hの読み出しを実施するまでに
転送を完了しておく。ドロップアウト補償の判断時間
も、期間と全く同じである。
以上の動作〜のサイクルを繰り返すことによって、
ビデオ、テレビの1H分の信号を間断なく書き込みなが
ら、ドロップアウトの補償を実施し、かつリアルタイム
で倍速順次走査（ノンインターレース）変換を実施する
ことが可能である。即ち、▲▼のクロックを使わ
なくても、1/2H分のデーターをリードラインバッファー
に転送し、残り1/2H内に前サイクルのデーターが入って
いることを利用し、これをデーターの空白なしにリアル
タイムで倍速順次走査しているので、従来のように複数
チップを用いなくても、１個のICで変換可能である。
なお、本例では、転送方向がライトラインバッファー→
リードラインバッファー及びメモリーアレイについての
み示したが、転送方向がメモリーアレイ→リードライン
バッファーについても全く同様であり、１フィールド分
のデーター、又は１フレーム分のデーターを連続して倍
速順次走査（ノンインターレース）変換する事ができ
る。
また、本例による考え方を更に押し進めることで、リア
ルタイムにおけるｎ倍速読み出しを可能にし、これは、
他の速度変換メモリ、FIFOメモリー（First In First O
ut Memory）においても適用できるものである。
更に、上記のにおいて、リードラインバッファーは、常
にライトラインバッファーの１行前のデーターのみを読
み出すことが可能である。即ち、リードラインバッファ
ーは1H遅れのデーターという事ができる。ここで、画像
処理等では、1H±ｘビットの遅れたデーターが必要にな
る場合がある。そこで、上記例において、リードライン
バッファー、ライトラインバッファーの読み出し速度を
同じにした場合には、ライトラインバッファーが1/2Hの
書き込みを終了し、リードラインバッファーへの転送が
終了した時点で、リードラインバッファーの読み出しを
開始する事で、0.5H＋ｘ（ｘはデータートランスファー
に必要な時間）の遅れをもたせることができる。また、
1.5H−ｘ（ｘはデータートランスファーに必要な時間）
の遅れを考えても、実行が可能である。従って、単に
“インタレース”システムで読み出す場合には、 （0.5H＋ｘ）〜（1.5H−ｘ） までの遅れビットの調整も可能となる。
以上に説明した実施例は更に、本発明の技術的思想に基
づいて種々変形可能であることが理解されよう。
ヘ．発明の作用効果 以上説明したように、本発明の半導体記憶装置によれ
ば、１フィールド又は１フレーム分の画像データを記憶
するための記憶領域を有するメモリーアレイと、前記メ
モリーアレイに電気的に接続され、１ライン分の画像デ
ータを記憶するための記憶領域を有する第１のラインバ
ッファメモリーと、前記第１のラインバッファメモリー
と前記メモリーアレイとに電気的に接続され、１ライン
分の画像データを記憶するための記憶領域を有する第２
のラインバッファメモリーとを含み、前記第２のライン
バッファメモリーは、その記憶領域の前半部又は後半部
が連続的に入力する画像データで一杯になる度毎に、前
記記憶領域の前半部又は後半部に格納された画像データ
を前記第１のラインバッファメモリーおよび前記メモリ
ーアレイの双方又は一方に並列的に転送する機能を有
し、前記第１のラインバッファメモリーは、その記憶領
域の前半部又は後半部毎に前記第２のラインバッファメ
モリー又は前記メモリーアレイから並列的に転送される
画像データを入力し、前記記憶領域の前半部又は後半部
に格納された画像データを直列的に順次に出力する機能
を有する構成により、外部からのアドレス信号を必要
とせずに機能するという長所を保ちつつTV画面やVTR画
面等の任意の場所に任意の画像のはめ込みむこと、およ
び静止画像、倍速およびスロー再生、ドロップアウト
補正タイムベースコレクタ機能、インターレース→ノン
インターレース変換など、フィールドメモリとラインメ
モリの両機能を兼ね備えることができるだけでなく、
第１及び第２のラインバッファメモリーにおいて記憶領
域の前半部と後半部とでそれぞれ独立に並列的なデータ
転送を行えるため、入出力の両方ともデータ転送のため
の待ち時間を要することなく一定の周期でデータの書き
込み、読み出しを行うことができ、これによって半導体
記憶装置の動作速度が大幅に向上するとともに、外部制
御が簡単になる。
【図面の簡単な説明】
図面は本発明を説明するものであって、 第１図は画像処理記憶装置のブロック図、 第２図ははめ込み画像書き込み時のタイミングチャー
ト、 第３図は信号伝達経路の概略図、 第４図ははめ込み画面再生時のタイミングチャート、 第５図は静止画像を得るときのタイミングチャート、 第６図ははめ込み画像を得る際の信号伝達経路の概略
図、 第７図はドロップアウト検出時のタイミングチャート、 第８図は書き込み−読み出し時のタイミングチャート、 第９図は画像処理時の基本動作を示す概略図、 第10図は従来のフィールドメモリーのブロック図 である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】１フィールド又は１フレーム分の画像デー
    タを記憶するための記憶領域を有するメモリーアレイ
    と、 前記メモリーアレイに電気的に接続され、１ライン分の
    画像データを記憶するための記憶領域を有する第１のラ
    インバッファメモリーと、 前記第１のラインバッファメモリーと前記メモリーアレ
    イとに電気的に接続され、１ライン分の画像データを記
    憶するための記憶領域を有する第２のラインバッファメ
    モリーとを含み、 前記第２のラインバッファメモリーは、その記憶領域の
    前半部又は後半部が直列的に順次に入力する画像データ
    で一杯になる度毎に、前記記憶領域の前半部又は後半部
    に格納された画像データを前記第１のラインバッファメ
    モリー及び前記メモリーアレイの双方、又は前記第１の
    ラインバッファメモリーに並列的に転送する機能を有
    し、 前記第１のラインバッファメモリーは、その記憶領域の
    前半部又は後半部毎に前記第２のラインバッファメモリ
    ーから並列的に転送される画像データを入力し、前記記
    憶領域の前半部又は後半部に格納された画像データを直
    列的に順次に出力する機能を有することを特徴とする半
    導体記憶装置。
  2. 【請求項２】前記第１及び第２のラインバッファメモリ
    ーは前記記憶領域の前半部又は後半部で直列的な順次の
    画像データの出力又は入力を行っている間に前記記憶領
    域の後半部又は前半部で並列的な画像データの転送を行
    うことを特徴とする特許請求の範囲第１項に記載の半導
    体記憶装置。
  3. 【請求項３】前記第１のラインバッファメモリーからの
    直列的な順次の画像データの読み出し速度は前記第２の
    ラインバッファメモリーへの直列的な順次の画像データ
    の書き込み速度のおよそ２倍であり、前記第１のライン
    バッファメモリーは同じ１ライン分の画像データを２回
    繰り返して出力することを特徴とする特許請求の範囲第
    １項又は２項に記載の半導体記憶装置。
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