JP2577926B2

JP2577926B2 - 画像データの書き込み及び読み出し方法

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Publication number: JP2577926B2
Application number: JP62205385A
Authority: JP
Inventors: 征史橋本
Original assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Current assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Priority date: 1987-02-20
Filing date: 1987-08-19
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: JPS6427087A; US4941127A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明は、半導体記憶装置に対するテレビ映像信号等
の画像データの書き込み及び読み出し方式に関するもの
である。

ロ．従来技術大容量の半導体メモリーが安価に入手できるようにな
り、かつ画像信号のデジタル処理技術も発展してきたの
にともない。家庭用のテレビやVTRもデジタル化されだ
し、半導体メモリーも内蔵されはじめている。テレビや
VTRに入力されるビデオ信号は、画像表示装置（ブラウ
ン管と陰極線電子銃）の都合上、決められた方式に従っ
て規則正しく形成されており、信号の時間関係も正しく
守られる必要がある。即ち、信号の形成された順序は最
後まで守られる。RAM（DRAM、SRAM）は、電子計算機用
に開発された記憶素子であるため、任意のアドレスを任
意の順序でアクセスすることが可能となっており、自由
度が高い反面、ビデオ信号の処理に用いると、ビット毎
にいちいちアドレスの指定が必要である。

これに対して、アドレス指定の必要のないFIFO（Firs
t−In First−Outの頭文字であり、情報を入力した順に
出力する機能を有する情報記憶装置の総称である。）型
のメモリーのほうが都合が良いのだが、今までに、テレ
ビ画像表示に必要とされるほど大容量かつ高速で動作す
るようなFIFOはなかった。デジタル型のCCD素子が比較
的それに近いが、高速動作ができず、かつ、情報の読み
書き動作が同時には行えないという欠点のため、自由度
のないシステムとなっていた。

一般には、価格の安いDRAMとか、画像処理に比較的都
合の良いVRAMにアドレスやリフレッシュを制御する回路
を付け加えて、擬似的にFIFOの機能をさせていた。しか
し、あくまでも、メモリー素子単体ではRAM機能を有し
ていたため、ビデオ信号処理時にはRAMとして動作させ
るようなシステムになっていた。つまり、RAMとFIFOの
両方を制御するようなシステムであったため、回路構成
素子数が多くなり、信頼性の面からも、経済性の面から
も問題があった。また、周辺回路への負担を軽減させる
目的で、画像表示専用のメモリーも開発されているが、
完全FIFOではなく、かつ、特定目的のために作られてい
るので、自由度の高いシステム設計ができないという欠
点がある。

ハ．発明の目的本発明の目的は、FIFOメモリー素子を用いた新しいシ
ステム機能を実現できる半導体記憶装置に対する画像デ
ータの書き込み及び読み出し方法を提供することにあ
る。

ニ．発明の構成即ち、本発明は、画像表示装置に実質的にフリッカ・
フリーの画像を表示するための画像データの記憶装置に
対する書き込み及び記憶装置からの読み出し方法であっ
て、ファーストイン・ファーストアウト機能を有する第
１の記憶装置に第１のフィールド・データを書き込む段
階と、ファーストイン・ファーストアウト機能を有する
第２の記憶装置に第２のフィールド・データを書き込む
段階と、前記第１の記憶装置に対する第３のフィールド
・データの書き込む動作と共に、前記第３のフィールド
・データの前記第１の記憶装置に対する書き込み速度の
およそ２倍の速度で前記第１の記憶装置から前記第１の
フィールド・データの第１のライン・データを読み出す
段階と、前記第１の記憶装置からの前記第１のフィール
ド・データの第１のライン・データの読み出し動作に続
いて、前記第１の記憶装置に対する前記第３のフィール
ド・データの書き込み動作と共に前記第３のフィールド
・データの前記第１の記憶装置に対する書き込み速度の
およそ２倍の速度で前記第２の記憶装置から前記第２の
フィールド・データの第１のライン・データを読み出す
段階と、前記第２の記憶装置からの前記第２のフィール
ド・データの第１のライン・データの読み出し動作に続
いてフィールド・データによる完全なフレームの画像が
画像表示装置に表示されるまで、前記第１の記憶装置に
対する前記第３のフィールド・データの書き込み動作と
共に前記第３のフィールド・データの前記第１の記憶装
置に対する書き込み速度のおよそ２倍の速度で前記第１
の記憶装置又は前記第２の記憶装置から前記第１のフィ
ールド・データ又は前記第２のフィールド・データの夫
々のライン・データを交互に読み出す動作を繰り返す段
階とを含む画像データの書き込み及び読み出し方法に係
わるものである。

ホ．実施例以下、本発明の実施例を説明する。

（１）、フリッカー・フリー・モードの実現よく知られているように、テレビの画面はNTSC方式で
は1/30秒毎に描き変えられている。このために、特に明
るい部分では、1/30秒周期のちらつきがある。これをフ
リッカーノイズという。この描き変える速度を倍の1/60
秒毎にすると、実質的にほとんどちらつきのない画面が
得られるという。そこで、1/30秒で送られてくる画像
を、受信機側で工夫をして、２倍の1/60秒に１画面の情
報につくりかえることが提案されている。

本実施例では、画面に不自然さがでないように工夫を
こらして、画像情報を２倍にする為に、フィールド相関
をとってゆくという手法を採用する。これは公知の手法
ではあるが、ここであらためて説明をしておく。

テレビ画像信号は通常インターレース方式をとってい
る。即ち、１枚の画面を第２図（Ａ）に示すごとく２度
にわけて送受信している。１行とばしの画面をフィール
ドとよび、２フィールドで１枚の完全な画面（フレーム
と呼ぶ）を構成する。各フィールドは、従って1/60秒で
送信される。最初のフィールドをＡ、次のフィールドを
Ｂというように、順次名称をつけることにする。Ａフィ
ールドとＢフィールドを加えあわせると、１枚の完全な
フレームになる。静止している物体の映像ならば、これ
で不自然さはないが、動きのある物体の映像だとする
と、すでに述べたようにA1とB2には約1/60秒の時差があ
るから、単純にそのまま加えあわせると、にじみのある
画像となる。これをできるだけ自然な画像にするため
に、本実施例によれば、B2をそのまま出力するのではな
く、A1との相関をとって、B2′＝αB2＋（１−α）A1
〔但し、０＜α＜１〕で与えられるようなB2′を得、そ
れを表示し、第２図（Ｂ）の如きフレームを形成する。
これがフィールド相関の手法といわれるものである。な
お、この手法自体は、本例においては第一義的なもので
はなく、もっと簡単な手法を用いてもよい。

次に、FIFO型メモリーを用いてフリッカーフリー画像
を生成する回路について述べる。FIFO型メモリーデバイ
スとしては、第16図に示す後述のメモリーを使うことと
する。そのブロック図を第３図に、そして入力信号のタ
イミング図を第４図に示す。

まず、放送局から送信されてくるＡフィールド（A1〜
A11）の情報をFIFO型メモリーデバイス１に書き込み、
次に送られてくるＢフィールド（B1〜B11）の情報をFIF
O型メモリーデバイス２に書き込む。書き込みの制御
は、各デバイスのライトイネーブル（WE）信号を第４図
のごとくに変化させることにより行える。Ｃフィールド
（C1〜C11）の情報はデバイス１に書き込まれる。同時
に、デバイス１から、以前に書き込んだＡフィールドの
最初のラインの情報（A1〜A2）を書き込み速度の２倍の
クロックレートで読み出す。次に、デバイス２から、Ｂ
フィールドの最初のラインの情報（B1〜B3）を読み出
す。以下、A3、A4、A5、B4、B5、B6………というよう
に、両デバイスから１行ごとに読み出す。即ち、Ｃフィ
ールドの情報C1〜C11をデバイス１に書き込むと同時
に、デバイス１及びデバイス２から、A1、A2、B1、B2、
B3、A3、A4、A5、B4、B5、B6………A9、A10、A11、B1
0、B11という順序で画像信号を読み出す。デバイス１
は、書き込みと読み出しが同時に行われるわけである
が、第16図のメモリーに従えば、第４図のタイミングで
Ｃフィールドの情報を書き込みながら、Ａフィールドの
情報を読み出せる。第３図の破線部は、例えばB2′＝α
B2＋（１−α）A1を得るための回路であり、一般的であ
るから説明は省く。なお、各ラインの先頭又は最後の点
は、SRCK及びSWCKのクロック数を数えることで知ること
ができる。

第３図の回路の具体的構成は第５図に示したが、この
第５図に示したようにモード選択信号をHighレベルに
固定し、をLowレベルに固定することで実現できる。

なお、ここでは動き補正回路はつけていないが、必要
ならばVideo Outの後に付け加えればよい。

（２）、ピクチャー・イン・ピクチャー・モードの実現第６図に概念図を示す。これもよく知られている手法
であるから、詳しくは述べない。原理的には、子画面の
方の情報の間引きを行うことにより情報の圧縮を実現
し、これを主画面の一部の情報と入れかえることにより
実現する。

第７図は、第６図中のデジタル・ビデオ・システムを
具体的に実現するためのブロック図であり、タイミング
チャートは第８図に示す。本モードにおいては、デバイ
ス１は主画面の画像信号のメモリーに、デバイス２は子
画面のメモリーに使う。

子画面表示の為の情報は信号入力時につくられる。こ
こでは、1/9の画面を子画面として作り出すためのタイ
ミングについて説明してある。デバイス２のSWCKのクロ
ックパルス幅をデバイス１のSWCKの３倍にし、かつ、WE
を第8A図に示す如く制御してやることにより、第６図の
“ピクチャー2"で太線で囲んだ情報のみをデバイス２に
書き込む。情報の読み出しは、第8B図のように行えば良
い。ここでは、子画面を右上すみにはめ込むようにして
いるが、デバイス２のリードイネーブル（RE）信号（即
ち、第７図ではCTRL1を制御することにより、任意の場
所に子画面をはめ込むことができる。例えば、主画面、
子画面ともに動画として再生できる。

子画面のB₁、B₄、B₇………を選択的に取り出すには、
シリアル・ライト・タイミング・コントローラでデータ
取り込みの際に最初からB₁、B₄、B₇………のようにデー
タを取り入れる。後述の第16図では、D_INの入力端では
まだB₁、B₂、B₃………となっているが、データ入力バッ
ファを出た時点で既にB₁、B₄、B₇………となっている。

また、子画面にデータを取り入れる際のタイミング
（B₁、B₄、B₇………）は、第８図において、CLK1をHig
h、CTRL2をHighとし、CLK2が立ち上がる（０→１）のと
きのタイミングでデータを取り入れる。

なお、第６図中、A₁、A₂………は夫々画素を示し、色
データ、輝度データ又はこれら両者の混合データ等であ
ってA/D変換されてデジタル化したものが入っている。
例えば、A₁〜A₉は１ライン、A₁〜A₈₁は１フィールドと
なっている（但し、実際の１フィールドはずっと多い
が、図面では簡略化のために81個として示している）。

第７図と回路の具体的構成を第９図に示す。これによ
れば、モード選択信号、、ともにLowレベルに固定
する。なお、ここでは、第７図でCTRL2で与えられる信
号の反転信号を必要とするが、本質的には全く同一であ
る。

また、第７図のデバイス１のWE及びREには、Highレベ
ルを常時与えている。第９図ではをLowに固定するこ
とで同一の効果を実現している。

（３）、テレテキスト・モードの実現最近は、通常のテレビ映像信号の再生に加えて、情報
圧縮された文字情報を受信し、それを、内蔵されている
専用のコントローラーを用いて画像として直読できるよ
うに情報をつくりかえ、それを表示するというテレビ受
像機がある。通常、１チャンネルで数十ページの情報を
くり返し送信しており、任意のページ情報を取込み、そ
れをコントローラーを介してビットパターンとして表示
する。現在、１チャンネルあたり数十ページの情報量で
あるが、近い将来約1000ページになるとも言われてい
る。

こうなると、任意ページのアクセスに時間がかかりす
ぎるので、最初に1000ページの圧縮情報をメモリーに取
り込み、要求に応じてすみやかに任意のページの圧縮情
報をアクセスするという必要が生じる。第10図のデバイ
ス１がそのためのFIFOメモリーである。第10図では、デ
バイスは１個になっているが、必要に応じて増設するこ
とにする。その際は、１個ずつアドレスをつける（例え
ば、ページに対応して章に分類するように）。これによ
って、必要なページの読み出しは、最大でも256Kワード
後にはアクセスできる（第16図のメモリーを行うことを
前提としている）。256Kワード番目をアクセスするのに
わずか1/100秒しか要求されないため、RAM型でなく、FI
FO型で十分対応できる。FIFO型メモリーだと、通常、特
定部分のデーターのみの書き替えは難しいが、第10図の
ように、書き替えの必要のない部分については、情報を
デバイス１から読み出し、これを再び入力データーとし
て同じデバイスに書き込むことにし、また、特定のアド
レスになったら、CPUによる制御で外部からの入力デー
ターInをデバイス１に書き込むということをすれば、特
定アドレス部分のデーターのみを書き替えることができ
る。デバイス２は、ビットパターンとなった情報を記憶
し、それを繰り返し表示するためのフィールドメモリー
として使う。従って、デバイス２からは、任意のページ
情報を出力し、表示することになる。

（４）、マルチ・ピクチャー・モードの実現このモードによれば、第14図に示したごとく、１画面
中に９個又はそれ以上の（それ以下でもさしつかえはな
い）異なる画面を縮小して表示する手法を２個の大容量
FIFOデバイスを用いて実現する。

このための回路構成を第11図に、制御信号のタイミン
グチャートを第12図、第13図に示す。放送局又は他の信
号発生源から送信されてくる情報を縮小して記憶する手
法はすでに述べたが、これを第12図に示す。

第14図に示す如く、必要な画像情報を連続に書き込ん
でいってもよい。

このようにしてデバイス１に書き込まれた情報を第13
図に示すタイミングで読み出し、これをデバイス２に書
き込めば、画像として表示できるような順序にならべか
えられる。

Video Inとして、異なるチャネル情報を次々に書き込
めば、マルチピクチャーとなる。

例えば、９個の静止画を１画面中に表示することがで
きる。

第14図のデバイス１の順序で書き込まれた画像情報
を、表示に適した順序にならべかえて、デバイス２に記
憶させるタイミングについて少し詳しく述べる。

第14図のごとく、デバイス１にはＡ〜Ｉの画像が入力
されているとする。まず、Ａ、Ｂ、Ｃの画像を同図左下
に示すごとくならべかえる。このタイミングは第13図に
示してある。

次のサイクルでは、前サイクルで書き込まれたＡ、
Ｂ、Ｃは帰還回路を介してデバイス２からまず読みださ
れ、再びデバイス２に書き込まれる。そして、Ｄ、Ｅ、
Ｆを書き込むべき位置にデバイス２のライトアドレスが
きたとき、帰還回路をOFFさせ、デバイス１からの情報
Ｄ、Ｅ、Ｆを順次第13図に示すタイミングで書き込む。

次のサイクルでは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆの位置で
は、帰還回路を介してデバイス２から読みだし、再び同
じ位置に書き込む。

Ｇ、Ｈ、Ｉを入れ込む位置では、帰還回路をOFFさ
せ、デバイス１からの情報を前サイクルと同じ手順で書
き込む。

このマルチ・ピクチャー・モードの具体的な回路を第
15図に示すが、これは第11図をより具体化したものであ
る。第15図では、をLow、をHighに固定することで
実現させる。

（５）、ストロボスコピック・モードこのモードは、（４）において、Video Inとして、同
一チャンネルのみ受信し、時差のある画像を次々とデバ
イス１に書き込めば、ストロボピクチャーとなる。

（６）、スチル（静止画）モードこのモードは第５図と同じ回路で実現できる。ただ
し、CLK1、CLK2、CTRL1、CTRL2の信号が異なる。即ち、
CTRL2はHighレベルに固定し、基本的にはデバイス１だ
けを使う。

まず、CTRL1をHighレベルとし、静止画として表示し
たいデーターをCLK2（通常の周期）でとり込み、すべて
のデーターをとり込み終えたら、CTRL1をLowレベルに
し、次に送られてくるデーターの取り込みを禁止する。
取り込んだデーターをCLK2（通常の周期）にて繰り返し
読み出すことにより静止画を表示する。

以上に述べたモードはすべて総合されて、ひとつのシ
ステムボードで実現される。メモリーデバイスは各モー
ド選択後に役割が決定することになる。例えば、ピクチ
ャー・イン・ピクチャー・モードで子画面用メモリーと
して使われていた同じバッファメモリーとして使われる
ということになる。このようにメモリーを多目的で使う
ため、システムコストは安くなる。

次に、上述したデバイス１、２の具体的な構成例を第
16図〜第18図について説明する。第16図のFIFOメモリー
は、ダイナミック型のメモリー素子が主記憶素子として
用いられたものであり、次の（１）〜（６）の構成を具
備している。

（１）、主記憶素子として、高集積化（大容量化）が可
能で製造コストの比較的低いDRAMと同一の１トランジス
タ型メモリーを採用している。

（２）、DRAMでは使用者側の負担となるリフレッシュの
制御及びプリチャージに対する配慮を内部回路で自己制
御している。

（３）、高速（30×10^-9sec）から低速（10^-4〜1sec）
の広範囲にわたり、データーの書き込みサイクルを自由
に設定できるように、書き込み専用ラインバッファを設
けている。

（４）、上記（３）と同一の範囲で、（３）と全く非同
期にデーターの読み出しができるように、読み出し専用
ラインバッファを設ける。

（５）、リセット（データーの頭出し）指令に速やかに
対向する為のスタティック型のラインバッファを設けて
いる。

（６）、製造歩留り向上をはかるための不良ビット救済
手段を設けている。

第16図のFIFOメモリーの操作手順を説明する。なお、
データーの書き込み動作と読み出し動作とは、本装置に
おいては通常、全く独立に進行する。従って、以下の説
明において、特に断らない限り、両者は独立して進行し
ているものとする。

第16図において、WEは、書き込みデーター制御用外部
入力信号であり、WEが“H"である限り、D_INから入力さ
れたデーターは有効データーとして本装置に書き込まれ
る。D_INは、データーを入力するための入力端子であ
る。RSTWは、書き込みデーターの先頭を知らせるための
入力信号であり、RSTWの立ち上がりエッジでデーターの
先頭を知らせる（第17図参照）。SWCKは、書き込みサイ
クルを制御するクロックである。

REは、読み出しデーター制御用入力信号であり、REが
“H"である限り、データーはSPCKに同期してD_OUTから出
力される。

RSTRは、読み出しデーターの先頭を呼び出すための信
号であり、RSTRの立ち上がりエッジで読み出しデーター
の先頭を知らせる（第18図参照）。

データー書き込み動作、まず、RSTW入力信号を“L"から“H"に変化させ、装
置内部のデーター書き込みアドレスを０番地にセットす
る。装置内部では、次のような一連の動作が行われる。
まず、RSTWの立ち上がりエッジを適当な回路で検出し、
リセットが発生したことを入力ラインセレクタに知らせ
る。この入力ラインセレクタは、その信号を受けて、I/
O（Ａ）をINと電気的に接続する。I/O（Ｂ）及びINDはI
Nとは電気的に切り離された状態にする。同時に、I/O
（Ｂ）につながっているＢラインバッファのデータート
ランスファゲートT_GB1、T_GB2、及びINDに接続されてい
る書き込み用ラインバッファのデータートランスファゲ
ートT_GW1〜T_GW4はオフになる。即ち、Ｂポインター及び
シリアル・ライン・ポインタはリセット状態になる。Ａ
ポインターは０番地を示す。即ち、T_GA1をオンさせる。
これによりデーター入力バッファのデーターはINからI/
O（Ａ）を経て、Ａラインバッファの０番地に書き込ま
れる。

.SWCKに同期して、順次Ａラインバッファの各番地に
データーが書き込まれてゆく。

.Aラインバッファのすべての番地にデーターが書き込
まれたら、Ａポインターから、データー伝達経路切換え
要求が入力ラインセレクタに伝えられ、入力ラインセレ
クタは、I/O（Ａ）にINから切り離し、INDをINに接続す
る。

.SWCKに同期して、シリアル・ライン・ポインタはT
_GW1、T_GW2………と順次書き込み用ラインバッファのデ
ータートランスファゲートをONさせてゆき、“D_IN"から
の入力を書き込み用ラインバッファに書き込んでゆく。

．シリアル・ライト・ポインタがT_GW3をONさせると同
時に、書き込み用ラインバッファの前半分に書き込まれ
たデーターをダイナミックメモリーアレイに書き込むた
めの書き込み要求信号WRQを発生させ、アービタ回路に
伝える。

．あとは、行デコーダーの番地を１つずつ増やすこと
によって最大DRAMの容量まで、順次データーの書き込み
を続けることができる。

途中で、再びRSTWにより、リセット要求が発生した
ら、それを同様に入力ラインセレクタに伝えるが、今度
は、I/O（Ｂ）がINと接続され、I/O（Ａ）及びINDはIN
から切り離されることにある。そして、Ｂラインバッフ
ァのすべての番地にデーターが書き込まれたら、と同
様の動作によって、I/O（Ｂ）をINから切り離し、INDが
INと接続され、以下同様にデーター書き込みは進行して
ゆく。

次のRSTWでは、I/O（Ａ）がINと接続されることにな
る。即ち、I/O（Ａ）とI/O（Ｂ）は、RSTWごとに以前選
択されてなかった方のラインがINと接続されるという、
ドグル形式の関係になっている。

また、Ａラインバッファ及びＢラインバッファはとも
に、完全スタティック型のメモリー素子で構成されてい
る。このような構成にしたのは、データーの読み出しと
深い関係があるので、理由づけはデーター読み出しの動
作説明のところで行う。

データー読み出し動作データー読み出しの手順は次のようになる。

.RSTRを“L"から“H"に変化させ、装置内部のデータ
ー読み出しアドレスを０番地にセットする。内部では、
RSTRのエッジを検出し、リセットが発生したことを出力
ラインセレクタとアービタ回路に知らせる。出力ライン
セレクタはその信号を受けて、I/O（Ａ）又はI/O（Ｂ）
をOUTと接続する。このとき、データー書き込みがI/O
（Ａ）又はI/O（Ｂ）を介して行われていたなら、出力
ラインセレクタは、データー書き込みに使われていない
方のラインをOUTと接続する。これは、RSTWとRSTRの間
隔が決められた長さ以内の場合には、旧データーの読み
出しの保償を意味する。これは、ダイナミック型の主記
憶素子部に蓄えられたデーターの読み出し動作との間に
矛盾を生じさせない為であり、これについては後述す
る。もし、I/O（Ａ）又はI/O（Ｂ）のいずれもがINと接
続されていない場合には、RSTRの前に発生したRSTWで最
も近いものによって、使用された側のラインがOUTに接
続される。この場合、新データーの読み出しを意味し、
RSTWが次に発生するまでは、常に繰り返し同じデーター
を読み出すことになる。また、RSTRは、使用者側により
外部から入力されるものであるから、RSTRの発生は予測
できない。RSTRに速やかに応答するためには、高速読み
出しが可能なスタティック型メモリーが適しているの
で、本例ではスタティック型メモリーを採用した。スタ
ティック型にすると集積度は低下するが、Ａラインバッ
ファ及びＢラインバッファのメモリー容量は100ビット
程度でよいので、全体からみた装置寸法への影響は無視
できるくらい小さい。

さて、アービタ回路に伝えられたRSTR信号は、ダイナ
ミックメモリーアレイに書き込まれたデーターを読み出
し用ラインバッファに読み出すための読み出し要求信号
RRQを発生させ、必要期間内に必要情報の読み出しを行
わせる。これは、現在読み出しているＡラインバッファ
又はＢラインバッファのデーターがすべて読み出された
後に、続くデーターを準備するものである。

.SRCKに同期して、順次Ａ又はＢラインバッファのデ
ーターが読み出され、Ａ又はＢラインバッファの最後の
アドレスまでデーターを読み終えたら、 .A又はＢポインターからデーター伝達経路切換え要求
が出力ラインセレクタに伝えられ、OUTはOUTDに接続さ
れる。

．で既に読み出し用ラインバッファの前半部分に
は、次に読み出すべきデーターがローディングされてい
るから、OUTには、連続して間断なくデーターが読み出
されてゆく。リードポインターがT_GR1をONすると同時
に、読み出し用ラインバッファの後半部分に必要なデー
ターをダイナミックメモリーアレイから読み出す為に、
再びRRQを発生させ、アービタ回路に入力する。

なお、RSTRを繰返し入力することで、同じ一連のデー
ターを繰返し読み出すことができる。

以上で、基本的な動作の説明は終わる。

理想的なFIFOメモリーであれば、データーの書き込み
と、読み出しは全く非同期に行えるが、現実には装置の
メモリー容量が有限であるため、書き込みと読み出しに
制限事項がでる。

理解を容易にするために、ビデオ信号を本例の装置で
あるFIFOメモリーに読み込んだり、書き出したりする応
用を例にとって説明してゆく。本FIFOメモリーの記憶容
量は、ビデオ画面１フレーム分あるとする（日本で標準
となっているNTSC方式に従えば、ビデオ画面１枚は525
本の走査線で構成される。この525本分のビデオデータ
ーのまとまりを１フレームと呼ぶ）。

ビデオ信号を画面の頭から連続的に書き込んでゆき、
１フレームの最後のデーターまで書き終えた時点で、本
装置のメモリーはフルの状態になる。この状態から、更
につづけて連続的にビデオ信号を書き込んでゆく（即
ち、第２フレームになっても書き続けると）、メモリー
内部の情報は先頭から第２フレームの情報に書き替わっ
てゆく。勿論、WE信号を“Low"にすることにより、第２
フレーム以降のデーター書き込みを禁止すれば、第１フ
レームのデーターが保存され、データー読み出し手順に
従い、データーを繰返し読み出すことができる。

第16図で示した構成では、このようになるが、例えば
メセリーがフルになった時点で内部で信号を発生させ、
使用者側にそのことを知らせるとか、オーバーライトを
禁止するために内部でWEが“Low"になったのと同じ状態
を作り出すというようなことは、極めて容易に実現でき
る。

さて、第16図の構成をとると、前述の如く、連続して
データーを書き込み続ける場合、読み出しタイミングの
設定によって、直前のフレームのデーターを読み出す場
合（旧データーの読み出し）と、現在書き込んでいるフ
レームのデーターを読み出す場合（新データーの読み出
し）がある。具体的には、RSTW信号とRSTR信号の発生す
るタイミングで決定される。そして、このタイミング間
隔は、Ａラインバッファ（Ｂラインバッファ）のメモリ
ー容量により決まる。Ａラインバッファが例えば100ビ
ットのメモリー容量を持っているとすると、WRST信号が
発生してからSWCKが100サイクル以内にRRST信号が発生
したなら、この時の読み出しは旧データーの読み出しと
なる。

新データーの読み出しは、WRST発生後、SWCKが100サ
イクル以降でRRSTが発生した場合、必ず保償されるかと
いうと、そうはならない。こんどは、メインメモリーに
おける書き込み用ラインバッファからメモリーアレイへ
のデーター転送及びメモリーアレイから読み出し用ライ
ンバッファへのエーター転送に要する時間が関係してく
る。

より詳しくは、書き込み用ラインバッファとして、20
0ビット読み出し用ラインバッファも同じく、200ビット
のメモリー容量をもっているものとして、新データーの
読み出し条件について述べる。

まず、Ａラインバッファに新フレームのデーターの先
頭100ビットが書き込まれ、101ビット目から200ビット
までが書き込み用ラインバッファの１番地から100番地
に書き込まれたとする。201ビット目が書き込み用ライ
ンバッファの101番地に書き込まれた時点でWRQが発生す
る（これは前述した）。メモリーアレイへのデーター転
送は、少なくとも301ビット目を書き込むまでには終了
しているから、この時点でメモリーアレイに書き込まれ
た101〜200ビットのデーターを読み出し用ラインバッフ
ァへ転送要求する信号RRQを発生させれば良い（即ち、
前述したRRST信号を入力するということになる）。

つまり、新データーの読み出し保償ができるのは、RS
TW発生後、SWCKが300サイクル以上発生した後（即ち、3
00ビットのデーターを書き込んだ後）に、RRSTを発生さ
せた場合となる。

RSTW発生後、SWCKが100〜300サイクルの範囲にあると
きに、RRSTを発生させた場合には、新、旧データー読み
出しの決定ができないので、この範囲に限り、使用者は
RRSTを発生させてはならない。

読み出しと、書き込みは、非同時に行えるから、SWCK
とSRCKのクロックパルスの幅は自由に変更して良い。こ
の場合も、RSTW発生時点のSWCKを０サイクルとし、RSTR
発生時点のSRCKを０サイクルとし、ある時点でのSWCKが
ｍサイクル目、SRCKがｎサイクル目になっているとし、
ｍ−ｎ≦100又はｍ−ｎ≧300が常に成立するように、SW
CKとSPCKを設定する限り、新、旧データーの混合という
ような混乱は生じない。

なお、第16図の回路においては、DRAM（ダイナミック
RAM）をメモリー素子とし、このメモリー素子のリフレ
ッシュ動作を外部信号による制御によることなしに内部
回路によって達成させることができるが、これについて
説明する。

この記憶装置は、基本的には、読み出し及び書き込み
情報を直列並列変換するためのラインバッファを設
け、かつリング発振器又はこれに類似の発振器と、その
発振周波数を計上するカウンタと、読み出し及び書き込
み要求信号を発生させる機能と、リフレッシュ要求信号
を発生させる回路と、読み出し及び書き込み及びリフレ
ッシュの各々の要求信号を状況に応じてその優先順位を
決めるアービタ回路とを有するものである。この場合、
リフレッシュは、発振器の発振周波数を適当なカウンタ
ーを用いて分周し、適切な周期でリフレッシュ要求信号
RFRQを作り出すことにより実行する。こうして、外部信
号によることなく内部回路によってリフレッシュ動作を
達成しているので、使用者側に負担を与えることなく、
しかもリフレッシュ動作中もデーター処理の行える効率
の良い記憶装置を提供できることになる。

以上、本発明を例示したが、上述の例は本発明の技術
的思想に基づいて更に変形可能である。

例えば、上述のモードは６種類に限ることなく、２種
以上であればよい。また、シリアルカウンタの組み込み
位置、回路構成等は種々変更してよい。

ヘ．発明の作用効果本発明は上述の如く、同一の大容量FIFOメモリー素子
を用いて複数のモードが実行されるようにしたので、ア
ドレス指定の必要なしに高速に種々のシステム機能、特
にフリッカ・フリー・モードを実現することができる。

【図面の簡単な説明】

図面は本発明を説明するためのものであって、第１図は各モードを実現する基本回路のブロック図、第２図（Ａ）、第２図（Ｂ）はフリッカー・フリー・モ
ードを説明するためのテレビ画像信号の送信状態を比較
して示す概略図、第３図はFIFOメモリーを用いたフリッカーフリー画像生
成回路のブロック図、第４図は第３図の回路のタイミングチャート、第５図は第３図の回路の具体的構成を示すブロック図、第６図はピクチャー・イン・ピクチャー・モードを説明
するための概略図、第７図はピクチャー・イン・ピクチャー・モードを実現
する回路のブロック図、第8A図、第8B図は第７図の回路における情報の書き込
み、読み出し時の各タイミングチャート、第９図は第７図の回路の具体的構成を示すブロック図、第10図はテレテキスト・モードを実現する回路のブロッ
ク図、第11図はマルチ・ピクチャー・モード又はストロボスコ
ピック・モードを実現する回路のブロック図、第12図、第13図はマルチ・ピクチャー・モードを説明す
るためのタイミングチャート、第14図はマルチ・ピクチャー・モードの概略図、第15図は第11図の回路の具体的構成を示すブロック図、第16図は大容量FIFOメモリーの回路図、第17図は同メモリーの書き込み動作時の信号のタイミン
グチャート、第18図は同メモリーの読み出し動作時の信号のタイミン
グチャートである。なお、図面に示す符号において、 A1〜A11……画像信号 B1〜B11……画像信号 C1〜C11……画像信号 D1〜D11……画像信号 E1〜E11……画像信号デバイス１、２……FIFOメモリーである。

Claims

(57)【特許請求の範囲】

【請求項１】画像表示装置に実質的にフリッカ・フリー
の画像を表示するための画像データの記憶装置に対する
書き込み及び記憶装置からの読み出し方法であって、ファーストイン・ファーストアウト機能を有する第１の
記憶装置に第１のフィールド・データを書き込む段階
と、ファーストイン・ファーストアウト機能を有する第２の
記憶装置に第２のフィールド・データを書き込む段階
と、前記第１の記憶装置に対する第３のフィールド・データ
の書き込む動作と共に、前記第３のフィールド・データ
の前記第１の記憶装置に対する書き込み速度のおよそ２
倍の速度で前記第１の記憶装置から前記第１のフィール
ド・データの第１のライン・データを読み出す段階と、前記第１の記憶装置からの前記第１のフィールド・デー
タの第１のライン・データの読み出し動作に続いて、前
記第１の記憶装置に対する前記第３のフィールド・デー
タの書き込み動作と共に前記第３のフィールド・データ
の前記第１の記憶装置に対する書き込み速度のおよそ２
倍の速度で前記第２の記憶装置から前記第２のフィール
ド・データの第１のライン・データを読み出す段階と、前記第２の記憶装置からの前記第２のフィールド・デー
タの第１のライン・データの読み出し動作に続いてフィ
ールド・データによる完全なフレームの画像が画像表示
装置に表示されるまで、前記第１の記憶装置に対する前
記第３のフィールド・データの書き込み動作と共に前記
第３のフィールド・データの前記第１の記憶装置に対す
る書き込み速度のおよそ２倍の速度で前記第１の記憶装
置又は前記第２の記憶装置から前記第１のフィールド・
データ又は前記第２のフィールド・データの夫々のライ
ン・データを交互に読み出す動作を繰り返す段階と、を含む画像データの書き込み及び読み出し方法。