JPH0798979A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0798979A
JPH0798979A JP5243206A JP24320693A JPH0798979A JP H0798979 A JPH0798979 A JP H0798979A JP 5243206 A JP5243206 A JP 5243206A JP 24320693 A JP24320693 A JP 24320693A JP H0798979 A JPH0798979 A JP H0798979A
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write
read
memory cell
serial
data
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JP5243206A
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Satoshi Yamano
聡 山野
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 シリアルポインタの各ビット要素間を均一な
配線で実現すると共に、非同期で高速な書き込み／読み
出し動作を可能とした半導体記憶装置を提供することを
目的とする。 【構成】 マトリクス状に複数個配置されてディジタル
情報を保持するｐ分割（ｐ＝２）されたメモリセルアレ
イＭＣＡ１及びＭＣＡ２と、メモリセルアレイＭＣＡ１
及びＭＣＡ２のワード線を、メモリセルアレイ毎に独立
して選択するロウデコーダＲＤと、メモリセルアレイＭ
ＣＡ１及びＭＣＡ２への入力データを保持するライトレ
ジスタＷＲ１及びＷＲ２と、ライトレジスタＷＲ１及び
ＷＲ２をシリアルに選択していくシリアルライトポイン
タＳＷＰとを有して構成し、シリアルライトポインタＳ
ＷＰにおけるシフト動作の方向は、第ｉのライトレジス
タＷＲｉ（ｉ＝１〜ｐ）を選択するビット範囲内で、隣
り合うビットのシフト方向が相反する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に、シリアルポインタを用いて記憶素子へのデータの
入出力をシリアルに行う半導体記憶装置において、非同
期で高速な書き込み／読み出し動作を可能とした半導体
記憶装置に関する。
【０００２】
【従来の技術】ＦＩＦＯ（First In First Out）メモリ
やフィールドメモリのように、メモリセルにデータをシ
リアルに入出力するメモリで、カラムを選択するため
に、外部からのシリアルクロックに同期してカラムアド
レスを１番地ずつカウントアップしていくシリアルポイ
ンタが用いられている。
【０００３】図８（ａ）は、従来のＮビットのカラムを
備える半導体記憶装置の構成図である。また図８（ｂ）
はシリアルポインタの動作説明図である。
【０００４】先ず、メモリセルへデータを書き込むライ
ト動作を説明する。
【０００５】外部入力されたデータは、入力バッファに
おいて、ディジタル値の”１”（”Ｈ”レベル）また
は”０”（”Ｌ”レベル）の値を持つ。このデータはラ
イトデータ線へ送られて、カラムアドレスの１番地から
Ｎ／２番値までのデータが、第１ライトレジスタＷＲ１
に順次シリアル入力される。
【０００６】第１ライトレジスタＷＲ１の全てのビット
にデータが入力されると、半導体記憶装置（チップ）内
の内部回路において、メモリセルアレイのロウ方向を選
択するワード線がロウデコーダＲＤによって選択され、
第１ライト転送ゲートＷＴ１を介して第１ライトレジス
タＷＲ１のデータが第１メモリセルアレイＭＣＡ１に書
き込まれる。
【０００７】またそれと同時に、Ｎ／２＋１番地からＮ
番地までのデータを、第２ライトレジスタＷＲ２に順次
シリアル入力する。第２ライトレジスタＷＲ２の全ての
ビットにデータが入力されると、第２ライト転送ゲート
ＷＴ２を介して第２ライトレジスタＷＲ２のデータが第
２メモリセルアレイＭＣＡ２に書き込まれ、ワード線の
選択が終了する。
【０００８】Ｎ番地のレジスタビットを選択する状態と
なっているシリアルライトポインタＳＷＰ’のポインタ
位置は、１番地のレジスタビットを選択する位置に戻
り、上述の動作を繰り返し行い、メモリセルへのライト
動作が行われる。
【０００９】次に、メモリセルからデータを読み出すリ
ード動作を説明する。
【００１０】ワード線が選択され、メモリセルアレイか
らデータが読み出される。読み出されたデータは、セン
スアンプＳＡによって感知して増幅され、第１リード転
送ゲートＲＴ１を介して第１メモリセルアレイＭＣＡ１
のデータが第１リードレジスタＲＲ１に転送されてラッ
チされる。
【００１１】そしてシリアルリードポインタＳＲＰ’に
よって、第１リードレジスタＲＲ１のカラムアドレス１
番地からＮ／２番地までのデータを順次シリアルに読み
出して、データ線へ送られ、出力バッファによって外部
に出力される。
【００１２】またこれと同時に、第２リード転送ゲート
ＲＴ２によって第２メモリセルアレイＭＣＡ２のデータ
が第２リードレジスタＲＲ２に転送されてラッチされ、
ワード線の選択が終了する。
【００１３】第１リードレジスタＲＲ１の全てのビット
のデータが読み出されると、シリアルリードポインタＳ
ＲＰ’はＮ／２＋１番地からＮ番地までの第２リードレ
ジスタＲＲ２のデータを読み出す。
【００１４】これと同時に、ワード線が選択され、メモ
リセルからデータが読み出される。読み出されたデータ
はセンスアンプＳＡによって感知されて増幅され、第１
リード転送ゲートＲＴ１を介して第１メモリセルアレイ
ＭＣＡ１のデータが第１リードレジスタＲＲ１に転送さ
れてラッチされる。第２リードレジスタＲＲ２の全ての
ビットのデータが読み出されると、Ｎ番地のレジスタビ
ットを選択しているシリアルリードポインタＳＲＰ’の
ポインタ位置は、１番地のレジスタビットを選択するポ
インタ位置に戻り、上述の動作を繰り返して、メモリセ
ルからのリード動作が行われる。
【００１５】
【発明が解決しようとする課題】従来の半導体記憶装置
では、Ｎ番地のレジスタビットを選択するシリアルポイ
ンタのポインタ位置から、１番地のレジスタを選択する
ポインタ位置に戻る時、シリアルポインタの他のビット
要素間隔と比べて非常に長い配線となるために、配線遅
延が大きいという問題点があった。
【００１６】また、前述のリード動作及びライト動作を
同時に行う場合には、例えば、リード動作のためにワー
ド線が選択されている間は、ライト動作のためのワード
線の選択ができない。またその逆として、ライト動作の
ためにワード線が選択されている間は、リード動作のた
めのワード線の選択ができないという問題点があった。
近年、シリアルアクセスに対する高速化の要求が高まっ
てきているが、以上述べた理由等により、シリアルアク
セスの高速化の要求に対応できなくなってきている。
【００１７】本発明は、上記問題点を解決するもので、
シリアルポインタを用いて記憶素子へのデータの入出力
をシリアルに行う半導体記憶装置において、シリアルポ
インタの各ビット要素間を均一な配線で実現すると共
に、非同期で高速な書き込み／読み出し動作を可能とし
た半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。
【００１９】上記課題を解決するために、本発明の第１
の特徴は、図１に示す如く、マトリクス状に複数個配置
されてディジタル情報を保持するｐ分割（ｐは任意の正
整数；図１ではｐ＝２）された第１から第ｐのメモリセ
ルアレイＭＣＡ１及びＭＣＡ２と、前記第１から第ｐの
メモリセルアレイＭＣＡ１及びＭＣＡ２のワード線を、
メモリセルアレイ毎に独立して選択するロウデコーダＲ
Ｄと、前記第１から第ｐのメモリセルアレイＭＣＡ１及
びＭＣＡ２への入力データを保持する第１から第ｐのラ
イトレジスタＷＲ１及びＷＲ２と、前記第１から第ｐの
ライトレジスタＷＲ１及びＷＲ２をシリアルに選択して
いくシリアルライトポインタＳＷＰとを具備し、前記シ
リアルライトポインタＳＷＰにおけるシフト動作の方向
は、第ｉのライトレジスタＷＲｉ（ｉ＝１〜ｐ）を選択
するビット範囲内で、隣り合うビットのシフト方向が相
反することである。
【００２０】また、本発明の第２の特徴は、マトリクス
状に複数個配置されてディジタル情報を保持するｐ分割
（ｐは任意の正整数；図１ではｐ＝２）された第１から
第ｐのメモリセルアレイＭＣＡ１及びＭＣＡ２と、前記
第１から第ｐのメモリセルアレイＭＣＡ１及びＭＣＡ２
のワード線を、メモリセルアレイ毎に独立して選択する
ロウデコーダＲＤと、前記第１から第ｐのメモリセルア
レイＭＣＡ１及びＭＣＡ２への出力データを保持する第
１から第ｐのリードレジスタＲＲ１及びＲＲ２と、前記
第１から第ｐのリードレジスタＲＲ１及びＲＲ２をシリ
アルに選択していくシリアルリードポインタＳＲＰとを
具備し、前記シリアルリードポインタＳＲＰにおけるシ
フト動作の方向は、第ｉのリードレジスタＲＲｉ（ｉ＝
１〜ｐ）を選択するビット範囲内で、隣り合うビットの
シフト方向が相反することである。
【００２１】また、本発明の第３の特徴は、請求項１ま
たは２に記載の半導体記憶装置において、前記シリアル
ライトポインタＳＷＰまたはシリアルリードポインタＳ
ＲＰにおけるシフト動作の始点は、任意に設定可能なこ
とである。
【００２２】
【作用】本発明の第１、第２、及び第３の特徴の半導体
記憶装置では、図１に示す如く、例えばメモリセルアレ
イをＭＣＡ１及びＭＣＡ２に２分割（ｐ＝２）して、そ
の間に２分割されたメモリセルアレイＭＣＡ１及びＭＣ
Ａ２のワード線を個別に選択できるロウデコーダＲＤを
配置し、メモリセルの記憶情報を感知増幅するセンスア
ンプＳＡ１及びＳＡ２と、メモリセルへ入出力するデー
タを保持しておくレジスタＷＲ１，ＷＲ２、及びＲＲ
１，ＲＲ２と、レジスタをシリアルに選択していくシリ
アルポインタＳＷＰ１，ＳＷＰ２、及びＳＲＰ１，ＳＲ
Ｐ２とを具備して構成する。
【００２３】シリアルポインタのシフトは、２分割され
た１つのメモリセルアレイのロウデコーダ側から始ま
り、シリアルポインタを１つおきにシフトして行き、末
端まで行ったところで選択されなかったシリアルポイン
タをシフトして戻ってきて、もう１つのメモリセルアレ
イ側へ行き、同様のシフト動作を行って、再び始点に戻
り同様のシフトを繰り返す。尚、シリアルポインタのシ
フトの始点は任意のビット要素に設定可能である。
【００２４】以下、ｐ＝２で、Ｎビットのカラムで構成
されている図１の例について動作を説明する。尚、図１
（ｂ）は、シリアルポインタのシフト動作を説明する図
である。
【００２５】先ず、ライト動作を説明する。外部入力さ
れたデータはライトデータ線へ送られ、シリアルポイン
タＳＷＰ１によってカラムアドレスの１番地からＮ／２
番地までのデータを第１ライトレジスタＷＲ１に順次シ
リアル入力する。
【００２６】第１ライトレジスタＷＲ１の全てのビット
にデータが入力されると、反対側の第２メモリセルアレ
イＭＣＡ２のシリアルポインタＳＷＰ２にポインタ位置
が移り、Ｎ／２＋１番地からＮ番地までのデータを第２
ライトレジスタＷＲ２に順次シリアル入力する。
【００２７】またそれと同時に、第１メモリセルアレイ
ＭＣＡ１のワード線が選択され、第１ライト転送ゲート
ＷＴ１を介して第１ライトレジスタＷＲ１のデータが第
１メモリセルアレイＭＣＡ１に書き込まれ、ワード線の
選択が終了する。
【００２８】第２ライトレジスタＷＲ２の全てのビット
にデータが入力されると、シフトを開始したシリアルポ
インタＳＷＰ１のビット要素にポインタ位置が戻り、再
びカラムアドレスの１番地からＮ／２番地までのデータ
を第１ライトレジスタＷＲ１に順次シリアル入力する。
【００２９】またそれと同時に、第２メモリセルアレイ
ＭＣＡ２のワード線が選択され、第２ライト転送ゲート
ＷＴ２を介して第２ライトレジスタＷＲ２のデータが第
２メモリセルアレイＭＣＡ２に書き込まれ、ワード線の
選択が終了する。
【００３０】第１ライトレジスタＷＲ１へのデータの入
力中に、第２ライトレジスタＷＲ２から第２メモリセル
アレイＭＣＡ２への書き込み動作が行われ、また、第２
ライトレジスタＷＲ２へのデータの入力中に、第１ライ
トレジスタＷＲ１から第１メモリセルアレイＭＣＡ１へ
の書き込み動作が行われるため、高速で連続したメモリ
セルへのライト動作が実現できる。
【００３１】次に、リード動作を説明する。第１メモリ
セルアレイＭＣＡ１のワード線が選択され、メモリセル
からデータが読み出される。読み出されたデータは第１
センスアンプＳＡ１で感知増幅され、第１リード転送ゲ
ートＲＴ１を介して第１リードレジスタＲＲ１に転送さ
れてラッチされる。そして、シリアルリードポインタＳ
ＲＰ１によって、第１リードレジスタＲＲ１のカラムア
ドレス１番地からＮ／２番値までのデータを、順次シリ
アルに読み出し、リードデータ線へ送られ、出力バッフ
ァによって外部に出力される。
【００３２】またこれと同時に、第２メモリセルアレイ
ＭＣＡ２のワード線が選択され、第２メモリセルアレイ
ＭＣＡ２のデータがメモリセルから読み出される。読み
出されたデータは第２センスアンプＳＡ２で感知増幅さ
れ、第２リード転送ゲートＲＴ２を介して第２リードレ
ジスタＲＲ２に転送されてラッチされ、ワード線の選択
が終了する。
【００３３】第１リードレジスタＲＲ１の全てのビット
のデータが読み出されると、シリアルリードポインタＳ
ＲＰ２は、Ｎ／２＋１番地からＮ番地までの第２リード
レジスタＲＲ２のデータを読み出す。
【００３４】これと同時に、第１メモリセルアレイＭＣ
Ａ１のワード線が選択され、メモリセルからデータが読
み出される。読み出されたデータは第１センスアンプＳ
Ａ１で感知増幅され、第１リード転送ゲートＲＴ１を介
して第１リードレジスタＲＲ１に転送されてラッチされ
る。
【００３５】第２リードレジスタＲＲ２の全てのビット
のデータが読み出されると、Ｎ番地のレジスタビットを
選択するシリアルリードポインタのポインタ位置は、再
び１番地のレジスタビットを選択するシリアルリードポ
インタＳＲＰ１のビット要素に戻り、前述の動作を繰り
返す。
【００３６】第１リードレジスタＲＲ１からのデータの
出力中に、第２メモリセルアレイＭＣＡ２から第２リー
ドレジスタＲＲ２への読み出し動作が行われ、また、第
２リードレジスタＲＲ２からのデータの出力中に、第１
メモリセルアレイＭＣＡ１から第１リードレジスタＲＲ
１への読み出し動作が行われるため、高速で連続したメ
モリセルへのリード動作が実現できる。
【００３７】また、ワード線の選択時間が短くなったた
め、高速で非同期なライト動作及びリード動作が行え
る。
【００３８】以上のように、本発明の第１、第２、及び
第３の特徴の半導体記憶装置では、シリアルポインタに
おけるビット要素間の距離がほぼ均等となり、従来のよ
うに極端に長い配線を持つ不均一なレイアウトにならな
いため、高速での円滑なシフトが行われる。また、ｐ個
に分割されたメモリセルアレイのワード線が別々に選択
されるため、ワード線が選択された後、ライト動作時に
はライト転送ゲートによってライトレジスタからメモリ
セルへの書き込みが行われ、またリード動作時には、リ
ード転送ゲートによってメモリセルからリードレジスタ
への読み込みが行われ、これらの動作が終わった直後に
ワード線の選択が終了できるため、非同期で高速なライ
ト動作及びリード動作が実現できる。
【００３９】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。
【００４０】（第１の実施例）図２に本発明の第１の実
施例に係る半導体記憶装置の構成図を示す。
【００４１】同図において、本実施例の半導体記憶装置
は、マトリクス状に複数個配置されてディジタル情報を
保持する２分割された第１及び第２のメモリセルアレイ
ＭＣＡ１及びＭＣＡ２と、第１及び第２のメモリセルア
レイＭＣＡ１及びＭＣＡ２のワード線を、メモリセルア
レイ毎に独立して選択するロウデコーダＲＤと、第１及
び第２のメモリセルアレイＭＣＡ１及びＭＣＡ２への入
力データを保持する第１及び第２のライトレジスタＷＲ
１及びＷＲ２と、第１及び第２のライトレジスタＷＲ１
及びＷＲ２をシリアルに選択していくシリアルライトポ
インタＳＷＰ（ＳＷＰ１及びＳＷＰ２）と、第１及び第
２のメモリセルアレイＭＣＡ１及びＭＣＡ２への出力デ
ータを保持する第１及び第２のリードレジスタＲＲ１及
びＲＲ２と、第１及び第２のリードレジスタＲＲ１及び
ＲＲ２をシリアルに選択していくシリアルリードポイン
タＳＲＰ（ＳＲＰ１及びＳＲＰ２）とを有して構成され
ている。
【００４２】尚、第１及び第２のメモリセルアレイＭＣ
Ａ１及びＭＣＡ２の周辺には、第１及び第２のライト転
送ゲートＷＴ１及びＷＴ２と、第１及び第２のイコライ
ズ回路ＥＱ１及びＥＱ２と、第１及び第２のセンスアン
プＳＡ１及びＳＡ２と、第１及び第２のリード転送ゲー
トＲＴ１及びＲＴ２とを備えている。
【００４３】図３に、第２ライトレジスタＷＲ２、第２
ライト転送ゲートＷＴ２、第２メモリセルアレイＭＣＡ
２、第２イコライズ回路ＥＱ２、第２センスアンプＳＡ
２、第２リード転送ゲートＲＴ２、及び第２リードレジ
スタＲＲ２の詳細回路図を示す。
【００４４】ロウデコーダＲＤの回路構成図を図４
（ａ）に示す。デコーダＤＥＣにより、アドレスＡＤＲ
をデコードして、何れか一方がアクティブ（”Ｈ”レベ
ル）となる信号ＷＤＲＶＬ及びＷＤＲＶＵを生成し、該
信号に基づき、第１メモリセルアレイＭＣＡ１のワード
線ＷＬ０００，ＷＬ００２，…，ＷＬ２５４、並びに第
２メモリセルアレイＭＣＡ２のワード線ＷＬ００１，Ｗ
Ｌ００３，…，ＷＬ２５５を生成している。
【００４５】図４（ａ）の点線で囲まれた部分の詳細回
路図を図４（ｂ）に示す。同図に示すように、ワード線
ＷＬ０００及びＷＬ００１は、信号ＷＤＲＶＬ及びＷＤ
ＲＶＵ、並びにゲートＧ０００によるアドレスＡＤＲの
デコード結果に基づき、いわゆるブートストラップ回路
により生成されている。
【００４６】シリアルライトポインタＳＷＰ及びシリア
ルリードポインタＳＲＰを構成する１ビット分の要素の
回路シンボルを図５（ａ）に、１ビット分の要素（ｗｐ
１〜ｗｐ７及びｒｐ１〜ｒｐ７）の詳細回路図を図５
（ｂ）に、シリアルポインタの始点となるビット要素
（ｗｐ０及びｒｐ０）の詳細回路図を図５（ｃ）に、そ
れぞれ示す。
【００４７】図５において、ＩＮは入力端子、ＯＵＴは
出力端子、ＣＫはクロック信号端子、ＲＳはリセット信
号端子である。同図の構成により、シリアルライトポイ
ンタＳＷＰ及びシリアルリードポインタＳＲＰは、リセ
ット信号をアクティブ（”Ｈ”レベル）にすることで、
シリアルポインタの始点となるビット要素ｗｐ０及びｒ
ｐ０の出力ＯＵＴが”Ｈ”レベルで、他のビット要素ｗ
ｐ１〜ｗｐ７及びｒｐ１〜ｒｐ７の出力ＯＵＴが”Ｌ”
レベルである初期状態とし、クロック信号に基づきシフ
ト動作を行うこととなる。
【００４８】また、シリアルライトポインタＳＷＰの各
要素ｗｐ０〜ｗｐ７の接続は、図２に示すように、シリ
アルライトポインタＳＷＰにおけるシフト動作の方向
が、第ｉのライトレジスタＷＲｉ（ｉ＝１，２）を選択
するビット範囲内で、隣り合うビット要素のシフト方向
が相反するようになっている。
【００４９】つまり、ビット要素ｗｐ０の出力ＣＳＬＷ
０は第２ライトレジスタＷＲ２の第１番目のビット要素
ｗｒ０の入力を制御し、ビット要素ｗｐ１の出力ＣＳＬ
Ｗ１は第２ライトレジスタＷＲ２の第３番目のビット要
素ｗｒ１の入力を制御し、ビット要素ｗｐ２の出力ＣＳ
ＬＷ２は第２ライトレジスタＷＲ２の第４番目のビット
要素ｗｒ２の入力を制御し、ビット要素ｗｐ３の出力Ｃ
ＳＬＷ３は第２ライトレジスタＷＲ２の第２番目のビッ
ト要素ｗｒ３の入力を制御する。
【００５０】また、ビット要素ｗｐ４の出力ＣＳＬＷ４
は第１ライトレジスタＷＲ１の第４番目のビット要素ｗ
ｒ４の入力を制御し、ビット要素ｗｐ５の出力ＣＳＬＷ
５は第１ライトレジスタＷＲ１の第２番目のビット要素
ｗｒ５の入力を制御し、ビット要素ｗｐ６の出力ＣＳＬ
Ｗ６は第１ライトレジスタＷＲ１の第１番目のビット要
素ｗｒ６の入力を制御し、ビット要素ｗｐ７の出力ＣＳ
ＬＷ７は第１ライトレジスタＷＲ１の第３番目のビット
要素ｗｒ７の入力を制御する。
【００５１】また、シリアルリードポインタＳＲＰの各
要素ｒｐ０〜ｒｐ７の接続も、シリアルライトポインタ
ＳＷＰの接続関係と同様である。
【００５２】次に、本実施例の半導体記憶装置における
動作を説明する。先ず、ライト動作を説明する。
【００５３】外部から入力されたデータはライトデータ
線ＷＤ及びＷＤ＃へ送られ、シリアルライトポインタＳ
ＷＰ２によって、カラムアドレスの０番地から３番地ま
でのデータを、第２ライトレジスタＷＲ２に順次シリア
ル入力する。
【００５４】第２ライトレジスタＷＲ２の全てのビット
にデータが入力されると、反対側の第１メモリセルアレ
イＭＣＡ１のシリアルライトポインタＳＷＰ１にポイン
タ位置が移り、４番地から７番地までのデータを第１ラ
イトレジスタＷＲ１に順次シリアル入力する。
【００５５】またそれと同時に、第２メモリセルアレイ
ＭＣＡ２のワード線が選択され、第２ライト転送ゲート
ＷＴ２を介して第２ライトレジスタＷＲ２のデータが第
２メモリセルアレイＭＣＡ２に書き込まれ、ワード線の
選択が終了する。
【００５６】第１ライトレジスタＷＲ１の全てのビット
にデータが入力されると、シフト動作を開始したシリア
ルライトポインタＳＷＰ２のビット要素ｗｐ０にポイン
タ位置が戻り、再びカラムアドレスの０番地から３番地
までのデータを第２ライトレジスタＷＲ２に順次シリア
ル入力する。
【００５７】またそれと同時に、第１メモリセルアレイ
ＭＣＡ１のワード線が選択され、第１ライト転送ゲート
ＷＴ１を介して第１ライトレジスタＷＲ１のデータが第
１メモリセルアレイＭＣＡ１に書き込まれ、ワード線の
選択が終了する。
【００５８】第２ライトレジスタＷＲ２へのデータの入
力中に、第１ライトレジスタＷＲ１から第１メモリセル
アレイＭＣＡ１への書き込み動作が行われ、また、第１
ライトレジスタＷＲ１へのデータの入力中に、第２ライ
トレジスタＷＲ２から第２メモリセルアレイＭＣＡ２へ
の書き込み動作が行われるため、高速で連続したメモリ
セルへのライト動作が実現できる。
【００５９】次に、リード動作を説明する。
【００６０】第２メモリセルアレイＭＣＡ２のワード線
が選択され、メモリセルからデータが読み出される。読
み出されたデータは第２イコライズ回路ＥＱ２で平均化
されて第２センスアンプＳＡ２で感知増幅され、第２リ
ード転送ゲートＲＴ２を介して第２リードレジスタＲＲ
２に転送されてラッチされる。
【００６１】そして、シリアルリードポインタＳＲＰ２
によって、第２リードレジスタＲＲ２のカラムアドレス
０番地から３番値までのデータが順次シリアルに読み出
されて、リードデータ線ＲＤ及びＲＤ＃へ送られ、出力
バッファを介して外部に出力される。
【００６２】またこれと同時に、第１メモリセルアレイ
ＭＣＡ１のワード線が選択され、第１メモリセルアレイ
ＭＣＡ１のデータがメモリセルから読み出される。読み
出されたデータは第１イコライズ回路ＥＱ１で平均化さ
れて第１センスアンプＳＡ１で感知増幅され、第１リー
ド転送ゲートＲＴ１を介して第１リードレジスタＲＲ１
に転送されてラッチされ、ワード線の選択が終了する。
【００６３】第２リードレジスタＲＲ２の全てのビット
のデータが読み出されると、シリアルリードポインタＳ
ＲＰ１は、４番地から７番地までの第１リードレジスタ
ＲＲ１のデータを読み出す。
【００６４】これと同時に、第２メモリセルアレイＭＣ
Ａ２のワード線が選択され、メモリセルからデータが読
み出される。読み出されたデータは第２イコライズ回路
ＥＱ２で平均化されて第２センスアンプＳＡ２で感知増
幅され、第２リード転送ゲートＲＴ２を介して第２リー
ドレジスタＲＲ２に転送されてラッチされる。
【００６５】第１リードレジスタＲＲ１の全てのビット
のデータが読み出されると、７番地のレジスタビットｒ
ｒ７を選択しているシリアルリードポインタＳＲＰ１の
ポインタ位置（ビット要素ｒｐ７）は、再び０番地のレ
ジスタビットｒｒ０を選択するシリアルリードポインタ
ＳＲＰ２のポインタ位置（ビット要素ｒｐ０）に戻り、
前述の動作を繰り返す。
【００６６】第２リードレジスタＲＲ２からのデータの
出力中に、第１メモリセルアレイＭＣＡ１から第１リー
ドレジスタＲＲ１への読み出し動作が行われ、また、第
１リードレジスタＲＲ１からのデータの出力中に、第２
メモリセルアレイＭＣＡ２から第２リードレジスタＲＲ
２への読み出し動作が行われるため、高速で連続したメ
モリセルへのリード動作が実現できる。
【００６７】また、ワード線の選択時間が短くなったた
め、高速で非同期なライト動作及びリード動作が行え
る。
【００６８】（第２の実施例）図６に本発明の第２の実
施例に係る半導体記憶装置の構成図を示す。
【００６９】同図において、本実施例の半導体記憶装置
は、マトリクス状に複数個配置されてディジタル情報を
保持する４分割（ｐ＝４）された第１〜第４のメモリセ
ルアレイＭＣＡ１〜ＭＣＡ４と、第１〜第４のメモリセ
ルアレイＭＣＡ１〜ＭＣＡ４のワード線を、メモリセル
アレイ毎に独立して選択するロウデコーダＲＤ２と、第
１〜第４のメモリセルアレイＭＣＡ１〜ＭＣＡ４への入
力データを保持する第１〜第４のライトレジスタＷＲ１
〜ＷＲ４と、第１〜第４のライトレジスタＷＲ１〜ＷＲ
４をシリアルに選択していくシリアルライトポインタＳ
ＷＰ１〜ＳＷＰ４と、第１〜第４のメモリセルアレイＭ
ＣＡ１〜ＭＣＡ４への出力データを保持する第１〜第４
のリードレジスタＲＲ１〜ＲＲ４と、第１〜第４のリー
ドレジスタＲＲ１〜ＲＲ４をシリアルに選択していくシ
リアルリードポインタＳＲＰ１〜ＳＲＰ４とを有して構
成されている。
【００７０】尚、第１〜第４のメモリセルアレイＭＣＡ
１〜ＭＣＡ４の周辺には、第１〜第４のライト転送ゲー
トＷＴ１〜ＷＴ４と、第１〜第４のイコライズ回路ＥＱ
１〜ＥＱ４と、第１〜第４のセンスアンプＳＡ１〜ＳＡ
４と、第１〜第４のリード転送ゲートＲＴ１〜ＲＴ４と
を備えている。
【００７１】また、図６では、第１〜第４のメモリセル
アレイＭＣＡ１〜ＭＣＡ４にデータを書き込む側の第１
〜第４のライトレジスタＷＲ１〜ＷＲ４、第１〜第４の
ライト転送ゲートＷＴ１〜ＷＴ４、及びシリアルライト
ポインタＳＷＰ１〜ＳＷＰ４については、読み出す側の
第１〜第４のリードレジスタＲＲ１〜ＲＲ４、第１〜第
４のリード転送ゲートＲＴ１〜ＲＴ４、及びシリアルリ
ードポインタＳＲＰ１〜ＳＲＰ４と同様の構成であるの
で省略している。
【００７２】本実施例の半導体記憶装置は、ｐ＝４とし
てメモリセルアレイを４分割して構成したものであり、
各構成要素の詳細回路図及び動作は、第１の実施例と同
様である。
【００７３】（第３の実施例）図７に本発明の第３の実
施例に係る半導体記憶装置の構成図を示す。
【００７４】同図において、本実施例の半導体記憶装置
は、マトリクス状に複数個配置されてディジタル情報を
保持する２分割された第１及び第２のメモリセルアレイ
ＭＣＡ１及びＭＣＡ２と、第１及び第２のメモリセルア
レイＭＣＡ１及びＭＣＡ２のワード線を、メモリセルア
レイ毎に独立して選択するロウデコーダＲＤと、第１及
び第２のメモリセルアレイＭＣＡ１及びＭＣＡ２への入
力データを保持する第１及び第２のライトレジスタＷＲ
１及びＷＲ２と、第１及び第２のライトレジスタＷＲ１
及びＷＲ２をシリアルに選択していくシリアルライトポ
インタＳＷＰと、第１及び第２のメモリセルアレイＭＣ
Ａ１及びＭＣＡ２への出力データを保持する第１及び第
２のリードレジスタＲＲ１及びＲＲ２と、第１及び第２
のリードレジスタＲＲ１及びＲＲ２をシリアルに選択し
ていくシリアルリードポインタＳＲＰとを有して構成さ
れている。
【００７５】尚、第１及び第２のメモリセルアレイＭＣ
Ａ１及びＭＣＡ２の周辺には、第１及び第２のライト転
送ゲートＷＴ１及びＷＴ２と、第１及び第２のイコライ
ズ回路ＥＱ１及びＥＱ２と、第１及び第２のセンスアン
プＳＡ１及びＳＡ２と、第１及び第２のリード転送ゲー
トＲＴ１及びＲＴ２とを備えている。
【００７６】また、図７では、第１及び第２のメモリセ
ルアレイＭＣＡ１及びＭＣＡ２にデータを書き込む側の
第１及び第２のライトレジスタＷＲ１及びＷＲ２、第１
及び第２のライト転送ゲートＷＴ１及びＷＴ２、並びに
シリアルライトポインタＳＷＰについては、読み出す側
の第１及び第２のリードレジスタＲＲ１及びＲＲ２、第
１及び第２のリード転送ゲートＲＴ１及びＲＴ２、並び
にシリアルリードポインタＳＲＰと同様の構成であるの
で省略している。
【００７７】本実施例の半導体記憶装置は、第１の実施
例の構成において、シリアルライトポインタＳＷＰ及び
シリアルリードポインタＳＲＰを、それぞれ４つのビッ
ト要素ｗｐ０〜ｗｐ３及びｒｐ０〜ｒｐ３で構成し、１
つのビット要素で同時に２ビットのレジスタビットを選
択し、書き込み側では２組のライトデータ線ＷＤ０，Ｗ
Ｄ０＃、及びＷＤ１，ＷＤ１＃を介してライトデータを
入力し、読み出し側では２組のリードデータ線ＲＤ０，
ＲＤ０＃、及びＲＤ１，ＲＤ１＃を介してリードデータ
を出力するように構成したものである。
【００７８】その他の各構成要素の詳細回路図及び動作
は、第１の実施例と同様である。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
シリアルポインタを用いて記憶素子へのデータの入出力
をシリアルに行う半導体記憶装置において、シリアルポ
インタの各ビット要素間を均一な配線で実現することに
より、高速での円滑なシフト動作を行うことができ、ま
た、ｐ個に分割されたメモリセルアレイのワード線を別
々に選択することとしたので、非同期で高速な書き込み
／読み出し動作を可能とした半導体記憶装置を提供する
ことができる。
【図面の簡単な説明】
【図１】本発明の原理説明図であり、図１（ａ）は構成
図、図１（ｂ）はシリアルポインタの動作説明図であ
る。
【図２】本発明の第１の実施例に係る半導体記憶装置の
構成図である。
【図３】第１の実施例における第２ライトレジスタ、第
２ライト転送ゲート、第２メモリセルアレイ、第２イコ
ライズ回路、第２センスアンプ、第２リード転送ゲー
ト、及び第２リードレジスタの詳細回路図である。
【図４】図４（ａ）はロウデコーダの回路構成図、図４
（ｂ）は図４（ａ）の点線で囲まれた部分の詳細回路図
である。
【図５】図５（ａ）はシリアルライトポインタ及びシリ
アルリードポインタを構成する１ビット分の要素の回路
シンボル説明図、図５（ｂ）は１ビット分の要素（ｗｐ
１〜ｗｐ７及びｒｐ１〜ｒｐ７）の詳細回路図、図５
（ｃ）はシリアルポインタの始点となるビット要素（ｗ
ｐ０及びｒｐ０）の詳細回路図である。
【図６】本発明の第２の実施例に係る半導体記憶装置の
構成図である。
【図７】本発明の第３の実施例に係る半導体記憶装置の
構成図である。
【図８】図８（ａ）は、従来のＮビットのカラムを備え
る半導体記憶装置の構成図、図８（ｂ）はシリアルポイ
ンタの動作説明図である。
【符号の説明】
ＭＣＡ１〜ＭＣＡ４ 第１〜第４のメモリセルアレイ ＲＤ，ＲＤ２ ロウデコーダ ＷＲ１〜ＷＲ４ 第１〜第４のライトレジスタ ｗｒ０〜ｗｒ１５ ライトレジスタのビット要素 ＳＷＰ，ＳＷＰ１〜ＳＷＰ４，ＳＷＰ’ シリアルライ
トポインタ ｗｐ０〜ｗｐ１５ シリアルライトポインタのビット要
素 ＲＲ１〜ＲＲ４ 第１〜第４のリードレジスタ ｒｒ０〜ｒｒ１５ リードレジスタのビット要素 ＳＲＰ，ＳＲＰ１〜ＳＲＰ４，ＳＲＰ’ シリアルリー
ドポインタ ｒｐ０〜ｒｐ１５ シリアルリードポインタのビット要
素 ＷＴ１〜ＷＴ４ 第１〜第４のライト転送ゲート ＥＱ１〜ＥＱ４ 第１〜第４のイコライズ回路 ＳＡ１〜ＳＡ４ 第１〜第４のセンスアンプ ＲＴ１〜ＲＴ４ 第１〜第４のリード転送ゲート ＳＡＮＵ，ＳＡＮＬ センスアンプ活性化信号 ＳＡＮＵ０，ＳＡＮＵ１，ＳＡＮＬ０，ＳＡＮＬ１ セ
ンスアンプ活性化信号 ＳＡＰＵ，ＳＡＰＬ センスアンプ活性化信号 ＳＡＰＵ０，ＳＡＰＵ１，ＳＡＰＬ０，ＳＡＰＬ１ セ
ンスアンプ活性化信号 ＥＱＵ，ＥＱＬ イコライズ信号 ＥＱＵ０，ＥＱＵ１，ＥＱＬ０，ＥＱＬ１ イコライズ
信号 ＷＸＵ，ＷＸＬ ライト転送ゲート制御信号 ＲＸＵ，ＲＸＬ リード転送ゲート制御信号 ＣＳＬＷ０〜ＣＳＬＷ１５ シリアルライトポインタの
各ビット要素出力 ＣＳＬＲ０〜ＣＳＬＲ１５ シリアルリードポインタの
各ビット要素出力 ＷＤ，ＷＤ＃，ＷＤ０，ＷＤ０＃，ＷＤ１，ＷＤ１＃
ラートデータ線 ＲＤ，ＲＤ＃，ＲＤ０，ＲＤ０＃，ＲＤ１，ＲＤ１＃
リードデータ線 ＷＬ０００〜ＷＬ５１１ ワード線 Ｖcc 電源電位 Ｖss 接地電位 ｎ００１〜ｎ９９１５ ＮＭＯＳトランジスタ Ｑ１０〜Ｑ３１ ＮＭＯＳトランジスタ ＤＥＣ デコーダ Ｇ０００ デコードゲート ＩＮ０００，ＩＮ００１ ＮＯＴゲート ＷＤＲＶＵ，ＷＤＲＶＬ デコーダの出力信号 ＩＮ 入力端子 ＯＵＴ 出力端子 ＣＫ クロック信号端子 ＲＳ リセット信号端子 ｐ９１ｊ〜ｐ９２ｊ ＰＭＯＳトランジスタ ｎ９１ｊ〜ｎ９２ｊ ＮＭＯＳトランジスタ ＩＮＶ１ｊ，ＩＮＶ２ｊ ＮＯＴゲート ＡＤＲ１，ＡＤＲ２ アドレス

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に複数個配置されてディジ
    タル情報を保持するｐ分割（ｐは任意の正整数）された
    第１から第ｐのメモリセルアレイと、 前記第１から第ｐのメモリセルアレイのワード線を、メ
    モリセルアレイ毎に独立して選択するロウデコーダと、 前記第１から第ｐのメモリセルアレイへの入力データを
    保持する第１から第ｐのライトレジスタと、 前記第１から第ｐのライトレジスタをシリアルに選択し
    ていくシリアルライトポインタとを有し、 前記シリアルライトポインタにおけるシフト動作の方向
    は、第ｉのライトレジスタ（ｉ＝１〜ｐ）を選択するビ
    ット範囲内で、隣り合うビットのシフト方向が相反する
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】 マトリクス状に複数個配置されてディジ
    タル情報を保持するｐ分割（ｐは任意の正整数）された
    第１から第ｐのメモリセルアレイと、 前記第１から第ｐのメモリセルアレイのワード線を、メ
    モリセルアレイ毎に独立して選択するロウデコーダと、 前記第１から第ｐのメモリセルアレイへの出力データを
    保持する第１から第ｐのリードレジスタと、 前記第１から第ｐのリードレジスタをシリアルに選択し
    ていくシリアルリードポインタとを有し、 前記シリアルリードポインタにおけるシフト動作の方向
    は、第ｉのリードレジスタ（ｉ＝１〜ｐ）を選択するビ
    ット範囲内で、隣り合うビットのシフト方向が相反する
    ことを特徴とする半導体記憶装置。
  3. 【請求項３】 前記シリアルライトポインタまたはシリ
    アルリードポインタにおけるシフト動作の始点は、任意
    に設定可能であることを特徴とする請求項１または２に
    記載の半導体記憶装置。
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