JP2008077825A - マルチポートメモリ装置 - Google Patents

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Abstract

【課題】半導体設計技術に関し、特に、半導体メモリ装置の選択されたポートに並列に読み出しデータを伝送するマルチポートメモリ装置を提供すること。
【解決手段】複数のポート、複数のバンク、及び複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有し、データフレームを介してデータを伝送するマルチポートメモリ装置のバンク制御部において、読み出しコマンドに応答して４クロックの間トグルする読み出しクロックを生成する読み出しクロック生成部と、前記読み出しクロックに応答して前記ポートに読み出しデータを伝達するデータ伝達部とを備える。
【選択図】図５

Description

本発明は、半導体設計技術に関し、特に、半導体メモリ装置のマルチポートメモリ装置の読み出し回路に関する。
現在、ＤＲＡＭは、従来のデスクトップコンピュータ、ノートブックコンピュータ、及びサーバのような伝統的な使用領域だけでなく、ＨＤＴＶのような映像・音響機器にも用いられ、その使用範囲が拡大しつつある。したがって、従来のメモリ装置の入出力方式（単一ポートに複数の入出力ピンを有したデータ交換方式、すなわち、並列入出力インターフェース方式）を逸脱し、他の入出力方式を採用することが求められている。
図1は、一般的な単一ポートメモリ装置を示した構成図である。図1では、説明の便宜上、一般的な８バンク構造を有するｘ１６ ５１２Ｍ ＤＲＡＭを例に挙げて図示した。
同図に示すように、一般的に、ｘ１６ ５１２Ｍ ＤＲＡＭの単一ポートメモリ装置は、ｎ×ｍ個のメモリセルがマトリックス状に配置された第１のバンクないし第４のバンクＢＡＮＫ０〜ＢＡＮＫ３、第１のバンクないし第８のバンクＢＡＮＫ０〜ＢＡＮＫ７と単一通信を行うポートＰＯＲＴ、ポートＰＯＲＴとピン、ポートＰＯＲＴと第１のバンクないし第８のバンクＢＡＮＫ０〜ＢＡＮＫ７との間の信号伝達のための複数の通信ラインＧＩＯを備える。ここで、通信ラインＧＩＯは、ＤＲＡＭにおいて普遍的に命名されるグローバル入出力ライン（ｇｌｏｂａｌ Ｉ／Ｏ ｌｉｎｅ）を意味し、制御バス、１５ラインの住所バス、及び１６ラインの情報バスからなる。
このような単一ポートメモリ装置において最も大きな問題点は、単一ポートを用いるため、様々なマルチメディア機能を実現できないということにある。単一ポートメモリ装置においてマルチメディア機能を実現するためには、いくつかのメモリ装置、例えば、ＤＲＡＭ装置を独立的に構成して、各々のＤＲＡＭ装置が互いに異なる機能を担当するよう提供しなければならない。しかし、ＤＲＡＭ装置を独立的に構成した場合、メモリアクセス量の多い装置と少ない装置との間の適切なメモリ量の割り当てが困難で、全体メモリ素子の密度に比べて利用効率が劣るという問題がある。
これに、本発明の出願人は、２００５年９月２９日付で特許出願された大韓民国特許出願第２００５−９０９３６号を先出願として、２００６年４月１１日付で優先権主張して出願された大韓民国特許出願第２００６−００３２９４８号に開示されているように、直列入出力インターフェースを有したマルチポートメモリ素子の構造を提案したことがある。
図２は、大韓民国特許出願第２００６−００３２９４８号に係るマルチポートメモリ装置の構造を説明するために示した概念図である。
ここで、マルチポートメモリ装置は、説明の便宜上、４つのポートＰＯＲＴ０〜ＰＯＲＴ３及び８つのバンクＢＡＮＫ０〜ＢＡＮＫ７を備え、１６ビットデータフレーム（１６ｂｉｔ ｄａｔａ ｆｒａｍｅ）を有し、６４ビットプリフェッチ（６４ｂｉｔ ｐｒｅｆｅｔｃｈ）動作を行うものと仮定する。
同図に示すように、マルチポートメモリ装置は、それぞれ異なる外部装置と独立的に直列情報通信を行う第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３、第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３を境に、上部及び下部に行方向に配置された第１のバンクないし第８のバンク（上部：ＢＡＮＫ０〜ＢＡＮＫ３、下部：ＢＡＮＫ４〜ＢＡＮＫ７）、第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３と第１のバンクないし第４のバンクＢＡＮＫ０〜ＢＡＮＫ３との間に行方向に位置して、並列情報伝送を行う第１のグローバル入出力ラインＧＩＯ＿ｏｕｔ、第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３と第５のバンクないし第８のバンクＢＡＮＫ４〜ＢＡＮＫ７との間に行方向に位置して、並列情報伝送を行う第２のグローバル入出力ラインＧＩＯ＿ｉｎ、第１のグローバル入出力ライン及び第２のグローバル入出力ラインＧＩＯ＿ｏｕｔ、ＧＩＯ＿ｉｎと第１のバンクないし第８のバンクＢＡＮＫ０〜ＢＡＮＫ７との間の信号伝送を制御する第１のバンク制御部ないし第８のバンク制御部ＢＣ０〜ＢＣ７、第２のポートＰＯＲＴ１と第３のポートＰＯＲＴ２との間に位置して、第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３に印加される内部コマンド及びデータの入出力をクロッキング（ｃｌｏｃｋｉｎｇ）するＰＬＬ部１０１を備える。
マルチポートメモリ装置は、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を有する装置であって、各ポートＰＯＲＴ０〜ＰＯＲＴ３において独立的な動作を行えるため、大容量のデータが高速で処理されなければならないデジタル機器のメモリとして利用が可能である。
また、第１のポートないし第４のポートＰＯＲＴ０〜ＰＯＲＴ３から印加される並列化データを介してアドレス及び内部コマンドを生成する。そして、アドレス・内部コマンドとデータとを区分しなければならないが、これは、普通、予め約束されたプロトコル（データフレーム）によって行われる。
図３は、マルチポートメモリ装置のポートから生成される並列データフレームを示した図である。
図３Ａは、基本フレームであり、図３Ｂは、書き込みコマンドフレームであり、図３Ｃは、書き込みデータフレームであり、図３Ｄは、読み出しコマンドフレームであり、図３Ｅは、読み出しデータフレームであり、図３Ｆは、コマンドフレームである。
以下、図３Ｄに示されている読み出しコマンドフレームについて詳しく説明する。
まず、図３Ｄに示すように、１９番目のビット及び１８番目のビットは、実質的に用いていない物理的リンクコーディングＰＨＹ（ｐｈｙｓｉｃａｌ ｌｉｎｋ ｃｏｄｉｎｇ）ビットであり、１７番目のビットは、コマンドＣＭＤビットであり、１６〜１３番目のビットは、アクティブコマンドＡＣＴビット、書き込みコマンドＷＴビット、プリチャージコマンドＰＣＧビット、及び読み出しコマンドＲＤビットである。
ここで、正常な読み出しコマンドを印加するために、読み出しコマンドフレームは、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「０」、１４番目のビットが「０」、１３番目のビットが「１」にならなければならず、プリチャージ動作を伴う書き込み動作は、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「０」、１４番目のビットが「１」、１３番目のビットが「１」にならなければならない。
次いで、１２番目のビットは、コマンド拡張ＥＳＣビットである。例えば、コマンドＣＭＤビットが「１」、プリチャージコマンドＰＣＧビットが「１」、読み出しコマンドＲＤビットが「１」であり、全てのバンクプリチャージ動作ＰＲＥＣＨＡＲＧＥ ＡＬＬであれば、全てのバンクプリチャージ動作の命令が入力されるようにする役割を果たす。すなわち、命令を表すビットの中には、全てのバンクプリチャージ動作を表すビットがないため、コマンド拡張ＥＳＣビットと従来のコマンドビットとを用いて全てのバンクプリチャージ動作ＰＲＥＣＨＡＲＧＥ ＡＬＬとオートリフレッシュＡＵＴＯ ＲＥＦＲＥＳＨの動作とを行うようにする。
１１番目のビットは、バンクアクティブ化{ＡＢＡＮＫ（ａｃｔｉｖａｔｅｂａｎｋ）}ビットであって、読み出しコマンドＲＤビットセット（ｓｅｔ）区間の間にセットされるビットであり、１０番目のビットは、ＲＦＵビットであって、「０」又はメモリにおいて無視されるときにセットされるビットであり、９〜６番目のビットは、書き込まれるバンク情報ＢＡＮＫであり、５〜０番目のビットは、カラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳを表す。前記図３Ａ〜図３Ｆに提示されているような形を有し、複数のポートＰＯＲＴ０〜ＰＯＲＴ３から生成される並列化データは、全てのバンク制御部ＢＣ０〜ＢＣ７に印加され得るため、これと関連したマルチポートメモリ装置の動作を定義する装置が求められている。
大韓民国 特願２００５−００９０９３６ 大韓民国 特願２００６−００３２９４８ 特願昭６３−１８３０６４
そこで、本発明は、上述の問題を解決するためになされたものであって、その目的は、選択されたポートに並列に読み出しデータを伝送するマルチポートメモリ装置を提供することにある。
本発明の他の目的は、読み出しコマンドに応答して４クロック間にトグルする読み出しクロックを生成し、これに応答して、ポートに読み出しデータを伝達するマルチポートメモリ装置を提供することにある。
そこで、上記の目的を達成するための本発明の一側面によると、複数のポート、複数のバンク、及び複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有し、データフレームを介してデータを伝送するマルチポートメモリ装置において、読み出しコマンドに応答して４クロックの間トグルする読み出しクロックを生成する読み出しクロック生成部と、前記読み出しクロックに応答して前記ポートに読み出しデータを伝達するデータ伝達部とを備えることを特徴とする。
すなわち第一の発明としては、複数のポート、複数のバンク、及び複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有し、データフレームを介してデータを伝送するマルチポートメモリ装置において、読み出しコマンドに応答して４クロックの間トグルする読み出しクロックを生成する読み出しクロック生成部と、前記読み出しクロックに応答して前記ポートに読み出しデータを伝達するデータ伝達部とを備えることを特徴とするマルチポートメモリ装置を提供する。
第二の発明としては、前記マルチポートメモリ装置が、前記データフレームを用いてカラムアドレス信号を生成するカラムアドレス信号生成部と、前記バンクから伝達される読み出しデータを増幅するＩ／Ｏ感知増幅器部と、該Ｉ／Ｏ感知増幅器で増幅された読み出しデータを格納するためのパイプラッチ部と、読み出しコマンド及び書き込みコマンドに応答して、前記Ｉ／Ｏ感知増幅器部を制御するＩ／Ｏ感知増幅器制御部と、該Ｉ／Ｏ感知増幅器制御部における出力信号の前記パイプラッチ部への入力を制御するパイプラッチ入力制御部とを更に備えることを特徴とする第一の発明に記載のマルチポートメモリ装置を提供する。
第三の発明としては、 前記読み出しクロック生成部が、前記バンクに接近するポート情報を受け取り、各ポートから印加される１８ビット単位の並列化データを受信して第１のデータフレーム及び第２のデータフレームを出力するＲＸ受信部と、該ＲＸ受信部を介して入力された前記第１のデータフレームをデコードし、内部コマンドを生成するコマンドデコーダと、前記読み出しデータをバンク制御部の外部に伝達するために必要なコントロール信号のソース信号を生成する読み出しデータ出力フラグ信号生成部と、前記パイプラッチ部に格納された６４ビットの前記読み出しデータを１６ビットずつ分割して、順次前記ポートに伝達するコントロール信号を生成する読み出しデータ出力制御部とを備えることを特徴とする第一の発明に記載のマルチポートメモリ装置を提供する。
第四の発明としては、前記読み出しデータ出力制御部が、前記パイプラッチ部の出力を制御するコントロール信号を生成するパイプラッチ出力制御部を更に備えることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第五の発明としては、前記データ伝達部が、前記パイプラッチ部の読み出しデータを一時的に格納するデータ一時格納部と、該データ一時格納部の読み出しデータをポート選択信号に応答して前記ポートに伝達するポート伝達部とを備えることを特徴とする第二の発明に記載のマルチポートメモリ装置を提供する。
第六の発明としては、前記読み出しデータ出力制御部が、前記読み出しデータ出力フラグ信号生成部の出力信号に応答して読み出しクロックのソース信号とポート選択信号のソース信号とを生成する初期制御信号生成部と、前記読み出しクロックのソース信号に応答して読み出しクロックを生成する読み出しクロック生成回路と、前記ポート選択信号のソース信号に応答してポート選択信号を生成するポート選択信号生成部とを備えることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第七の発明としては、前記ＲＸ受信部が、ポート情報に応答して、前記各ポートから印加される並列化データを選択するＭＵＸ部と、該ＭＵＸ部の出力信号をクロックに合せて伝達する第１のフリップフロップ部とを備えることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第八の発明としては、前記ＭＵＸ部が、各ポートから伝達される並列化データのビット数に対応する個数分のＭＵＸを備えることを特徴とする第七の発明に記載のマルチポートメモリ装置を提供する。
第九の発明としては、前記第１のフリップフロップ部が、各ポートから伝達される並列化データのビット数に対応する個数分のフリップフロップを備えることを特徴とする第八の発明に記載のマルチポートメモリ装置を提供する。
第十の発明としては、前記第１のフリップフロップ部のフリップフロップが、前記ＭＵＸ部の出力信号を反転させる第１のインバータと、前記クロックに応答して第１のインバータの出力信号を伝達する第１のトランスミッションゲートと、該第１のトランスミッションゲートの出力信号をラッチし、前記第１のデータフレームを出力する第１のラッチ回路と、該第１のラッチ回路の出力信号を反転させる第２のインバータと、前記クロックに応答して第２のインバータの出力信号を伝達する第２のトランスミッションゲートと、該第２のトランスミッションゲートの出力信号をラッチし、第２のデータフレームを出力する第２のラッチ回路とを備えることを特徴とする第九の発明に記載のマルチポートメモリ装置を提供する。
第十一の発明としては、前記コマンドデコーダが、アクティブコマンドを生成するアクティブコマンド生成回路と、読み出しコマンドを生成する読み出しコマンド生成回路と、書き込みコマンドを生成する書き込みコマンド生成回路と、プリチャージコマンドを生成するプリチャージコマンド生成回路と、リフレッシュコマンドを生成するリフレッシュコマンド生成回路とを備えることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第十二の発明としては、前記読み出しコマンド生成回路が、前記第１のデータフレームのアクティブビットを反転させる第３のインバータと、前記第１のデータフレームのコマンドビットと第３のインバータとの出力信号を入力とする第１のＮＡＮＤゲートと、前記第１のデータフレームの書き込みビットを反転させる第４のインバータと、前記第１のデータフレームのＥＳＣビットを反転させる第５のインバータと、前記第１のデータフレームの読み出しビット、第４のインバータの出力信号、及び第５のインバータの出力信号を入力とする第２のＮＡＮＤゲートと、前記第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートの出力信号を入力とする第１のＮＯＲゲートと、前記クロック及び第１のＮＯＲゲートの出力信号を入力として、読み出しコマンドを出力する第３のＮＡＮＤゲートとを備えることを特徴とする第十一の発明に記載のマルチポートメモリ装置を提供する。
第十三の発明としては、前記読み出しデータ出力フラグ信号生成部が、前記読み出しコマンドに応答して生成され、読み出しデータ出力フラグ信号生成部のスタート信号を生成するスタータ回路と、前記クロックをコントロール信号として、前記スタート信号を半クロックシフト又はインバートして、順次アクティブになる信号を生成する第２のフリップフロップ部と、該第２のフリップフロップ部の出力信号を結合して読み出しデータ出力フラグ信号を出力する読み出しデータ出力フラグ信号出力部とを備えることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第十四の発明としては、前記スタータ回路が、前記自体の出力信号であるスタート信号を反転させる第６のインバータと、該第６のインバータの出力信号及び前記クロックを入力とする第４のＮＡＮＤゲートと、該第４のＮＡＮＤゲートの出力信号をゲート入力とする第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、前記読み出しコマンドをゲート入力とする第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの出力信号をラッチする第３のラッチ回路と、前記クロックをコントロール信号として、第３のラッチ回路の出力信号を伝達する第３のトランスミッションゲートと、該第３のトランスミッションゲートの出力信号をラッチしてスタート信号を出力する第４のラッチ回路とを備えることを特徴とする第十三の発明に記載のマルチポートメモリ装置を提供する。
第十五の発明としては、前記第２のフリップフロップ部が、前記スタート信号を、前記クロックを基準として半クロックシフティングして反転させた第１の出力信号と、当該第１の出力信号を、前記クロックを基準として半クロックシフトして反転させた第２の出力信号を生成する第１の単位フリップフロップ回路と、前記第２の出力信号を、前記クロックを基準として半クロックシフトして反転させた第３の出力信号と、当該第３の出力信号を、前記クロックを基準として半クロックシフトして反転させた第４の出力信号を生成する第２の単位フリップフロップ回路とを備えることを特徴とする第十三の発明に記載のマルチポートメモリ装置を提供する。
第十六の発明としては、前記第１の単位フリップフロップ回路が、前記クロックをコントロール信号として、前記スタート信号を伝達する第４のトランスミッションゲートと、該第４のトランスミッションゲートの出力信号をラッチして第１の出力信号を出力する第５のラッチ回路と、前記クロックをコントロール信号として、第５のラッチ回路の出力信号を伝達する第５のトランスミッションゲートと、該第５のトランスミッションゲートの出力信号をラッチして第２の出力信号を出力する第６のラッチ回路とを備えることを特徴とする第十五の発明に記載のマルチポートメモリ装置を提供する。
第十七の発明としては、前記第２の単位フリップフロップ回路が、前記クロックをコントロール信号として、第２の出力信号を伝達する第６のトランスミッションゲートと、該第６のトランスミッションゲートの出力信号をラッチして第３の出力信号を出力する第７のラッチ回路と、前記クロックをコントロール信号として、第７のラッチ回路の出力信号を伝達する第７のトランスミッションゲートと、該第７のトランスミッションゲートの出力信号をラッチして第４の出力信号を出力する第８のラッチ回路とを備えることを特徴とする第十五の発明に記載のマルチポートメモリ装置を提供する。
第十八の発明としては、前記読み出しデータ出力フラグ信号出力部が、前記第２の出力信号を反転させる第７のインバータと、該第７のインバータの出力信号及び前記スタート信号を入力とする第５のＮＡＮＤゲートと、前記第３の出力信号を反転させる第８のインバータと、前記第２の出力信号、第４の出力信号、及び第８のインバータの出力信号を入力とする第６のＮＡＮＤゲートと、前記第５のＮＡＮＤゲート及び第６のＮＡＮＤゲートの出力信号を入力とする第２のＮＯＲゲートと、該第２のＮＯＲゲートの出力信号を反転させて読み出しデータ出力フラグ信号として出力する第８のインバータとを備えることを特徴とする第十三の発明に記載のマルチポートメモリ装置を提供する。
第十九の発明としては、前記初期制御信号生成部が、前記ポート情報、前記読み出しデータ出力フラグ信号、及び前記読み出しコマンド信号を受信して、読み出しデータが順次伝達される第１のソース信号を生成する最初信号生成回路と、前記第１のソース信号を分割して第２のソース信号ないし第５のソース信号を生成する最初信号分割回路と、前記第１のソース信号ないし第５のソース信号を読み出しコマンドをアクティブにした後、ＣＬ信号（システムクロックの設定された値だけのクロックサイクル後にデータが出力されるよう定義する信号）をコントロール信号として、読み出しデータが順次伝達されるように制御する初期制御信号を出力する初期制御信号出力部とを備えることを特徴とする第六の発明に記載のマルチポートメモリ装置を提供する。
第二十の発明としては、前記ポート情報が４ビット信号であり、各々のビットが、その対応するポートが選択されるときにアクティブになることを特徴とする第十九の発明に記載のマルチポートメモリ装置を提供する。
第二十一の発明としては、前記初期制御信号生成部が、前記クロックを反転させた反転クロック及び前記クロックを遅延させた遅延クロックによって制御されることを特徴とする第二十の発明に記載のマルチポートメモリ装置を提供する。
第二十二の発明としては、前記最初信号生成回路が、前記読み出しデータ出力フラグ信号を反転させる第９のインバータと、該第９のインバータの出力信号及び前記クロックを入力とする第７のＮＡＮＤゲートと、該第７のＮＡＮＤゲートの出力信号を遅延させる第１の遅延回路と、前記第７のＮＡＮＤゲートの出力信号及び第１の遅延回路の出力信号を入力とする第３のＮＯＲゲートと、前記ポート選択信号及び前記読み出しコマンドを入力とする第８のＮＡＮＤゲートと、該第８のＮＡＮＤゲートの出力信号を反転させる第１０のインバータと、該第１０のインバータの出力信号を反転させる第１１のインバータと、該第１１のインバータの出力信号を遅延させる第２の遅延回路と、前記第１１のインバータの出力信号、第２の遅延回路の出力信号、及び第４のＮＯＲゲートの出力信号を入力とする第９のＮＡＮＤゲートと、該第９のＮＡＮＤゲートの出力信号をゲート入力とする第２のＰＭＯＳトランジスタと、前記第１０のインバータの出力信号をゲート入力とする第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの出力信号をラッチする第９のラッチ回路と、該第９のラッチ回路の前段に位置し、リセット反転信号をゲート入力とする第４のＰＭＯＳトランジスタと、前記遅延クロックをコントロール信号として、第９のラッチ回路の出力信号を伝達する第８のトランスミッションゲートと、該第８のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１０のラッチ回路と、該第１０のラッチ回路の出力信号を反転させて第１のソース信号を出力する第１１のインバータとを備えることを特徴とする第二十一の発明に記載のマルチポートメモリ装置を提供する。
第二十三の発明としては、前記最初信号分割回路が、前記遅延クロック及び前記反転クロックをコントロール信号として、前記第１のソース信号を伝達し、第２のソース信号及び第３のソース信号を生成する第３の単位フリップフロップ回路と、前記遅延クロック及び前記反転クロックをコントロール信号として、前記第３のソース信号を伝達し、第４のソース信号及び第５のソース信号を生成する第４の単位フリップフロップ回路とを備えることを特徴とする第二十二の発明に記載のマルチポートメモリ装置を提供する。
第二十四の発明としては、前記第３の単位フリップフロップ回路が、前記反転クロック及び前記遅延クロックをコントロール信号として、第１のソース信号を伝達する第９のトランスミッションゲートと、該第９のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１１のラッチ回路と、該第１１のラッチ回路の出力信号を反転させて第２のソース信号を出力する第１２のインバータと、前記反転クロック及び前記遅延クロックをコントロール信号として、第１２のインバータの出力信号を伝達する第１０のトランスミッションゲートと、該第１０のトランスミッションゲートの出力信号をラッチする第１２のラッチ回路と、該第１２のラッチ回路の出力信号を反転させて第３のソース信号を出力する第１３のインバータとを備えることを特徴とする第二十三の発明に記載のマルチポートメモリ装置を提供する。
第二十五の発明としては、前記第４の単位フリップフロップ回路が、前記反転クロック及び前記遅延クロックをコントロール信号として、第３のソース信号を伝達する第１１のトランスミッションゲートと、該第１１のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１３のラッチ回路と、該第１３のラッチ回路の出力信号を反転させて第４のソース信号を出力する第１４のインバータと、前記反転クロック及び前記遅延クロックをコントロール信号として、第１４のインバータの出力信号を伝達する第１２のトランスミッションゲートと、該第１２のトランスミッションゲートの出力信号をラッチする第１４のラッチ回路と、該第１４のラッチ回路の出力信号を反転させて第５のソース信号を出力する第１５のインバータとを備えることを特徴とする第二十四の発明に記載のマルチポートメモリ装置を提供する。
第二十六の発明としては、前記初期制御信号出力部が、前記パイプラッチ部の出力を制御する前記パイプラッチ出力コントロール信号のソース信号を出力する第１の出力回路と、前記読み出しクロックのソース信号を出力する第２の出力回路と、前記ポート選択信号のソース信号を出力する第３の出力回路とを備え、前記パイプラッチ出力コントロール信号のソース信号、前記読み出しクロックのソース信号、及び前記ポート選択信号のソース信号が、それぞれ前記ポート情報に対応する４ビットの信号であることを特徴とする第二十四の発明に記載のマルチポートメモリ装置を提供する。
第二十七の発明としては、前記第１の出力回路が、前記ＣＬ信号をコントロール信号として、第１のソース信号を伝達する第１３のトランスミッションゲートと、前記ＣＬ信号をコントロール信号として、第３のソース信号を伝達する第１４のトランスミッションゲートと、第１３のトランスミッションゲート及び第１４のトランスミッションゲートの出力信号を反転させてパイプラッチ出力コントロール信号のソース信号を出力する第１６のインバータとを備えることを特徴とする第二十五の発明に記載のマルチポートメモリ装置を提供する。
第二十八の発明としては、前記第２の出力回路が、前記ＣＬ信号をコントロール信号として、第２のソース信号を伝達する第１５のトランスミッションゲートと、前記ＣＬ信号をコントロール信号として、第４のソース信号を伝達する第１６のトランスミッションゲートと、前記第１５のトランスミッションゲート及び第１６のトランスミッションゲートの出力信号を反転させて前記読み出しクロックのソース信号を出力する第１７のインバータとを備えることを特徴とする第二十六の発明に記載のマルチポートメモリ装置を提供する。
第二十九の発明としては、前記第３の出力回路が、前記ＣＬ信号をコントロール信号として、第３のソース信号を伝達する第１７のトランスミッションゲートと、前記ＣＬ信号をコントロール信号として、第４のソース信号を伝達する第１８のトランスミッションゲートと、前記第１７のトランスミッションゲート及び第１８のトランスミッションゲートの出力信号を反転させてポート選択信号のソース信号を出力する第１８のインバータとを備えることを特徴とする第二十六の発明に記載のマルチポートメモリ装置を提供する。
第三十の発明としては、前記読み出しクロック生成回路が、前記初期制御信号生成部における前記読み出しクロックの第１のソース信号及び前記読み出しクロックの第２のソース信号を入力とする第７のＮＡＮＤゲートと、前記初期制御信号生成部における前記読み出しクロックの第３のソース信号及び前記読み出しクロックの第４のソース信号を入力とする第８のＮＡＮＤゲートと、前記第７のＮＡＮＤゲート及び第８のＮＡＮＤゲートの出力信号を入力とする第４のＮＯＲゲートと、該第４のＮＯＲゲートの出力信号を反転させる第１９のインバータと、該第１９のインバータの出力信号及び前記クロックを入力とする第９のＮＡＮＤゲートと、該第９のＮＡＮＤゲートの出力信号をバッファリングして読み出しクロックを生成する第２０のインバータ及び第２１のインバータとを備えることを特徴とする第二十九の発明に記載のマルチポートメモリ装置を提供する。
第三十一の発明としては、前記ポート選択信号生成部が、前記初期制御信号生成部のポート選択信号のソース信号及び前記クロックを入力とする第１０のＮＡＮＤゲートと、該第１０のＮＡＮＤゲートの出力信号をバッファリングしてポート選択信号を生成する第２２のインバータ及び第２３のインバータとを備えることを特徴とする第三十の発明に記載のマルチポートメモリ装置を提供する。
第三十二の発明としては、前記パイプラッチ出力制御部が、シフトレジスタコントロール信号を生成するシフトレジスタ制御回路と、順次アクティブになる複数のソース信号を生成するシフトレジスタと、前記ソース信号を受信し、前記パイプラッチ出力コントロール信号を出力するパイプラッチ出力コントロール信号出力部とを備えることを特徴とする第四の発明に記載のマルチポートメモリ装置を提供する。
第三十三の発明としては、前記シフトレジスタ制御回路が、前記初期制御信号生成部から出力された前記パイプラッチ出力コントロール信号の第１のソース信号及び第２のソース信号を入力とする第１１のＮＡＮＤゲートと、前記パイプラッチ出力コントロール信号の第３のソース信号及び第４のソース信号を入力とする第１２のＮＡＮＤゲートと、前記第１１のＮＡＮＤゲートの出力信号及び第１２のＮＡＮＤゲートの出力信号を入力とする第５のＮＯＲゲートと、該第５のＮＯＲゲートの出力信号を反転させる第２４のインバータと、該第２４のインバータの出力信号及び前記クロックを入力とする第１３のＮＡＮＤゲートと、該第１３のＮＡＮＤゲートの出力信号を反転させて前記シフトレジスタの第１の伝達コントロール信号を出力する第２５のインバータと、該第２５のインバータの出力信号を反転させて前記シフトレジスタの第２の伝達コントロール信号を出力する第２６のインバータとを備えることを特徴とする第三十二の発明に記載のマルチポートメモリ装置を提供する。
第三十四の発明としては、前記シフトレジスタが、１つのスタートフリップフロップ及び８つのシフトフリップフロップからなることを特徴とする第三十三の発明に記載のマルチポートメモリ装置を提供する。
第三十五の発明としては、前記シフトレジスタの第１のフリップフロップであるスタートフリップフロップが、前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第７のシフトフリップフロップの第８のシフト信号を伝達する第１９のトランスミッションゲートと、該第１９のトランスミッションゲートの出力信号をラッチし、第１のラッチリセット信号によりリセットされる第１のラッチ回路と、該第１のラッチ回路の出力信号を反転させる第２４のインバータと、前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第２４のインバータの出力信号を伝達する第２０のトランスミッションゲートと、該第２０のトランスミッションゲートの出力信号をラッチする第２のラッチ回路と、該第２のラッチ回路の出力信号を反転させて第１のシフト信号を出力する第２５のインバータとを備えることを特徴とする第三十四の発明に記載のマルチポートメモリ装置を提供する。
第三十六の発明としては、前記第１のラッチ回路が、前記第１９のトランスミッションゲートの出力信号を第１の入力とし、第１のラッチリセット信号を第２の入力とする第５のＮＯＲゲートと、該第５のＮＯＲゲートの出力信号を反転させて第５のＮＯＲゲートの第１の入力とする第２６のインバータとを備えることを特徴とする第三十五の発明に記載のマルチポートメモリ装置を提供する。
第三十七の発明としては、前記第１のシフトフリップフロップが、前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、前記スタートフリップフロップの出力信号である第１のシフト信号を伝達する第２１のトランスミッションゲートと、該第２１のトランスミッションゲートの出力信号をラッチし、第２のラッチリセット信号によりリセットされる第３のラッチ回路と、該第３のラッチ回路の出力信号を反転させて第１のパイプラッチ出力コントロール信号の第１のソース信号を出力する第２７のインバータと、前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第２７のインバータの出力信号を伝達する第２２のトランスミッションゲートと、該第２２のトランスミッションゲートの出力信号をラッチする第４のラッチ回路と、該第４のラッチ回路の出力信号を反転させて第２のシフト信号を出力する第２８のインバータとを備えることを特徴とする第三十四の発明に記載のマルチポートメモリ装置を提供する。
第三十八の発明としては、前記第３のラッチ回路が、前記第２１のトランスミッションゲートの出力信号を第１の入力とし、第２のラッチリセット信号を第２の入力とする第１１のＮＡＮＤゲートと、該第１１のＮＡＮＤゲートの出力信号を反転させて第１１のＮＡＮＤゲートの第１の入力とする第２９のインバータとを備えることを特徴とする第三十七の発明に記載のマルチポートメモリ装置を提供する。
第三十九の発明としては、前記パイプラッチ出力コントロール信号出力部が、前記８つのシフトフリップフロップに対応する個数で備えられることを特徴とする第三十四の発明に記載のマルチポートメモリ装置のバンク制御部を提供する。
第四十の発明としては、前記第８のパイプラッチ出力コントロール信号出力部が、前記第８のシフトフリップフロップの出力信号及びリセット反転信号を入力とする第１２のＮＡＮＤゲートと、該第１２のＮＡＮＤゲートの出力信号をバッファリングして第８のパイプラッチ出力コントロール信号を生成する第３０のインバータ及び第３１のインバータとを備えることを特徴とする第三十九の発明に記載のマルチポートメモリ装置を提供する。
第四十一の発明としては、前記Ｉ／Ｏ感知増幅器制御部が、前記読み出しコマンド及び書き込みコマンドに対応するＩ／Ｏ感知増幅器コントロール信号のソース信号を生成するＢＡＹＰ生成回路と、該ＢＡＹＰ生成回路の出力信号に応答して前記Ｉ／Ｏ感知増幅器部を制御するＩ／Ｏ感知増幅器制御回路とを備えることを特徴とする第二の発明に記載のマルチポートメモリ装置を提供する。
第四十二の発明としては、前記ＢＡＹＰ生成回路が、前記書き込みコマンド及び読み出しコマンドを入力とする第６のＮＯＲゲートと、該第６のＮＯＲゲートの出力信号及び第１４のＮＡＮＤゲートの出力信号を入力とする第１３のＮＡＮＤゲートと、該第１３のＮＡＮＤゲートの出力信号を遅延させる第３の遅延回路と、該第３の遅延回路の出力信号を反転させる第３２のインバータと、前記第１３のＮＡＮＤゲートの出力信号、リセット信号、及び第３２のインバータの出力信号を入力とする第１４のＮＡＮＤゲートと、前記第３２のインバータの出力信号及び第１３のＮＡＮＤゲートの出力信号を入力とする第１５のＮＡＮＤゲートと、該第１５のＮＡＮＤゲートの出力信号を反転させてＢＡＹＰ信号を生成する第３３のインバータとを備えることを特徴とする第四十一の発明に記載のマルチポートメモリ装置を提供する。
第四十三の発明としては、前記パイプラッチ入力制御部が、前記パイプラッチ入力コントロール信号のソース信号を受信して、フリップフロップ部のコントロール信号を生成するフリップフロップコントロール信号生成部と、２つの単位フリップフロップ回路を備え、フリップフロップコントロール信号生成部の出力信号をコントロール信号として、他のフリップフロップの出力信号を伝達するフリップフロップ部と、該フリップフロップ部の出力信号をパイプラッチ入力コントロール信号のソース信号と組み合わせてパイプラッチ入力コントロール信号を出力するパイプラッチ入力コントロール信号出力部とを備えることを特徴とする第二の発明に記載のマルチポートメモリ装置を提供する。
第四十四の発明としては、前記フリップフロップコントロール信号生成部が、回路のリセット動作のためのリセット反転信号を反転させる第３４のインバータと、該第３４のインバータの出力信号を反転させて遅延リセット信号として出力する第３５のインバータと、該第３５のインバータの出力信号とパイプラッチ入力コントロール信号のソース信号とを入力として、前記フリップフロップ部の第１のコントロール信号を出力する第１６のＮＡＮＤゲートと、該第１６のＮＡＮＤゲートの出力信号を反転させて第２のコントロール信号を出力する第３６のインバータとを備えることを特徴とする第四十三の発明に記載のマルチポートメモリ装置を提供する。
第四十五の発明としては、前記フリップフロップ部が、前記フリップフロップコントロール信号生成部の出力信号及び前記遅延リセット信号をコントロール信号として、第６の単位フリップフロップ回路の出力信号を伝達する第５の単位フリップフロップ回路と、前記フリップフロップコントロール信号生成部の出力信号及び前記リセット信号をコントロール信号として、第５の単位フリップフロップ回路の出力信号を伝達する第６の単位フリップフロップ回路とを備えることを特徴とする第四十四の発明に記載のマルチポートメモリ装置を提供する。
第四十六の発明としては、前記第５の単位フリップフロップ回路が、前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第６の単位フリップフロップ回路の出力信号を伝達する第２３のトランスミッションゲートと、該第２３のトランスミッションゲートの出力信号をラッチし、遅延リセット信号に応答してリセットする第５のラッチ回路と、該第５のラッチ回路の出力信号を反転させる第３７のインバータと、前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第３７のインバータの出力信号を伝達する第２４のトランスミッションゲートと、前記第２のトランスミッションゲートの出力信号をラッチする第２のラッチ回路と、前記第５のラッチ回路の出力信号を反転させる第３８のインバータとを備えることを特徴とする第四十五の発明に記載のマルチポートメモリ装置を提供する。
第四十七の発明としては、前記第５のラッチ回路が、前記第６の単位フリップフロップ回路の出力信号を第１の入力信号とし、遅延リセット信号を第２の入力信号とする第１７のＮＡＮＤゲートと、該第１７のＮＡＮＤゲートの出力信号を反転させて第１７のＮＡＮＤゲートの第１の入力信号として用いる第３９のインバータとを備えることを特徴とする第四十六の発明に記載のマルチポートメモリ装置を提供する。
第四十八の発明としては、前記第６の単位フリップフロップ回路が、前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第１のフリップフロップ回路の出力信号を伝達する第２５のトランスミッションゲートと、該第２５のトランスミッションゲートの出力信号をラッチし、リセット信号に応答してリセットする第６のラッチ回路と、該第６のラッチ回路の出力信号を反転させる第４０のインバータと、前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第４０のインバータの出力信号を伝達する第２６のトランスミッションゲートと、該第２６のトランスミッションゲートの出力信号をラッチする第７のラッチ回路と、該第７のラッチ回路の出力信号を反転させる第４１のインバータとを備えることを特徴とする第四十六の発明に記載のマルチポートメモリ装置を提供する。
第四十九の発明としては、前記第６のラッチ回路が、前記第５の単位フリップフロップ回路の出力信号を第１の入力信号とし、リセット信号を第２の入力信号とする第７のＮＯＲゲートと、該第７のＮＯＲゲートの出力信号を反転させて第７のＮＯＲゲートの第１の入力信号として用いる第４２のインバータとを備えることを特徴とする第四十八の発明に記載のマルチポートメモリ装置を提供する。
第五十の発明としては、前記パイプラッチ入力コントロール信号出力部が、前記パイプラッチ入力コントロール信号のソース信号及び第５の単位フリップフロップ回路の出力信号を結合して第１のパイプラッチ入力コントロール信号として出力する第１のパイプラッチ入力コントロール信号出力部と、前記パイプラッチ入力コントロール信号のソース信号及び第６の単位フリップフロップ回路の出力信号を結合して第２のパイプラッチ入力コントロール信号に出力する第２のパイプラッチ入力コントロール信号出力部とを備えることを特徴とする第四十九の発明に記載のマルチポートメモリ装置を提供する。
第五十一の発明としては、前記第１のパイプラッチ入力コントロール信号出力部が、前記第５の単位フリップフロップ回路の出力信号及び前記パイプラッチ入力コントロール信号のソース信号を入力とする第１８のＮＡＮＤゲートと、該第１８のＮＡＮＤゲートの出力信号をドライブして第１のパイプラッチ入力コントロール信号として出力する第４３のインバータ及び第４４のインバータとを備えることを特徴とする第五十の発明に記載のマルチポートメモリ装置を提供する。
第五十二の発明としては、前記第２のパイプラッチ入力コントロール信号出力部が、前記第６の単位フリップフロップ回路の出力信号及び前記パイプラッチ入力コントロール信号のソース信号を入力とする第１９のＮＡＮＤゲートと、該第１９のＮＡＮＤゲートの出力信号をドライブして第２のパイプラッチ入力コントロール信号として出力する第４５のインバータ及び第４６のインバータとを備えることを特徴とする第五十一の発明に記載のマルチポートメモリ装置。
第五十三の発明としては、前記カラムアドレス選択部が、データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを介してカラムアドレス信号を生成する回路であることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第五十四の発明としては、前記カラムアドレス選択部が、書き込み動作時にカラムアドレス信号を生成する書き込みカラムアドレス信号生成部と、読み出し動作時にカラムアドレス信号を生成する読み出しカラムアドレス信号生成部とを備えることを特徴とする第五十三の発明に記載のマルチポートメモリ装置を提供する。
第五十五の発明としては、前記書き込みカラムアドレス信号生成部が、前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第２７のトランスミッションゲートと、該第２７のトランスミッションゲートの出力信号をラッチする第８のラッチ回路と、該第８のラッチ回路の出力信号を反転させる第４７のインバータと、該第４７のインバータの出力信号をゲート入力とする第４のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、前記書き込み信号を反転させる第４８のインバータと、該第４８のインバータの出力信号をゲート入力とする第５のＰＭＯＳトランジスタと、前記書き込み信号をゲート入力とする第４のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第９のラッチ回路とを備えることを特徴とする第五十四の発明に記載のマルチポートメモリ装置を提供する。
第五十六の発明としては、前記読み出しカラムアドレス信号生成部が、前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをゲート入力とする第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタと、前記読み出しコマンドを反転させる第４９のインバータと、該第４９のインバータの出力信号をゲート入力とする第７のＰＭＯＳトランジスタと、前記読み出しコマンドをゲート入力とする第７のＮＭＯＳトランジスタと、前記第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第１０のラッチ回路とを備えることを特徴とする第五十五の発明に記載のマルチポートメモリ装置を提供する。
第五十七の発明としては、前記ポート伝達部が、４つのポート伝達回路を備えることを特徴とする第五の発明に記載のマルチポートメモリ装置を提供する。
第五十八の発明としては、前記ポート伝達回路が、読み出しデータ及びポート選択信号を入力とする第８のＮＯＲゲートと、該第８のＮＯＲゲートの出力信号を反転させる第５０のインバータと、該第５０のインバータの出力信号をゲート入力として、選択されるポートに読み出しデータを伝達する第８のＰＭＯＳトランジスタと、前記ポート選択信号を反転させる第５１のインバータと、前記読み出しデータ及び第５１のインバータの出力信号を入力とする第２０のＮＡＮＤゲートと、該第２０のＮＡＮＤゲートの出力信号を反転させる第５２のインバータと、該第５２のインバータの出力信号をゲート入力として、選択されるポートに読み出しデータを伝達する第８のＮＭＯＳトランジスタとを備えることを特徴とする第五十七の発明に記載のマルチポートメモリ装置を提供する。
第五十九の発明としては、前記データ一時格納部が、前記パイプラッチ部から印加される読み出しデータをゲート入力とする第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタと、前記読み出しクロックを反転させる第５３のインバータと、該第５３のインバータの出力信号をゲート入力とする第１０のＰＭＯＳトランジスタと、前記読み出しクロックをゲート入力とする第１０のＮＭＯＳトランジスタと、前記第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタの出力信号をラッチする第１１のラッチ回路と、該第１１のラッチ回路の出力信号をドライブして前記データを出力する第５４のインバータ及び第５５のインバータとを備えることを特徴とする第五の発明に記載のマルチポートメモリ装置を提供する。
第六十の発明としては、前記パイプラッチ部が、６４ビットの読み出しデータを１６ビットずつ一度に伝達するために４つのパイプラッチ回路を備えることを特徴とする第二の発明に記載のマルチポートメモリ装置を提供する。
第六十一の発明としては、前記第１のパイプラッチ回路が、第１のパイプラッチ入力コントロール信号に応答して読み出しデータをラッチし、第１のパイプラッチ出力コントロール信号に応答して読み出しデータを出力する第１の単位パイプラッチ回路と、第２のパイプラッチ入力コントロール信号に応答して読み出しデータをラッチし、第５のパイプラッチ出力コントロール信号に応答して読み出しデータを出力する第２の単位パイプラッチ回路とを備えることを特徴とする第六十の発明に記載のマルチポートメモリ装置を提供する。
第六十二の発明としては、前記第１の単位パイプラッチ回路が、前記読み出しデータをゲート入力とする第１１のＰＭＯＳトランジスタ及び第１１のＮＭＯＳトランジスタと、前記第１のパイプラッチ入力コントロール信号を反転させる第５６のインバータと、該第５６のインバータの出力信号をゲート入力とする第１２のＮＭＯＳトランジスタと、前記第５６のインバータの出力信号を反転させる第５７のインバータと、該第５７のインバータの出力信号をゲート入力とする第１２のＰＭＯＳトランジスタと、前記第１１のＰＭＯＳトランジスタ及び第１１のＮＭＯＳトランジスタの出力信号をラッチする第１２のラッチ回路と、該第１２のラッチ回路の出力信号をゲート入力として、読み出しデータを出力する第１３のＰＭＯＳトランジスタ及び第１３のＮＭＯＳトランジスタと、前記第１のパイプラッチ出力コントロール信号を反転させる第５８のインバータと、該第５８のインバータの出力信号をゲート入力とする第１４のＮＭＯＳトランジスタと、前記第５８のインバータの出力信号を反転させる第５９のインバータと、該第５９のインバータの出力信号をゲート入力とする第１４のＰＭＯＳトランジスタとを備えることを特徴とする第六十一の発明に記載のマルチポートメモリ装置を提供する。
第六十三の発明としては、前記読み出しクロック生成部が、前記バンクに接近するポート情報を受け取り、各ポートから印加される１８ビット単位の並列化データを受信して第１のデータフレーム及び第２のデータフレームを出力するＲＸ受信部と、該ＲＸ受信部を介して入力された前記第１のデータフレームをデコードし、内部コマンドを生成するコマンドデコーダと、前記読み出しデータをバンク制御部の外部に伝達するために必要なコントロール信号のソース信号を生成する読み出しデータ出力フラグ信号生成部と、前記パイプラッチ部に格納された６４ビットの前記読み出しデータを１６ビットずつ分割して、順次前記ポートに伝達するコントロール信号を生成する読み出しデータ出力制御部とを備えることを特徴とする第一の発明および第二の発明に記載のマルチポートメモリ装置。
第六十四の発明としては、前記カラムアドレス信号生成部が、データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを介してカラムアドレス信号を生成する回路であることを特徴とする第三の発明に記載のマルチポートメモリ装置を提供する。
第六十五の発明としては、前記カラムアドレス信号生成部が、書き込み動作時にカラムアドレス信号を生成する書き込みカラムアドレス信号生成部と、読み出し動作時にカラムアドレス信号を生成する読み出しカラムアドレス信号生成部とを備えることを特徴とする第六十四の発明に記載のマルチポートメモリ装置を提供する。
第六十六の発明としては、前記書き込みカラムアドレス信号生成部が、前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第２７のトランスミッションゲートと、該第２７のトランスミッションゲートの出力信号をラッチする第８のラッチ回路と、該第８のラッチ回路の出力信号を反転させる第４７のインバータと、該第４７のインバータの出力信号をゲート入力とする第４のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、前記書き込み信号を反転させる第４８のインバータと、該第４８のインバータの出力信号をゲート入力とする第５のＰＭＯＳトランジスタと、前記書き込み信号をゲート入力とする第４のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第９のラッチ回路とを備えることを特徴とする第六十五の発明記載のマルチポートメモリ装置。
第六十七の発明としては、前記読み出しカラムアドレス信号生成部が、前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをゲート入力とする第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタと、前記読み出しコマンドを反転させる第４９のインバータと、該第４９のインバータの出力信号をゲート入力とする第７のＰＭＯＳトランジスタと、前記読み出しコマンドをゲート入力とする第７のＮＭＯＳトランジスタと、前記第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第１０のラッチ回路とを備えることを特徴とする第六十六の発明に記載のマルチポートメモリ装置を提供する。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
図４は、本発明の一実施形態に係るマルチポートメモリ装置の読み出し動作に対する概念を説明するための図である。
同図に示すように、読み出しコマンドＣＡＳＰＲＤが印加された後、クロックＣＬＫに応答して１６ビット単位の読み出しデータＴＸＤ＿Ｐｉ<０：１５>が４クロックにわたってバンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３に印加される。また、読み出しコマンドＣＡＳＰＲＤがアクティブになった後、内部設定にしたがって読み出しデータＴＸＤ＿Ｐｉ<０：１５>が出力されるクロックＣＬＫのクロックレイテンシｃｌに合せて伝達され得る。
図５は、本発明の一実施形態に係るマルチポートメモリ装置の読み出し動作のための読み出し回路を示したブロック図である。
同図に示すように、バンクＢＡＮＫ０〜ＢＡＮＫ７にアクセスするポート情報を受け取り、各ポートから印加される１８ビット単位の並列化データを受信するＲＸ受信部５０１、当該ＲＸ受信部５０１を介して生成されたデータフレームをデコードして内部コマンドを生成するコマンドデコーダ５０２、読み出しコマンドフレームにおいて読み出しアドレスであるカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットに応答してカラムアドレス信号を生成するカラムアドレス信号生成部５０３、読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥを生成する読み出しデータ出力フラグ信号生成部５０４、メモリセルから読み出した読み出しデータを第１のグローバル入出力ラインＧＩＯ＿ｏｕｔに伝達するＩ／Ｏ感知増幅器５０７、読み出しデータを一時格納するパイプラッチ部５０８のコントロール信号を生成するＩ／Ｏ感知増幅器・パイプラッチコントロール信号生成部５０５、パイプラッチ部５０８に格納された６４ビットの読み出しデータを１６ビットずつ分割して、順次ポートＰＯＲＴ０〜ＰＯＲＴ３に伝達するコントロール信号を生成する読み出しデータ出力制御部５０６、当該読み出しデータ出力制御部５０６の出力信号に応じてポートＰＯＲＴ０〜ＰＯＲＴ３を選択し、読み出しデータを伝達する読み出しデータ出力部５０９を備える。
ここで、Ｉ／Ｏ感知増幅器・パイプラッチコントロール信号生成部５０５、読み出しデータ出力制御部５０６、及び読み出しデータ出力部５０９は、複数のブロックからなるが、これを各構成要素別に説明すると、次のとおりである。
まず、Ｉ／Ｏ感知増幅器・パイプラッチコントロール信号生成部５０５は、読み出しコマンドＣＡＳＰＲＤに対応（このときの対応は、読み出しコマンドに対して一定遅延時間情報を有した状態で対応することを意味する）するＢＡＹＰ信号を生成するＢＡＹＰ生成回路５１０、ＢＡＹＰ信号に応答してＩ／Ｏ感知増幅器コントロール信号ＩＯＳＴＢＰ及びＳＴＢＰＩＮ信号を生成するＩ／Ｏ感知増幅器制御回路５１１、ＳＴＢＰＩＮ信号に応答して、読み出しコマンドＣＡＳＰＲＤが発生するたびに生成され、パイプラッチ入力コントロール信号ＰＩＮｂを生成するパイプラッチ入力制御回路５１２を備える。
次に、読み出しデータ出力制御部５０６は、パイプラッチ部５０８の出力をコントロールするパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>のソース信号であるＰＯＵＴＥＮｂ<０：３>信号と、読み出しデータ出力部５０９の第１のコントロール信号として、読み出しクロックＲＣＬＫのソース信号であるＲＣＬＫＥＮｂ<０：３>信号と、読み出しデータ出力部５０９の第２のコントロール信号として、ポート選択信号ＤＲＶＥＮＰｂ<０：３>のソース信号であるＤＯＵＴＥＮ＿Ｐ<０：３>信号を生成する出力イネーブル信号生成回路５１３、当該出力イネーブル信号生成回路５１３の出力信号であるＰＯＵＴＥＮｂ<０：３>信号に応答してパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>を生成するパイプラッチ出力制御回路５１４、出力イネーブル信号生成回路５１３の出力信号であるＲＣＬＫＥＮｂ<０：３>信号に応答して読み出しクロックＲＣＬＫを生成する読み出しクロック生成回路５１５、出力イネーブル信号生成回路５１３の出力信号である ＤＯＵＴＥＮ＿Ｐ<０：３>信号に応答してポート選択信号ＤＲＶＥＮＰｂ<０：３>を生成するポート選択信号生成回路５１６を備える。
次いで、読み出しデータ出力部５０９は、読み出しクロック生成回路５１５の出力信号である読み出しクロックＲＣＬＫをコントロール信号として、パイプラッチ部５０８から伝達される読み出しデータを格納する一時格納回路５１７、ポート選択信号ＤＲＶＥＮＰｂ<０：３>をコントロール信号として、一時格納回路５１７から伝達される読み出しデータをポートＰＯＲＴ０〜ＰＯＲＴ３に伝達するポート伝達回路５１８を備える。
図６Ａは、図５のＲＸ受信部５０１を示した回路図である。
ＲＸ受信部５０１は、並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>のうちの１つを選択してクロックＣＬＫにクロッキングする回路であって、これを説明するため、図６を参照すると、ＲＸ受信部５０１は、各ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７> を入力とし、どのポートＰＯＲＴ０〜ＰＯＲＴ３から伝達されるデータを受信するかを表すバンク選択信号ＢＫＥＮ＿Ｐ<０：３>をコントロール信号とするＭＵＸ部６０１（ＭＵＸ<０：１７>＿４×１)、当該ＭＵＸ部６０１の出力信号を入力とし、クロックＣＬＫをコントロール信号とするフリップフロップ回路６０３（ＤＦＦ）で実現することができる。
ここで、ＭＵＸ部６０１は、印加される各ポートＰＯＲＴ０〜ＰＯＲＴ３の１８ビットの並列化データＰ０＿ＲＸ<０：１７>、Ｐ１＿ＲＸ<０：１７>、Ｐ２＿ＲＸ<０：１７>、Ｐ３＿ＲＸ<０：１７>に対応するよう備えられなければならず、フリップフロップ回路６０３も同様に備えられなければならない。
例えば、最初のビットデータＰ０＿ＲＸ<０>、Ｐ１＿ＲＸ<０>、Ｐ２＿ＲＸ<０>、Ｐ３＿ＲＸ<０>を受信しようとするなら、バンク選択信号ＢＫＥＮ＿Ｐ<０：３>をコントロール信号とする第１のＭＵＸ（ＭＵＸ０＿４×１）、当該第１のＭＵＸ（ＭＵＸ０＿４×１）の出力信号を入力とし、クロックＣＬＫをコントロール信号とする第１のフリップフロップ回路ＤＦＦ０が備えられなければならない。
バンク選択信号ＢＫＥＮ＿Ｐ<０>が論理レベルハイであれば、第１のポートＰＯＲＴ０から印加される並列化データＰ０＿ＲＸ<０：１７>をＭＵＸ部６０１を介して受け取る。このように、ＭＵＸ部６０１を経た並列化データＰ０＿ＲＸ<０：１７> は、フリップフロップ回路６０３によってクロックＣＬＫに同期する。
そして、ＲＸ受信部５０１の出力である８ビットのＢ＿ＲＸＴ<１０：１７>及び１７ビットのＢ＿ＲＸＤ<０：１６>は、書き込みコマンドフレームにも、書き込みデータフレームにもなることができる。すなわち、ＲＸ受信部５０１は、１８ビットのＢ＿ＲＸＴ<０：１７>及び１８ビットのＢ＿ＲＸＤ<０：１７>を出力してデータフレームに合うように配列するものである。
図６Ｂは、フリップフロップ回路６０３内に備えられた第１のフリップフロップＤＦＦ０を具体的に示した図である。
第１のフリップフロップＤＦＦ０は、第１のＭＵＸＭＵＸ０＿４×１の出力信号Ａ<０>を反転させる第１のインバータＩＮＶ１、クロックＣＬＫに応答して第１のインバータＩＮＶ１の出力信号を伝達する第１のトランスミッションゲートＴＧ１、当該第１のトランスミッションゲートＴＧ１の出力信号をラッチして書き込みコマンドフレームＢ＿ＲＸＴ<０：１７>として出力するラッチ回路６０７、当該ラッチ回路６０７の出力信号を反転させる第２のインバータＩＮＶ２、クロックＣＬＫに応答して第２のインバータＩＮＶ２の出力信号を伝達する第２のトランスミッションゲートＴＧ２、第２のトランスミッションゲートＴＧ２の出力信号をラッチして書き込みデータフレームＢ＿ＲＸＤ<０：１７>として出力するラッチ回路６０９で実現することができる。
ここで、ラッチ回路６０７及びラッチ回路６０９は、偶数個のインバータで実現することができる。フリップフロップ回路６０３に備えられた残りのフリップフロップＤＦＦ１〜ＤＦＦ１７の内部構成は、前記図６Ｂに示された第１のフリップフロップＤＦＦ０と類似した構造を有する。
このように、ＲＸ受信部５０１から生成されたデータフレームは、コマンドデコーダ５０２に印加されて内部コマンドを生成することになる。
図７は、図５のコマンドデコーダ５０２の読み出しコマンド生成回路５０２Ａを示した回路図である。
同図に示すように、コマンドデコーダ５０２の読み出しコマンド生成回路５０２Ａは、ＲＸ受信部５０１からの出力のうち、Ｂ＿ＲＸＴ<１７：１２>を入力として、読み出しコマンドフレームが「１００×１０」のとき、読み出しコマンドＣＡＳＰＲＤを生成する。
このために、コマンドデコーダ５０２の読み出しコマンド生成回路５０２Ａは、Ｂ＿ＲＸＴ<１６>のアクティブビットを反転させる第３のインバータＩＮＶ３、Ｂ＿ＲＸＴ<１７>のコマンドビットと第３のインバータＩＮＶ３との出力信号を入力とする第１のＮＡＮＤゲートＮＡＮＤ１、Ｂ＿ＲＸＴ<１５>の書き込みビットを反転させる第４のインバータＩＮＶ４、Ｂ＿ＲＸＴ<１２>のＥＳＣビットを反転させる第５のインバータＩＮＶ５、Ｂ＿ＲＸＴ<１３>の読み出しビットと第４のインバータＩＮＶ４の出力信号と第５のインバータＩＮＶ５の出力信号とを入力とする第２のＮＡＮＤゲートＮＡＮＤ２、第１のＮＡＮＤゲートＮＡＮＤ１と第２のＮＡＮＤゲートＮＡＮＤ２との出力信号を入力とする第１のＮＯＲゲートＮＯＲ１、及びクロックＣＬＫと第１のＮＯＲゲートＮＯＲ１との出力信号を入力として、読み出しコマンドＣＡＳＰＲＤを出力する第３のＮＡＮＤゲートＮＡＮＤ３で実現することができる。
また、このように生成された内部コマンドと、ＲＸ受信部５０１から生成されたデータフレームとを入力として、カラムアドレスを生成する。
図８は、図５のカラムアドレス生成回路５０３に備えられたカラムアドレス生成部５０３Ａを示した回路図である。
カラムアドレス生成部５０３Ａは、第２のデータフレームＢ＿ＲＸＤ<０：５>の各ビットごとに割り当てられ、カラムアドレスＹＡＤＤ<０：５>の該当ビットを生成する。したがって、図５に示されたカラムアドレス生成回路５０３には、６つのカラムアドレス生成部５０３Ａが備えられる。
図８に示すように、カラムアドレス選択回路５０３は、読み出しコマンドＣＡＳＰＲＤが論理レベルハイの区間において、第２のデータフレームＢ＿ＲＸＤ<０：５>のカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットに対応するカラムアドレス信号を生成する。
このために、カラムアドレス生成部５０３Ａは、書き込み時にカラムアドレス信号ＹＡＤＤを生成する書き込みカラムアドレス信号生成部８０５、読み出し時にカラムアドレス信号ＹＡＤＤを生成する読み出しカラムアドレス信号生成部８０７を備える。
ここで、書き込みカラムアドレス信号生成部８０５は、書き込みコマンドＥＣＡＳＰＷＴに応答して、第２のデータフレームＢ＿ＲＸＤ<０：５>のカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第３のトランスミッションゲートＴＧ３、当該第３のトランスミッションゲートＴＧ３の出力信号をラッチするラッチ回路８０１、当該ラッチ回路８０１の出力信号を反転させる第６のインバータＩＮＶ６、当該第６のインバータＩＮＶ６の出力信号をゲート入力とする第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２、書き込み信号ＣＡＳＰＷＴを反転させる第７のインバータＩＮＶ７、当該第７のインバータＩＮＶ７の出力信号をゲート入力とする第２のＰＭＯＳトランジスタＰ２、書き込み信号ＣＡＳＰＷＴをゲート入力とする第１のＮＭＯＳトランジスタＮ１、並びに第２のＰＭＯＳトランジスタＰ２及び第１のＮＭＯＳトランジスタＮ１の出力信号をラッチし、書き込み時のカラムアドレス信号ＹＡＤＤとして出力する第２のラッチ回路８０３で実現することができる。
読み出しカラムアドレス信号生成部８０７は、第２のデータフレームＢ＿ＲＸＤ<０：５>のカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをゲート入力とする第３のＰＭＯＳトランジスタＰ３及び第４のＮＭＯＳトランジスタＮ４、読み出しコマンドＣＡＳＰＲＤを反転させる第８のインバータＩＮＶ８、当該第８のインバータＩＮＶ８の出力信号をゲート入力とする第４のＰＭＯＳトランジスタＰ４、読み出しコマンドＣＡＳＰＲＤの出力信号をゲート入力とする第３のＮＭＯＳトランジスタＮ３、並びに第４のＰＭＯＳトランジスタＰ４及び第３のＮＭＯＳトランジスタＮ３の出力信号をラッチし、読み出し時のカラムアドレス信号ＹＡＤＤに出力する第２のラッチ回路８０３で実現することができる。
図９Ａは、図５の読み出しデータ出力フラグ信号生成部５０４を示した回路図である。
読み出しデータ出力フラグ信号生成部５０４は、読み出しコマンドＣＡＳＲＤに応答して生成されるＢＳＴ０５ｂ信号を生成するスタータ回路９０１、クロックＣＬＫをコントロール信号として、ＢＳＴ０５ｂ信号を半クロックシフト及びインバーティング（ｉｎｖｅｒｔｉｎｇ）するフリップフロップ部９０２、当該フリップフロップ部９０２の出力信号であるＢＳＴ０５ｂ信号、ＢＳＴ１０信号、ＢＳＴ１５ｂ信号、ＢＳＴ２０信号、及びＢＳＴ２５ｂ信号を結合して読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥを出力する出力回路９０３を備える。
ここで、読み出しデータ出力フラグ信号生成部５０４を構成するスタータ回路９０１、フリップフロップ部９０２、及び出力回路９０３の実現回路について説明すると、次のとおりである。
まず、スタータ回路９０１は、当該スタータ回路９０１の出力信号であるＢＳＴ０５ｂ信号を反転させる第９のインバータＩＮＶ９、当該第９のインバータＩＮＶ９の出力信号及びクロックＣＬＫを入力とする第４のＮＡＮＤゲートＮＡＮＤ４、当該第４のＮＡＮＤゲートＮＡＮＤ４の出力信号をゲート入力とする第５のＰＭＯＳトランジスタＰ５及び第５のＮＭＯＳトランジスタＮ５、読み出しコマンドＣＡＳＰＲＤをゲート入力とする第６のＮＭＯＳトランジスタＮ６、第５のＰＭＯＳトランジスタＰ５及び第５のＮＭＯＳトランジスタＮ５の出力信号をラッチする第１のラッチ回路９０５、クロックＣＬＫをコントロール信号として、第１のラッチ回路９０５の出力信号を伝達する第４のトランスミッションゲートＴＧ４、当該第４のトランスミッションゲートＴＧ４の出力信号をラッチしてＢＳＴ０５ｂ信号として出力する第２のラッチ回路９０６で実現することができる。
次に、フリップフロップ部９０２は、２つのフリップフロップ回路ＤＦＦ１８、ＤＦＦ１９を備えるが、第１８のフリップフロップ回路ＤＦＦ１８は、ＢＳＴ０５ｂ信号を受信して、ＢＳＴ１０信号及びＢＳＴ１５ｂ信号を生成し、第１９のフリップフロップ回路ＤＦＦ１９は、第１８のフリップフロップ回路ＤＦＦ１８の出力信号のうち、ＢＳＴ１５ｂ信号を受信して、ＢＳＴ２０信号及びＢＳＴ２５ｂ信号を生成する。
ここで、第１８のフリップフロップ回路ＤＦＦ１８及び第１９のフリップフロップ回路ＤＦＦ１９は同じ回路として実現されるため、構造の説明は、第１９のフリップフロップ回路ＤＦＦ１９のみについて説明する。
第１９のフリップフロップ回路ＤＦＦ１９は、クロックＣＬＫをコントロール信号として、ＢＳＴ１５ｂ信号を伝達する第５のトランスミッションゲートＴＧ５、当該第５のトランスミッションゲートＴＧ５の出力信号をラッチしてＢＳＴ２５ｂ信号を出力する第３のラッチ回路９０７、クロックＣＬＫをコントロール信号として、第３のラッチ回路９０７の出力信号を伝達する第６のトランスミッションゲートＴＧ６、当該第６のトランスミッションゲートＴＧ６の出力信号をラッチしてＢＳＴ２０信号を出力する第４のラッチ回路９０８で実現することができる。
最後に、出力回路９０３は、ＢＳＴ１０信号を反転させる第１０のインバータＩＮＶ１０、当該第１０のインバータＩＮＶ１０の出力信号及びＢＳＴ０５ｂ信号を入力とする第５のＮＡＮＤゲートＮＡＮＤ５、ＢＳＴ２０信号を反転させる第１１のインバータＩＮＶ１１、ＢＳＴ１５ｂ信号、ＢＳＴ２５ｂ信号、及び第１１のインバータＩＮＶ１１の出力信号を入力とする第６のＮＡＮＤゲートＮＡＮＤ６、当該第６のＮＡＮＤゲートＮＡＮＤ６及び第５のＮＡＮＤゲートＮＡＮＤ５の出力信号を入力とする第２のＮＯＲゲートＮＯＲ２、並びに当該第２のＮＯＲゲートＮＯＲ２の出力信号を反転させて読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥに出力する第１２のインバータＩＮＶ１２で実現することができる。
図９Ｂは、読み出しデータ出力フラグ信号生成部５０４の動作を示したタイミング図である。
スタータ回路９０１において読み出しコマンドＣＡＳＰＲＤの立ち下がりエッジに立ち下がり、読み出しコマンドＣＡＳＰＲＤの立ち下がりエッジからクロックＣＬＫの１クロック後に立ち上がるＢＳＴ０５ｂ信号を生成する。そして、ＢＳＴ０５ｂ信号をフリップフロップ部９０２においてクロックＣＬＫの半クロック分遅延し、反転させてＢＳＴ１０信号を生成する。このような方法により、ＢＳＴ１５ｂ信号、ＢＳＴ２０信号、及びＢＳＴ２５ｂ信号を生成し、出力回路９０３においてＢＳＴ０５ｂ信号、ＢＳＴ１０信号、ＢＳＴ１５ｂ信号、ＢＳＴ２０信号、及びＢＳＴ２５ｂ信号を結合して読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥを生成する。
このように生成された読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥは、読み出しデータ出力制御部５０６におけるコントロール信号として用いられる。
図１０は、図５のＢＡＹＰ生成回路５１０を示した回路図である。
同図に示すように、ＢＡＹＰ生成回路５１０は、書き込みコマンドによって生成される書き込み信号ＣＡＳＰＷＴ及び読み出しコマンドＣＡＳＰＲＤを入力とする第３のＮＯＲゲートＮＯＲ３、当該第３のＮＯＲゲートＮＯＲ３の出力信号及び第８のＮＡＮＤゲートＮＡＮＤ８の出力信号を入力とする第７のＮＡＮＤゲートＮＡＮＤ７、当該第７のＮＡＮＤゲートＮＡＮＤ７の出力信号を遅延させる遅延回路１５１、当該遅延回路１５１の出力信号を反転させる第１３のインバータＩＮＶ１３、第７のＮＡＮＤゲートＮＡＮＤ７の出力信号、リセット信号ＲＳＴｂ、及び第１３のインバータＩＮＶ１３の出力信号を入力とする第８のＮＡＮＤゲートＮＡＮＤ８、第１３のインバータＩＮＶ１３の出力信号及び第８のＮＡＮＤゲートＮＡＮＤ８の出力信号を入力とする第９のＮＡＮＤゲートＮＡＮＤ９、並びに当該第９のＮＡＮＤゲートＮＡＮＤ９の出力信号を反転させてＢＡＹＰ信号を生成する第１４のインバータＩＮＶ１４として実現することができる。
ここで、ＢＡＹＰ信号は、読み出しコマンドＣＡＳＰＲＤに対応（このときの対応は、読み出しコマンドに対して一定遅延時間情報{遅延回路１５１の遅延時間情報}を有した状態で対応）する信号であって、これは、Ｉ／Ｏ感知増幅器制御回路５１１に入力され、Ｉ／Ｏ感知増幅器５０７のコントロール信号のソース信号として用いられる。そして、Ｉ／Ｏ感知増幅器制御回路５１１は、Ｉ／Ｏ感知増幅器コントロール信号ＩＯＳＴＢＰだけでなく、パイプラッチ部５０８のコントロール信号のソース信号であるＳＴＢＰＩＮ信号も生成する。
図１１は、図５のパイプラッチ入力制御回路５１２を示した回路図である。
同図に示すように、パイプラッチ入力制御回路５１２は、Ｉ／Ｏ感知増幅器制御回路５１１の出力信号であるＳＴＢＰＩＮ信号を受信して、フリップフロップ部１７２のコントロール信号であるＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号を生成するフリップフロップコントロール信号生成部１７１、２つのフリップフロップ回路を備え、フリップフロップコントロール信号生成部１７１の出力信号であるＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号をコントロール信号として、他のフリップフロップの出力信号を伝達するフリップフロップ部１７２、当該フリップフロップ部１７２の出力信号をＳＴＢＰＩＮ信号と結合してパイプラッチ入力コントロール信号ＰＩＮｂ<０：１>を出力する出力部１７３を備える。
このような構成要素を有するパイプラッチ入力制御回路５１２を更に詳しく説明すると、次のとおりである。
まず、フリップフロップコントロール信号生成部１７１は、リセット反転信号ＲＳＴｂを反転させてリセット信号ＲＳＴとして出力する第１５のインバータＩＮＶ１５、当該第１５のインバータＩＮＶ１５と連係して遅延時間情報の分遅延させて出力するリセット反転信号ＲＳＴｂとして出力する第１６のインバータＩＮＶ１６、当該第１６のインバータＩＮＶ１６の出力信号及びＳＴＢＰＩＮ信号を入力として、フリップフロップ部１７２のコントロール信号であるＰＩＮＣＬＫｂ信号を出力する第１０のＮＡＮＤゲートＮＡＮＤ１０、当該第１０のＮＡＮＤゲートＮＡＮＤ１０の出力信号を反転させてＰＩＮＣＬＫ信号を出力する第１７のインバータＩＮＶ１７として実現することができる。
そして、フリップフロップ部１７２は、第１のフリップフロップＤＦＦ＿Ｒ及び第２のフリップフロップＤＦＦ＿Ｓを備えるが、まず、第１のフリップフロップＤＦＦ＿Ｒは、フリップフロップコントロール信号生成部１７１から出力されたＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号をコントロール信号として、第２のフリップフロップＤＦＦ＿Ｓの出力信号Ｋ<０>を伝達する第７のトランスミッションゲートＴＧ７、当該第７のトランスミッションゲートＴＧ７の出力信号をラッチし、リセット反転信号ＲＳＴｂに応答してリセットする第１のラッチ回路１７４、当該第１のラッチ回路１７４の出力信号を反転させる第１８のインバータＩＮＶ１８、ＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号をコントロール信号として、第１８のインバータＩＮＶ１８の出力信号を伝達する第８のトランスミッションゲートＴＧ８、当該第８のトランスミッションゲートＴＧ８の出力信号をラッチする第２のラッチ回路１７５、並びに当該第２のラッチ回路１７５の出力信号を反転させる第１９のインバータＩＮＶ１９で実現することができる。また、第１のラッチ回路１７４は、第２のフリップフロップＤＦＦ＿Ｓの出力信号Ｋ<０>を第１の入力信号とし、リセット反転信号ＲＳＴｂを第２の入力信号とする第１１のＮＡＮＤゲートＮＡＮＤ１１、当該第１１のＮＡＮＤゲートＮＡＮＤ１１の出力信号を反転させて第１１のＮＡＮＤゲートＮＡＮＤ１１の第１の入力信号として用いる第２０のインバータＩＮＶ２０として実現することができる。
次に、第２のフリップフロップＤＦＦ＿Ｓは、ＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号をコントロール信号として、第１のフリップフロップＤＦＦ＿Ｒの出力信号Ｋ<１>を伝達する第９のトランスミッションゲートＴＧ９、当該第９のトランスミッションゲートＴＧ９の出力信号をラッチし、リセット信号ＲＳＴに応答してリセットする第３のラッチ回路１７６、当該第３のラッチ回路１７６の出力信号を反転させる第２１のインバータＩＮＶ２１、ＰＩＮＣＬＫ信号及びＰＩＮＣＬＫｂ信号をコントロール信号として、第２１のインバータＩＮＶ２１の出力信号を伝達する第１０のトランスミッションゲートＴＧ１０、当該第１０のトランスミッションゲートＴＧ１０の出力信号をラッチする第４のラッチ回路１７７、並びに当該第４のラッチ回路１７７の出力信号を反転させる第２２のインバータＩＮＶ２２で実現することができる。また、第３のラッチ回路１７６は、第１のフリップフロップＤＦＦ＿Ｒの出力信号Ｋ<１>を第１の入力信号とし、リセット信号ＲＳＴを第２の入力信号とする第４のＮＯＲゲートＮＯＲ４、当該第４のＮＯＲゲートＮＯＲ４の出力信号を反転させて第４のＮＯＲゲートＮＯＲ４の第１の入力信号として用いる第２３のインバータＩＮＶ２３で実現することができる。
続いて、出力部１７３は、ＳＴＢＰＩＮ信号及び第１のフリップフロップＤＦＦ＿Ｒの出力信号Ｋ<１>を結合して、第１のパイプラッチ入力コントロール信号ＰＩＮｂ<１>を出力する第１の出力部ＰＤＲＶ１と、ＳＴＢＰＩＮ信号と第２のフリップフロップＤＦＦ＿Ｓの出力信号Ｋ<０>とを組み合わせて、第２のパイプラッチ入力コントロール信号ＰＩＮｂ<０>を出力する第２の出力部ＰＤＲＶ２とを備える。
ここで、第１の出力部及び第２の出力部ＰＤＲＶ１、ＰＤＲＶ２は、入力信号において違いがあるのみで、構成回路は同じ回路で実現することができるため、構成回路は、第１の出力部ＰＤＲＶ１についてのみ言及する。
第１の出力部ＰＤＲＶ１は、第１のフリップフロップＤＦＦ＿Ｒの出力信号Ｋ<１>及びＳＴＢＰＩＮ信号を入力とする第１２のＮＡＮＤゲートＮＡＮＤ１２、当該第１２のＮＡＮＤゲートＮＡＮＤ１２の出力信号を駆動して第１のパイプラッチ入力コントロール信号ＰＩＮｂ<１>を出力する第２４のインバータＩＮＶ２４及び第２５のインバータＩＮＶ２５で実現することができる。
このように生成された第１のパイプラッチ入力コントロール信号及び第２のパイプラッチ入力コントロール信号ＰＩＮｂ<０：１>は、パイプラッチ部５０８に印加されて入力コントロール信号として用いられる。
図１２は、図５の出力イネーブル信号生成回路５１３を示した回路図である。
同図に示すように、出力イネーブル信号生成回路５１３は、この出力イネーブル信号生成回路５１３が備えられている読み出しデータ出力制御部５０６において基礎的な制御信号を生成する回路であって、これは、最初信号生成回路２５１、最初信号分割回路２５２、及び出力回路２５３を備える。
これを用いた最初信号生成回路２５１は、入力部２５６、伝達部２５７、出力部２５８、及びクロック分割部２６１に分けられる。クロック分割部２６１は、クロックＣＬＫを反転させてＣＬＫｂ信号を出力する第３１のインバータＩＮＶ３１、当該第３１のインバータＩＮＶ３１の出力信号を反転させ、この第３１のインバータＩＮＶ３１と連係して遅延回路の役割を果たしてＣＬＫｄ信号を出力する第３２のインバータＩＮＶ３２を備える。入力部２５６は、読み出しデータ出力フラグ信号生成部５０４の出力信号である読み出しデータ出力フラグ信号ＹＢＳＴ＿ＯＥを反転させる第２６のインバータＩＮＶ２６、当該第２６のインバータＩＮＶ２６の出力信号及びクロックＣＬＫを入力とする第１３のＮＡＮＤゲートＮＡＮＤ１３、当該第１３のＮＡＮＤゲートＮＡＮＤ１３の出力信号を遅延させる第１の遅延回路ＤＬＹ１、第１３のＮＡＮＤゲートＮＡＮＤ１３の出力信号及び第１の遅延回路ＤＬＹ１の出力信号を入力とする第５のＮＯＲゲートＮＯＲ５、バンク選択信号ＢＫＥＮ_Ｐ<０：３>及び読み出しコマンドＣＡＳＰＲＤを入力とする第１４のＮＡＮＤゲートＮＡＮＤ１４、当該第１４のＮＡＮＤゲートＮＡＮＤ１４の出力信号を反転させる第２７のインバータＩＮＶ２７、当該第２７のインバータＩＮＶ２７の出力信号を反転させる第２８のインバータＩＮＶ２８、当該第２８のインバータＩＮＶ２８の出力信号を遅延させる第２の遅延回路ＤＬＹ２、第２８のインバータＩＮＶ２８の出力信号、第２の遅延回路ＤＬＹ２の出力信号、及び第５のＮＯＲゲートＮＯＲ５の出力信号を入力とする第１５のＮＡＮＤゲートＮＡＮＤ１５、当該第１５のＮＡＮＤゲートＮＡＮＤ１５の出力信号をゲート入力とする第６のＰＭＯＳトランジスタＰ６、第２７のインバータＩＮＶ２７の出力信号をゲート入力とする第７のＰＭＯＳトランジスタＰ７及び第７のＮＭＯＳトランジスタＮ７、第７のＰＭＯＳトランジスタＰ７及び第７のＮＭＯＳトランジスタＮ７の出力信号をラッチする第１のラッチ回路２５４、当該第１のラッチ回路２５４の前段に位置し、リセット反転信号ＲＳＴｂをゲート入力とする第８のＰＭＯＳトランジスタＰ８で実現することができる。
次いで、伝達部２５７は、ＣＬＫｄ信号をコントロール信号として、第１のラッチ回路２５４の出力信号を伝達する第１１のトランスミッションゲートＴＧ１１で実現することができる。
そして、出力部２５８は、第１１のトランスミッションゲートＴＧ１１の出力信号をラッチし、リセット反転信号ＲＳＴｂによりリセットされる第２のラッチ回路２５５、当該第２のラッチ回路２５５の出力信号を反転させてＯＥ０５信号を出力するインバータＩＮＶ２９で実現することができる。前記第２のラッチ回路２５５は、１つのＮＡＮＤゲートＮＡＮＤ１６及び１つのインバータＩＮＶ３０から構成される。
このように生成されたＯＥ０５信号を分割するために、最初信号分割回路２５２に伝達されるが、この最初信号分割回路２５２は、２つのフリップフロップ回路ＤＦＦ１＿Ｒ、ＤＦＦ２＿Ｒを備え、この２つのフリップフロップ回路ＤＦＦ１＿Ｒ、ＤＦＦ２＿Ｒは、出力信号に関連したものを除いて回路内部構造は同じであるため、第１のフリップフロップ回路ＤＦＦ１＿Ｒの内部回路について説明する。
第１のフリップフロップＤＦＦ１＿Ｒは、ＣＬＫｂ信号及びＣＬＫｄ信号をコントロール信号として、ＯＥ０５信号を伝達する第１２のトランスミッションゲートＴＧ１２、当該第１２のトランスミッションゲートＴＧ１２の出力信号をラッチし、リセット反転信号ＲＳＴｂによりリセットされる第３のラッチ回路２５９、当該第３のラッチ回路２５９の出力信号を反転させてＯＥ１０信号を出力する第３６のインバータＩＮＶ３６、ＣＬＫｂ信号及びＣＬＫｄ信号をコントロール信号として、第３６のインバータＩＮＶ３６の出力信号を伝達する第１３のトランスミッションゲートＴＧ１３、当該第１３のトランスミッションゲートＴＧ１３の出力信号をラッチする第４のラッチ回路２６０、並びに当該第４のラッチ回路２６０の出力信号を反転させてＯＥ１５信号を出力する第３７のインバータＩＮＶ３７で実現することができる。
上記と同様の過程を経る第２のフリップフロップＤＦＦ２＿Ｒでは、ＯＥ２０信号及びＯＥ２５信号が生成される。
ここで、ＯＥ０５信号、ＯＥ１０信号、ＯＥ１５信号、ＯＥ２０信号、及びＯＥ２５信号は、クロックＣＬＫの４クロック分のパルス幅を有し、最初に生成されるＯＥ０５信号から順にクロックＣＬＫに同期して生成される。また、ＯＥ以後の数字、すなわち、０５、１０、１５、２０、２５は、読み出しコマンドＣＡＳＰＲＤが発生した立ち上がりエッジで何クロック以後に信号が発生したのかを意味するものである。例えば、ＯＥ１０信号の場合、読み出しコマンドＣＡＳＰＲＤを発生させるクロックの立ち上がりエッジで１クロック以後に発生し、４クロック分のパルス幅を有する。
次に、出力回路２５３は、パイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>のソース信号であるＰＯＵＴＥＮｂ<０：３>信号と、読み出しクロックＲＣＬＫのソース信号であるＲＣＬＫＥＮｂ<０：３>信号と、ポート選択信号ＤＲＶＥＮＰｂ<０：３>のソース信号であるＤＯＵＴＥＮ＿Ｐ<０：３>信号とを出力するが、まず、ＰＯＵＴＥＮｂ<０：３>信号は、読み出しコマンドＣＡＳＰＲＤからシステムクロックの３サイクル後にデータが出力されるよう定義するＣＬ(ｃａｓ ｌａｔｅｎｃｙ)３信号をコントロール信号として、ＯＥ０５信号を伝達する第１４のトランスミッションゲートＴＧ１４、ＣＬ３信号をコントロール信号として、ＯＥ１５信号を伝達する第１５のトランスミッションゲートＴＧ１５、並びに第１４のトランスミッションゲート及び第１５のトランスミッションゲートＴＧ１４、ＴＧ１５の出力信号を反転させてＰＯＵＴＥＮｂ<０：３>信号を出力する第３３のインバータＩＮＶ３３によって生成される。
続いて、ＲＣＬＫＥＮｂ<０：３>信号は、ＣＬ３信号をコントロール信号として、ＯＥ１０信号を伝達する第１８のトランスミッションゲートＴＧ１８、ＣＬ３信号をコントロール信号として、ＯＥ２０信号を伝達する第１９のトランスミッションゲートＴＧ１９、並びに第１８のトランスミッションゲート及び第１９のトランスミッションゲートＴＧ１８、ＴＧ１９の出力信号を反転させてＲＣＬＫＥＮｂ<０：３>信号を出力する第３５のインバータＩＮＶ３５によって生成される。そして、ＤＯＵＴＥＮ＿Ｐ<０：３>信号は、ＣＬ３信号をコントロール信号として、ＯＥ１５信号を伝達する第１６のトランスミッションゲートＴＧ１６、ＣＬ３信号をコントロール信号として、ＯＥ２５信号を伝達する第１７のトランスミッションゲートＴＧ１７、並びに第１６のトランスミッションゲート及び第１７のトランスミッションゲートＴＧ１６、ＴＧ１７の出力信号を反転させてＤＯＵＴＥＮ＿Ｐ<０：３>信号を出力する第３４のインバータＩＮＶ３４によって生成される。
このように出力されたＰＯＵＴＥＮｂ<０：３>信号と、ＲＣＬＫＥＮｂ<０：３>信号と、ＤＯＵＴＥＮ＿Ｐ<０：３>信号とのうち、ＰＯＵＴＥＮｂ<０：３>信号は、パイプラッチ出力制御回路５１４に入力される。
図１３は、図５のパイプラッチ出力制御回路５１４を示した回路図である。
同図に示すように、パイプラッチ出力制御回路５１４は、シフトレジスタ制御回路３５１、シフトレジスタ３５２、及び出力部３５３を備えるが、これを詳しく説明すると、次のとおりである。
まず、シフトレジスタ制御回路３５１は、ＰＯＵＴＥＮｂ<０>信号及びＰＯＵＴＥＮｂ<１>信号を入力とする第１７のＮＡＮＤゲートＮＡＮＤ１７、ＰＯＵＴＥＮｂ<２>信号及びＰＯＵＴＥＮｂ<３>信号を入力とする第１８のＮＡＮＤゲートＮＡＮＤ１８、第１７のＮＡＮＤゲートＮＡＮＤ１７の出力信号及び第１８のＮＡＮＤゲートＮＡＮＤ１８の出力信号を入力とする第６のＮＯＲゲートＮＯＲ６、当該第６のＮＯＲゲートＮＯＲ６の出力信号を反転させる第３８のインバータＩＮＶ３８、当該第３８のインバータＩＮＶ３８の出力信号及びクロックＣＬＫを入力とする第１９のＮＡＮＤゲートＮＡＮＤ１９、当該第１９のＮＡＮＤゲートＮＡＮＤ１９の出力信号を反転させてシフトレジスタ３５２の第１の伝達コントロール信号ＰＯＵＴＣＬＫを出力する第３９のインバータＩＮＶ３９、並びに当該第３９のインバータＩＮＶ３９の出力信号を反転させてシフトレジスタ３５２の第２の伝達コントロール信号ＰＯＵＴＣＬＫｂを出力する第４０のインバータＩＮＶ４０で実現することができる。ここで、シフトレジスタ３５２の第１の伝達コントロール信号ＰＯＵＴＣＬＫ及び第２の伝達コントロール信号ＰＯＵＴＣＬＫｂは、読み出しコマンドＣＡＳＰＲＤからシステムクロックの３サイクル後にデータが出力されるよう定義するＣＬ３信号により、読み出しコマンドＣＡＳＰＲＤを発生させるクロックの次のクロックから４クロックの間トグルする信号となる。そして、リセット反転信号ＲＳＴｂを反転させてシフトレジスタ３５２の第１のラッチリセット信号ＲＳＴＤとして出力する第４１のインバータＩＮＶ４１、当該第４１のインバータＩＮＶ４１の出力信号を反転させ、この第４１のインバータＩＮＶ４１と連係して遅延回路の役割を果たし、第２のラッチリセット信号ＲＳＴＤｂとして出力する第４２のインバータＩＮＶ４２を更に備える。
また、シフトレジスタ３５２は、９つのフリップフロップで実現されるが、これは、スタートフリップフロップＤＦＦ＿Ｓ及び８つのシフトフリップフロップＤＦＦ＿Ｒ１〜ＤＦＦ＿Ｒ８である。
まず、スタートフリップフロップＤＦＦ＿Ｓは、第１の伝達コントロール信号ＰＯＵＴＣＬＫ及び第２の伝達コントロール信号ＰＯＵＴＣＬＫｂをコントロール信号として、第７のシフトフリップフロップＤＦＦ＿Ｒ７の第８のシフト信号ＳＨＩＦＴ＿ＩＮ<７>を伝達する第２０のトランスミッションゲートＴＧ２０、並びに当該第２０のトランスミッションゲートＴＧ２０の出力信号をラッチし、第１のラッチリセット信号ＲＳＴＤによりリセットされる第１のリセット回路３５４、当該第１のリセット回路３５４の出力信号を反転させる第４３のインバータＩＮＶ４３、第１の伝達コントロール信号ＰＯＵＴＣＬＫと第２の伝達コントロール信号ＰＯＵＴＣＬＫｂとをコントロール信号として、第４３のインバータＩＮＶ４３の出力信号を伝達する第２１のトランスミッションゲートＴＧ２１、当該第２１のトランスミッションゲートＴＧ２１の出力信号をラッチする第２のラッチ回路３５５、当該第２のラッチ回路３５５の出力信号を反転させて第１のシフト信号ＳＨＩＦＴ＿ＩＮ<０>を出力する第４４のインバータＩＮＶ４４で実現することができる。ここで、第１のラッチ回路３５４は、第２０のトランスミッションゲートＴＧ２０の出力信号を第１の入力とし、第１のラッチリセット信号ＲＳＴＤを第２の入力とする第７のＮＯＲゲートＮＯＲ７、及び当該第７のＮＯＲゲートＮＯＲ７の出力信号を反転させて第７のＮＯＲゲートＮＯＲ７の第１の入力とする第４４のインバータＩＮＶ４４として実現することができる。
また、第１のシフトフリップフロップＤＦＦ＿Ｒ１は、第１の伝達コントロール信号ＰＯＵＴＣＬＫ及び第２の伝達コントロール信号ＰＯＵＴＣＬＫｂをコントロール信号として、スタートフリップフロップＤＦＦ＿Ｓの出力信号である第１のシフト信号ＳＨＩＦＴ＿ＩＮ<０>を伝達する第２２のトランスミッションゲートＴＧ２２、当該第２２のトランスミッションゲートＴＧ２２の出力信号をラッチし、第２のラッチリセット信号ＲＳＴＤｂによりリセットされる第３のラッチ回路３５６、当該第３のラッチ回路３５６の出力信号を反転させて第１のパイプラッチ出力コントロール信号ＰＯＵＴｂ<０>のソース信号であるＫ<０>信号を出力する第４６のインバータＩＮＶ４６、第１の伝達コントロール信号ＰＯＵＴＣＬＫ及び第２の伝達コントロール信号ＰＯＵＴＣＬＫｂをコントロール信号として、第４６のインバータＩＮＶ４６の出力信号を伝達する第２３のトランスミッションゲートＴＧ２３、当該第２３のトランスミッションゲートＴＧ２３の出力信号をラッチする第４のラッチ回路３５７、並びに当該第４のラッチ回路３５７の出力信号を反転させて第２のシフト信号ＳＨＩＦＴ＿ＩＮ<１>を出力する第４７のインバータＩＮＶ４７で実現することができる。ここで、第３のラッチ回路３５６は、第２２のトランスミッションゲートＴＧ２２の出力信号を第１の入力とし、第２のラッチリセット信号ＲＳＴＤｂ信号を第２の入力とする第２０のＮＡＮＤゲートＮＡＮＤ２０、及び当該第２０のＮＡＮＤゲートＮＡＮＤ２０の出力信号を反転させて第２０のＮＡＮＤゲートＮＡＮＤ２０の第１の入力とする第４５のインバータＩＮＶ４５で実現することができる。
なお、第２のシフトフリップフロップＤＦＦ＿Ｒ２、第３のシフトフリップフロップＤＦＦ＿Ｒ３、第４のシフトフリップフロップＤＦＦ＿Ｒ４、第５のシフトフリップフロップＤＦＦ＿Ｒ５、第６のシフトフリップフロップＤＦＦ＿Ｒ６、第７のシフトフリップフロップＤＦＦ＿Ｒ７、及び第８のシフトフリップフロップＤＦＦ＿Ｒ８は、上述した第１のシフトフリップフロップＤＦＦ＿Ｒ１と同じ構造の内部回路（ただし、第８のシフトフリップフロップＤＦＦ＿Ｒ８は、シフト信号出力回路を備えていない）で実現され、それぞれ対応するパイプラッチ出力コントロール信号ＰＯＵＴｂ<１：７>のソース信号であるＫ<１：７>信号を出力する。
このように出力されたＫ<０：７>信号は、出力部３５３に入力されてパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>として出力される。パイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>を出力する出力部３５３は、入力されるＫ<０：７>信号に対応する個数の分備えられるが、これを詳しく説明すると、次のとおりである。
出力部３５３は、第１のパイプラッチ出力コントロール信号生成回路ないし第８のパイプラッチ出力コントロール信号生成回路を備えが、これを構成する内部回路は同じであるため、第８のパイプラッチ出力コントロール信号生成回路の内部回路のみを説明する。
第８のパイプラッチ出力コントロール信号生成回路は、第８のシフトフリップフロップＤＦＦ＿Ｒ８の出力信号であるＫ<７>信号及びリセット反転信号ＲＳＴｂを入力とする第２１のＮＡＮＤゲートＮＡＮＤ２１、当該第２１のＮＡＮＤゲートＮＡＮＤ２１の出力信号をドライブする第４８のインバータＩＮＶ４８、及び第１３のインバータＩＮＶ４９で実現することができる。
信号的にパイプラッチ出力制御回路５１４を説明すると、パイプラッチ出力制御回路５１４に入力されるＰＯＵＴＥＮｂ<０：３>信号は、初期値がそれぞれ論理レベルハイ及びローのスタートフリップフロップＤＦＦ＿Ｓ及び第１のシフトフリップフロップＤＦＦ＿Ｒ１のコントロール信号として用いられ、スタートフリップフロップＤＦＦ＿Ｓの出力を入力とする第１のシフトフリップフロップＤＦＦ＿Ｒ１の出力であるＫ<０>信号は、ＰＯＵＴＥＮｂ<０>信号の最初の立ち上がりエッジにおいて、論理レベルがローからハイに転移し、ＰＯＵＴＥＮｂ<０>信号の次の立ち上がりエッジにおいて、スタートフリップフロップＤＦＦ＿Ｓの出力信号である第１のシフト信号ＳＨＩＦＴ＿ＩＮ<０>の論理レベルがローであるため、Ｋ<０>信号の論理レベルは、ハイからローに転移することになる。このような方式によりＫ<０：７>信号は、ＰＯＵＴＥＮｂ<０：３>信号の１クロック分のパルス幅を有し、かつ、ＰＯＵＴＥＮｂ<０：３>信号の論理レベルがローからハイに転移するたびに順に生成される。このように生成されたＫ<０：７>信号を用いてパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>を生成する。
このように生成されたパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>は、パイプラッチ部５０８に印加されて、出力においてコントロール信号として作用する。前記パイプラッチ部５０８は、後述する。
図１４は、図５の読み出しクロック生成回路５１５を示した回路図である。
同図に示すように、読み出しクロック生成回路５１５は、読み出しクロックＲＣＬＫのソース信号であるＲＣＬＫＥＮｂ<０：３>信号のうち、いずれかの信号がアクティブになる間、クロックＣＬＫと論理和ＡＮＤを行ってして読み出しクロックＲＣＬＫを生成する回路であって、このために、ＲＣＬＫＥＮｂ<０：３>信号のうちのＲＣＬＫＥＮｂ<０>信号及びＲＣＬＫＥＮｂ<１>信号を入力とする第２２のＮＡＮＤゲートＮＡＮＤ２２、ＲＣＬＫＥＮｂ<２>信号及びＲＣＬＫＥＮｂ<３>信号を入力とする第２３のＮＡＮＤゲートＮＡＮＤ２３、第２２のＮＡＮＤゲートＮＡＮＤ２２の出力信号及び第２３のＮＡＮＤゲートＮＡＮＤ２３の出力信号を入力とする第８のＮＯＲゲートＮＯＲ８、当該第８のＮＯＲゲートＮＯＲ８の出力信号を反転させる第５０のインバータＩＮＶ５０、当該第５０のインバータＩＮＶ５０の出力信号及びクロックＣＬＫの出力信号を入力とする第２４のＮＡＮＤゲートＮＡＮＤ２４、並びに当該第２４のＮＡＮＤゲートＮＡＮＤ２４の出力信号をドライブして読み出しクロックＲＣＬＫを出力する第５１のインバータＩＮＶ５１及び第５２のインバータＩＮＶ５２で実現することができる。
このように生成された読み出しクロックＲＣＬＫは、一時格納回路５１７のコントロール信号として用いられ、読み出しデータを受信する。前記一時格納回路５１７は、後述する。
図１５は、図５のポート選択信号生成回路５１６を示した回路図である。
同図に示すように、ポート選択信号生成回路５１６は、読み出しデータ出力部５０９の第２のコントロール信号であって、ポート選択信号ＤＶＥＮＰｂ<０：３>のソース信号であるＤＯＵＴＥＮ＿Ｐ<０：３>信号及びクロックＣＬＫとを入力とする第２５のＮＡＮＤゲートＮＡＮＤ２５、当該第２５のＮＡＮＤゲートＮＡＮＤ２５の出力信号をドライブしてポート選択信号ＤＲＶＥＮＰｂ<０：３>として出力する第５３のインバータＩＮＶ５３及び第５４のインバータＩＮＶ５４として実現することができる。
このように生成されたポート選択信号ＤＲＶＥＮＰｂ<０：３>は、ポート伝達回路５１８に入力され、読み出しデータをポートＰＯＲＴ０〜ＰＯＲＴ３に伝達するときのコントロール信号としての役割を果たす。
図１６は、図５のポート伝達回路５１８を示した回路図である。
同図に示すように、ポート伝達回路５１８は、ポート選択信号ＤＲＶＥＮＰｂ<０>の論理レベルに応じて一時格納回路５１７から印加される読み出しデータＤＯＵＴ<０：１５>をポートＰＯＲＴ０〜ＰＯＲＴ３に伝達する回路であって、このために、ポート伝達回路５１８は、読み出しデータＤＯＵＴ<０：１５>及びポート選択信号ＤＲＶＥＮＰｂ<０>を入力とする第９のＮＯＲゲートＮＯＲ９、当該第９のＮＯＲゲートＮＯＲ９の出力信号を反転させる第５６のインバータＩＮＶ５６、当該第５６のインバータＩＮＶ５６の出力信号をゲート入力として、選択されるポートＰＯＲＴ０〜ＰＯＲＴ４の送信部Ｔｘに伝達される読み出しデータＴＸＤ＿Ｐ０<０：１５>を出力する第９のＰＭＯＳトランジスタＰ９、ポート選択信号ＤＲＶＥＮＰｂ<０>を反転させる第５５のインバータＩＮＶ５５、読み出しデータＤＯＵＴ<０：１５> 及び第５５のインバータＩＮＶ５５の出力信号を入力とする第２６のＮＡＮＤゲートＮＡＮＤ２６、当該第２６のＮＡＮＤゲートＮＡＮＤ２６の出力信号を反転させる第５７のインバータＩＮＶ５７、並びに当該第５７のインバータＩＮＶ５７の出力信号をゲート入力として、選択されるポートＰＯＲＴ０〜ＰＯＲＴ４の送信部Ｔｘに伝達される読み出しデータＴＸＤ＿Ｐ<０：３>を出力する第８のＮＭＯＳトランジスタＮ８で実現することができる。
また、ポート伝達回路５１８は、各ポートＰＯＲＴ０〜ＰＯＲＴ３に対応する個数分のポート伝達回路を備えなければならないが、図２では、４つのポートＰＯＲＴ０〜ＰＯＲＴ３を備えていることから、ポート伝達回路５１８も第１のポート伝達回路ないし第４のポート伝達回路を備える。
次いで、ポート伝達回路５１８にデータを印加する一時格納回路５１７について説明すると、次のとおりである。
図１７は、図５の一時格納回路５１７を示した回路図である。
同図に示すように、一時格納回路５１７は、パイプラッチ部５０８から印加される読み出しデータＱ＿ＢＩＯＬＡＴｂ<０：１５>及び読み出しクロック生成回路５１５から生成された読み出しクロックＲＣＬＫをコントロール信号として一時格納する回路であって、このため、一時格納回路５１７は、パイプラッチ部５０８から印加される読み出しデータＱ＿ＢＩＯＬＡＴｂ<０：１５>をゲート入力とする第１１のＰＭＯＳトランジスタＰ１１及び第９のＮＭＯＳトランジスタＮ９、読み出しクロックＲＣＬＫを反転させる第５８のインバータＩＮＶ５８、当該第５８のインバータＩＮＶ５８の出力信号をゲート入力とする第１０のＰＭＯＳトランジスタＰ１０、読み出しクロックＲＣＬＫの出力信号をゲート入力とする第１０のＮＭＯＳトランジスタＮ１０、第１１のＰＭＯＳトランジスタＰ１１及び第９のＮＭＯＳトランジスタＮ９の出力信号をラッチするラッチ回路７５１、並びに当該ラッチ回路７５１の出力信号をドライブしてポート伝達回路５１８に伝達する読み出しデータＤＯＵＴ<０：１５>を出力する第５９のインバータＩＮＶ５９及び第６０のインバータＩＮＶ６０で実現することができる。
図１８は、図５のパイプラッチ部５０８を示した回路図である。
同図に示すように、パイプラッチ部５０８は、パイプラッチ入力制御回路５１２から出力されるパイプラッチ入力コントロール信号ＰＩＮｂによって、Ｉ／Ｏ感知増幅器５０７から出力される読み出しデータＱ<０：３>ＢＩＯ<０：１５>を受信してラッチし、パイプラッチ出力制御回路５１４から出力されるパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>によって読み出しデータＱ<０：３>ＢＩＯ<０：１５>を出力する回路であって、このため、パイプラッチ部５０８は、読み出しデータとして、Ｑ<０>ＢＩＯ<０：１５>、Ｑ<１>ＢＩＯ<０：１５>、Ｑ<２>ＢＩＯ<０：１５>、Ｑ<３>ＢＩＯ<０：１５>をそれぞれ受信するために、第１のパイプラッチ部ないし第４のパイプラッチ部を備える。
ここで、第１のパイプラッチ部ないし第４のパイプラッチ部は、印加される読み出しデータＱ<０：３>ＢＩＯ<０：１５>のみに違いがあり（パイプラッチ入力コントロール信号ＰＩＮｂ<０：１>は、各パイプラッチ部に同様に入力されるが、パイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>は違いがある。例えば、第１のパイプラッチ部は、第１のパイプラッチ出力コントロール信号ＰＯＵＴｂ<０>及び第５のパイプラッチ出力コントロール信号ＰＯＵＴｂ<４>により制御され、第２のパイプラッチ部は、第２のパイプラッチ出力コントロール信号ＰＯＵＴｂ<１>及び第６のパイプラッチ出力コントロール信号ＰＯＵＴｂ<５>により制御される。すなわち、各パイプラッチ部は、２つのパイプラッチ出力コントロール信号により制御されるが、最初のパイプラッチ出力コントロール信号ＰＯＵＴ<ｉ>と、当該最初のパイプラッチ出力コントロール信号ＰＯＵＴ<ｉ>に４ビットを掛けた信号が２番目のパイプラッチ出力コントロール信号ＰＯＵＴ<ｉ＋４>になる。）、同じ内部回路で構成されることから、第１のパイプラッチ部の内部回路のみについて説明する。
第１のパイプラッチ部は、第１のパイプラッチ入力コントロール信号ＰＩＮｂ<０>に応答して読み出しデータＱ０ＢＩＯ<０：１５>をラッチし、第１のパイプラッチ出力コントロール信号ＰＯＵＴｂ<０>に応答して出力信号Ｑ＿ＢＩＯＬＡＴｂ<０：１５>を出力する第１のパイプラッチ回路ＰＩＰＥＬＡＴ１、及び第２のパイプラッチ入力コントロール信号ＰＩＮｂ<１>に応答して読み出しデータＱ０ＢＩＯ<０：１５>をラッチし、第５のパイプラッチ出力コントロール信号ＰＯＵＴｂ<４>に応答して出力信号Ｑ＿ＢＩＯＬＡＴｂ<０：１５>を出力する第２のパイプラッチ回路ＰＩＰＥＬＡＴ２を備える。
ここで、第１のパイプラッチ回路及び第２のパイプラッチ回路ＰＩＰＥＬＡＴ１，ＰＩＰＥＬＡＴ２は、コントロール信号のみにおいて違いがあり、内部構成回路は同様であるため、第１のパイプラッチ回路ＰＩＰＥＬＡＴ１のみについて説明する。
第１のパイプラッチ回路ＰＩＰＥＬＡＴ１は、読み出しデータＱ０ＢＩＯ<０：１５>をゲート入力とする第１３のＰＭＯＳトランジスタＰ１３及び第１１のＮＭＯＳトランジスタＮ１１、第１のパイプラッチ入力コントロール信号ＰＩＮｂ<０>を反転させる第６１のインバータＩＮＶ６１、当該第６１のインバータＩＮＶ６１の出力信号をゲート入力とする第１２のＮＭＯＳトランジスタＮ１２、第６１のインバータＩＮＶ６１の出力信号を反転させる第６２のインバータＩＮＶ６２、当該第６２のインバータＩＮＶ６２の出力信号をゲート入力とする第１２のＰＭＯＳトランジスタＰ１２、第１３のＰＭＯＳトランジスタＰ１３及び第１１のＮＭＯＳトランジスタＮ１１の出力信号をラッチするラッチ回路８５１、当該ラッチ回路８５１の出力信号をゲート入力として、読み出しデータＱ０＿ＢＩＯＬＡＴｂ<０：１５>を出力する第１５のＰＭＯＳトランジスタＰ１５及び第１３のＮＭＯＳトランジスタＮ１３、第１のパイプラッチ出力コントロール信号ＰＯＵＴｂ<０>を反転させる第６３のインバータＩＮＶ６３、当該第６３のインバータＩＮＶ６３の出力信号をゲート入力とする第１４のＮＭＯＳトランジスタＮ１４、第６３のインバータＩＮＶ６３の出力信号を反転させる第６４のインバータＩＮＶ６４、並びに当該第６４のインバータＩＮＶ６４の出力信号をゲート入力とする第１４のＰＭＯＳトランジスタＰ１４で実現することができる。
前述のような読み出し回路は、次のとおりに動作する。
図１９は、図５と同様の読み出し回路のタイミング図である。
同図に示すように、読み出しコマンドＣＡＳＰＲＤが入力され、これに応答してパイプラッチ入力コントロール信号ＰＩＮｂ<０：１>及び読み出しデータ出力フラグ信号が生成され、読み出しデータ出力フラグ信号によってパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>が生成される。そして、それぞれのパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>は、領域が重なることなく、順次アクティブ領域を形成する。このように形成されたパイプラッチ出力コントロール信号ＰＯＵＴｂ<０：７>によりパイプラッチ部５０８の出力読み出しデータＱ＿ＢＩＯＬＡＴｂ<０：１５>が出力される。
そして、読み出しクロック生成回路５１５から出力される読み出しクロックＲＣＬＫによって一時格納回路５１７の出力である読み出しデータＤＯＵＴ<０：１５>が出力され、ポート選択信号生成回路５１６から出力されるポート選択信号ＤＲＶＥＮＰｂ<０：３>によってポート伝達回路５１８の出力信号である読み出しデータＴＸＤ＿Ｐｉ<０：１５>が出力される。
すなわち、本発明に係る読み出し回路は、読み出しコマンドＣＡＳＰＲＤに応答して４クロックＣＬＫの間トグルする読み出しクロックＲＣＬＫを生成する。そして、読み出しクロックＲＣＬＫに同期させて読み出しデータＴＸＤ＿Ｐｉ<０：１５>をポートＰＯＲＴ０〜ＰＯＲＴ３に伝達する。
以上で説明したように、本発明は、読み出しコマンドに応答して４クロックの間トグルする読み出しクロックを生成し、これに応答してポートに読み出しデータを安定的に伝達する。
したがって、マルチポートメモリ装置が安定的に読み出し動作を行うことができ、これにより、信頼性及び安定性の高いマルチポートメモリ装置を獲得することができる。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、前述した実施形態において用いられたロジックの種類及び配置は、入力信号及び出力信号が全てハイアクティブ信号である場合を一例に挙げて実現したものであるため、信号のアクティブ極性が変われば、ロジックの実現例も変化せざるを得なく、このような実現例は、ケースの件数があまりにも膨大であり、また、その実現例の変化が本発明の属する技術分野における通常の知識を有した者において技術的に容易に類推できる事項であるため、それぞれの場合に対して直接的に言及しない。
一般的な単一ポートメモリ装置を示した構成図 大韓民国特許出願第２００６−００３２９４８号に係るマルチポートメモリ装置の構造を説明するために示した概念図 図２に示されたマルチポートメモリ装置の基本データフレームを示した図 図２に示されたマルチポートメモリ装置の書き込みコマンドフレームを示した図 図２に示されたマルチポートメモリ装置の書き込みデータフレームを示した図 図２に示されたマルチポートメモリ装置の読み出しコマンドフレームを示した図 図２に示されたマルチポートメモリ装置の読み出しデータフレームを示した図 図２に示されたマルチポートメモリ装置のコマンドフレームを示した図 本発明の一実施形態に係るマルチポートメモリ装置の読み出し動作に対する概念を説明するための図 図２のマルチポートメモリ装置の読み出し動作のための読み出し回路を示した構成図 図５のＲＸ受信部を示した回路図 図６ＡのＤＦＦ０を示した回路図 図５のコマンドデコーダの読み出しコマンド生成回路を示した回路図 図５のカラムアドレス生成回路を示した回路図 図５の読み出しデータ出力フラグ信号生成部を示した回路図 図９Ａの読み出しデータ出力フラグ信号生成部の動作を示したタイミングチャート 図５のＢＡＹＰ生成回路を示した回路図 図５のパイプラッチ入力制御回路を示した回路図 図５の出力イネーブル信号生成回路を示した回路図 図５のパイプラッチ出力制御回路を示した回路図 図５の読み出しクロック生成回路を示した回路図 図５のポート選択信号生成回路を示した回路図 図５のポート伝達回路を示した回路図 図５の一時格納回路を示した回路図 図５のパイプラッチ部を示した回路図 図１８Ａの第1のパイプラッチを示した回路図 図５と同様の読み出し回路のタイミング図
符号の説明
５０１ ＲＸ受信部
５０２ コマンドデコーダ
５０３ カラムアドレス信号生成部
５０４ 読み出しデータ出力フラグ信号生成部
５０５ Ｉ／Ｏ感知増幅器・パイプラッチコントロール信号生成部
５０６ 読み出しデータ出力制御部
５０７ Ｉ／Ｏ感知増幅器
５０８ パイプラッチ部
５０９ 読み出しデータ出力部
５１０ ＢＡＹＰ生成回路
５１１ Ｉ／Ｏ感知増幅器制御回路
５１２ パイプラッチ入力制御回路
５１３ 出力イネーブル信号生成回路
５１４ パイプラッチ出力制御回路
５１５ 読み出し出力生成回路
５１６ ポート選択信号生成回路
５１７ 一時格納回路
５１８ ポート伝達回路

Claims (67)

  1. 複数のポート、複数のバンク、及び複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有し、データフレームを介してデータを伝送するマルチポートメモリ装置において、
    読み出しコマンドに応答して４クロックの間トグルする読み出しクロックを生成する読み出しクロック生成部と、
    前記読み出しクロックに応答して前記ポートに読み出しデータを伝達するデータ伝達部と
    を備えることを特徴とするマルチポートメモリ装置。
  2. 前記マルチポートメモリ装置が、
    前記データフレームを用いてカラムアドレス信号を生成するカラムアドレス信号生成部と、
    前記バンクから伝達される読み出しデータを増幅するＩ／Ｏ感知増幅器部と、
    該Ｉ／Ｏ感知増幅器で増幅された読み出しデータを格納するためのパイプラッチ部と、
    読み出しコマンド及び書き込みコマンドに応答して、前記Ｉ／Ｏ感知増幅器部を制御するＩ／Ｏ感知増幅器制御部と、
    該Ｉ／Ｏ感知増幅器制御部における出力信号の前記パイプラッチ部への入力を制御するパイプラッチ入力制御部と
    を更に備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
  3. 前記読み出しクロック生成部が、
    前記バンクに接近するポート情報を受け取り、各ポートから印加される１８ビット単位の並列化データを受信して第１のデータフレーム及び第２のデータフレームを出力するＲＸ受信部と、
    該ＲＸ受信部を介して入力された前記第１のデータフレームをデコードし、内部コマンドを生成するコマンドデコーダと、
    前記読み出しデータをバンク制御部の外部に伝達するために必要なコントロール信号のソース信号を生成する読み出しデータ出力フラグ信号生成部と、
    前記パイプラッチ部に格納された６４ビットの前記読み出しデータを１６ビットずつ分割して、順次前記ポートに伝達するコントロール信号を生成する読み出しデータ出力制御部と
    を備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
  4. 前記読み出しデータ出力制御部が、前記パイプラッチ部の出力を制御するコントロール信号を生成するパイプラッチ出力制御部を更に備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  5. 前記データ伝達部が、
    前記パイプラッチ部の読み出しデータを一時的に格納するデータ一時格納部と、
    該データ一時格納部の読み出しデータをポート選択信号に応答して前記ポートに伝達するポート伝達部と
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  6. 前記読み出しデータ出力制御部が、
    前記読み出しデータ出力フラグ信号生成部の出力信号に応答して読み出しクロックのソース信号とポート選択信号のソース信号とを生成する初期制御信号生成部と、
    前記読み出しクロックのソース信号に応答して読み出しクロックを生成する読み出しクロック生成回路と、
    前記ポート選択信号のソース信号に応答してポート選択信号を生成するポート選択信号生成部と
    を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  7. 前記ＲＸ受信部が、
    ポート情報に応答して、前記各ポートから印加される並列化データを選択するＭＵＸ部と、
    該ＭＵＸ部の出力信号をクロックに合せて伝達する第１のフリップフロップ部と
    を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  8. 前記ＭＵＸ部が、各ポートから伝達される並列化データのビット数に対応する個数分のＭＵＸを備えることを特徴とする請求項７に記載のマルチポートメモリ装置。
  9. 前記第１のフリップフロップ部が、各ポートから伝達される並列化データのビット数に対応する個数分のフリップフロップを備えることを特徴とする請求項８に記載のマルチポートメモリ装置。
  10. 前記第１のフリップフロップ部のフリップフロップが、
    前記ＭＵＸ部の出力信号を反転させる第１のインバータと、
    前記クロックに応答して第１のインバータの出力信号を伝達する第１のトランスミッションゲートと、
    該第１のトランスミッションゲートの出力信号をラッチし、前記第１のデータフレームを出力する第１のラッチ回路と、
    該第１のラッチ回路の出力信号を反転させる第２のインバータと、
    前記クロックに応答して第２のインバータの出力信号を伝達する第２のトランスミッションゲートと、
    該第２のトランスミッションゲートの出力信号をラッチし、第２のデータフレームを出力する第２のラッチ回路と
    を備えることを特徴とする請求項９に記載のマルチポートメモリ装置。
  11. 前記コマンドデコーダが、
    アクティブコマンドを生成するアクティブコマンド生成回路と、
    読み出しコマンドを生成する読み出しコマンド生成回路と、
    書き込みコマンドを生成する書き込みコマンド生成回路と、
    プリチャージコマンドを生成するプリチャージコマンド生成回路と、
    リフレッシュコマンドを生成するリフレッシュコマンド生成回路と
    を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  12. 前記読み出しコマンド生成回路が、
    前記第１のデータフレームのアクティブビットを反転させる第３のインバータと、
    前記第１のデータフレームのコマンドビットと第３のインバータとの出力信号を入力とする第１のＮＡＮＤゲートと、
    前記第１のデータフレームの書き込みビットを反転させる第４のインバータと、
    前記第１のデータフレームのＥＳＣビットを反転させる第５のインバータと、
    前記第１のデータフレームの読み出しビット、第４のインバータの出力信号、及び第５のインバータの出力信号を入力とする第２のＮＡＮＤゲートと、
    前記第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートの出力信号を入力とする第１のＮＯＲゲートと、
    前記クロック及び第１のＮＯＲゲートの出力信号を入力として、読み出しコマンドを出力する第３のＮＡＮＤゲートと
    を備えることを特徴とする請求項１１に記載のマルチポートメモリ装置。
  13. 前記読み出しデータ出力フラグ信号生成部が、
    前記読み出しコマンドに応答して生成され、読み出しデータ出力フラグ信号生成部のスタート信号を生成するスタータ回路と、
    前記クロックをコントロール信号として、前記スタート信号を半クロックシフト又はインバートして、順次アクティブになる信号を生成する第２のフリップフロップ部と、
    該第２のフリップフロップ部の出力信号を結合して読み出しデータ出力フラグ信号を出力する読み出しデータ出力フラグ信号出力部と
    を備えることを特徴とする請求項３に記載のマルチポートメモリ装置。
  14. 前記スタータ回路が、
    前記自体の出力信号であるスタート信号を反転させる第６のインバータと、
    該第６のインバータの出力信号及び前記クロックを入力とする第４のＮＡＮＤゲートと、
    該第４のＮＡＮＤゲートの出力信号をゲート入力とする第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、
    前記読み出しコマンドをゲート入力とする第２のＮＭＯＳトランジスタと、
    前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの出力信号をラッチする第３のラッチ回路と、
    前記クロックをコントロール信号として、第３のラッチ回路の出力信号を伝達する第３のトランスミッションゲートと、
    該第３のトランスミッションゲートの出力信号をラッチしてスタート信号を出力する第４のラッチ回路と
    を備えることを特徴とする請求項１３に記載のマルチポートメモリ装置。
  15. 前記第２のフリップフロップ部が、
    前記スタート信号を、前記クロックを基準として半クロックシフティングして反転させた第１の出力信号と、当該第１の出力信号を、前記クロックを基準として半クロックシフトして反転させた第２の出力信号を生成する第１の単位フリップフロップ回路と、
    前記第２の出力信号を、前記クロックを基準として半クロックシフトして反転させた第３の出力信号と、当該第３の出力信号を、前記クロックを基準として半クロックシフトして反転させた第４の出力信号を生成する第２の単位フリップフロップ回路と
    を備えることを特徴とする請求項１３に記載のマルチポートメモリ装置。
  16. 前記第１の単位フリップフロップ回路が、
    前記クロックをコントロール信号として、前記スタート信号を伝達する第４のトランスミッションゲートと、
    該第４のトランスミッションゲートの出力信号をラッチして第１の出力信号を出力する第５のラッチ回路と、
    前記クロックをコントロール信号として、第５のラッチ回路の出力信号を伝達する第５のトランスミッションゲートと、
    該第５のトランスミッションゲートの出力信号をラッチして第２の出力信号を出力する第６のラッチ回路と
    を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
  17. 前記第２の単位フリップフロップ回路が、
    前記クロックをコントロール信号として、第２の出力信号を伝達する第６のトランスミッションゲートと、
    該第６のトランスミッションゲートの出力信号をラッチして第３の出力信号を出力する第７のラッチ回路と、
    前記クロックをコントロール信号として、第７のラッチ回路の出力信号を伝達する第７のトランスミッションゲートと、
    該第７のトランスミッションゲートの出力信号をラッチして第４の出力信号を出力する第８のラッチ回路と
    を備えることを特徴とする請求項１５に記載のマルチポートメモリ装置。
  18. 前記読み出しデータ出力フラグ信号出力部が、
    前記第２の出力信号を反転させる第７のインバータと、
    該第７のインバータの出力信号及び前記スタート信号を入力とする第５のＮＡＮＤゲートと、
    前記第３の出力信号を反転させる第８のインバータと、
    前記第２の出力信号、第４の出力信号、及び第８のインバータの出力信号を入力とする第６のＮＡＮＤゲートと、
    前記第５のＮＡＮＤゲート及び第６のＮＡＮＤゲートの出力信号を入力とする第２のＮＯＲゲートと、
    該第２のＮＯＲゲートの出力信号を反転させて読み出しデータ出力フラグ信号として出力する第８のインバータと
    を備えることを特徴とする請求項１３に記載のマルチポートメモリ装置。
  19. 前記初期制御信号生成部が、
    前記ポート情報、前記読み出しデータ出力フラグ信号、及び前記読み出しコマンド信号を受信して、読み出しデータが順次伝達される第１のソース信号を生成する最初信号生成回路と、
    前記第１のソース信号を分割して第２のソース信号ないし第５のソース信号を生成する最初信号分割回路と、
    前記第１のソース信号ないし第５のソース信号を読み出しコマンドをアクティブにした後、ＣＬ信号（システムクロックの設定された値だけのクロックサイクル後にデータが出力されるよう定義する信号）をコントロール信号として、読み出しデータが順次伝達されるように制御する初期制御信号を出力する初期制御信号出力部と
    を備えることを特徴とする請求項６に記載のマルチポートメモリ装置。
  20. 前記ポート情報が４ビット信号であり、各々のビットが、その対応するポートが選択されるときにアクティブになることを特徴とする請求項１９に記載のマルチポートメモリ装置。
  21. 前記初期制御信号生成部が、前記クロックを反転させた反転クロック及び前記クロックを遅延させた遅延クロックによって制御されることを特徴とする請求項２０に記載のマルチポートメモリ装置。
  22. 前記最初信号生成回路が、
    前記読み出しデータ出力フラグ信号を反転させる第９のインバータと、
    該第９のインバータの出力信号及び前記クロックを入力とする第７のＮＡＮＤゲートと、
    該第７のＮＡＮＤゲートの出力信号を遅延させる第１の遅延回路と、
    前記第７のＮＡＮＤゲートの出力信号及び第１の遅延回路の出力信号を入力とする第３のＮＯＲゲートと、
    前記ポート選択信号及び前記読み出しコマンドを入力とする第８のＮＡＮＤゲートと、
    該第８のＮＡＮＤゲートの出力信号を反転させる第１０のインバータと、
    該第１０のインバータの出力信号を反転させる第１１のインバータと、
    該第１１のインバータの出力信号を遅延させる第２の遅延回路と、
    前記第１１のインバータの出力信号、第２の遅延回路の出力信号、及び第４のＮＯＲゲートの出力信号を入力とする第９のＮＡＮＤゲートと、
    該第９のＮＡＮＤゲートの出力信号をゲート入力とする第２のＰＭＯＳトランジスタと、
    前記第１０のインバータの出力信号をゲート入力とする第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、
    該第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタの出力信号をラッチする第９のラッチ回路と、
    該第９のラッチ回路の前段に位置し、リセット反転信号をゲート入力とする第４のＰＭＯＳトランジスタと、
    前記遅延クロックをコントロール信号として、第９のラッチ回路の出力信号を伝達する第８のトランスミッションゲートと、
    該第８のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１０のラッチ回路と、
    該第１０のラッチ回路の出力信号を反転させて第１のソース信号を出力する第１１のインバータと
    を備えることを特徴とする請求項２１に記載のマルチポートメモリ装置。
  23. 前記最初信号分割回路が、
    前記遅延クロック及び前記反転クロックをコントロール信号として、前記第１のソース信号を伝達し、第２のソース信号及び第３のソース信号を生成する第３の単位フリップフロップ回路と、
    前記遅延クロック及び前記反転クロックをコントロール信号として、前記第３のソース信号を伝達し、第４のソース信号及び第５のソース信号を生成する第４の単位フリップフロップ回路と
    を備えることを特徴とする請求項２２に記載のマルチポートメモリ装置。
  24. 前記第３の単位フリップフロップ回路が、
    前記反転クロック及び前記遅延クロックをコントロール信号として、第１のソース信号を伝達する第９のトランスミッションゲートと、
    該第９のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１１のラッチ回路と、
    該第１１のラッチ回路の出力信号を反転させて第２のソース信号を出力する第１２のインバータと、
    前記反転クロック及び前記遅延クロックをコントロール信号として、第１２のインバータの出力信号を伝達する第１０のトランスミッションゲートと、
    該第１０のトランスミッションゲートの出力信号をラッチする第１２のラッチ回路と、
    該第１２のラッチ回路の出力信号を反転させて第３のソース信号を出力する第１３のインバータと
    を備えることを特徴とする請求項２３に記載のマルチポートメモリ装置。
  25. 前記第４の単位フリップフロップ回路が、
    前記反転クロック及び前記遅延クロックをコントロール信号として、第３のソース信号を伝達する第１１のトランスミッションゲートと、
    該第１１のトランスミッションゲートの出力信号をラッチし、リセット反転信号によりリセットされる第１３のラッチ回路と、
    該第１３のラッチ回路の出力信号を反転させて第４のソース信号を出力する第１４のインバータと、
    前記反転クロック及び前記遅延クロックをコントロール信号として、第１４のインバータの出力信号を伝達する第１２のトランスミッションゲートと、
    該第１２のトランスミッションゲートの出力信号をラッチする第１４のラッチ回路と、
    該第１４のラッチ回路の出力信号を反転させて第５のソース信号を出力する第１５のインバータと
    を備えることを特徴とする請求項２４に記載のマルチポートメモリ装置。
  26. 前記初期制御信号出力部が、
    前記パイプラッチ部の出力を制御する前記パイプラッチ出力コントロール信号のソース信号を出力する第１の出力回路と、
    前記読み出しクロックのソース信号を出力する第２の出力回路と、
    前記ポート選択信号のソース信号を出力する第３の出力回路と
    を備え、
    前記パイプラッチ出力コントロール信号のソース信号、前記読み出しクロックのソース信号、及び前記ポート選択信号のソース信号が、それぞれ前記ポート情報に対応する４ビットの信号であることを特徴とする請求項２４に記載のマルチポートメモリ装置。
  27. 前記第１の出力回路が、
    前記ＣＬ信号をコントロール信号として、第１のソース信号を伝達する第１３のトランスミッションゲートと、
    前記ＣＬ信号をコントロール信号として、第３のソース信号を伝達する第１４のトランスミッションゲートと、
    第１３のトランスミッションゲート及び第１４のトランスミッションゲートの出力信号を反転させてパイプラッチ出力コントロール信号のソース信号を出力する第１６のインバータと
    を備えることを特徴とする請求項２５に記載のマルチポートメモリ装置。
  28. 前記第２の出力回路が、
    前記ＣＬ信号をコントロール信号として、第２のソース信号を伝達する第１５のトランスミッションゲートと、
    前記ＣＬ信号をコントロール信号として、第４のソース信号を伝達する第１６のトランスミッションゲートと、
    前記第１５のトランスミッションゲート及び第１６のトランスミッションゲートの出力信号を反転させて前記読み出しクロックのソース信号を出力する第１７のインバータと
    を備えることを特徴とする請求項２６に記載のマルチポートメモリ装置。
  29. 前記第３の出力回路が、
    前記ＣＬ信号をコントロール信号として、第３のソース信号を伝達する第１７のトランスミッションゲートと、
    前記ＣＬ信号をコントロール信号として、第４のソース信号を伝達する第１８のトランスミッションゲートと、
    前記第１７のトランスミッションゲート及び第１８のトランスミッションゲートの出力信号を反転させてポート選択信号のソース信号を出力する第１８のインバータと
    を備えることを特徴とする請求項２６に記載のマルチポートメモリ装置。
  30. 前記読み出しクロック生成回路が、
    前記初期制御信号生成部における前記読み出しクロックの第１のソース信号及び前記読み出しクロックの第２のソース信号を入力とする第７のＮＡＮＤゲートと、
    前記初期制御信号生成部における前記読み出しクロックの第３のソース信号及び前記読み出しクロックの第４のソース信号を入力とする第８のＮＡＮＤゲートと、
    前記第７のＮＡＮＤゲート及び第８のＮＡＮＤゲートの出力信号を入力とする第４のＮＯＲゲートと、
    該第４のＮＯＲゲートの出力信号を反転させる第１９のインバータと、
    該第１９のインバータの出力信号及び前記クロックを入力とする第９のＮＡＮＤゲートと、
    該第９のＮＡＮＤゲートの出力信号をバッファリングして読み出しクロックを生成する第２０のインバータ及び第２１のインバータと
    を備えることを特徴とする請求項２９に記載のマルチポートメモリ装置。
  31. 前記ポート選択信号生成部が、
    前記初期制御信号生成部のポート選択信号のソース信号及び前記クロックを入力とする第１０のＮＡＮＤゲートと、
    該第１０のＮＡＮＤゲートの出力信号をバッファリングしてポート選択信号を生成する第２２のインバータ及び第２３のインバータと
    を備えることを特徴とする請求項３０に記載のマルチポートメモリ装置。
  32. 前記パイプラッチ出力制御部が、
    シフトレジスタコントロール信号を生成するシフトレジスタ制御回路と、
    順次アクティブになる複数のソース信号を生成するシフトレジスタと、
    前記ソース信号を受信し、前記パイプラッチ出力コントロール信号を出力するパイプラッチ出力コントロール信号出力部と
    を備えることを特徴とする請求項４に記載のマルチポートメモリ装置。
  33. 前記シフトレジスタ制御回路が、
    前記初期制御信号生成部から出力された前記パイプラッチ出力コントロール信号の第１のソース信号及び第２のソース信号を入力とする第１１のＮＡＮＤゲートと、
    前記パイプラッチ出力コントロール信号の第３のソース信号及び第４のソース信号を入力とする第１２のＮＡＮＤゲートと、
    前記第１１のＮＡＮＤゲートの出力信号及び第１２のＮＡＮＤゲートの出力信号を入力とする第５のＮＯＲゲートと、
    該第５のＮＯＲゲートの出力信号を反転させる第２４のインバータと、
    該第２４のインバータの出力信号及び前記クロックを入力とする第１３のＮＡＮＤゲートと、
    該第１３のＮＡＮＤゲートの出力信号を反転させて前記シフトレジスタの第１の伝達コントロール信号を出力する第２５のインバータと、
    該第２５のインバータの出力信号を反転させて前記シフトレジスタの第２の伝達コントロール信号を出力する第２６のインバータと
    を備えることを特徴とする請求項３２に記載のマルチポートメモリ装置。
  34. 前記シフトレジスタが、１つのスタートフリップフロップ及び８つのシフトフリップフロップからなることを特徴とする請求項３３に記載のマルチポートメモリ装置。
  35. 前記シフトレジスタの第１のフリップフロップであるスタートフリップフロップが、
    前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第７のシフトフリップフロップの第８のシフト信号を伝達する第１９のトランスミッションゲートと、
    該第１９のトランスミッションゲートの出力信号をラッチし、第１のラッチリセット信号によりリセットされる第１のラッチ回路と、
    該第１のラッチ回路の出力信号を反転させる第２４のインバータと、
    前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第２４のインバータの出力信号を伝達する第２０のトランスミッションゲートと、
    該第２０のトランスミッションゲートの出力信号をラッチする第２のラッチ回路と、
    該第２のラッチ回路の出力信号を反転させて第１のシフト信号を出力する第２５のインバータと
    を備えることを特徴とする請求項３４に記載のマルチポートメモリ装置。
  36. 前記第１のラッチ回路が、
    前記第１９のトランスミッションゲートの出力信号を第１の入力とし、第１のラッチリセット信号を第２の入力とする第５のＮＯＲゲートと、
    該第５のＮＯＲゲートの出力信号を反転させて第５のＮＯＲゲートの第１の入力とする第２６のインバータと
    を備えることを特徴とする請求項３５に記載のマルチポートメモリ装置。
  37. 前記第１のシフトフリップフロップが、
    前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、前記スタートフリップフロップの出力信号である第１のシフト信号を伝達する第２１のトランスミッションゲートと、
    該第２１のトランスミッションゲートの出力信号をラッチし、第２のラッチリセット信号によりリセットされる第３のラッチ回路と、
    該第３のラッチ回路の出力信号を反転させて第１のパイプラッチ出力コントロール信号の第１のソース信号を出力する第２７のインバータと、
    前記第１の伝達コントロール信号及び前記第２の伝達コントロール信号をコントロール信号として、第２７のインバータの出力信号を伝達する第２２のトランスミッションゲートと、
    該第２２のトランスミッションゲートの出力信号をラッチする第４のラッチ回路と、
    該第４のラッチ回路の出力信号を反転させて第２のシフト信号を出力する第２８のインバータと
    を備えることを特徴とする請求項３４に記載のマルチポートメモリ装置。
  38. 前記第３のラッチ回路が、
    前記第２１のトランスミッションゲートの出力信号を第１の入力とし、第２のラッチリセット信号を第２の入力とする第１１のＮＡＮＤゲートと、
    該第１１のＮＡＮＤゲートの出力信号を反転させて第１１のＮＡＮＤゲートの第１の入力とする第２９のインバータと
    を備えることを特徴とする請求項３７に記載のマルチポートメモリ装置。
  39. 前記パイプラッチ出力コントロール信号出力部が、前記８つのシフトフリップフロップに対応する個数で備えられることを特徴とする請求項３４に記載のマルチポートメモリ装置のバンク制御部。
  40. 前記第８のパイプラッチ出力コントロール信号出力部が、
    前記第８のシフトフリップフロップの出力信号及びリセット反転信号を入力とする第１２のＮＡＮＤゲートと、
    該第１２のＮＡＮＤゲートの出力信号をバッファリングして第８のパイプラッチ出力コントロール信号を生成する第３０のインバータ及び第３１のインバータと
    を備えることを特徴とする請求項３９に記載のマルチポートメモリ装置。
  41. 前記Ｉ／Ｏ感知増幅器制御部が、
    前記読み出しコマンド及び書き込みコマンドに対応するＩ／Ｏ感知増幅器コントロール信号のソース信号を生成するＢＡＹＰ生成回路と、
    該ＢＡＹＰ生成回路の出力信号に応答して前記Ｉ／Ｏ感知増幅器部を制御するＩ／Ｏ感知増幅器制御回路と
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  42. 前記ＢＡＹＰ生成回路が、
    前記書き込みコマンド及び読み出しコマンドを入力とする第６のＮＯＲゲートと、
    該第６のＮＯＲゲートの出力信号及び第１４のＮＡＮＤゲートの出力信号を入力とする第１３のＮＡＮＤゲートと、
    該第１３のＮＡＮＤゲートの出力信号を遅延させる第３の遅延回路と、
    該第３の遅延回路の出力信号を反転させる第３２のインバータと、
    前記第１３のＮＡＮＤゲートの出力信号、リセット信号、及び第３２のインバータの出力信号を入力とする第１４のＮＡＮＤゲートと、
    前記第３２のインバータの出力信号及び第１３のＮＡＮＤゲートの出力信号を入力とする第１５のＮＡＮＤゲートと、
    該第１５のＮＡＮＤゲートの出力信号を反転させてＢＡＹＰ信号を生成する第３３のインバータと
    を備えることを特徴とする請求項４１に記載のマルチポートメモリ装置。
  43. 前記パイプラッチ入力制御部が、
    前記パイプラッチ入力コントロール信号のソース信号を受信して、フリップフロップ部のコントロール信号を生成するフリップフロップコントロール信号生成部と、
    ２つの単位フリップフロップ回路を備え、フリップフロップコントロール信号生成部の出力信号をコントロール信号として、他のフリップフロップの出力信号を伝達するフリップフロップ部と、
    該フリップフロップ部の出力信号をパイプラッチ入力コントロール信号のソース信号と組み合わせてパイプラッチ入力コントロール信号を出力するパイプラッチ入力コントロール信号出力部と
    を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  44. 前記フリップフロップコントロール信号生成部が、
    回路のリセット動作のためのリセット反転信号を反転させる第３４のインバータと、
    該第３４のインバータの出力信号を反転させて遅延リセット信号として出力する第３５のインバータと、
    該第３５のインバータの出力信号とパイプラッチ入力コントロール信号のソース信号とを入力として、前記フリップフロップ部の第１のコントロール信号を出力する第１６のＮＡＮＤゲートと、
    該第１６のＮＡＮＤゲートの出力信号を反転させて第２のコントロール信号を出力する第３６のインバータと
    を備えることを特徴とする請求項４３に記載のマルチポートメモリ装置。
  45. 前記フリップフロップ部が、
    前記フリップフロップコントロール信号生成部の出力信号及び前記遅延リセット信号をコントロール信号として、第６の単位フリップフロップ回路の出力信号を伝達する第５の単位フリップフロップ回路と、
    前記フリップフロップコントロール信号生成部の出力信号及び前記リセット信号をコントロール信号として、第５の単位フリップフロップ回路の出力信号を伝達する第６の単位フリップフロップ回路と
    を備えることを特徴とする請求項４４に記載のマルチポートメモリ装置。
  46. 前記第５の単位フリップフロップ回路が、
    前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第６の単位フリップフロップ回路の出力信号を伝達する第２３のトランスミッションゲートと、
    該第２３のトランスミッションゲートの出力信号をラッチし、遅延リセット信号に応答してリセットする第５のラッチ回路と、
    該第５のラッチ回路の出力信号を反転させる第３７のインバータと、
    前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第３７のインバータの出力信号を伝達する第２４のトランスミッションゲートと、
    前記第２のトランスミッションゲートの出力信号をラッチする第２のラッチ回路と、
    前記第５のラッチ回路の出力信号を反転させる第３８のインバータと
    を備えることを特徴とする請求項４５に記載のマルチポートメモリ装置。
  47. 前記第５のラッチ回路が、
    前記第６の単位フリップフロップ回路の出力信号を第１の入力信号とし、遅延リセット信号を第２の入力信号とする第１７のＮＡＮＤゲートと、
    該第１７のＮＡＮＤゲートの出力信号を反転させて第１７のＮＡＮＤゲートの第１の入力信号として用いる第３９のインバータと
    を備えることを特徴とする請求項４６に記載のマルチポートメモリ装置。
  48. 前記第６の単位フリップフロップ回路が、
    前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第１のフリップフロップ回路の出力信号を伝達する第２５のトランスミッションゲートと、
    該第２５のトランスミッションゲートの出力信号をラッチし、リセット信号に応答してリセットする第６のラッチ回路と、
    該第６のラッチ回路の出力信号を反転させる第４０のインバータと、
    前記フリップフロップコントロール信号生成部の出力信号をコントロール信号として、第４０のインバータの出力信号を伝達する第２６のトランスミッションゲートと、
    該第２６のトランスミッションゲートの出力信号をラッチする第７のラッチ回路と、
    該第７のラッチ回路の出力信号を反転させる第４１のインバータと
    を備えることを特徴とする請求項４６に記載のマルチポートメモリ装置。
  49. 前記第６のラッチ回路が、
    前記第５の単位フリップフロップ回路の出力信号を第１の入力信号とし、リセット信号を第２の入力信号とする第７のＮＯＲゲートと、
    該第７のＮＯＲゲートの出力信号を反転させて第７のＮＯＲゲートの第１の入力信号として用いる第４２のインバータと
    を備えることを特徴とする請求項４８に記載のマルチポートメモリ装置。
  50. 前記パイプラッチ入力コントロール信号出力部が、
    前記パイプラッチ入力コントロール信号のソース信号及び第５の単位フリップフロップ回路の出力信号を結合して第１のパイプラッチ入力コントロール信号として出力する第１のパイプラッチ入力コントロール信号出力部と、
    前記パイプラッチ入力コントロール信号のソース信号及び第６の単位フリップフロップ回路の出力信号を結合して第２のパイプラッチ入力コントロール信号に出力する第２のパイプラッチ入力コントロール信号出力部と
    を備えることを特徴とする請求項４９に記載のマルチポートメモリ装置。
  51. 前記第１のパイプラッチ入力コントロール信号出力部が、
    前記第５の単位フリップフロップ回路の出力信号及び前記パイプラッチ入力コントロール信号のソース信号を入力とする第１８のＮＡＮＤゲートと、
    該第１８のＮＡＮＤゲートの出力信号をドライブして第１のパイプラッチ入力コントロール信号として出力する第４３のインバータ及び第４４のインバータと
    を備えることを特徴とする請求項５０に記載のマルチポートメモリ装置。
  52. 前記第２のパイプラッチ入力コントロール信号出力部が、
    前記第６の単位フリップフロップ回路の出力信号及び前記パイプラッチ入力コントロール信号のソース信号を入力とする第１９のＮＡＮＤゲートと、
    該第１９のＮＡＮＤゲートの出力信号をドライブして第２のパイプラッチ入力コントロール信号として出力する第４５のインバータ及び第４６のインバータと
    を備えることを特徴とする請求項５１に記載のマルチポートメモリ装置。
  53. 前記カラムアドレス選択部が、データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを介してカラムアドレス信号を生成する回路であることを特徴とする請求項３に記載のマルチポートメモリ装置。
  54. 前記カラムアドレス選択部が、
    書き込み動作時にカラムアドレス信号を生成する書き込みカラムアドレス信号生成部と、
    読み出し動作時にカラムアドレス信号を生成する読み出しカラムアドレス信号生成部と
    を備えることを特徴とする請求項５３に記載のマルチポートメモリ装置。
  55. 前記書き込みカラムアドレス信号生成部が、
    前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第２７のトランスミッションゲートと、
    該第２７のトランスミッションゲートの出力信号をラッチする第８のラッチ回路と、
    該第８のラッチ回路の出力信号を反転させる第４７のインバータと、
    該第４７のインバータの出力信号をゲート入力とする第４のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、
    前記書き込み信号を反転させる第４８のインバータと、
    該第４８のインバータの出力信号をゲート入力とする第５のＰＭＯＳトランジスタと、
    前記書き込み信号をゲート入力とする第４のＮＭＯＳトランジスタと、
    前記第５のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第９のラッチ回路と
    を備えることを特徴とする請求項５４に記載のマルチポートメモリ装置。
  56. 前記読み出しカラムアドレス信号生成部が、
    前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをゲート入力とする第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタと、
    前記読み出しコマンドを反転させる第４９のインバータと、
    該第４９のインバータの出力信号をゲート入力とする第７のＰＭＯＳトランジスタと、
    前記読み出しコマンドをゲート入力とする第７のＮＭＯＳトランジスタと、
    前記第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第１０のラッチ回路と
    を備えることを特徴とする請求項５５に記載のマルチポートメモリ装置。
  57. 前記ポート伝達部が、４つのポート伝達回路を備えることを特徴とする請求項５に記載のマルチポートメモリ装置。
  58. 前記ポート伝達回路が、
    読み出しデータ及びポート選択信号を入力とする第８のＮＯＲゲートと、
    該第８のＮＯＲゲートの出力信号を反転させる第５０のインバータと、
    該第５０のインバータの出力信号をゲート入力として、選択されるポートに読み出しデータを伝達する第８のＰＭＯＳトランジスタと、
    前記ポート選択信号を反転させる第５１のインバータと、
    前記読み出しデータ及び第５１のインバータの出力信号を入力とする第２０のＮＡＮＤゲートと、
    該第２０のＮＡＮＤゲートの出力信号を反転させる第５２のインバータと、
    該第５２のインバータの出力信号をゲート入力として、選択されるポートに読み出しデータを伝達する第８のＮＭＯＳトランジスタと
    を備えることを特徴とする請求項５７に記載のマルチポートメモリ装置。
  59. 前記データ一時格納部が、
    前記パイプラッチ部から印加される読み出しデータをゲート入力とする第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタと、
    前記読み出しクロックを反転させる第５３のインバータと、
    該第５３のインバータの出力信号をゲート入力とする第１０のＰＭＯＳトランジスタと、
    前記読み出しクロックをゲート入力とする第１０のＮＭＯＳトランジスタと、
    前記第９のＰＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタの出力信号をラッチする第１１のラッチ回路と、
    該第１１のラッチ回路の出力信号をドライブして前記データを出力する第５４のインバータ及び第５５のインバータと
    を備えることを特徴とする請求項５に記載のマルチポートメモリ装置。
  60. 前記パイプラッチ部が、６４ビットの読み出しデータを１６ビットずつ一度に伝達するために４つのパイプラッチ回路を備えることを特徴とする請求項２に記載のマルチポートメモリ装置。
  61. 前記第１のパイプラッチ回路が、
    第１のパイプラッチ入力コントロール信号に応答して読み出しデータをラッチし、第１のパイプラッチ出力コントロール信号に応答して読み出しデータを出力する第１の単位パイプラッチ回路と、
    第２のパイプラッチ入力コントロール信号に応答して読み出しデータをラッチし、第５のパイプラッチ出力コントロール信号に応答して読み出しデータを出力する第２の単位パイプラッチ回路と
    を備えることを特徴とする請求項６０に記載のマルチポートメモリ装置。
  62. 前記第１の単位パイプラッチ回路が、
    前記読み出しデータをゲート入力とする第１１のＰＭＯＳトランジスタ及び第１１のＮＭＯＳトランジスタと、
    前記第１のパイプラッチ入力コントロール信号を反転させる第５６のインバータと、
    該第５６のインバータの出力信号をゲート入力とする第１２のＮＭＯＳトランジスタと、
    前記第５６のインバータの出力信号を反転させる第５７のインバータと、
    該第５７のインバータの出力信号をゲート入力とする第１２のＰＭＯＳトランジスタと、
    前記第１１のＰＭＯＳトランジスタ及び第１１のＮＭＯＳトランジスタの出力信号をラッチする第１２のラッチ回路と、
    該第１２のラッチ回路の出力信号をゲート入力として、読み出しデータを出力する第１３のＰＭＯＳトランジスタ及び第１３のＮＭＯＳトランジスタと、
    前記第１のパイプラッチ出力コントロール信号を反転させる第５８のインバータと、
    該第５８のインバータの出力信号をゲート入力とする第１４のＮＭＯＳトランジスタと、
    前記第５８のインバータの出力信号を反転させる第５９のインバータと、
    該第５９のインバータの出力信号をゲート入力とする第１４のＰＭＯＳトランジスタと
    を備えることを特徴とする請求項６１に記載のマルチポートメモリ装置。
  63. 前記読み出しクロック生成部が、
    前記バンクに接近するポート情報を受け取り、各ポートから印加される１８ビット単位の並列化データを受信して第１のデータフレーム及び第２のデータフレームを出力するＲＸ受信部と、
    該ＲＸ受信部を介して入力された前記第１のデータフレームをデコードし、内部コマンドを生成するコマンドデコーダと、
    前記読み出しデータをバンク制御部の外部に伝達するために必要なコントロール信号のソース信号を生成する読み出しデータ出力フラグ信号生成部と、
    前記パイプラッチ部に格納された６４ビットの前記読み出しデータを１６ビットずつ分割して、順次前記ポートに伝達するコントロール信号を生成する読み出しデータ出力制御部と
    を備えることを特徴とする請求項１または２に記載のマルチポートメモリ装置。
  64. 前記カラムアドレス信号生成部が、データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを介してカラムアドレス信号を生成する回路であることを特徴とする請求項６３に記載のマルチポートメモリ装置。
  65. 前記カラムアドレス信号生成部が、
    書き込み動作時にカラムアドレス信号を生成する書き込みカラムアドレス信号生成部と、
    読み出し動作時にカラムアドレス信号を生成する読み出しカラムアドレス信号生成部と
    を備えることを特徴とする請求項６４に記載のマルチポートメモリ装置。
  66. 前記書き込みカラムアドレス信号生成部が、
    前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットを伝達する第２７のトランスミッションゲートと、
    該第２７のトランスミッションゲートの出力信号をラッチする第８のラッチ回路と、
    該第８のラッチ回路の出力信号を反転させる第４７のインバータと、
    該第４７のインバータの出力信号をゲート入力とする第４のＰＭＯＳトランジスタ及び第５のＮＭＯＳトランジスタと、
    前記書き込み信号を反転させる第４８のインバータと、
    該第４８のインバータの出力信号をゲート入力とする第５のＰＭＯＳトランジスタと、
    前記書き込み信号をゲート入力とする第４のＮＭＯＳトランジスタと、
    前記第５のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第９のラッチ回路と
    を備えることを特徴とする請求項６５に記載のマルチポートメモリ装置。
  67. 前記読み出しカラムアドレス信号生成部が、
    前記データフレームのカラムアドレスＣＯＬＵＭＮ ＡＤＤＲＥＳＳビットをゲート入力とする第６のＰＭＯＳトランジスタ及び第６のＮＭＯＳトランジスタと、
    前記読み出しコマンドを反転させる第４９のインバータと、
    該第４９のインバータの出力信号をゲート入力とする第７のＰＭＯＳトランジスタと、
    前記読み出しコマンドをゲート入力とする第７のＮＭＯＳトランジスタと、
    前記第７のＰＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタの出力信号をラッチしてカラムアドレス信号として出力する第１０のラッチ回路と
    を備えることを特徴とする請求項６６に記載のマルチポートメモリ装置。
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