KR100842757B1

KR100842757B1 - 반도체 메모리 장치

Info

Publication number: KR100842757B1
Application number: KR1020060041190A
Authority: KR
Inventors: 허황; 도창호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-28
Filing date: 2006-05-08
Publication date: 2008-07-01
Also published as: CN1945746A; TWI310560B; CN100589208C; KR20070035938A; TW200729220A

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 리드데이터를 전송하는 리드용 테스트라인, 라이트데이터를 전송하는 라이트용 테스트라인 및 상기 리드용 테스트라인과 라이트용 테스트라인에 공통 연결된 데이터임시저장소를 구비하고, 테스트모드시 활성화되는 테스트모드신호에 의해 상기 데이터임시저장소가 제어되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

멀티포트 메모리 장치, 테스트모드, 임시저장소, 라이트데이터, 데이터전송라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 일실시예에 따른 멀티포트 메모리 장치를 나타낸 블록도.

도 2는 도 1의 뱅크 및 뱅크제어부를 나타낸 블록도.

도 3은 제1 실시예로써의 도 2의 데이터임시저장소를 나타낸 회로도.

도 4는 도 2의 리드/라이트제어부를 나타낸 회로도.

도 5는 제2 실시예로써의 도 2의 데이터임시저장소를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

401 : 뱅크제어부

403 : 뱅크

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 주변회로영역의 테스트회로에 관한 것이다.

대표적인 반도체 메모리 장치인 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음향 기기에도 사용되어 그 사용범위가 확대되고 있는 실정이다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.

그 대표적인 방법으로써, 직렬 입/출력 인터페이스 방식이 있는데, 이는 소수의 버스라인(bus line)을 통해 외부 데이터가 직렬(serial)적으로 입력되고, 이 데이터를 내부에서 병렬(parallelize)적으로 받아들이는 방식이다.

이 방식은 소수의 버스라인을 사용하기 때문에 전송 코스트가 낮다. 또한, 직렬 입/출력 인터페이스 방식을 이용하게 되면 단일 포트에 다수의 입/출력 핀이 필요 없기 때문에 멀티포트 메모리 장치 구현에 응용할 수 있다.

멀티포트 메모리 장치는 다수의 포트를 가지는 장치로써, 각각의 포트에서 독립적인 동작을 수행할 수 있기 때문에 멀티 미디어(multi media)에서 요구되는 다량의 영상/음향 데이터를 동시에 처리할 수 있다. 기존의 디램이 가지고 있던 한계 즉, 단일포트로 인해 한번에 한가지 동작만 수행할 수 있고, 다른 동작을 수행하기 위해서는 그 전 동작이 종료되기 까지 대기해야 하는 한계를 극복할 수 있기 때문에 디램의 사용범위의 확장을 기대할 수 있다.

이런 멀티포트 메모리 장치의 경우 직렬 데이터를 병렬화 시키고, 병렬 데이터를 직렬화시키는 회로와 같은 고주파 데이터 프로세싱 로직(high frequency data processing logic)이 필수적이다.

그런데, 디램의 메모리 셀영역의 불량 유무에 따라 고주파 데이터 프로세싱 로직의 검증이 불가능한 상황이 발생되고, 고주파 동작이 이루어 짐에 따라 회로신호(logical signal)들의 마진(margin)이 타이트(tight)하게 설정되어 있기 때문에 마진성 불량이 발생된다. 따라서, 특정 불량에 대해 그 불량의 원인이 디램의 메모리 셀영역에 있는지 혹은 고주파 로직에 있는지를 파악하기 위한 테스트회로가 필요한 실정이다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 메모리셀의 결함과 무관하게 고주파 환경에서의 주변회로의 결함을 테스트하기 위한 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.

그리고, 메모리셀의 결함과 무관하게 고주파 환경에서 리드동작회로의 결함을 테스트하기 위한 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.

또한, 메모리 셀의 결함과 무관하게 고주파 환경에서 라이트동작회로의 결함을 테스트하기 위한 반도체 메모리 장치를 제공하는 것을 제3 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 리드데이터를 전송하는 리드용 테스트라인, 라이트데이터를 전송하는 라이트용 테스트라인 및 상기 리드용 테스트라인과 라이트용 테스트라인에 공통 연결된 데이터임시저장소를 구비하고, 테스트모드시 활성화되는 테스트모드신호에 의해 상기 데이터임시저장소가 제어되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 멀티포트 메모리 장치를 나타낸 구성도이다. 여기서, 멀티포트 메모리 장치는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16비트 정보 프레임(16bit data frame)을 갖으며, 64비트 프리패치(64bit prefetch) 동작을 수행하는 것으로 가정한다.

도 1을 참조하면, 멀티포트 메모리 장치는 각기 다른 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 제1 내지 제4 포트(PORT0~PORT3), 제1 내지 제4 포트(PORT0~PORT3)를 경계로 상부와 하부에 행 방향으로 배치된 제1 내지 제8 뱅크(상부:BANK0~BANK3, 하부:BANK4~BANK7), 제1 내지 제4 포트(PORT0~PORT3)와 제1 내지 제4 뱅크(BANK0~BANK3) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제1 글로벌 입/출력 라인(GIO_out), 제1 내지 제4 포트(PORT0~PORT3)와 제5 내지 제8 뱅크(BANK4~BANK7) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제2 글로벌 입/출력 라인(GIO_in), 제1 및 제2 글로벌 입/출력 라인(GIO_out, GIO_in)과 제1 내지 제8 뱅크(BANK0~BANK7)간에 신호 전송을 제어가히 위한 제1 내지 제8 뱅크제어부(BCL0~BCL7), 제2 포트(PORT1)와 제3 포트(PORT2) 사이에 위치하여 제1 내지 제4 포트(PORT0~PORT3)에 인가되는 내부 커맨드 및 데이터의 입/출력을 클럭킹(clocking)하는 PLL부를 구비한다.

여기서, 뱅크(BANK0~BANK7) 및 뱅크제어부(BCL0~BCL7)에 대해 설명하면 하기와 같다.

도 2는 도 1의 뱅크 및 뱅크제어부를 나타낸 블록도이다.

도 2를 참조하면, 뱅크제어부(401)는 내부커맨드(액티브커맨드, 리드/라이트커맨드)를 입력으로 하여 리드/라이트플래그신호(RDEN, WDEN)를 생성하는 커맨드디코더(417, command decoder), 고주파 데이터 프로세싱 로직(high frequency data processing logic)의 검증을 위한 테스트모드(test mode)의 셋팅(setting)에 따라 테스트모드 동작 수행을 진행하는 테스트모드 정의부(415, test mode define circuit)를 구비한다.

그리고, 뱅크(403)는 커맨드디코더(417)가 생성한 리드/라이트플래그신호(RDEN, WDEN)를 받아들여 셀영역(413)의 특정 워드라인(WL)을 구동시키고, 비트라인(BL)과 데이터 전송라인인 세그먼트 입/출력 라인(SIO)을 연결시켜주는 특정 YI트랜지스터를 구동시키는 신호를 생성하는 디코더부(xdec&ydec), 라이트데이터에 대한 라이트(write)동작을 수행하기 위한 복수의 라이트드라이버(407, write driver)와 메모리 셀로부터 나온 리드데이터를 증폭하여 64비트 데이터로 출력하는 복수의 데이터버스감지증폭기(405, DBSA, data bus sense amplifier), 라이트플래그신호(WDEN)를 라이트데이터와의 마진을 고려하여 적당한 지연을 갖게하여 라이트 드라이버(407, write driver)의 구동신호이고 실질적인인 라이팅신호인 라이트신호(WDRV)와 리드플래그신호(RDEN)를 입력받아 데이터버스감지증폭기(405)의 구동신호이고 실질적인 리딩신호인 리드신호(IOSTBp)를 생성하는 리드/라이트제어부(411, WD/SA CTRL), 뱅크제어부(401)와 데이터버스감지증폭기(405)간의 데이터를 공유하고, 복수의 데이터버스감지증폭기(DBSA)간 데이터를 공유하는 리드라인(Q_BIO), 뱅크제어부(401)와 라이트드라이버(407)간의 데이터를 공유하고, 복수의 라이트드라이버(407)간 데이터를 공유하는 라이트라인(Q_WTD), 테스트모드신호(TLCHECK)에 따라 리드라인(Q_BIO)과 라이트라인(Q_WTD)을 공유시키고 데이터를 임시저장하는 데이터임시저장소(407)를 구비한다.

본 도 2를 보면 본 발명의 개념을 이해할 수 있는데, 이는 테스트모드 하에서 외부로부터 인가되는 라이트데이터를 데이터임시저장소(407)에 저장시키고, 이를 리드데이터로 활용하여 고주파 데이터 프로세싱 로직의 검증시의 리드 및 라이트데이터로 활용하는 것이다.

이와 같은 본 발명의 개념을 구현하기 위해 각 구성요소를 자세하게 설명하면 하기와 같다.

도 3은 제1 실시예로써의 도 2의 데이터임시저장소(409)를 나타낸 회로도이다.

도 3을 참조하면, 우선적으로 신호를 정의하면, RX_D신호는 뱅크제어부로부터 인가되는 라이트데이터(write data)이고, DSTRBP신호는 RX_D신호에 대한 플래그(data flag) 신호이며, TLCHECK신호는 테스트모드 정의부의 출력신호이다.

회로구성을 설명하면, 데이터임시저장소(409)는 인가되는 라이트데이터(RX_D)를 받아들여 라이트라인(Q_WRD)에 인가하는 데이터입력부(505), 라이트라인(Q_WRD)에 위치하여 라이트데이터(RX_D)를 래치하는 제1 래치회로(501), 라이트라인(Q_WRD)에 인가된 라이트데이터(RX_D)를 리드라인(Q_BIO)과 공유시키기 위한 공유제어부(507), 리드라인(Q_BIO)에 인가된 라이트데이터(RX_D)를 래치하는 제2 래치회로(503)를 구비한다.

이를 더욱 자세하게 설명하면 하기와 같다.

데이터입력부(505)는 라이트데이터의 입력을 알리는 데이터플래그신호(DSTRBP)를 반전시키는 제1 인버터(INV1), 데이터플래그신호(DSTRBP)를 게이트 입력으로 하는 제1 엔모스 트랜지스터(N1), 제1 인버터(INV1)의 출력신호를 게이트 입력으로 하는 제2 피모스 트랜지스터(P2), 라이트데이터(RX_D)를 게이트 입력으로 하고 제1 엔모스 트랜지스터(N1)와 연결된 제2 엔모스 트랜지스터(N2), 라이트데이터(RX_D)를 게이트 입력으로 하고 제2 피모스 트랜지스터(P2)와 연결된 제1 피모스 트랜지스터(P1)로 구현할 수 있다.

공유제어부(507)는 테스트모드신호(TLCHECK)에 따라 라이트라인(Q_WTD)에 인가된 라이트데이터(RX_D)를 리드라인(Q_BIO)에 전달하는 제1 트랜스미션 게이트(TG1)로 구현할 수 있다.

제1 및 제2 래치회로(501, 503)는 일반적인 인버터 래치회로로써, 복수개의 인버터를 사용하여 구현할 수 있다.

데이터임시저장소(409)의 동작을 간략하게 설명하면, 테스트모드신 호(TLCHECK)가 논리레벨 로우인 경우, 즉 테스트모드가 이닌 일반적인 노멀동작시에는 라이트데이터(RX_D)는 라이트라인(Q_WRD)에만 실리게 된다. 다른 경우로써, 테스트모드신호(TLCHECK)가 논리레벨 하이인 경우, 즉 테스트모드인 경우에는 제1 트랜스미션 게이트(TG1)가 구동되어 라이트라인(Q_WRD)에 인가된 라이트데이터(RX_D)가 리드라인(Q_BIO)에 인가된다.

테스트모드신호(TLCHECK)가 논리레벨 하이로 유지되고, 외부에서 리드커맨드가 인가되면 뱅크제어부(BANK CONTROL LOGIC)에서 리드플래그신호가 생성되어 리드/라이트제어부(WD/SA CTRL)로 인가된다. 그리고, 이 리드/라이트제어부(WD/SA CTRL)에서 라이트데이터를 증폭시키는 데이터버스감지증폭기(DBSA)의 인에이블신호인 IOSTBp신호를 테스트모드신호(TLCHECK)로써 생성되지 못하도록 제어한다. 결과적으로 메모리 셀로부터의 라이트데이터가 출력되는 것이 아니라, 임시저장소에 래치된 라이트데이터(RX_D)가 출력되는 것이다.

그리고, 본 도 3은 테스트모드신호(TLCHECK)가 활성화될 경우 멀티포트 메모리 장치에서 한 번의 라이트동작만을 수행할 수 있는 실시예이고, 이와 같은 라이트동작을 복수 번 수행하기 위한 데이터임시저장소(409)는 하기에서 추가적으로 설명하기로 한다.

도 4는 도 2의 리드/라이트제어부(411)를 나타낸 회로도이다.

도 4를 참조하면, 리드/라이트제어부(411)는 라이트신호 출력부(601)와 리드신호 출력부(603)를 구비한다.

여기서, 라이트신호 출력부(601)는 라이트플래그신호(WDEN)를 일정 지연시간 만큼 지연시켜 라이트신호(WDRV)로 출력시키는 지연회로(DELAY1)로 구현할 수 있다.

그리고, 리드신호 출력부(603)는 테스트모드신호(TLCHECK)에 따라 리드신호(IOSTBp)의 출력을 제어해야 하기 때문에, 테스트모드신호(TLCHECK)를 반전시키는 제3 인버터(INV3), 제3 인버터(INV3)의 출력신호와 리드플래그신호(RDEN)를 입력으로 하는 제1 낸드게이트(NAND1), 제1 낸드게이트(NAND1)의 출력신호를 반전시켜 리드신호(IOSTBp)를 출력키는 제4 인버터(INV4)로 구현할 수 있다.

간략하게 라이트동작을 설명하면, 테스트모드신호(TLCHECK)가 논리레벨 하이면 리드신호(IOSTBp)가 출력되지 않고, 테스트모드신호(TLCHECK)가 논리레벨 로우면 리드신호(IOSTBp)가 출력된다. 이를 통해 리드동작시 메모리 셀로부터의 데이터가 증폭되어 출력되는 것을 방해하고 테스트모드신호(TLCHECK)가 논리레벨 하이인 상황에서 라이트커맨드가 입력될 경우, 리드라인(Q_BIO)뿐만 아니라 라이트라인(Q_WTD)에도 데이터가 인가되어 있기 때문에 정상적으로 메모리 셀에 데이터가 라이트된다. 그리고, 테스트모드 상황에서 리드동작을 통해 출력된 리드데이터와 노멀모트 상황에서 리드동작을 통해 출력된 리드데이터를 비교함으로써, 데이터버스감지증폭기(DBSA)의 불량여부를 파악할 수 있다.

도 5는 제2 실시예로써의 도 2의 데이터임시저장소(409)를 나타낸 회로도이다.

도 5를 참조하면, 테스트모드신호(TLCHECK)가 활성화될 경우 멀티포트 메모리 장치에서 복수의 라이트동작을 수행할 수 있는(테스트하고자하는 라이트동작의 횟수) 실시예로써, 외부에서 별도의 어드레스신호를 인가하여 복수의 라이트동작을 수행토록 한다. 이때, 별도의 어드레스신호의 갯수도 테스트하고자하는 라이트동작의 횟수와 같고, 임시저장소로서의 래치회로도 같은 갯수가 필요하다.

제2 실시예로써의 데이터임시저장소는 라이트데이터(RX_D)를 받아들여 라이트라인(Q_WRD)에 인가하는 데이터입력부(701), 라이트데이터(RX_D)를 래치하는 라이트라인 래치회로(707), 라이트라인(Q_WRD)에 인가된 라이트데이터(RX_D)를 리드라인(Q_BIO)과 공유시키기 위한 제1 및 제2 공유제어부(703, 705)를 구비한다.

전술한 데이터임시저장소의 구성요소를 더욱 자세하게 설명하면 하기와 같다.

데이터입력부(701)는 데이터플래그신호(DSTRBP)를 반전시키는 제5 인버터(INV5), 데이터플래그신호(DSTRBP)를 게이트 입력으로 하는 제3 엔모스 트랜지스터(N3), 제5 인버터(INV5)의 출력신호를 게이트 입력으로 하는 제4 피모스 트랜지스터(P4), 라이트데이터(RX_D)를 게이트 입력으로 하고, 제3 엔모스 트랜지스터(N3)와 연결된 제4 엔모스 트랜지스터(N4), 라이트데이터(RX_D)를 게이트 입력으로 하고 제4 피모스 트랜지스터(P4)와 연결된 제3 피모스 트랜지스터(P3)로 구현할 수 있다.

그리고, 라이트라인 래치회로(707)는 일반적인 인버터형 래치회로로써, 복수개의 인버터를 사용하여 구현할 수 있다.

또한, 제1 공유제어부(703)는 테스트모드신호(TLCHECK)와 제1 테스트어드레스신호(TA_0)를 입력으로 하는 제2 낸드게이트(NAND2), 테스트모드신호(TLCHECK)와 제2 테스트어드레스신호(TA_1)를 입력으로 하는 제3 낸드게이트(NAND3), 제2 낸드게이트(NAND2)의 출력신호를 입력으로하여 라이트라인 래치회로(707)에 래치된 라이트데이터(RX_D)를 전달하는 제2 트랜스미션 게이트(TG2), 제3 낸드게이트(NAND3)의 출력신호를 입력으로 하여 라이트라인 래치회로(707)에 래치된 라이트데이터(RX_D)를 전달하는 제3 트랜스미션 게이트(TG3), 제2 트랜스미션 게이트(TG2)와 연결되어 전달되는 라이트데이터(RX_D)를 래치하는 제1 래치회로(709), 제3 트랜스미션 게이트(TG3)와 연결되어 전달되는 라이트데이터(RX_D)를 래치하는 제2 래치회로(711)로 구현할 수 있다.

그리고, 제2 공유제어부(705)는 외부 어드레스신호인 제1 테스트어드레스신호(TA_0)에 따라 테스트모드 정의부에서 출력되는 제1 테스트모드신호(TLCHECK0)를 반전시키는 제6 인버터(INV6), 제6 인버터(INV6)의 출력신호와 리드플래그신호(RDEN)를 입력으로 하는 제4 낸드게이트(NAND4), 제4 낸드게이트(NAND4)의 출력신호를 입력으로 하여 제1 래치회로(709)에 래치된 라이트데이터(RX_D)를 리드라인(Q_BIO)에 전달하는 제4 트랜스미션 게이트(TG4), 제2 테스트어드레스신호(TA_1)에 따라 테스트모드 정의부에서 출력되는 제2 테스트모드신호(TLCHECK1)를 반전시키는 제7 인버터(INV7), 제 7인버터(INV7)의 출력신호와 리드플래그신호(RDEN)를 입력으로 하는 제5 낸드게이트(NAND5), 제5 낸드게이트(NAND5)의 출력신호를 입력으로 하여 제2 래치회로(711)에 래치된 라이트데이터(RX_D)를 리드라인(Q_BIO)에 전달하는 제5 트랜스미션 게이트(TG5)로 구현할 수 있다.

본 도 5는 두 번의 라이트동작을 테스트하기 위한 회로로써, 제1 래치회 로(709)와 제2 래치회로(711)에 대응되는 라이트동작의 횟수이기 때문에, 더 많은 테스트 동작을 위해서는 더 많은 래치회로를 구비하고, 이에 맞는 트랜스미션 게이트 및 외부 어드레스신호를 더 구비하면 된다.

이와 같은 제2 실시예에 따른 데이터임시저장소(409)의 동작을 간략하게 설명하면, 외부에서 테스트모드가 셋팅되고, 외부 어드레스신호(TA_0, TA_1)에 따라 라이트데이터(RX_D)를 저장할 래치회로를 선택하고, 외부 어드레스신호에 따라 제1 혹은 제2 테스트모드신호(TLCHECK0, TLCHECK0)가 논리레벨 로우가 되어 선택된 래치회로에 저장된 라이트데이터(RX_D)가 리드라인(Q_BIO)에 전달된다.

전술한 바와 같이 본 발명은 외부에서 인가되는 라이트데이터를 뱅크내의 데이터 전송라인인 라이트라인(Q_BIO)과 리드라인(Q_WTD)간에 연결하는 임시저장소(709, 711)에 저장한 뒤, 이를 메모리셀을 제외한 주변회로영역의 테스트를 위한 테스트모드시의 라이트 및 리드데이터로 사용한다. 따라서, 메모리셀의 결함과 무관한게 고주파시의 주변회로영역의 오동작을 파악할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액 티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

또한, 전술한 실시예에서 임시저장소는 짝수개의 인버터를 통해 구현되었으나, 낸드회로를 통해 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.

이상에서 살펴본 바와 같이, 본 발명은 고주파 데이터 프로세싱 회로(주변회로)의 검증을 메모리셀과 독립적으로 수행할 수 있다는 점에서 효율적인 불량 분석을 가능토록 한다.

따라서, 반도체 메모리 장치의 안정적인 동작을 확보할 수 있으며, 반도체 메모리 장치중 멀티포트 메모리 장치의 개발 기간을 단축시켜 제품 경쟁력 확보의 효과를 얻을 수 있다.

Claims

리드데이터를 전송하는 리드용 테스트라인;

라이트데이터를 전송하는 라이트용 테스트라인;

고주파 데이터 프로세싱 로직의 검증을 위한 테스트모드시 활성화되는 테스트모드신호를 생성하기 위한 테스트모드 정의부; 및

상기 리드용 테스트라인과 라이트용 테스트라인에 공통 연결되며, 상기 테스트모드신호에 제어 받는 데이터임시저장소

를 구비하는 반도체 메모리 장치.
제1항에 있어서,

상기 테스트모드신호에 따라 리드동작을 정의하는 리드신호의 생성을 조절하는 리드/라이트 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 데이터임시저장소는,

라이트데이터의 입력을 알리는 데이터플래그신호에 따라 라이트데이터를 상기 라이트라인에 전달하는 데이터입력부;

상기 라이트라인에 위치하여 인가되는 라이트데이터를 저장하는 제1 임시저장소;

상기 제1 임시저장소에 저장된 라이트데이터를 리드라인에 전달하기 위한 데이터전송부; 및

상기 리드라인에 위치하여 인가되는 라이트데이터를 저장하는 제2 임시저장소를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,

상기 데이터입력부는,

상기 데이터플래그신호를 반전시키는 제1 인버터;

상기 데이터플래그신호를 게이트 입력으로 하는 제1 엔모스 트랜지스터;

상기 제1 인버터의 출력신호를 게이트 입력으로 하는 제2 피모스 트랜지스터;

상기 라이트데이터를 게이트 입력으로 하고 제1 엔모스 트랜지스터와 연결된 제2 엔모스 트랜지스터;

상기 라이트데이터를 게이트 입력으로 하고 제2 피모스 트랜지스터와 연결된 제1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,

상기 데이터전송부는 상기 테스트모드신호에 따라 상기 라이트라인에 인가된 라이트데이터를 리드라인에 전달하는 제1 트랜스미션 게이트로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 데이터임시저장소는,

라이트데이터의 입력을 알리는 데이터플래그신호에 응답하여 라이트데이터를 상기 라이트라인에 전달하는 데이터입력부;

상기 라이트라인에 위치하여 인가되는 라이트데이터를 저장하는 제1 임시저장소;

상기 테스트모드신호와 외부어드레스테스트신호에 응답하여 상기 제1 임시저장소에 저장된 라이트데이터를 리드라인에 전달하기 위해 테스트하고자 하는 라이트동작 횟수인 n개 만큼 구비된 제1 데이터전송부;

상기 라이트데이터를 저장하기 위해 상기 테스트하고자 하는 라이트동작 횟수인 n개 만큼 구비된 제2 임시저장소;

상기 테스트모드신호와 리드플래그신호에 따라 상기 제2 임시저장소에 저장된 라이트데이터를 리드라인에 전달하기 위해 테스트하고자 하는 라이트동작 횟수인 n개 만큼 구비된 제2 데이터전송부를 포함하는 것을 특징으로 하는 반도체 메모 리 장치.
제6항에 있어서,

상기 데이터입력부는,

상기 데이터플래그신호를 반전시키는 제2 인버터;

상기 데이터플래그신호를 게이트 입력으로 하는 제3 엔모스 트랜지스터;

상기 제1 인버터의 출력신호를 게이트 입력으로 하는 제4 피모스 트랜지스터;

상기 라이트데이터를 게이트 입력으로 하고 제3 엔모스 트랜지스터와 연결된 제4 엔모스 트랜지스터;

상기 라이트데이터를 게이트 입력으로 하고 제4 피모스 트랜지스터와 연결된 제3 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 제1 데이터전송부는,

상기 테스트모드신호와 제1 외부어드레스테스트신호를 입력으로 하는 제1 낸드게이트;

상기 테스트모드신호와 제2 외부어드레스테스트신호를 입력으로 하는 제2 낸 드게이트;

상기 제1 낸드게이트의 출력신호를 입력으로하여 제1 임시저장소에 저장된 라이트데이터를 전달하는 제2 트랜스미션 게이트; 및

상기 제2 낸드게이트의 출력신호를 입력으로 하여 제1 임시저장소에 저장된 라이트데이터를 전달하는 제3 트랜스미션 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 제2 데이터전송부는,

상기 외부어드레스테스트신호에 따라 상기 테스트모드 정의부에서 출력되는 제1 테스트모드신호를 반전시키는 제3 인버터;

상기 제2 인버터의 출력신호와 리드플래그신호를 입력으로 하는 제3 낸드게이트;

상기 제3 낸드게이트의 출력신호를 입력으로 하여 제2 임시저장소에 저장된 라이트데이터를 리드라인에 전달하는 제4 트랜스미션 게이트;

상기 외부어드레스테스트신호에 따라 테스트모드 정의부에서 출력되는 제2 테스트모드신호를 반전시키는 제4 인버터;

상기 제3 인버터의 출력신호와 리드플래그신호를 입력으로 하는 제4 낸드게이트; 및

상기 제4 낸드게이트의 출력신호를 입력으로 하여 제2 임시저장소에 저장된 라이트데이터를 리드라인에 전달하는 제5 트랜스미션 게이트를 포함하는 것을 특지응로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 리드/라이트 제어부는,

내부커맨드에 의해 생성된 라이트플래그신호를 지연시켜 라이트신호를 출력하는 라이트신호생성부; 및

상기 테스트모드신호에 응답하여 상기 리드신호(상기 내부커맨드에 의해 생성된 리드플래그신호에 응답하여 생성되는 신호임)의 생성을 제어하는 리드신호생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서,

상기 리드신호생성부는,

상기 테스트모드신호를 반전시키는 제5 인버터;

상기 리드플래그신호와 상기 제1 인버터의 출력신호를 입력으로 하는 제5 낸드게이트;

상기 제5 낸드게이트의 출력신호를 반전시켜 리드신호를 출력하는 제6 인버 터를 포함하는 반도체 메모리 장치.
제10항에 있어서,

상기 리드신호생성부는 짝수개의 인버터를 포함하는 지연회로로 상기 라이트플래그신호를 지연시켜 상기 라이트신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 리드용 테스트라인은 상기 리드데이터를 증폭하여 외부로 전달하는 복수 개의 데이터버스 감지증폭기간을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 라이트용 테스트라인은 상기 라이트데이터를 메모리셀로 전달하는 복수 개의 라이트드라이버간을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 테스트모드신호는 외부 테스트모드 셋팅에 따라 상기 테스트모드신호를 출력하는 테스트모드 정의부에서 생성되는 것을 특징으로 하는 반도체 메모리 장치.