JP2001155485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001155485A JP2001155485A JP33829499A JP33829499A JP2001155485A JP 2001155485 A JP2001155485 A JP 2001155485A JP 33829499 A JP33829499 A JP 33829499A JP 33829499 A JP33829499 A JP 33829499A JP 2001155485 A JP2001155485 A JP 2001155485A
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- data
- signal
- pair
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 安定した読出動作を行なうことが可能な半導
体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、セレクタ２４ｃ
は、コラムブロック選択信号ＣＢＳ０〜ＣＢＳ３および
語構成選択信号Ｍ×４，Ｍ×４８に従って４組のグロー
バルＩＯ線対ＧＩＯＬ０，／ＧＩＯＬ０〜ＧＩＯＬ３，
／ＧＩＯＬ３のうちのいずれか１組のグローバルＩＯ線
対を選択し、そのグローバルＩＯ線対をプリアンプ２５
ｃの入出力ノード対Ｎ３１，Ｎ３２に所定時間だけパル
ス的に接続する。したがって、グローバルＩＯ線対のイ
コライズ時間を長くとることができ、読出動作の安定化
を図ることができる。
体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、セレクタ２４ｃ
は、コラムブロック選択信号ＣＢＳ０〜ＣＢＳ３および
語構成選択信号Ｍ×４，Ｍ×４８に従って４組のグロー
バルＩＯ線対ＧＩＯＬ０，／ＧＩＯＬ０〜ＧＩＯＬ３，
／ＧＩＯＬ３のうちのいずれか１組のグローバルＩＯ線
対を選択し、そのグローバルＩＯ線対をプリアンプ２５
ｃの入出力ノード対Ｎ３１，Ｎ３２に所定時間だけパル
ス的に接続する。したがって、グローバルＩＯ線対のイ
コライズ時間を長くとることができ、読出動作の安定化
を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、複数のメモリセルとデータ伝達線対とを備
えた半導体記憶装置に関する。
関し、特に、複数のメモリセルとデータ伝達線対とを備
えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、シンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと称す）では、×４、×８、×１６の３
つの語構成からいずれか１つの語構成が選択可能になっ
ている。×４、×８、×１６の語構成では、それぞれ４
ビット、８ビット、１６ビットのデータを同時に入出力
することが可能となる。
下、ＳＤＲＡＭと称す）では、×４、×８、×１６の３
つの語構成からいずれか１つの語構成が選択可能になっ
ている。×４、×８、×１６の語構成では、それぞれ４
ビット、８ビット、１６ビットのデータを同時に入出力
することが可能となる。
【０００３】また、ＳＤＲＡＭでは、テスト時間の短縮
化や同時にテストすることが可能なチップ数を増やすた
め、いわゆるマルチビットテスト（以下、ＭＢＴと称
す）が可能となっている。このＭＢＴでは、複数（たと
えば４つ）のメモリセルが正常か否かのテストを１つの
データ入出力ピンから行なうことが可能となる。
化や同時にテストすることが可能なチップ数を増やすた
め、いわゆるマルチビットテスト（以下、ＭＢＴと称
す）が可能となっている。このＭＢＴでは、複数（たと
えば４つ）のメモリセルが正常か否かのテストを１つの
データ入出力ピンから行なうことが可能となる。
【０００４】図２４は、そのようなＳＤＲＡＭの要部を
示すブロック図である。図２４において、このＳＤＲＡ
Ｍは、データバスＤＢ０〜ＤＢ３，ＤＢ６、セレクタ１
５１ａ〜１５１ｄ、ライトデータアンプ（以下、ＷＤア
ンプと称す）１５２ａ〜１５２ｄ、ライトバッファ１５
３ａ〜１５３ｄおよびグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯを備える。
示すブロック図である。図２４において、このＳＤＲＡ
Ｍは、データバスＤＢ０〜ＤＢ３，ＤＢ６、セレクタ１
５１ａ〜１５１ｄ、ライトデータアンプ（以下、ＷＤア
ンプと称す）１５２ａ〜１５２ｄ、ライトバッファ１５
３ａ〜１５３ｄおよびグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯを備える。
【０００５】セレクタ１５１ａ〜１５１ｄは、×４構成
における書込動作時はデータバスＤＢ２をＷＤアンプ１
５２ａ〜１５２ｄに接続し、×８構成における書込動作
時はデータバスＤＢ０をＷＤアンプ１５２ａ，１５２ｂ
に接続するとともにデータバスＤＢ２をＷＤアンプ１５
２ｃ，１５２ｄに接続し、×１６構成における書込動作
時はデータバスＤＢ０〜ＤＢ３をそれぞれＷＤアンプ１
５２ａ〜１５２ｄに接続し、ＭＢＴ時はデータバスＤＢ
２をＷＤアンプ１５２ｂ，１５２ｄに接続するとともに
データバスＤＢ６をＷＤアンプ１５２ａ，１５２ｃに接
続する。
における書込動作時はデータバスＤＢ２をＷＤアンプ１
５２ａ〜１５２ｄに接続し、×８構成における書込動作
時はデータバスＤＢ０をＷＤアンプ１５２ａ，１５２ｂ
に接続するとともにデータバスＤＢ２をＷＤアンプ１５
２ｃ，１５２ｄに接続し、×１６構成における書込動作
時はデータバスＤＢ０〜ＤＢ３をそれぞれＷＤアンプ１
５２ａ〜１５２ｄに接続し、ＭＢＴ時はデータバスＤＢ
２をＷＤアンプ１５２ｂ，１５２ｄに接続するとともに
データバスＤＢ６をＷＤアンプ１５２ａ，１５２ｃに接
続する。
【０００６】ＷＤアンプ１５２ａ〜１５２ｄは、それぞ
れ、信号ＣＢＳ０〜ＣＢＳ３が活性化レベルの「Ｈ」レ
ベルになったことに応じて活性化され、外部からデータ
バスＤＢ０〜ＤＢ３，ＤＢ６を介して与えられたデータ
を増幅してライトバッファ１５３ａ〜１５３ｄに与え
る。ライトバッファ１５３ａ〜１５３ｄは、それぞれＷ
Ｄアンプ１５２ａ〜１５２ｄから与えられたデータをグ
ローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達する。
れ、信号ＣＢＳ０〜ＣＢＳ３が活性化レベルの「Ｈ」レ
ベルになったことに応じて活性化され、外部からデータ
バスＤＢ０〜ＤＢ３，ＤＢ６を介して与えられたデータ
を増幅してライトバッファ１５３ａ〜１５３ｄに与え
る。ライトバッファ１５３ａ〜１５３ｄは、それぞれＷ
Ｄアンプ１５２ａ〜１５２ｄから与えられたデータをグ
ローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達する。
【０００７】×４構成における書込動作時は、信号ＣＢ
Ｓ０〜ＣＢＳ３のうちのいずれか１つの信号（たとえば
ＣＢＳ０）が活性化レベルの「Ｈ」レベルになり、外部
からデータバスＤＢ２に与えられたデータがセレクタ１
５１ａ、ＷＤアンプ１５２ａおよびライトバッファ１５
３ａを介してグローバルＩＯ線対ＧＩＯ０に伝達され
る。グローバルＩＯ線対ＧＩＯ０に伝達されたデータ
は、選択されたメモリセルに書込まれる。
Ｓ０〜ＣＢＳ３のうちのいずれか１つの信号（たとえば
ＣＢＳ０）が活性化レベルの「Ｈ」レベルになり、外部
からデータバスＤＢ２に与えられたデータがセレクタ１
５１ａ、ＷＤアンプ１５２ａおよびライトバッファ１５
３ａを介してグローバルＩＯ線対ＧＩＯ０に伝達され
る。グローバルＩＯ線対ＧＩＯ０に伝達されたデータ
は、選択されたメモリセルに書込まれる。
【０００８】×８構成における書込動作時は、信号ＣＢ
Ｓ０とＣＢＳ１のうちのいずれか１つの信号（たとえば
ＣＢＳ０）と、信号ＣＢＳ２とＣＢＳ３のうちのいずれ
か１つの信号（たとえばＣＢＳ２）が活性化レベルの
「Ｈ」レベルになり、外部からデータバスＤＢ０に与え
られたデータがセレクタ１５１ａ、ＷＤアンプ１５２ａ
およびライトバッファ１５３ａを介してグローバルＩＯ
線対ＧＩＯ０に伝達されるとともに、外部からデータバ
スＤＢ２に与えられたデータがセレクタ１５１ｃ、ＷＤ
アンプ１５２ｃおよびライトバッファ１５３ｃを介して
グローバルＩＯ線対ＧＩＯ２に伝達される。グローバル
ＩＯ線対ＧＩＯ０，ＧＩＯ２に伝達されたデータは、そ
れぞれ選択された２つのメモリセルに書込まれる。
Ｓ０とＣＢＳ１のうちのいずれか１つの信号（たとえば
ＣＢＳ０）と、信号ＣＢＳ２とＣＢＳ３のうちのいずれ
か１つの信号（たとえばＣＢＳ２）が活性化レベルの
「Ｈ」レベルになり、外部からデータバスＤＢ０に与え
られたデータがセレクタ１５１ａ、ＷＤアンプ１５２ａ
およびライトバッファ１５３ａを介してグローバルＩＯ
線対ＧＩＯ０に伝達されるとともに、外部からデータバ
スＤＢ２に与えられたデータがセレクタ１５１ｃ、ＷＤ
アンプ１５２ｃおよびライトバッファ１５３ｃを介して
グローバルＩＯ線対ＧＩＯ２に伝達される。グローバル
ＩＯ線対ＧＩＯ０，ＧＩＯ２に伝達されたデータは、そ
れぞれ選択された２つのメモリセルに書込まれる。
【０００９】×１６構成における書込動作時は、信号Ｃ
ＢＳ０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベル
になり、外部からデータバスＤＢ０〜ＤＢ３に与えられ
たデータがそれぞれセレクタ１５１ａ〜１５１ｄ、ＷＤ
アンプ１５２ａ〜１５２ｄおよびライトバッファ１５３
ａ〜１５３ｄを介してグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３に伝達される。グローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３に伝達されたデータは、それぞれ選択された４つ
のメモリセルに書込まれる。
ＢＳ０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベル
になり、外部からデータバスＤＢ０〜ＤＢ３に与えられ
たデータがそれぞれセレクタ１５１ａ〜１５１ｄ、ＷＤ
アンプ１５２ａ〜１５２ｄおよびライトバッファ１５３
ａ〜１５３ｄを介してグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３に伝達される。グローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３に伝達されたデータは、それぞれ選択された４つ
のメモリセルに書込まれる。
【００１０】ＭＢＴにおける書込動作時は、信号ＣＢＳ
０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベルにな
り、外部からデータバスＤＢ２に与えられたデータがセ
レクタ１５１ｂ，１５１ｄ、ＷＤアンプ１５２ｂ，１５
２ｄおよびライトバッファ１５３ｂ，１５３ｄを介して
グローバルＩＯ線対ＧＩＯ１，ＧＩＯ３に与えられると
ともに、外部からデータバスＤＢ６に与えられたデータ
がセレクタ１５１ａ，１５１ｃ、ＷＤアンプ１５２ａ，
１５２ｃおよびライトバッファ１５３ａ〜１５３ｃを介
してグローバルＩＯ線対ＧＩＯ０，ＧＩＯ２に与えられ
る。グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達され
たデータは、それぞれ選択された４つのメモリセルに書
込まれる。
０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベルにな
り、外部からデータバスＤＢ２に与えられたデータがセ
レクタ１５１ｂ，１５１ｄ、ＷＤアンプ１５２ｂ，１５
２ｄおよびライトバッファ１５３ｂ，１５３ｄを介して
グローバルＩＯ線対ＧＩＯ１，ＧＩＯ３に与えられると
ともに、外部からデータバスＤＢ６に与えられたデータ
がセレクタ１５１ａ，１５１ｃ、ＷＤアンプ１５２ａ，
１５２ｃおよびライトバッファ１５３ａ〜１５３ｃを介
してグローバルＩＯ線対ＧＩＯ０，ＧＩＯ２に与えられ
る。グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達され
たデータは、それぞれ選択された４つのメモリセルに書
込まれる。
【００１１】また、このＳＤＲＡＭは、プリアンプ１５
４ａ〜１５４ｄ、ＣＡＳレイテンシーシフタ（以下、Ｃ
Ｌシフタと称す）、セレクタ１５６ａ〜１５６ｄ，１５
８ａ〜１５８ｄおよびリードデータバッファ（以下、Ｒ
Ｄバッファと称す）を備える。
４ａ〜１５４ｄ、ＣＡＳレイテンシーシフタ（以下、Ｃ
Ｌシフタと称す）、セレクタ１５６ａ〜１５６ｄ，１５
８ａ〜１５８ｄおよびリードデータバッファ（以下、Ｒ
Ｄバッファと称す）を備える。
【００１２】プリアンプ１５４ａ〜１５４ｄは、それぞ
れ信号ＰＡＥ０〜ＰＡＥ３が活性化レベルの「Ｈ」レベ
ルになったことに応じて活性化され、グローバルＩＯ線
対ＧＩＯ０〜ＧＩＯ３に読出されたデータ信号を増幅す
る。ＣＬシフタ１５５ａ〜１５５ｄは、それぞれプリア
ンプ１５４ａ〜１５４ｄの出力信号を１クロック周期分
だけ遅延させる。
れ信号ＰＡＥ０〜ＰＡＥ３が活性化レベルの「Ｈ」レベ
ルになったことに応じて活性化され、グローバルＩＯ線
対ＧＩＯ０〜ＧＩＯ３に読出されたデータ信号を増幅す
る。ＣＬシフタ１５５ａ〜１５５ｄは、それぞれプリア
ンプ１５４ａ〜１５４ｄの出力信号を１クロック周期分
だけ遅延させる。
【００１３】セレクタ１５６ａ〜１５６ｄは、×４構成
における読出動作時は、プリアンプ１５４ａ〜１５４ｄ
のうちの信号ＰＡＥ０〜ＰＡＥ３によって選択されたプ
リアンプ（たとえば１５４ａ）からＣＬシフタ１５５ａ
を介して与えられたデータをＲＤバッファ１５６ｃに与
える。また、セレクタ１５６ａ〜１５６ｄは、×８構成
における読出動作時は、プリアンプ１５４ａ，１５４ｂ
のうちの信号ＰＡＥ０，ＰＡＥ１によって選択されたプ
リアンプ（たとえば１５４ａ）からＣＬシフタ１５５ａ
を介して与えられたデータをＲＤバッファ１５７ａに与
えるとともに、プリアンプ１５４ｃ，１５４ｄのうちの
信号ＰＡＥ２，ＰＡＥ３によって選択されたプリアンプ
（たとえば１５４ｃ）からＣＬシフタ１５５ｃを介して
与えられたデータをＲＤバッファ１５７ｃに与える。ま
た、セレクタ１５６ａ〜１５６ｄは、×１６構成および
ＭＢＴにおける読出動作時は、それぞれ、プリアンプ１
５４ａ〜１５４ｄからＣＬシフタ１５５ａ〜１５５ｄを
介して与えられたデータをＲＤバッファ１５７ａ〜１５
７ｄに与える。
における読出動作時は、プリアンプ１５４ａ〜１５４ｄ
のうちの信号ＰＡＥ０〜ＰＡＥ３によって選択されたプ
リアンプ（たとえば１５４ａ）からＣＬシフタ１５５ａ
を介して与えられたデータをＲＤバッファ１５６ｃに与
える。また、セレクタ１５６ａ〜１５６ｄは、×８構成
における読出動作時は、プリアンプ１５４ａ，１５４ｂ
のうちの信号ＰＡＥ０，ＰＡＥ１によって選択されたプ
リアンプ（たとえば１５４ａ）からＣＬシフタ１５５ａ
を介して与えられたデータをＲＤバッファ１５７ａに与
えるとともに、プリアンプ１５４ｃ，１５４ｄのうちの
信号ＰＡＥ２，ＰＡＥ３によって選択されたプリアンプ
（たとえば１５４ｃ）からＣＬシフタ１５５ｃを介して
与えられたデータをＲＤバッファ１５７ｃに与える。ま
た、セレクタ１５６ａ〜１５６ｄは、×１６構成および
ＭＢＴにおける読出動作時は、それぞれ、プリアンプ１
５４ａ〜１５４ｄからＣＬシフタ１５５ａ〜１５５ｄを
介して与えられたデータをＲＤバッファ１５７ａ〜１５
７ｄに与える。
【００１４】セレクタ１５８ａ〜１５８ｄは、それぞ
れ、通常の読出動作時はＲＤバッファ１５７ａ〜１５７
ｄとデータバスＤＢ０〜ＤＢ３を結合させ、ＭＢＴにお
ける読出動作時はＲＤバッファ１５７ａ〜１５７ｄとデ
ータバスＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２を結合させ
る。
れ、通常の読出動作時はＲＤバッファ１５７ａ〜１５７
ｄとデータバスＤＢ０〜ＤＢ３を結合させ、ＭＢＴにお
ける読出動作時はＲＤバッファ１５７ａ〜１５７ｄとデ
ータバスＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２を結合させ
る。
【００１５】ＲＤバッファ１５７ａ〜１５７ｄは、それ
ぞれ、セレクタ１５６ａ〜１５６ｄから与えられたデー
タに従って、通常の読出動作時はデータバスＤＢ０〜Ｄ
Ｂ３を駆動させ、ＭＢＴにおける読出動作時はデータバ
スＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２を駆動させる。
ぞれ、セレクタ１５６ａ〜１５６ｄから与えられたデー
タに従って、通常の読出動作時はデータバスＤＢ０〜Ｄ
Ｂ３を駆動させ、ＭＢＴにおける読出動作時はデータバ
スＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２を駆動させる。
【００１６】×４構成における読出動作時は、信号ＰＡ
Ｅ０〜ＰＡＥ３のうちのいずれか１つの信号（たとえば
信号ＰＡＥ０）が活性化レベルの「Ｈ」レベルになり、
グローバルＩＯ線対（この場合はＧＩＯ０）に読出され
たデータがプリアンプ１５４ａ、ＣＬシフタ１５５ａ、
セレクタ１５６ｃ、ＲＤバッファ１５７ｃおよびセレク
タ１５８ｃを介してデータバスＤＢ２に伝達される。デ
ータバスＤＢ２に伝達されたデータは外部に出力され
る。
Ｅ０〜ＰＡＥ３のうちのいずれか１つの信号（たとえば
信号ＰＡＥ０）が活性化レベルの「Ｈ」レベルになり、
グローバルＩＯ線対（この場合はＧＩＯ０）に読出され
たデータがプリアンプ１５４ａ、ＣＬシフタ１５５ａ、
セレクタ１５６ｃ、ＲＤバッファ１５７ｃおよびセレク
タ１５８ｃを介してデータバスＤＢ２に伝達される。デ
ータバスＤＢ２に伝達されたデータは外部に出力され
る。
【００１７】×８構成における読出動作時は、信号ＰＡ
Ｅ０，ＰＡＥ１のうちのいずれか１つの信号（たとえば
ＰＡＥ０）が活性化レベルの「Ｈ」レベルになり、グロ
ーバルＩＯ線対（この場合はＧＩＯ０）に読出されたデ
ータがプリアンプ１５４ａ、ＣＬシフタ１５５ａ、セレ
クタ１５６ａ、ＲＤバッファ１５７ａおよびセレクタ１
５８ａを介してデータバスＤＢ０に伝達されるととも
に、信号ＰＡＥ２，ＰＡＥ３のうちのいずれか１つの信
号（たとえばＰＡＥ２）が活性化レベルの「Ｈ」レベル
になり、グローバルＩＯ線対（この場合はＧＩＯ２）に
読出されたデータがプリアンプ１５４ｃ、ＣＬシフタ１
５５ｃ、セレクタ１５６ｃ、ＲＤバッファ１５７ｃおよ
びセレクタ１５８ｃを介してデータバスＤＢ２に伝達さ
れる。データバスＤＢ０，ＤＢ２に伝達されたデータは
外部に出力される。
Ｅ０，ＰＡＥ１のうちのいずれか１つの信号（たとえば
ＰＡＥ０）が活性化レベルの「Ｈ」レベルになり、グロ
ーバルＩＯ線対（この場合はＧＩＯ０）に読出されたデ
ータがプリアンプ１５４ａ、ＣＬシフタ１５５ａ、セレ
クタ１５６ａ、ＲＤバッファ１５７ａおよびセレクタ１
５８ａを介してデータバスＤＢ０に伝達されるととも
に、信号ＰＡＥ２，ＰＡＥ３のうちのいずれか１つの信
号（たとえばＰＡＥ２）が活性化レベルの「Ｈ」レベル
になり、グローバルＩＯ線対（この場合はＧＩＯ２）に
読出されたデータがプリアンプ１５４ｃ、ＣＬシフタ１
５５ｃ、セレクタ１５６ｃ、ＲＤバッファ１５７ｃおよ
びセレクタ１５８ｃを介してデータバスＤＢ２に伝達さ
れる。データバスＤＢ０，ＤＢ２に伝達されたデータは
外部に出力される。
【００１８】×１６構成における読出動作時は、信号Ｐ
ＡＥ０〜ＰＡＥ３がともに活性化レベルの「Ｈ」レベル
になり、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出
されたデータがそれぞれプリアンプ１５４ａ〜１５４
ｄ、ＣＬシフタ１５５ａ〜１５５ｄ、セレクタ１５６ａ
〜１５６ｄ、Ｒｄバッファ１５７ａ〜１５７ｄおよびセ
レクタ１５８ａ〜１５８ｄを介してデータバスＤＢ０〜
ＤＢ３に伝達される。データバスＤＢ０〜ＤＢ３に伝達
されたデータは外部に出力される。
ＡＥ０〜ＰＡＥ３がともに活性化レベルの「Ｈ」レベル
になり、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出
されたデータがそれぞれプリアンプ１５４ａ〜１５４
ｄ、ＣＬシフタ１５５ａ〜１５５ｄ、セレクタ１５６ａ
〜１５６ｄ、Ｒｄバッファ１５７ａ〜１５７ｄおよびセ
レクタ１５８ａ〜１５８ｄを介してデータバスＤＢ０〜
ＤＢ３に伝達される。データバスＤＢ０〜ＤＢ３に伝達
されたデータは外部に出力される。
【００１９】ＭＢＴにおける読出動作時は、信号ＰＡＥ
０〜ＰＡＥ３がともに活性化レベルの「Ｈ」レベルにな
り、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出され
たデータがそれぞれプリアンプ１５４ａ〜１５４ｄ、Ｃ
Ｌシフタ１５５ａ〜１５５ｄ、セレクタ１５６ａ〜１５
６ｄ、ＲＤバッファ１５７ａ〜１５７ｄおよびセレクタ
１５８ａ〜１５８ｄを介してデータバスＤＢ６，ＤＢ
２，ＤＢ６，ＤＢ２に伝達される。データバスＤＢ６に
読出された２ビットのデータが一致した場合は、２つの
メモリセルが正常と判定され、一致しない場合は不良と
判定される。データバスＤＢ２に読出された２ビットの
データが一致した場合は、２つのメモリセルは正常と判
定され、一致しない場合は不良と判定される。
０〜ＰＡＥ３がともに活性化レベルの「Ｈ」レベルにな
り、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出され
たデータがそれぞれプリアンプ１５４ａ〜１５４ｄ、Ｃ
Ｌシフタ１５５ａ〜１５５ｄ、セレクタ１５６ａ〜１５
６ｄ、ＲＤバッファ１５７ａ〜１５７ｄおよびセレクタ
１５８ａ〜１５８ｄを介してデータバスＤＢ６，ＤＢ
２，ＤＢ６，ＤＢ２に伝達される。データバスＤＢ６に
読出された２ビットのデータが一致した場合は、２つの
メモリセルが正常と判定され、一致しない場合は不良と
判定される。データバスＤＢ２に読出された２ビットの
データが一致した場合は、２つのメモリセルは正常と判
定され、一致しない場合は不良と判定される。
【００２０】以下、図２４に示したブロックのうちデー
タの読出に関連する部分についてより詳細に説明する。
タの読出に関連する部分についてより詳細に説明する。
【００２１】プリアンプ１５４ｃは、図２５に示すよう
に、ＰチャネルＭＯＳトランジスタ１６１〜１６５およ
びＮチャネルＭＯＳトランジスタ１６６〜１６８を含
む。プリアンプ１５４ｃの入出力ノードＮ１６１，Ｎ１
６２は、それぞれグローバルＩＯ線ＧＩＯＬ２，／ＧＩ
ＯＬ２に接続される。ＰチャネルＭＯＳトランジスタ１
６１，１６２は、ノードＮ１６１とＮ１６２の間に直列
接続され、各々のゲートがともに信号ＺＰＡＥＱを受け
る。ＰチャネルＭＯＳトランジスタ１６１，１６２はイ
コライザを構成する。信号ＺＰＡＥＱが活性化レベルの
「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ
１６１，１６２が導通してノードＮ１６１，Ｎ１６２が
「Ｈ」レベルにイコライズされる。
に、ＰチャネルＭＯＳトランジスタ１６１〜１６５およ
びＮチャネルＭＯＳトランジスタ１６６〜１６８を含
む。プリアンプ１５４ｃの入出力ノードＮ１６１，Ｎ１
６２は、それぞれグローバルＩＯ線ＧＩＯＬ２，／ＧＩ
ＯＬ２に接続される。ＰチャネルＭＯＳトランジスタ１
６１，１６２は、ノードＮ１６１とＮ１６２の間に直列
接続され、各々のゲートがともに信号ＺＰＡＥＱを受け
る。ＰチャネルＭＯＳトランジスタ１６１，１６２はイ
コライザを構成する。信号ＺＰＡＥＱが活性化レベルの
「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ
１６１，１６２が導通してノードＮ１６１，Ｎ１６２が
「Ｈ」レベルにイコライズされる。
【００２２】ＰチャネルＭＯＳトランジスタ１６３は電
源電位ＶＣＣのラインとノードＮ１６３の間に接続さ
れ、ＰチャネルＭＯＳトランジスタ１６４，１６５がそ
れぞれノードＮ１６３とノードＮ１６１，Ｎ１６２との
間に接続される。ＮチャネルＭＯＳトランジスタ１６
６，１６７はそれぞれノードＮ１６１，Ｎ１６２とノー
ドＮ１６８との間に接続され、ＰチャネルＭＯＳトラン
ジスタ１６８はノードＮ１６８と接地電位ＶＳＳのライ
ンとの間に接続される。ＭＯＳトランジスタ１６３，１
６８のゲートはそれぞれ信号ＺＰＡＥ２，ＰＡＥ２を受
ける。ＭＯＳトランジスタ１６４，１６６のゲートはと
もにノードＮ１６２に接続され、ＭＯＳトランジスタ１
６５，１６７のゲートはともにノードＮ１６１に接続さ
れる。ＭＯＳトランジスタ１６３〜１６８は、差動増幅
器を構成する。この差動増幅器は、信号ＺＰＡＥ２，Ｐ
ＡＥ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
ったことに応じて活性化され、ノードＮ１６１，Ｎ１６
２のうちの電位が高い方のノードを「Ｈ」レベルにし、
他方のノードを「Ｌ」レベルにする。ノードＮ１６１，
Ｎ１６２に現れる信号が、プリアンプ１５４ｃの出力信
号ＰＤＣＬ，／ＰＤＣＬとなる。
源電位ＶＣＣのラインとノードＮ１６３の間に接続さ
れ、ＰチャネルＭＯＳトランジスタ１６４，１６５がそ
れぞれノードＮ１６３とノードＮ１６１，Ｎ１６２との
間に接続される。ＮチャネルＭＯＳトランジスタ１６
６，１６７はそれぞれノードＮ１６１，Ｎ１６２とノー
ドＮ１６８との間に接続され、ＰチャネルＭＯＳトラン
ジスタ１６８はノードＮ１６８と接地電位ＶＳＳのライ
ンとの間に接続される。ＭＯＳトランジスタ１６３，１
６８のゲートはそれぞれ信号ＺＰＡＥ２，ＰＡＥ２を受
ける。ＭＯＳトランジスタ１６４，１６６のゲートはと
もにノードＮ１６２に接続され、ＭＯＳトランジスタ１
６５，１６７のゲートはともにノードＮ１６１に接続さ
れる。ＭＯＳトランジスタ１６３〜１６８は、差動増幅
器を構成する。この差動増幅器は、信号ＺＰＡＥ２，Ｐ
ＡＥ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
ったことに応じて活性化され、ノードＮ１６１，Ｎ１６
２のうちの電位が高い方のノードを「Ｈ」レベルにし、
他方のノードを「Ｌ」レベルにする。ノードＮ１６１，
Ｎ１６２に現れる信号が、プリアンプ１５４ｃの出力信
号ＰＤＣＬ，／ＰＤＣＬとなる。
【００２３】読出動作時は、まず信号ＺＰＡＥＱが非活
性化レベルの「Ｈ」レベルに立上げられてＰチャネルＭ
ＯＳトランジスタ１６１，１６２が非導通になりのノー
ドＮ１６１，１６２のイコライズが停止される。次い
で、選択されたメモリセルからデータが読出され、その
データに応じてグローバルＩＯ線対ＧＩＯｌ２，／ＧＩ
ＯＬ２間に微少電位差が生じる。次いで信号ＰＡＥ，Ｚ
ＰＡＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにな
ってＭＯＳトランジスタ１６３〜１６８からなる差動増
幅器が活性化され、グローバルＩＯ線ＧＩＯＬ２，／Ｇ
ＩＯＬ２のうちの電位の高い方が「Ｈ」レベル（電源電
位ＶＣＣ）にされ、電位の低い方が「Ｌ」レベル（接地
電位ＶＳＳ）にされる。
性化レベルの「Ｈ」レベルに立上げられてＰチャネルＭ
ＯＳトランジスタ１６１，１６２が非導通になりのノー
ドＮ１６１，１６２のイコライズが停止される。次い
で、選択されたメモリセルからデータが読出され、その
データに応じてグローバルＩＯ線対ＧＩＯｌ２，／ＧＩ
ＯＬ２間に微少電位差が生じる。次いで信号ＰＡＥ，Ｚ
ＰＡＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにな
ってＭＯＳトランジスタ１６３〜１６８からなる差動増
幅器が活性化され、グローバルＩＯ線ＧＩＯＬ２，／Ｇ
ＩＯＬ２のうちの電位の高い方が「Ｈ」レベル（電源電
位ＶＣＣ）にされ、電位の低い方が「Ｌ」レベル（接地
電位ＶＳＳ）にされる。
【００２４】他のプリアンプ１５４ａ，１５４ｂ，１５
４ｄもプリアンプ１５４ｃと同じ構成である。ただし、
プリアンプ１５４ａ，１５４ｂ，１５４ｄには、信号Ｐ
ＡＥ２，ＺＰＡＥ２の代わりに信号ＰＡＥ０，ＺＰＡＥ
０；ＰＡＥ１，ＺＰＡＥ１；ＰＡＥ３，ＺＰＡＥ３が与
えらる。
４ｄもプリアンプ１５４ｃと同じ構成である。ただし、
プリアンプ１５４ａ，１５４ｂ，１５４ｄには、信号Ｐ
ＡＥ２，ＺＰＡＥ２の代わりに信号ＰＡＥ０，ＺＰＡＥ
０；ＰＡＥ１，ＺＰＡＥ１；ＰＡＥ３，ＺＰＡＥ３が与
えらる。
【００２５】なお、プリアンプ活性化信号ＰＡＥ０〜Ｐ
ＡＥ３は、図２６に示すように、プリアンプ活性化マス
タ信号ＰＡＣＭとコラムブロックデコード信号ＣＢＳ０
〜ＣＢＳ３に基づいて生成される。
ＡＥ３は、図２６に示すように、プリアンプ活性化マス
タ信号ＰＡＣＭとコラムブロックデコード信号ＣＢＳ０
〜ＣＢＳ３に基づいて生成される。
【００２６】ＣＬシフタ１５５ｃは、図２５に示すよう
に、マスタラッチ回路１６９およびスレーブラッチ回路
１７０を含む。ラッチ回路１６９，１７０は、プリアン
プ１５４ｃの出力信号ＰＤＣＬ，／ＰＤＣＬを反転させ
るとともに１クロック周期分だけ遅延させて出力する。
スレーブラッチ回路１７０の出力信号ＰＤ２，ＺＰＤ２
はセレクタ１５６ｃに与えられる。他のＣＬシフタ１５
５ａ，１５５ｂ，１５５ｄもＣＬシフタ１５５ｃと同じ
構成である。
に、マスタラッチ回路１６９およびスレーブラッチ回路
１７０を含む。ラッチ回路１６９，１７０は、プリアン
プ１５４ｃの出力信号ＰＤＣＬ，／ＰＤＣＬを反転させ
るとともに１クロック周期分だけ遅延させて出力する。
スレーブラッチ回路１７０の出力信号ＰＤ２，ＺＰＤ２
はセレクタ１５６ｃに与えられる。他のＣＬシフタ１５
５ａ，１５５ｂ，１５５ｄもＣＬシフタ１５５ｃと同じ
構成である。
【００２７】セレクタ１５６ｃは、図２７に示すよう
に、ＰチャネルＭＯＳ１７５，１７６およびＮチャネル
ＭＯＳトランジスタ１８１〜１８８，１９１〜１９８を
含む。ＰチャネルＭＯＳトランジスタ１７５，１７６
は、電源電位ＶＣＣのラインと出力ノードＮ１７５，Ｎ
１７６との間に接続され、各々のゲートがともに信号Ｒ
ＤＲＶＭを受ける。ＮチャネルＭＯＳトランジスタ１８
１と１８２，１８３と１８４，１８５と１８６，１８７
と１８８は、それぞれノードＮ１７５と接地電位ＶＳＳ
のラインとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ１９１と１９２，１９３と１９４，１９５と
１９６，１９７と１９８は、それぞれノードＮ１７６と
接地電位ＶＳＳのラインとの間に直列接続される。
に、ＰチャネルＭＯＳ１７５，１７６およびＮチャネル
ＭＯＳトランジスタ１８１〜１８８，１９１〜１９８を
含む。ＰチャネルＭＯＳトランジスタ１７５，１７６
は、電源電位ＶＣＣのラインと出力ノードＮ１７５，Ｎ
１７６との間に接続され、各々のゲートがともに信号Ｒ
ＤＲＶＭを受ける。ＮチャネルＭＯＳトランジスタ１８
１と１８２，１８３と１８４，１８５と１８６，１８７
と１８８は、それぞれノードＮ１７５と接地電位ＶＳＳ
のラインとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ１９１と１９２，１９３と１９４，１９５と
１９６，１９７と１９８は、それぞれノードＮ１７６と
接地電位ＶＳＳのラインとの間に直列接続される。
【００２８】ＮチャネルＭＯＳトランジスタ１８１，１
８３，１８５，１８７のゲートはそれぞれ信号ＰＤ０〜
ＰＤ３を受け、ＮチャネルＭＯＳトランジスタ１９１，
１９３，１９５，１９７のゲートはそれぞれ信号ＺＰＤ
０〜ＺＰＤ３を受ける。ＮチャネルＭＯＳトランジスタ
１８２，１８４，１９２，１９４のゲートは、ともに信
号ＲＤＲＶ４を受ける。ＮチャネルＭＯＳトランジスタ
１８６，１９６のゲートは、ともに信号ＲＤＲＶ４８１
６を受ける。ＮチャネルＭＯＳトランジスタ１８８，１
９８のゲートは、ともに信号ＲＤＲＶ４８を受ける。ノ
ードＮ１７５，Ｎ１７６に現れる信号がそれぞれ信号Ｚ
ＤＲＶ，ＺＺＤＲＶとなる。
８３，１８５，１８７のゲートはそれぞれ信号ＰＤ０〜
ＰＤ３を受け、ＮチャネルＭＯＳトランジスタ１９１，
１９３，１９５，１９７のゲートはそれぞれ信号ＺＰＤ
０〜ＺＰＤ３を受ける。ＮチャネルＭＯＳトランジスタ
１８２，１８４，１９２，１９４のゲートは、ともに信
号ＲＤＲＶ４を受ける。ＮチャネルＭＯＳトランジスタ
１８６，１９６のゲートは、ともに信号ＲＤＲＶ４８１
６を受ける。ＮチャネルＭＯＳトランジスタ１８８，１
９８のゲートは、ともに信号ＲＤＲＶ４８を受ける。ノ
ードＮ１７５，Ｎ１７６に現れる信号がそれぞれ信号Ｚ
ＤＲＶ，ＺＺＤＲＶとなる。
【００２９】信号ＲＤＲＶ４は、×４構成における読出
動作時に活性化レベルの「Ｈ」レベルになる。信号ＲＤ
ＲＶ４８は、×４，×８構成における読出動作時に活性
化レベルの「Ｈ」レベルになる。信号ＲＤＲＶ４８１６
は、×４，×８，×１６構成およびＭＢＴにおける読出
動作時に活性化レベルの「Ｈ」レベルになる。
動作時に活性化レベルの「Ｈ」レベルになる。信号ＲＤ
ＲＶ４８は、×４，×８構成における読出動作時に活性
化レベルの「Ｈ」レベルになる。信号ＲＤＲＶ４８１６
は、×４，×８，×１６構成およびＭＢＴにおける読出
動作時に活性化レベルの「Ｈ」レベルになる。
【００３０】×４構成における読出動作時は、まず信号
ＲＤＲＶＭが所定時間だけ「Ｈ」レベルになってＰチャ
ネルＭＯＳトランジスタ１７５，１７６が所定時間だけ
導通し、ノードＮ１７５，１７６が「Ｈ」レベルにプリ
チャージされる。次いで、信号ＲＤＲＶ４，ＲＤＲＶ４
８，ＲＤＲＶ４８１６が活性化レベルの「Ｈ」レベルに
なってＮチャネルＭＯＳトランジスタ１８２，１８４，
１８６，１８８，１９２，１９４，１９６，１９８が導
通するとともに、信号ＰＤ０〜ＰＤ３，ＺＰＤ０〜ＺＰ
Ｄ３のうちのいずれかの信号（たとえばＰＤ３）が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
（この場合は１８７）が導通し、ノードＮ１７５が
「Ｌ」レベルになる。
ＲＤＲＶＭが所定時間だけ「Ｈ」レベルになってＰチャ
ネルＭＯＳトランジスタ１７５，１７６が所定時間だけ
導通し、ノードＮ１７５，１７６が「Ｈ」レベルにプリ
チャージされる。次いで、信号ＲＤＲＶ４，ＲＤＲＶ４
８，ＲＤＲＶ４８１６が活性化レベルの「Ｈ」レベルに
なってＮチャネルＭＯＳトランジスタ１８２，１８４，
１８６，１８８，１９２，１９４，１９６，１９８が導
通するとともに、信号ＰＤ０〜ＰＤ３，ＺＰＤ０〜ＺＰ
Ｄ３のうちのいずれかの信号（たとえばＰＤ３）が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
（この場合は１８７）が導通し、ノードＮ１７５が
「Ｌ」レベルになる。
【００３１】×８構成における読出動作時は、ノードＮ
１７５，１７６が「Ｈ」レベルにプリチャージされた
後、信号ＲＤＲＶ４８，ＲＤＲＶ４８１６が活性化レベ
ルの「Ｈ」レベルになってＮチャネルＭＯＳトランジス
タ１８６，１８８，１９６，１９８が導通するととも
に、信号ＰＤ２，ＰＤ３，ＺＰＤ２，ＺＰＤ３のうちの
いずれかの信号（たとえばＰＤ２）が「Ｈ」レベルにな
ってＮチャネルＭＯＳトランジスタ（この場合は１８
５）が導通し、ノードＮ１７５が「Ｌ」レベルになる。
１７５，１７６が「Ｈ」レベルにプリチャージされた
後、信号ＲＤＲＶ４８，ＲＤＲＶ４８１６が活性化レベ
ルの「Ｈ」レベルになってＮチャネルＭＯＳトランジス
タ１８６，１８８，１９６，１９８が導通するととも
に、信号ＰＤ２，ＰＤ３，ＺＰＤ２，ＺＰＤ３のうちの
いずれかの信号（たとえばＰＤ２）が「Ｈ」レベルにな
ってＮチャネルＭＯＳトランジスタ（この場合は１８
５）が導通し、ノードＮ１７５が「Ｌ」レベルになる。
【００３２】×１６構成およびＭＢＴにおける読出動作
時は、ノードＮ１７５，１７６が「Ｈ」レベルにプリチ
ャージされた後、信号ＲＤＲＶ４８１６が活性化レベル
の「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
１８６，１９６が導通するとともに、信号ＰＤ２，ＺＰ
Ｄ２のうちのいずれかの信号（たとえばＰＤ２）が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
（この場合は１８５）が導通し、ノードＮ１７５が
「Ｌ」レベルになる。
時は、ノードＮ１７５，１７６が「Ｈ」レベルにプリチ
ャージされた後、信号ＲＤＲＶ４８１６が活性化レベル
の「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
１８６，１９６が導通するとともに、信号ＰＤ２，ＺＰ
Ｄ２のうちのいずれかの信号（たとえばＰＤ２）が
「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ
（この場合は１８５）が導通し、ノードＮ１７５が
「Ｌ」レベルになる。
【００３３】なお、信号ＲＤＲＶ４，ＲＤＲＶ４８，Ｒ
ＤＲＶ４８１６は、図２８に示すように、ＮＡＮＤゲー
ト２０１〜２０３およびインバータ２０４〜２０６によ
り信号ＲＤＲＶＭと語構成選択信号Ｍ×４，Ｍ×４８，
Ｍ×４８１６に基づいて生成される。すなわち、ＮＡＮ
Ｄゲート２０１は、信号ＲＤＲＶＭ，Ｍ×４を受け、そ
の出力信号がインバータ２０４で反転されて信号ＲＤＲ
Ｖ４となる。ＮＡＮＤゲート２０２は、信号ＲＤＲＶ
Ｍ，Ｍ×４８を受け、その出力信号はインバータ２０５
で反転されて信号ＲＤＲＶ４８となる。ＮＡＮＤゲート
２０３は、信号ＲＤＲＶＭ，Ｍ×４８１６を受け、その
出力信号はインバータ２０６で反転されて信号ＲＤＲＶ
４８１６となる。信号Ｍ×４は、×４構成の場合に
「Ｈ」レベルとなる。信号Ｍ×４８は、×４，×８構成
の場合に「Ｈ」レベルとなる。信号Ｍ×４８１６は、×
４，×８，×１６構成の場合に「Ｈ」レベルとなる。
ＤＲＶ４８１６は、図２８に示すように、ＮＡＮＤゲー
ト２０１〜２０３およびインバータ２０４〜２０６によ
り信号ＲＤＲＶＭと語構成選択信号Ｍ×４，Ｍ×４８，
Ｍ×４８１６に基づいて生成される。すなわち、ＮＡＮ
Ｄゲート２０１は、信号ＲＤＲＶＭ，Ｍ×４を受け、そ
の出力信号がインバータ２０４で反転されて信号ＲＤＲ
Ｖ４となる。ＮＡＮＤゲート２０２は、信号ＲＤＲＶ
Ｍ，Ｍ×４８を受け、その出力信号はインバータ２０５
で反転されて信号ＲＤＲＶ４８となる。ＮＡＮＤゲート
２０３は、信号ＲＤＲＶＭ，Ｍ×４８１６を受け、その
出力信号はインバータ２０６で反転されて信号ＲＤＲＶ
４８１６となる。信号Ｍ×４は、×４構成の場合に
「Ｈ」レベルとなる。信号Ｍ×４８は、×４，×８構成
の場合に「Ｈ」レベルとなる。信号Ｍ×４８１６は、×
４，×８，×１６構成の場合に「Ｈ」レベルとなる。
【００３４】他のセレクタ１５６ａ，１５６ｂ，１５６
ｄもセレクタ１５６ｃと同じ構成である。ただし、セレ
クタ１５６ａでは、信号ＲＤＲＶ４の代わりに信号ＲＤ
ＲＶ８１６がＮチャネルＭＯＳトランジスタ１８２，１
９２のゲートに入力され、信号ＲＤＲＶ４の代わりに信
号ＲＤＲＶ８がＮチャネルＭＯＳトランジスタ１８４，
１９４のゲートに入力され、ＮチャネルＭＯＳトランジ
スタ１８６，１８８，１９６，１９８のゲートは接地さ
れる。信号ＲＤＲＶ８１６は×８，×１６構成およびＭ
ＢＴにおける読出動作時に活性化レベルの「Ｈ」レベル
になり、信号ＲＤＲＶ８は×８構成およびＭＢＴにおけ
る読出動作時に活性化レベルの「Ｈ」レベルになる。
ｄもセレクタ１５６ｃと同じ構成である。ただし、セレ
クタ１５６ａでは、信号ＲＤＲＶ４の代わりに信号ＲＤ
ＲＶ８１６がＮチャネルＭＯＳトランジスタ１８２，１
９２のゲートに入力され、信号ＲＤＲＶ４の代わりに信
号ＲＤＲＶ８がＮチャネルＭＯＳトランジスタ１８４，
１９４のゲートに入力され、ＮチャネルＭＯＳトランジ
スタ１８６，１８８，１９６，１９８のゲートは接地さ
れる。信号ＲＤＲＶ８１６は×８，×１６構成およびＭ
ＢＴにおける読出動作時に活性化レベルの「Ｈ」レベル
になり、信号ＲＤＲＶ８は×８構成およびＭＢＴにおけ
る読出動作時に活性化レベルの「Ｈ」レベルになる。
【００３５】セレクタ１５６ｂでは、信号ＲＤＲＶ４の
代わりに信号ＲＤＲＶ１６がＮチャネルＭＯＳトランジ
スタ１８４，１９４のゲートに入力され、ＮチャネルＭ
ＯＳトランジスタ１８２，１８６，１８８，１９２，１
９６，１９８のゲートが接地される。信号ＲＤＲＶ１６
は、×１６構成およびＭＢＴにおける読出動作時に活性
化レベルの「Ｈ」レベルになる。セレクタ１５６ｄで
は、信号ＲＤＲＶ４８の代わりに信号ＲＤＲＶ１６がＮ
チャネルＭＯＳトランジスタ１８８，１９８のゲートに
入力されＮチャネルＭＯＳトランジスタ１８２，１８
４，１８６，１９２，１９４，１９６のゲートは接地さ
れる。
代わりに信号ＲＤＲＶ１６がＮチャネルＭＯＳトランジ
スタ１８４，１９４のゲートに入力され、ＮチャネルＭ
ＯＳトランジスタ１８２，１８６，１８８，１９２，１
９６，１９８のゲートが接地される。信号ＲＤＲＶ１６
は、×１６構成およびＭＢＴにおける読出動作時に活性
化レベルの「Ｈ」レベルになる。セレクタ１５６ｄで
は、信号ＲＤＲＶ４８の代わりに信号ＲＤＲＶ１６がＮ
チャネルＭＯＳトランジスタ１８８，１９８のゲートに
入力されＮチャネルＭＯＳトランジスタ１８２，１８
４，１８６，１９２，１９４，１９６のゲートは接地さ
れる。
【００３６】ＲＤバッファ１５７ｃは、図２９に示すよ
うに、インバータ２１１〜２１４、ＮＯＲゲート２１
５，２１６、ＰチャネルＭＯＳトランジスタ２１７，２
１８およびＮチャネルＭＯＳトランジスタ２１９，２２
０を含む。ＲＤバッファ１５７ｃは、セレクタ１５８ｃ
によってデータバスＤＢ２に接続されているものとす
る。
うに、インバータ２１１〜２１４、ＮＯＲゲート２１
５，２１６、ＰチャネルＭＯＳトランジスタ２１７，２
１８およびＮチャネルＭＯＳトランジスタ２１９，２２
０を含む。ＲＤバッファ１５７ｃは、セレクタ１５８ｃ
によってデータバスＤＢ２に接続されているものとす
る。
【００３７】ＰチャネルＭＯＳトランジスタ２１７，２
１８は、それぞれ電源電位ＶＣＣのラインとデータバス
線ＤＢＬ２，／ＤＢＬ２との間に接続され、各々のゲー
トはそれぞれセレクタ１５６ｃから信号ＺＤＲＶ，ＺＺ
ＤＲＶを受ける。ＮチャネルＭＯＳトランジスタ２１
９，２２０は、それぞれ接地電位ＶＳＳのラインとデー
タバス線ＤＢＬ２，／ＤＢＬ２との間に接続される。Ｎ
ＯＲゲート２１５は、信号ＴＥ，ＺＺＤＲＶを受け、そ
の出力信号φ２１５はＮチャネルＭＯＳトランジスタ２
１９のゲートに入力される。ＮＯＲゲート２１６は、信
号ＴＥ，ＺＤＲＶを受け、その出力信号φ２１６はＮチ
ャネルＭＯＳトランジスタ２２０のゲートに入力され
る。インバータ２１１，２１２は、ラッチ回路を構成
し、信号ＺＤＲＶのレベルをラッチする。インバータ２
１３，２１４は、ラッチ回路を構成し、信号ＺＺＤＲＶ
のレベルをラッチする。他のＲＤバッファ１５７ａ，１
５７ｂ，１５７ｄもＲＤバッファ１５７ｃと同じ構成で
ある。
１８は、それぞれ電源電位ＶＣＣのラインとデータバス
線ＤＢＬ２，／ＤＢＬ２との間に接続され、各々のゲー
トはそれぞれセレクタ１５６ｃから信号ＺＤＲＶ，ＺＺ
ＤＲＶを受ける。ＮチャネルＭＯＳトランジスタ２１
９，２２０は、それぞれ接地電位ＶＳＳのラインとデー
タバス線ＤＢＬ２，／ＤＢＬ２との間に接続される。Ｎ
ＯＲゲート２１５は、信号ＴＥ，ＺＺＤＲＶを受け、そ
の出力信号φ２１５はＮチャネルＭＯＳトランジスタ２
１９のゲートに入力される。ＮＯＲゲート２１６は、信
号ＴＥ，ＺＤＲＶを受け、その出力信号φ２１６はＮチ
ャネルＭＯＳトランジスタ２２０のゲートに入力され
る。インバータ２１１，２１２は、ラッチ回路を構成
し、信号ＺＤＲＶのレベルをラッチする。インバータ２
１３，２１４は、ラッチ回路を構成し、信号ＺＺＤＲＶ
のレベルをラッチする。他のＲＤバッファ１５７ａ，１
５７ｂ，１５７ｄもＲＤバッファ１５７ｃと同じ構成で
ある。
【００３８】図３０は、データバスＤＢ２に設けられた
イコライザ２２１を示す回路図である。図３０におい
て、このイコライザ２２１は、ＮチャネルＭＯＳトラン
ジスタ２２２〜２２４を含む。ＮチャネルＭＯＳトラン
ジスタ２２２，２２３はそれぞれデータバス線ＤＢＬ
２，／ＤＢＬ２と接地電位ＶＳＳのラインとの間に接続
され、ＮチャネルＭＯＳトランジスタ２２４はデータバ
ス線ＤＢＬ２と／ＤＢＬ２との間に接続される。Ｎチャ
ネルＭＯＳトランジスタ２２２〜２２４のゲートは信号
ＤＢＥＱを受ける。信号ＤＢＥＱが活性化レベルの
「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ
２２２〜２２４が導通してデータバス線ＤＢＬ２，／Ｄ
ＢＬ２は「Ｌ」レベル（接地電位ＶＳＳ）にイコライズ
される。イコライザ２２１は、データバスＤＢ０〜ＤＢ
３，ＤＢ６の各々に設けられている。
イコライザ２２１を示す回路図である。図３０におい
て、このイコライザ２２１は、ＮチャネルＭＯＳトラン
ジスタ２２２〜２２４を含む。ＮチャネルＭＯＳトラン
ジスタ２２２，２２３はそれぞれデータバス線ＤＢＬ
２，／ＤＢＬ２と接地電位ＶＳＳのラインとの間に接続
され、ＮチャネルＭＯＳトランジスタ２２４はデータバ
ス線ＤＢＬ２と／ＤＢＬ２との間に接続される。Ｎチャ
ネルＭＯＳトランジスタ２２２〜２２４のゲートは信号
ＤＢＥＱを受ける。信号ＤＢＥＱが活性化レベルの
「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ
２２２〜２２４が導通してデータバス線ＤＢＬ２，／Ｄ
ＢＬ２は「Ｌ」レベル（接地電位ＶＳＳ）にイコライズ
される。イコライザ２２１は、データバスＤＢ０〜ＤＢ
３，ＤＢ６の各々に設けられている。
【００３９】図３１は、図２９に示したＲＤバッファ１
５７ｃおよび図３０に示したイコライザ２２１の通常の
読出動作を示すタイムチャートである。図３１におい
て、通常の読出動作時は信号ＴＥは「Ｌ」レベルに固定
される。したがって、ＮＯＲゲート２１５，２１６は、
それぞれ信号ＺＺＤＲＶ，ＺＤＲＶに対してインバータ
として動作する。初期状態においては、信号ＺＤＲＶ，
ＺＺＤＲＶは「Ｈ」レベルになっており、ＭＯＳトラン
ジスタ２１７〜２２０はともに非導通になっている。ま
た、イコライズが終了してＮチャネルＭＯＳトランジス
タ２２２〜２２４は非導通になっており、データバス線
ＤＢＬ２，／ＤＢＬ２はともに「Ｌ」レベルになり、か
つハイインピーダンス状態になっている。
５７ｃおよび図３０に示したイコライザ２２１の通常の
読出動作を示すタイムチャートである。図３１におい
て、通常の読出動作時は信号ＴＥは「Ｌ」レベルに固定
される。したがって、ＮＯＲゲート２１５，２１６は、
それぞれ信号ＺＺＤＲＶ，ＺＤＲＶに対してインバータ
として動作する。初期状態においては、信号ＺＤＲＶ，
ＺＺＤＲＶは「Ｈ」レベルになっており、ＭＯＳトラン
ジスタ２１７〜２２０はともに非導通になっている。ま
た、イコライズが終了してＮチャネルＭＯＳトランジス
タ２２２〜２２４は非導通になっており、データバス線
ＤＢＬ２，／ＤＢＬ２はともに「Ｌ」レベルになり、か
つハイインピーダンス状態になっている。
【００４０】ある時刻においてメモリセルのデータが読
出され、たとえば信号ＺＤＲＶが「Ｌ」レベルになる
と、ＭＯＳトランジスタ２１７，２２０が導通してデー
タバス線ＤＢＬ２，／ＤＢＬ２はそれぞれ「Ｈ」レベル
および「Ｌ」レベルになる。データバス線ＤＢＬ２と／
ＤＢＬ２の電位が比較され、比較結果に応じたレベルの
信号が読出データとして外部に出力される。
出され、たとえば信号ＺＤＲＶが「Ｌ」レベルになる
と、ＭＯＳトランジスタ２１７，２２０が導通してデー
タバス線ＤＢＬ２，／ＤＢＬ２はそれぞれ「Ｈ」レベル
および「Ｌ」レベルになる。データバス線ＤＢＬ２と／
ＤＢＬ２の電位が比較され、比較結果に応じたレベルの
信号が読出データとして外部に出力される。
【００４１】図３２は、図２９に示したＲＤバッファ１
５７ｃおよび図３０に示したイコライザ２２１のＭＢＴ
時の読出動作を示すタイムチャートである。ＭＢＴ時
は、ＲＤバッファ１５７ｃはセレクタ１５８によってデ
ータバスＤＢ６と接続される。図３２において、ＭＢＴ
時は信号ＴＥは「Ｈ」レベルに固定される。したがっ
て、ＮＯＲゲート２１５，２１６の出力信号φ２１５，
φ２１６は「Ｌ」レベルになり、ＮチャネルＭＯＳトラ
ンジスタ２１９，２２０は非導通状態に固定される。初
期状態においては、信号ＺＤＲＶ，ＺＺＤＲＶが「Ｈ」
レベルになっており、ＰチャネルＭＯＳトランジスタ２
１７，２１８は非導通になっている。また、イコライズ
が終了してＮチャネルＭＯＳトランジスタ２２２〜２２
４は非導通になっており、データバス線ＤＢＬ６，／Ｄ
ＢＬ６はともに「Ｌ」レベルになり、かつハイインピー
ダンス状態になっている。
５７ｃおよび図３０に示したイコライザ２２１のＭＢＴ
時の読出動作を示すタイムチャートである。ＭＢＴ時
は、ＲＤバッファ１５７ｃはセレクタ１５８によってデ
ータバスＤＢ６と接続される。図３２において、ＭＢＴ
時は信号ＴＥは「Ｈ」レベルに固定される。したがっ
て、ＮＯＲゲート２１５，２１６の出力信号φ２１５，
φ２１６は「Ｌ」レベルになり、ＮチャネルＭＯＳトラ
ンジスタ２１９，２２０は非導通状態に固定される。初
期状態においては、信号ＺＤＲＶ，ＺＺＤＲＶが「Ｈ」
レベルになっており、ＰチャネルＭＯＳトランジスタ２
１７，２１８は非導通になっている。また、イコライズ
が終了してＮチャネルＭＯＳトランジスタ２２２〜２２
４は非導通になっており、データバス線ＤＢＬ６，／Ｄ
ＢＬ６はともに「Ｌ」レベルになり、かつハイインピー
ダンス状態になっている。
【００４２】ある時刻においてメモリセルのデータが読
出され、たとえば信号ＺＤＲＶが「Ｌ」レベルになる
と、ＭＯＳトランジスタ２１７〜２２０のうちのＭＯＳ
トランジスタ２１７のみが導通してデータバス線ＤＢＬ
６が「Ｌ」レベルになる。データバス線／ＤＢＬ６は、
「Ｌ」レベルでかつハイインピーダンス状態のまま変化
しない。このとき、ＲＤバッファ１５９ａによってもデ
ータバスＤＢ６が駆動される。ＭＢＴにおける書込動作
時は、データバスＤＢ６からセレクタ１５１ａ，１５１
ｂ、ＷＤアンプ１５２ａ，１５２ｃ、ライトバッファ１
５３ａ，１５３ｃおよびグローバルＩＯ線対ＧＩＯ０，
ＧＩＯ２を介して２つのメモリセルに同一データを書込
んでいる。
出され、たとえば信号ＺＤＲＶが「Ｌ」レベルになる
と、ＭＯＳトランジスタ２１７〜２２０のうちのＭＯＳ
トランジスタ２１７のみが導通してデータバス線ＤＢＬ
６が「Ｌ」レベルになる。データバス線／ＤＢＬ６は、
「Ｌ」レベルでかつハイインピーダンス状態のまま変化
しない。このとき、ＲＤバッファ１５９ａによってもデ
ータバスＤＢ６が駆動される。ＭＢＴにおける書込動作
時は、データバスＤＢ６からセレクタ１５１ａ，１５１
ｂ、ＷＤアンプ１５２ａ，１５２ｃ、ライトバッファ１
５３ａ，１５３ｃおよびグローバルＩＯ線対ＧＩＯ０，
ＧＩＯ２を介して２つのメモリセルに同一データを書込
んでいる。
【００４３】したがって、ＭＢＴにおける読出動作時
は、２つのメモリセルが正常であればグローバルＩＯ線
対ＧＩＯ０，ＧＩＯ２に同一のデータが読出され、デー
タバス線ＤＢＬ６，／ＤＢＬ６のうちの一方のデータバ
ス線（たとえばＤＢＬ６）のみが「Ｈ」レベルにされ
る。しかし、２つのメモリセルの一方が不良であれば、
グローバルＩＯ線対ＧＩＯ０，ＧＩＯ２に互いに異なる
データが読出され、データバス線ＤＢＬ６，／ＤＢＬ６
の両方が「Ｈ」レベルにされる。したがって、データバ
ス線ＤＢＬ６と／ＤＢＬ６のレベルを比較することによ
り、２つのメモリセルが正常か否かを判定でき、判定結
果に応じたレベルの信号が外部に出力される。
は、２つのメモリセルが正常であればグローバルＩＯ線
対ＧＩＯ０，ＧＩＯ２に同一のデータが読出され、デー
タバス線ＤＢＬ６，／ＤＢＬ６のうちの一方のデータバ
ス線（たとえばＤＢＬ６）のみが「Ｈ」レベルにされ
る。しかし、２つのメモリセルの一方が不良であれば、
グローバルＩＯ線対ＧＩＯ０，ＧＩＯ２に互いに異なる
データが読出され、データバス線ＤＢＬ６，／ＤＢＬ６
の両方が「Ｈ」レベルにされる。したがって、データバ
ス線ＤＢＬ６と／ＤＢＬ６のレベルを比較することによ
り、２つのメモリセルが正常か否かを判定でき、判定結
果に応じたレベルの信号が外部に出力される。
【００４４】
【発明が解決しようとする課題】従来のＳＤＲＡＭは以
上のように構成されていたので、以下のような問題があ
った。すなわち、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ
３とプリアンプ１５４ａ〜１５４ｄの入出力ノードＮ１
６１，Ｎ１６２が直接接続されていたので、高速動作を
させようとするとグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ
３のイコライズが不十分となり、読出動作が不安定にな
るという問題があった。
上のように構成されていたので、以下のような問題があ
った。すなわち、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ
３とプリアンプ１５４ａ〜１５４ｄの入出力ノードＮ１
６１，Ｎ１６２が直接接続されていたので、高速動作を
させようとするとグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ
３のイコライズが不十分となり、読出動作が不安定にな
るという問題があった。
【００４５】また、ＣＬシフタ１５５ａ〜１５５ｄとＲ
Ｄバッファ１５７ａ〜１５７ｄの間にセレクタ１５６ａ
〜１５６ｄが設けられていたので、レイアウトが複雑に
なり、レイアウト面積が大きいという問題があった。
Ｄバッファ１５７ａ〜１５７ｄの間にセレクタ１５６ａ
〜１５６ｄが設けられていたので、レイアウトが複雑に
なり、レイアウト面積が大きいという問題があった。
【００４６】また、データバス線ＤＢＬ，／ＤＢＬの各
々を電源電位ＶＣＣまたは接地電位ＶＳＳに駆動させて
いたので、消費電流が大きいという問題があった。
々を電源電位ＶＣＣまたは接地電位ＶＳＳに駆動させて
いたので、消費電流が大きいという問題があった。
【００４７】それゆえに、この発明の主たる目的は、安
定した読出動作が可能で、レイアウト面積が小さく、消
費電流が小さな半導体記憶装置を提供することである。
定した読出動作が可能で、レイアウト面積が小さく、消
費電流が小さな半導体記憶装置を提供することである。
【００４８】
【課題を解決するための手段】請求項１に係る発明は、
複数のメモリセルを備えた半導体記憶装置であって、そ
の一方端に複数のメモリセルのうちの選択されたメモリ
セルから読出されたデータに応じた電位差が与えられる
データ伝達線対と、その入出力ノード対に与えられた電
位差を増幅するプリアンプと、データ伝達線対の他方端
とプリアンプの入出力ノード対との間に接続され、予め
定められた時間だけパルス的に導通してデータ伝達線対
間に生じた電位差をプリアンプの入出力ノード対に与え
るためのスイッチング素子対と、プリアンプの出力信号
を外部に伝達するための伝達回路を備えたものである。
複数のメモリセルを備えた半導体記憶装置であって、そ
の一方端に複数のメモリセルのうちの選択されたメモリ
セルから読出されたデータに応じた電位差が与えられる
データ伝達線対と、その入出力ノード対に与えられた電
位差を増幅するプリアンプと、データ伝達線対の他方端
とプリアンプの入出力ノード対との間に接続され、予め
定められた時間だけパルス的に導通してデータ伝達線対
間に生じた電位差をプリアンプの入出力ノード対に与え
るためのスイッチング素子対と、プリアンプの出力信号
を外部に伝達するための伝達回路を備えたものである。
【００４９】請求項２に係る発明では、請求項１に係る
発明に、さらに、スイッチング素子対がパルス的に導通
した後の第１のイコライズ期間にデータ伝達線対の電位
を予め定められたプリチャージ電位にイコライズする第
１のイコライザと、スイッチング素子対がパルス的に導
通する前の第２のイコライズ期間にプリアンプの入出力
ノード対の電位をプリチャージ電位にイコライズする第
２のイコライザが設けられる。
発明に、さらに、スイッチング素子対がパルス的に導通
した後の第１のイコライズ期間にデータ伝達線対の電位
を予め定められたプリチャージ電位にイコライズする第
１のイコライザと、スイッチング素子対がパルス的に導
通する前の第２のイコライズ期間にプリアンプの入出力
ノード対の電位をプリチャージ電位にイコライズする第
２のイコライザが設けられる。
【００５０】請求項３に係る発明は、それぞれが複数の
メモリセルを含む複数のメモリアレイを備えた半導体記
憶装置であって、各メモリアレイに対応して設けられ、
その一方端に対応のメモリアレイに属する複数のメモリ
セルのうちの選択されたメモリセルから読出されたデー
タに応じた電位差が与えられるデータ伝達線対と、その
入出力ノード対に与えられた電位差を増幅するプリアン
プと、アドレス信号に従って複数のデータ伝達線対のう
ちのいずれかのデータ伝達線対を選択し、そのデータ伝
達線対の他方端とプリアンプの入出力ノード対とを予め
定められた時間だけパルス的に接続してそのデータ伝達
線対間に生じた電位差をプリアンプの入出力ノード対に
与えるためのセレクタと、プリアンプの出力信号を外部
に伝達するための伝達回路とを備えたものである。
メモリセルを含む複数のメモリアレイを備えた半導体記
憶装置であって、各メモリアレイに対応して設けられ、
その一方端に対応のメモリアレイに属する複数のメモリ
セルのうちの選択されたメモリセルから読出されたデー
タに応じた電位差が与えられるデータ伝達線対と、その
入出力ノード対に与えられた電位差を増幅するプリアン
プと、アドレス信号に従って複数のデータ伝達線対のう
ちのいずれかのデータ伝達線対を選択し、そのデータ伝
達線対の他方端とプリアンプの入出力ノード対とを予め
定められた時間だけパルス的に接続してそのデータ伝達
線対間に生じた電位差をプリアンプの入出力ノード対に
与えるためのセレクタと、プリアンプの出力信号を外部
に伝達するための伝達回路とを備えたものである。
【００５１】請求項４に係る発明では、請求項３に係る
発明に、さらに、データ伝達線対の他方端とプリアンプ
の入出力ノード対とがパルス的に接続された後の第１の
イコライズ期間に各データ伝達線対間の電位を予め定め
られたプリチャージ電位にイコライズする第１のイコラ
イザと、データ伝達線対の他方端とプリアンプの入出力
ノード対とがパルス的に接続される前の第２のイコライ
ズ期間にプリアンプの入出力ノード対の電位をプリチャ
ージ電位にイコライズする第２のイコライザとが設けら
れる。
発明に、さらに、データ伝達線対の他方端とプリアンプ
の入出力ノード対とがパルス的に接続された後の第１の
イコライズ期間に各データ伝達線対間の電位を予め定め
られたプリチャージ電位にイコライズする第１のイコラ
イザと、データ伝達線対の他方端とプリアンプの入出力
ノード対とがパルス的に接続される前の第２のイコライ
ズ期間にプリアンプの入出力ノード対の電位をプリチャ
ージ電位にイコライズする第２のイコライザとが設けら
れる。
【００５２】請求項５に係る発明は、それぞれが複数の
メモリセルを含むＮ組（ただし、Ｎは２以上の整数であ
る）のメモリアレイを備え、Ｎビットのデータ信号を同
時に出力する第１の読出モードと、Ｍビット（ただし、
ＭはＮよりも小さな整数である）のデータ信号を同時に
出力する第２の読出モードとを有する半導体記憶装置で
あって、各メモリアレイに対応して設けられ、その一方
端に対応のメモリアレイに属する複数のメモリセルのう
ちの選択されたメモリセルから読出されたデータに応じ
た電位差が与えられるデータ伝達線対と、それぞれの入
出力ノード対に与えられた電位差を増幅するＮ組のプリ
アンプと、第１の読出モード時はＮ組のデータ伝達線対
の他方端とＮ組のプリアンプの入出力ノード対をそれぞ
れ接続し、第２の読出モード時はアドレス信号に従って
Ｎ組のデータ伝達線対のうちのＭ組のデータ伝達線対を
選択し、選択したＭ組のデータ伝達線対の他方端をそれ
ぞれ予め選択されたＭ組のプリアンプの入出力ノード対
に接続するセレクタと、各プリアンプに対応して設けら
れ、対応のプリアンプの出力データ信号を外部に伝達す
るための伝達回路とを備えたものである。
メモリセルを含むＮ組（ただし、Ｎは２以上の整数であ
る）のメモリアレイを備え、Ｎビットのデータ信号を同
時に出力する第１の読出モードと、Ｍビット（ただし、
ＭはＮよりも小さな整数である）のデータ信号を同時に
出力する第２の読出モードとを有する半導体記憶装置で
あって、各メモリアレイに対応して設けられ、その一方
端に対応のメモリアレイに属する複数のメモリセルのう
ちの選択されたメモリセルから読出されたデータに応じ
た電位差が与えられるデータ伝達線対と、それぞれの入
出力ノード対に与えられた電位差を増幅するＮ組のプリ
アンプと、第１の読出モード時はＮ組のデータ伝達線対
の他方端とＮ組のプリアンプの入出力ノード対をそれぞ
れ接続し、第２の読出モード時はアドレス信号に従って
Ｎ組のデータ伝達線対のうちのＭ組のデータ伝達線対を
選択し、選択したＭ組のデータ伝達線対の他方端をそれ
ぞれ予め選択されたＭ組のプリアンプの入出力ノード対
に接続するセレクタと、各プリアンプに対応して設けら
れ、対応のプリアンプの出力データ信号を外部に伝達す
るための伝達回路とを備えたものである。
【００５３】請求項６に係る発明では、請求項５に係る
発明の半導体記憶装置は、さらに、各メモリセルが正常
か否かをテストするテストモードを有し、セレクタは、
テストモード時はＮ組のデータ伝達線対の他方端とＮ組
のプリアンプの入出力ノード対とをそれぞれ接続し、半
導体記憶装置は、さらに、テストモード時にＮ組のプリ
アンプの出力データ信号の論理が一致しているか否かを
判定し、一致している場合は選択されたＮ組のメモリセ
ルが正常であることを示す信号を出力し、一致していな
い場合は選択されたＮ組のメモリセルのうちの少なくと
も１つのメモリセルが不良であることを示す信号を出力
する判定回路を備える。
発明の半導体記憶装置は、さらに、各メモリセルが正常
か否かをテストするテストモードを有し、セレクタは、
テストモード時はＮ組のデータ伝達線対の他方端とＮ組
のプリアンプの入出力ノード対とをそれぞれ接続し、半
導体記憶装置は、さらに、テストモード時にＮ組のプリ
アンプの出力データ信号の論理が一致しているか否かを
判定し、一致している場合は選択されたＮ組のメモリセ
ルが正常であることを示す信号を出力し、一致していな
い場合は選択されたＮ組のメモリセルのうちの少なくと
も１つのメモリセルが不良であることを示す信号を出力
する判定回路を備える。
【００５４】請求項７に係る発明は、複数のメモリセル
を含むメモリアレイと、データ伝達線対とを備えた半導
体記憶装置であって、アドレス信号に従って複数のメモ
リセルのうちのいずれかのメモリセルを選択し、そのメ
モリセルのデータを読出す読出回路と、読出回路によっ
て読出されたデータが第１の論理である場合はデータ伝
達線対に含まれる第１および第２のデータ伝達線の一方
端にそれぞれ第１および第２の電位を予め定められた時
間だけパルス的に与えて第１および第２のデータ伝達線
をそれぞれ第１および第２の電位間の第３および第４の
電位にし、そのデータが第２の論理である場合は第１お
よび第２のデータ伝達線の一方端にそれぞれ第２および
第１の電位を予め定められた時間だけパルス的に与えて
第１および第２のデータ伝達線をそれぞれ第４および第
３の電位にする第１の駆動回路と、第１および第２のデ
ータ伝達線の他方端の電位を比較し、比較結果に応じた
レベルのデータ信号を外部に出力する出力回路とを備え
たものである。
を含むメモリアレイと、データ伝達線対とを備えた半導
体記憶装置であって、アドレス信号に従って複数のメモ
リセルのうちのいずれかのメモリセルを選択し、そのメ
モリセルのデータを読出す読出回路と、読出回路によっ
て読出されたデータが第１の論理である場合はデータ伝
達線対に含まれる第１および第２のデータ伝達線の一方
端にそれぞれ第１および第２の電位を予め定められた時
間だけパルス的に与えて第１および第２のデータ伝達線
をそれぞれ第１および第２の電位間の第３および第４の
電位にし、そのデータが第２の論理である場合は第１お
よび第２のデータ伝達線の一方端にそれぞれ第２および
第１の電位を予め定められた時間だけパルス的に与えて
第１および第２のデータ伝達線をそれぞれ第４および第
３の電位にする第１の駆動回路と、第１および第２のデ
ータ伝達線の他方端の電位を比較し、比較結果に応じた
レベルのデータ信号を外部に出力する出力回路とを備え
たものである。
【００５５】請求項８に係る発明では、請求項７に係る
発明の第１の駆動回路は、それぞれが電源電圧によって
駆動される直列接続された複数のインバータを有する遅
延回路を含み、予め定められた時間は、読出回路の読出
動作に同期した信号が遅延回路に入力されてから出力さ
れるまでの時間である。
発明の第１の駆動回路は、それぞれが電源電圧によって
駆動される直列接続された複数のインバータを有する遅
延回路を含み、予め定められた時間は、読出回路の読出
動作に同期した信号が遅延回路に入力されてから出力さ
れるまでの時間である。
【００５６】請求項９に係る発明では、請求項７または
８に係る発明に、さらに、第１および第２のデータ伝達
線に第１および第２の電位が与えられる前のイコライズ
期間において第１および第２のデータ伝達線の電位を第
１および第２の電位間の予め定められたプリチャージ電
位にイコライズするイコライザが設けられる。
８に係る発明に、さらに、第１および第２のデータ伝達
線に第１および第２の電位が与えられる前のイコライズ
期間において第１および第２のデータ伝達線の電位を第
１および第２の電位間の予め定められたプリチャージ電
位にイコライズするイコライザが設けられる。
【００５７】請求項１０に係る発明では、請求項９に係
る発明のイコライザは、ダイオード素子と、イコライズ
期間において第１および第２のデータ伝達線と第２の電
位のラインとの間にダイオード素子を接続する接続回路
を含む。
る発明のイコライザは、ダイオード素子と、イコライズ
期間において第１および第２のデータ伝達線と第２の電
位のラインとの間にダイオード素子を接続する接続回路
を含む。
【００５８】請求項１１に係る発明では、請求項９また
は１０に係る発明のイコライザは複数設けられ、複数の
イコライザは、第１および第２のデータ伝達線の延在方
向に分散配置されている。
は１０に係る発明のイコライザは複数設けられ、複数の
イコライザは、第１および第２のデータ伝達線の延在方
向に分散配置されている。
【００５９】請求項１２に係る発明では、請求項９から
１１のいずれかに係る発明に、さらに、イコライズ期間
において第１および第２のデータ伝達線間を接続するサ
ブイコライザが設けられる。
１１のいずれかに係る発明に、さらに、イコライズ期間
において第１および第２のデータ伝達線間を接続するサ
ブイコライザが設けられる。
【００６０】請求項１３に係る発明では、請求項１２に
係る発明のサブイコライザは複数設けられ、複数のサブ
イコライザは、第１および第２のデータ伝達線の延在方
向に分散配置されている。
係る発明のサブイコライザは複数設けられ、複数のサブ
イコライザは、第１および第２のデータ伝達線の延在方
向に分散配置されている。
【００６１】請求項１４に係る発明では、請求項１３に
係る発明の半導体記憶装置は、各メモリセルが正常が否
かをテストするテストモードを有し、さらに、テストモ
ード時は複数のサブイコライザのすべてを活性化させ、
通常動作時は複数のサブイコライザのうちの予め選択さ
れたサブイコライザのみを活性化させる制御回路を備え
る。
係る発明の半導体記憶装置は、各メモリセルが正常が否
かをテストするテストモードを有し、さらに、テストモ
ード時は複数のサブイコライザのすべてを活性化させ、
通常動作時は複数のサブイコライザのうちの予め選択さ
れたサブイコライザのみを活性化させる制御回路を備え
る。
【００６２】請求項１５に係る発明では、請求項７から
１４のいずれかに係る発明の半導体記憶装置は、各メモ
リセルが正常が否かをテストするテストモードを有し、
さらに、テストモード時に活性化され、読出回路によっ
て読出されたデータが第１の論理である場合は第１のデ
ータ伝達線を第１の電位にし、そのデータが第２の論理
である場合は第２のデータ伝達線を第１の電位にする第
２の駆動回路と、第１および第２のデータ伝達線の電位
に基づいて、選択されたメモリセルが正常か否かを判定
する判定回路とを備える。ここで、第１の駆動回路およ
び出力回路は、テストモード時は非活性化される。
１４のいずれかに係る発明の半導体記憶装置は、各メモ
リセルが正常が否かをテストするテストモードを有し、
さらに、テストモード時に活性化され、読出回路によっ
て読出されたデータが第１の論理である場合は第１のデ
ータ伝達線を第１の電位にし、そのデータが第２の論理
である場合は第２のデータ伝達線を第１の電位にする第
２の駆動回路と、第１および第２のデータ伝達線の電位
に基づいて、選択されたメモリセルが正常か否かを判定
する判定回路とを備える。ここで、第１の駆動回路およ
び出力回路は、テストモード時は非活性化される。
【００６３】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＤＲＡＭの概略構成を示すブロック図である。
図１において、このＳＤＲＡＭは、クロックバッファ
１、制御信号バッファ２、アドレスバッファ３、モード
レジスタ４、制御回路５、４つのメモリアレイ６ａ〜６
ｄ（バンク♯０〜♯３）、４つの読出／書込回路７ａ〜
７ｄ、おＩＯバッファ８を備える。
によるＳＤＲＡＭの概略構成を示すブロック図である。
図１において、このＳＤＲＡＭは、クロックバッファ
１、制御信号バッファ２、アドレスバッファ３、モード
レジスタ４、制御回路５、４つのメモリアレイ６ａ〜６
ｄ（バンク♯０〜♯３）、４つの読出／書込回路７ａ〜
７ｄ、おＩＯバッファ８を備える。
【００６４】クロックバッファ１は、外部制御信号ＣＫ
Ｅによって活性化され、外部クロック信号ＣＬＫを制御
信号バッファ２、アドレスバッファ３および制御回路５
に伝達させる。制御信号バッファ２は、クロックバッフ
ァ１からの外部クロック信号ＣＬＫに同期して、外部制
御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを
ラッチし、制御回路５に与える。アドレスバッファ３
は、クロックバッファ１からの外部クロック信号ＣＬＫ
に同期して、外部アドレス信号Ａ０〜Ａ１２およびバン
ク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路５に与
える。
Ｅによって活性化され、外部クロック信号ＣＬＫを制御
信号バッファ２、アドレスバッファ３および制御回路５
に伝達させる。制御信号バッファ２は、クロックバッフ
ァ１からの外部クロック信号ＣＬＫに同期して、外部制
御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを
ラッチし、制御回路５に与える。アドレスバッファ３
は、クロックバッファ１からの外部クロック信号ＣＬＫ
に同期して、外部アドレス信号Ａ０〜Ａ１２およびバン
ク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路５に与
える。
【００６５】モードレジスタ４は、外部アドレス信号Ａ
０〜Ａ１２によって指示されたモードを記憶し、そのモ
ードに応じた内部コマンド信号を出力する。メモリアレ
イ６ａ〜６ｄの各々は、行列状に配列され、それぞれが
１ビットのデータを記憶する複数のメモリセルを含む。
複数のメモリセルは、予めｎ個（但し、ｎは４，８およ
び１６から予め選択された数である）ずつグループ化さ
れている。
０〜Ａ１２によって指示されたモードを記憶し、そのモ
ードに応じた内部コマンド信号を出力する。メモリアレ
イ６ａ〜６ｄの各々は、行列状に配列され、それぞれが
１ビットのデータを記憶する複数のメモリセルを含む。
複数のメモリセルは、予めｎ個（但し、ｎは４，８およ
び１６から予め選択された数である）ずつグループ化さ
れている。
【００６６】制御回路５は、クロックバッファ１、制御
信号バッファ２、アドレスバッファ３およびモードレジ
スタ４からの信号に従って種々の内部信号を生成し、Ｓ
ＤＲＡＭ全体を制御する。制御回路５は、読出動作時お
よび書込動作時は、バンク選択信号ＢＡ０，ＢＡ１に従
って４つのメモリアレイ６ａ〜６ｄのうちのいずれかの
メモリアレイを選択し、アドレス信号Ａ０〜Ａ１２に従
ってそのメモリアレイのうちのｎ個のメモリセルを選択
する。
信号バッファ２、アドレスバッファ３およびモードレジ
スタ４からの信号に従って種々の内部信号を生成し、Ｓ
ＤＲＡＭ全体を制御する。制御回路５は、読出動作時お
よび書込動作時は、バンク選択信号ＢＡ０，ＢＡ１に従
って４つのメモリアレイ６ａ〜６ｄのうちのいずれかの
メモリアレイを選択し、アドレス信号Ａ０〜Ａ１２に従
ってそのメモリアレイのうちのｎ個のメモリセルを選択
する。
【００６７】読出／書込回路７ａ〜７ｄは、読出動作時
は制御回路５によって選択されたｎ個のメモリセルから
データＱ１〜Ｑｎを読出し、書込動作時は制御回路５に
よって選択されたｎ個のメモリセルにデータＤ１〜Ｄｎ
を書込む。読出／書込回路７ａ〜７ｄは、データバスＤ
Ｂ０〜ＤＢ１５を介してＩＯバッファ８に結合される。
は制御回路５によって選択されたｎ個のメモリセルから
データＱ１〜Ｑｎを読出し、書込動作時は制御回路５に
よって選択されたｎ個のメモリセルにデータＤ１〜Ｄｎ
を書込む。読出／書込回路７ａ〜７ｄは、データバスＤ
Ｂ０〜ＤＢ１５を介してＩＯバッファ８に結合される。
【００６８】ＩＯバッファ８は、読出動作時は読出／書
込回路７ａ〜７ｄからの読出データＱ１〜Ｑｎを外部に
出力し、書込動作時は外部から入力されたデータＤ１〜
Ｄｎを読出／書込回路７ａ〜７ｄに与える。
込回路７ａ〜７ｄからの読出データＱ１〜Ｑｎを外部に
出力し、書込動作時は外部から入力されたデータＤ１〜
Ｄｎを読出／書込回路７ａ〜７ｄに与える。
【００６９】図２は、図１に示したＳＤＲＡＭのチップ
レイアウトを示す図である。図２において、ＳＤＲＡＭ
は、長方形の半導体基板１０の四隅にそれぞれ配置され
た４つのメモリマットＭＭ１〜ＭＭ４を含む。このＳＤ
ＲＡＭは２５６Ｍビットの記憶容量を有し、メモリマッ
トＭＭ１〜ＭＭ４の各々は６４Ｍビットの記憶容量を有
する。メモリマットＭＭ１〜ＭＭ４は、さらに、それぞ
れチップ長辺方向に４つのメモリマットＭＭ１ａ〜ＭＭ
１ｄ，…，ＭＭ４ａ〜ＭＭ４ｄに分割されており、メモ
リマットＭＭ１ｂとＭＭ１ｃ，…，ＭＭ４ｂとＭＭ４ｃ
の間にはそれぞれロウデコーダ１１ａ〜１１ｄが配置さ
れている。
レイアウトを示す図である。図２において、ＳＤＲＡＭ
は、長方形の半導体基板１０の四隅にそれぞれ配置され
た４つのメモリマットＭＭ１〜ＭＭ４を含む。このＳＤ
ＲＡＭは２５６Ｍビットの記憶容量を有し、メモリマッ
トＭＭ１〜ＭＭ４の各々は６４Ｍビットの記憶容量を有
する。メモリマットＭＭ１〜ＭＭ４は、さらに、それぞ
れチップ長辺方向に４つのメモリマットＭＭ１ａ〜ＭＭ
１ｄ，…，ＭＭ４ａ〜ＭＭ４ｄに分割されており、メモ
リマットＭＭ１ｂとＭＭ１ｃ，…，ＭＭ４ｂとＭＭ４ｃ
の間にはそれぞれロウデコーダ１１ａ〜１１ｄが配置さ
れている。
【００７０】また、メモリマットＭＭ１〜ＭＭ４のチッ
プ中央側にはそれぞれコラムデコーダ１２ａ〜１２ｄ、
コラムプリデコーダ１３ａ〜１３ｄおよびローカルコラ
ム回路１４ａ〜１４ｄが配置されている。チップ中央部
には、信号Ａ０〜Ａ１２，ＢＡ０，ＢＡ１，ＣＬＫ，Ｃ
ＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを
入力するための複数のパッド１５およびデータ入出力用
の複数のパッド１６がチップ長辺方向に配列されてい
る。パッド１５，１６列の両側にはデータバスＤＢ０〜
ＤＢ７，ＤＢ８〜ＤＢ１５がそれぞれ配置されている。
データバスＤＢ０〜ＤＢ７とＤＢ８〜ＤＢ１５は、メモ
リマットＭＭ１〜ＭＭ４の各々とデータの授受を行なう
ため、各メモリマットＭＭの中央部で交差されている。
プ中央側にはそれぞれコラムデコーダ１２ａ〜１２ｄ、
コラムプリデコーダ１３ａ〜１３ｄおよびローカルコラ
ム回路１４ａ〜１４ｄが配置されている。チップ中央部
には、信号Ａ０〜Ａ１２，ＢＡ０，ＢＡ１，ＣＬＫ，Ｃ
ＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを
入力するための複数のパッド１５およびデータ入出力用
の複数のパッド１６がチップ長辺方向に配列されてい
る。パッド１５，１６列の両側にはデータバスＤＢ０〜
ＤＢ７，ＤＢ８〜ＤＢ１５がそれぞれ配置されている。
データバスＤＢ０〜ＤＢ７とＤＢ８〜ＤＢ１５は、メモ
リマットＭＭ１〜ＭＭ４の各々とデータの授受を行なう
ため、各メモリマットＭＭの中央部で交差されている。
【００７１】ここで、メモリマットＭＭ１〜ＭＭ４は、
それぞれ図１のメモリアレイ６ａ〜６ｄを含む。ロウデ
コーダ１１ａ〜１１ｄ、コラムデコーダ１２ａ〜１２ｄ
およびコラムプリデコーダ１３ａ〜１３ｄは、図１の制
御回路５に含まれる。また、ローカルコラム回路１４ａ
〜１４ｄは、図１の読出／書込回路７ａ〜７ｄに含まれ
る。
それぞれ図１のメモリアレイ６ａ〜６ｄを含む。ロウデ
コーダ１１ａ〜１１ｄ、コラムデコーダ１２ａ〜１２ｄ
およびコラムプリデコーダ１３ａ〜１３ｄは、図１の制
御回路５に含まれる。また、ローカルコラム回路１４ａ
〜１４ｄは、図１の読出／書込回路７ａ〜７ｄに含まれ
る。
【００７２】メモリマットＭＭ１ａは、図３に示すよう
に、チップ短辺方向（Ｙ方向）に１６のメモリアレイＭ
Ａ１〜ＭＡ１６に分割され、メモリアレイＭＡ１〜ＭＡ
１６の各々はチップ長辺方向（Ｘ方向）に８つのメモリ
ブロックＭＫに分割されている。すなわち、メモリマッ
トＭＭ１ａは、１６行８列のメモリブロックＭＫに分割
されている。コラムデコーダ１２ａに近い方の８つのメ
モリアレイＭＭ１〜ＭＭ８は第１のメモリアレイグルー
プＧ１を構成し、コラムデコーダ１２ｂから遠い方の８
つのメモリアレイＭＡ９〜ＭＡ１６は第２のメモリアレ
イグループＧ２を構成する。
に、チップ短辺方向（Ｙ方向）に１６のメモリアレイＭ
Ａ１〜ＭＡ１６に分割され、メモリアレイＭＡ１〜ＭＡ
１６の各々はチップ長辺方向（Ｘ方向）に８つのメモリ
ブロックＭＫに分割されている。すなわち、メモリマッ
トＭＭ１ａは、１６行８列のメモリブロックＭＫに分割
されている。コラムデコーダ１２ａに近い方の８つのメ
モリアレイＭＭ１〜ＭＭ８は第１のメモリアレイグルー
プＧ１を構成し、コラムデコーダ１２ｂから遠い方の８
つのメモリアレイＭＡ９〜ＭＡ１６は第２のメモリアレ
イグループＧ２を構成する。
【００７３】各メモリアレイＭＡは、図中Ｘ方向に延在
する複数のワード線ＷＬと、図中Ｙ方向に延在する複数
のビット線対ＢＬＰを含む。各ワード線ＷＬの一方端
は、ロウデコーダ１１ａに接続される。１６のメモリア
レイＭＡ１〜ＭＡ１６に共通に複数の列選択線ＣＳＬが
設けられ、各列選択線ＣＳＬの一方端はコラムデコーダ
１２ａに接続される。
する複数のワード線ＷＬと、図中Ｙ方向に延在する複数
のビット線対ＢＬＰを含む。各ワード線ＷＬの一方端
は、ロウデコーダ１１ａに接続される。１６のメモリア
レイＭＡ１〜ＭＡ１６に共通に複数の列選択線ＣＳＬが
設けられ、各列選択線ＣＳＬの一方端はコラムデコーダ
１２ａに接続される。
【００７４】メモリアレイＭＡ１〜ＭＡ１６の各間およ
びそれらの両側にＸ方向に延在するローカルＩＯ線対Ｌ
ＩＯが配置され、偶数番の列のメモリブロックＭＫに沿
ってＹ方向に延在するグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３がそれぞれ配置される。各ローカルＩＯ線対ＬＩ
Ｏと４組のグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３のう
ちのいずれか１組のグローバルＩＯ線対ＧＩＯとの間に
ブロック選択スイッチＢＳが配置される。ローカルＩＯ
線対ＬＩＯは、隣接する２つのメモリアレイＭＡによっ
て共有される。２組のグローバルＩＯ線対ＧＩＯは、１
つのメモリアレイグループＧ１またはＧ２により利用さ
れる。
びそれらの両側にＸ方向に延在するローカルＩＯ線対Ｌ
ＩＯが配置され、偶数番の列のメモリブロックＭＫに沿
ってＹ方向に延在するグローバルＩＯ線対ＧＩＯ０〜Ｇ
ＩＯ３がそれぞれ配置される。各ローカルＩＯ線対ＬＩ
Ｏと４組のグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３のう
ちのいずれか１組のグローバルＩＯ線対ＧＩＯとの間に
ブロック選択スイッチＢＳが配置される。ローカルＩＯ
線対ＬＩＯは、隣接する２つのメモリアレイＭＡによっ
て共有される。２組のグローバルＩＯ線対ＧＩＯは、１
つのメモリアレイグループＧ１またはＧ２により利用さ
れる。
【００７５】列選択線ＣＳＬは、メモリマットＭＭ１ａ
において１本が選択状態とされる。１本の列選択線ＣＳ
Ｌは、チップ中央部から遠いメモリアレイグループＧ２
において２つのビット線対ＢＬＰを選択して対応のロー
カルＩＯ線対ＬＩＯへ接続し、かつチップ中央部に近い
メモリアレイグループＧ１において２つのビット線対Ｂ
ＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続す
る。
において１本が選択状態とされる。１本の列選択線ＣＳ
Ｌは、チップ中央部から遠いメモリアレイグループＧ２
において２つのビット線対ＢＬＰを選択して対応のロー
カルＩＯ線対ＬＩＯへ接続し、かつチップ中央部に近い
メモリアレイグループＧ１において２つのビット線対Ｂ
ＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続す
る。
【００７６】すなわち、１本の列選択線ＣＳＬにより４
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して４つのグローバルＩＯ線対ＧＩＯに
接続される。バンク♯１すなわちメモリマットＭＭ１が
選択された場合は、メモリマットＭＭ１ａ〜ＭＭ１ｄの
各々において４組のビット線対ＢＬＰが選択されるた
め、合計１６組のビット線対ＢＬＰが選択されることに
なり、全体で合計１６ビットのメモリセルに同時にアク
セスすることが可能である。
つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ
線対ＬＩＯを介して４つのグローバルＩＯ線対ＧＩＯに
接続される。バンク♯１すなわちメモリマットＭＭ１が
選択された場合は、メモリマットＭＭ１ａ〜ＭＭ１ｄの
各々において４組のビット線対ＢＬＰが選択されるた
め、合計１６組のビット線対ＢＬＰが選択されることに
なり、全体で合計１６ビットのメモリセルに同時にアク
セスすることが可能である。
【００７７】図４は、図３のＺ部の拡大図である。図４
において、このＳＤＲＡＭでは、いわゆる交互配置型シ
ェアードセンスアンプ方式が採用されている。すなわ
ち、メモリブロックＭＫ１とＭＫ２で共用されるローカ
ルＩＯ線対ＬＩＯ２とセンスアンプ列ＳＡＣ２がメモリ
ブロックＭＫ１とＭＫ２の間の領域に設けられる。セン
スアンプ列ＳＡＣ２のセンスアンプＳＡは、メモリブロ
ックＭＫ１およびＭＫ２のたとえば偶数番のビット線対
ＢＬＰに対応して設けられる。
において、このＳＤＲＡＭでは、いわゆる交互配置型シ
ェアードセンスアンプ方式が採用されている。すなわ
ち、メモリブロックＭＫ１とＭＫ２で共用されるローカ
ルＩＯ線対ＬＩＯ２とセンスアンプ列ＳＡＣ２がメモリ
ブロックＭＫ１とＭＫ２の間の領域に設けられる。セン
スアンプ列ＳＡＣ２のセンスアンプＳＡは、メモリブロ
ックＭＫ１およびＭＫ２のたとえば偶数番のビット線対
ＢＬＰに対応して設けられる。
【００７８】また、メモリブロックＭＫ２とＭＫ３で共
用されるローカルＩＯ線対ＬＩＯ３とセンスアンプ列Ｓ
ＡＣ３がメモリブロックＭＫ２とＭＫ３の間の領域に設
けられる。センスアンプ列ＳＡＣ３のセンスアンプＳＡ
は、メモリブロックＭＫ２およびＭＫ３のたとえば奇数
番のビット線対ＢＬＰに対応して設けられる。
用されるローカルＩＯ線対ＬＩＯ３とセンスアンプ列Ｓ
ＡＣ３がメモリブロックＭＫ２とＭＫ３の間の領域に設
けられる。センスアンプ列ＳＡＣ３のセンスアンプＳＡ
は、メモリブロックＭＫ２およびＭＫ３のたとえば奇数
番のビット線対ＢＬＰに対応して設けられる。
【００７９】たとえばメモリブロックＭＫ２が選択され
た場合は、図４に示すように、センスアンプ列ＳＡＣ２
およびＳＡＣ３の各センスアンプＳＡはメモリブロック
ＭＫ２の対応のビット線対ＢＬＰと接続される。センス
アンプ列ＳＡＣ２のうちの選択された列に対応するセン
スアンプＳＡはローカルＩＯ線対ＬＩＯ２に接続され、
さらにブロック選択スイッチＢＳを介してグローバルＩ
Ｏ線対ＧＩＯ２に接続される。また、センスアンプ列Ｓ
ＡＣ３のうちの選択された列に対応するセンスアンプＳ
ＡはローカルＩＯ線対ＬＩＯ３に接続され、さらに図示
しないブロック選択スイッチＢＳを介して図示しないグ
ローバルＩＯ線対ＧＩＯに接続される。
た場合は、図４に示すように、センスアンプ列ＳＡＣ２
およびＳＡＣ３の各センスアンプＳＡはメモリブロック
ＭＫ２の対応のビット線対ＢＬＰと接続される。センス
アンプ列ＳＡＣ２のうちの選択された列に対応するセン
スアンプＳＡはローカルＩＯ線対ＬＩＯ２に接続され、
さらにブロック選択スイッチＢＳを介してグローバルＩ
Ｏ線対ＧＩＯ２に接続される。また、センスアンプ列Ｓ
ＡＣ３のうちの選択された列に対応するセンスアンプＳ
ＡはローカルＩＯ線対ＬＩＯ３に接続され、さらに図示
しないブロック選択スイッチＢＳを介して図示しないグ
ローバルＩＯ線対ＧＩＯに接続される。
【００８０】図５は、１つのメモリブロックＭＫ２に関
連する部分の構成を示す一部省略した回路図である。図
５においては、簡単化のため、メモリブロックＭＫ２の
うちのローカルＩＯ線対ＬＩＯ２およびセンスアンプ列
ＳＡＣ２に関連する部分のみが示され、ローカルＩＯ線
対ＬＩＯ３およびセンスアンプ列ＳＡＣ３に関連する部
分は省略される。
連する部分の構成を示す一部省略した回路図である。図
５においては、簡単化のため、メモリブロックＭＫ２の
うちのローカルＩＯ線対ＬＩＯ２およびセンスアンプ列
ＳＡＣ２に関連する部分のみが示され、ローカルＩＯ線
対ＬＩＯ３およびセンスアンプ列ＳＡＣ３に関連する部
分は省略される。
【００８１】図５を参照して、メモリブロックＭＫ２
は、ロウデコーダ１１ａからの行選択信号が伝達される
ワード線ＷＬと、このワード線ＷＬと交差する方向に配
置されるビット線対ＢＬＰと、ワード線ＷＬとビット線
対ＢＬＰの交差部に対応して配置されるダイナミック型
メモリセルＭＣを含む。メモリセルＭＣは、アクセス用
のトランジスタと、情報記憶用のキャパシタとを含む。
ビット線対ＢＬＰは、互いに相補な信号が伝達されるビ
ット線ＢＬおよび／ＢＬを含む。
は、ロウデコーダ１１ａからの行選択信号が伝達される
ワード線ＷＬと、このワード線ＷＬと交差する方向に配
置されるビット線対ＢＬＰと、ワード線ＷＬとビット線
対ＢＬＰの交差部に対応して配置されるダイナミック型
メモリセルＭＣを含む。メモリセルＭＣは、アクセス用
のトランジスタと、情報記憶用のキャパシタとを含む。
ビット線対ＢＬＰは、互いに相補な信号が伝達されるビ
ット線ＢＬおよび／ＢＬを含む。
【００８２】図示しないメモリブロックＭＫ１のローカ
ルＩＯ線対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ
１が配置され、メモリブロックＭＫ２のローカルＩＯ線
対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ２が配置
される。アレイ選択ゲートＳＡＧ１は、アレイ選択信号
φＡ１に応答して導通状態となり、アレイ選択ゲートＳ
ＡＧ２はアレイ選択信号φＡ２に応答して導通状態とな
る。メモリブロックＭＫ１およびＭＫ２のビット線対Ｂ
ＬＰはそれぞれアレイ選択ゲートＳＡＧ１およびＳＡＧ
２を介してセンスアンプ列ＳＡＣ２のセンスアンプＳＡ
に接続される。センスアンプＳＡはセンスアンプ活性化
信号Ｓ０Ｎによって活性化される。
ルＩＯ線対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ
１が配置され、メモリブロックＭＫ２のローカルＩＯ線
対ＬＩＯ２側の端部にアレイ選択ゲートＳＡＧ２が配置
される。アレイ選択ゲートＳＡＧ１は、アレイ選択信号
φＡ１に応答して導通状態となり、アレイ選択ゲートＳ
ＡＧ２はアレイ選択信号φＡ２に応答して導通状態とな
る。メモリブロックＭＫ１およびＭＫ２のビット線対Ｂ
ＬＰはそれぞれアレイ選択ゲートＳＡＧ１およびＳＡＧ
２を介してセンスアンプ列ＳＡＣ２のセンスアンプＳＡ
に接続される。センスアンプＳＡはセンスアンプ活性化
信号Ｓ０Ｎによって活性化される。
【００８３】各センスアンプＳＡに対し、このセンスア
ンプＳＡに接続されたビット線ＢＬ，／ＢＬにプリチャ
ージ電位ＶＣＣ／２を与えるためのビット線イコライザ
ＥＱＢ２が設けられる。ビット線イコライザＥＱＢ２
は、データ読出動作時においてセンスアンプＳＡが活性
化されるまでの期間に、ビット線イコライズ信号ＢＬＥ
Ｑによって活性化される。
ンプＳＡに接続されたビット線ＢＬ，／ＢＬにプリチャ
ージ電位ＶＣＣ／２を与えるためのビット線イコライザ
ＥＱＢ２が設けられる。ビット線イコライザＥＱＢ２
は、データ読出動作時においてセンスアンプＳＡが活性
化されるまでの期間に、ビット線イコライズ信号ＢＬＥ
Ｑによって活性化される。
【００８４】また、各センスアンプＳＡに対してこのセ
ンスアンプＳＡにより検知増幅されたデータをローカル
ＩＯ線対ＬＩＯ２へ伝達するための列選択ゲートＣＳＧ
２が設けられる。ローカルＩＯ線対ＬＩＯ２には、ロー
カルＩＯ線イコライズ信号ＬＩＯＥＱによって活性化さ
れ、ローカルＩＯ線対ＬＩＯにプリチャージ電位ＶＣＣ
を与えるためのローカルＩＯ線イコライザＥＱＬ２が設
けられる。ローカルＩＯ線対ＬＩＯ２とグローバルＩＯ
線対ＧＩＯとの間に、ブロック選択信号φＢに応答して
導通するブロック選択スイッチＢＳが設けられる。グロ
ーバルＩＯ線対ＧＩＯには、グローバルＩＯ線イコライ
ズ信号ＧＩＯＥＱによって活性化され、グローバルＩＯ
線対ＧＩＯにプリチャージ電位ＶＣＣを与えるためのグ
ローバルＩＯ線イコライザＥＱＧ２が設けられる。
ンスアンプＳＡにより検知増幅されたデータをローカル
ＩＯ線対ＬＩＯ２へ伝達するための列選択ゲートＣＳＧ
２が設けられる。ローカルＩＯ線対ＬＩＯ２には、ロー
カルＩＯ線イコライズ信号ＬＩＯＥＱによって活性化さ
れ、ローカルＩＯ線対ＬＩＯにプリチャージ電位ＶＣＣ
を与えるためのローカルＩＯ線イコライザＥＱＬ２が設
けられる。ローカルＩＯ線対ＬＩＯ２とグローバルＩＯ
線対ＧＩＯとの間に、ブロック選択信号φＢに応答して
導通するブロック選択スイッチＢＳが設けられる。グロ
ーバルＩＯ線対ＧＩＯには、グローバルＩＯ線イコライ
ズ信号ＧＩＯＥＱによって活性化され、グローバルＩＯ
線対ＧＩＯにプリチャージ電位ＶＣＣを与えるためのグ
ローバルＩＯ線イコライザＥＱＧ２が設けられる。
【００８５】次に、動作について簡単に説明する。まず
イコライズ信号ＢＬＥＱ，ＬＩＯＥＱ，ＧＩＯＥＱが
「Ｌ」レベルになってビット線対ＢＬＰ，ローカルＩＯ
線対ＬＩＯおよびグローバルＩＯ線対ＧＩＯのイコライ
ズは停止され、ロウデコーダ１１ａによって１本のワー
ド線ＷＬが選択される。選択されたワード線ＷＬがメモ
リブロックＭＫ２に含まれている場合、アレイ選択信号
φＡ２が活性化レベルとなり、メモリブロックＭＫ２に
含まれるビット線対ＢＬＰがセンスアンプ列ＳＡＣ２の
センスアンプＳＡに接続される。メモリブロックＭＫ１
に対して設けられたアレイ選択ゲートＳＡＧ１は非導通
状態となる。メモリブロックＭＫ１はプリチャージ状態
を維持する。
イコライズ信号ＢＬＥＱ，ＬＩＯＥＱ，ＧＩＯＥＱが
「Ｌ」レベルになってビット線対ＢＬＰ，ローカルＩＯ
線対ＬＩＯおよびグローバルＩＯ線対ＧＩＯのイコライ
ズは停止され、ロウデコーダ１１ａによって１本のワー
ド線ＷＬが選択される。選択されたワード線ＷＬがメモ
リブロックＭＫ２に含まれている場合、アレイ選択信号
φＡ２が活性化レベルとなり、メモリブロックＭＫ２に
含まれるビット線対ＢＬＰがセンスアンプ列ＳＡＣ２の
センスアンプＳＡに接続される。メモリブロックＭＫ１
に対して設けられたアレイ選択ゲートＳＡＧ１は非導通
状態となる。メモリブロックＭＫ１はプリチャージ状態
を維持する。
【００８６】メモリブロックＭＫ２においては、各ビッ
ト線対ＢＬＰにおいてメモリセルデータが現れた後、セ
ンスアンプＳＡが活性化され、このメモリセルデータを
検知増幅する。
ト線対ＢＬＰにおいてメモリセルデータが現れた後、セ
ンスアンプＳＡが活性化され、このメモリセルデータを
検知増幅する。
【００８７】続いて、列選択線ＣＳＬが活性化レベルの
「Ｈ」レベルに立上げられると、一組の列選択ゲートＣ
ＳＧ２が導通し、センスアンプＳＡで検知増幅されたデ
ータがローカルＩＯ線対ＬＩＯ２へ伝達される。
「Ｈ」レベルに立上げられると、一組の列選択ゲートＣ
ＳＧ２が導通し、センスアンプＳＡで検知増幅されたデ
ータがローカルＩＯ線対ＬＩＯ２へ伝達される。
【００８８】続いて、ブロック選択信号φＢが活性化レ
ベルの「Ｈ」レベルとなり、ローカルＩＯ線対ＬＩＯ２
がグローバルＩＯ線対ＧＩＯ２に接続される。データ読
出動作時においては、このグローバルＩＯ線対ＧＩＯ２
のデータがローカルコラム回路１４ａ、データバスＤＢ
および入出力パッド１６を介して外部に出力される。デ
ータ書込動作時においては、外部から入出力パッド１
６、データバスＤＢおよびローカルコラム回路１４ａを
介して与えられた書込データがグローバルＩＯ線対ＧＩ
Ｏ２、およびローカルＩＯ線対ＬＩＯＧを介して選択さ
れたビット線対ＢＬＰへ伝達され、メモリセルＭＣへの
データの書込が実行される。
ベルの「Ｈ」レベルとなり、ローカルＩＯ線対ＬＩＯ２
がグローバルＩＯ線対ＧＩＯ２に接続される。データ読
出動作時においては、このグローバルＩＯ線対ＧＩＯ２
のデータがローカルコラム回路１４ａ、データバスＤＢ
および入出力パッド１６を介して外部に出力される。デ
ータ書込動作時においては、外部から入出力パッド１
６、データバスＤＢおよびローカルコラム回路１４ａを
介して与えられた書込データがグローバルＩＯ線対ＧＩ
Ｏ２、およびローカルＩＯ線対ＬＩＯＧを介して選択さ
れたビット線対ＢＬＰへ伝達され、メモリセルＭＣへの
データの書込が実行される。
【００８９】ブロック選択信号φＢは、選択ワード線Ｗ
Ｌが属するメモリブロックＭＫ２に対してのみ活性化レ
ベルとなる。アレイ選択信号φＡ１およびφＡ２も同様
である。ブロック選択信号φＢおよびアレイ選択信号φ
Ａ１，φＡ２は、行アドレス信号の所定数のビット（た
とえば４ビット）を用いて生成することができる。
Ｌが属するメモリブロックＭＫ２に対してのみ活性化レ
ベルとなる。アレイ選択信号φＡ１およびφＡ２も同様
である。ブロック選択信号φＢおよびアレイ選択信号φ
Ａ１，φＡ２は、行アドレス信号の所定数のビット（た
とえば４ビット）を用いて生成することができる。
【００９０】図６は、このようなＳＤＲＡＭにおいて連
続して８ビットのデータを読出す動作を行なうときの外
部信号の状態を示すタイムチャートである。なお、連続
的に読出されるまたは書込まれるデータのビット数はバ
ースト長と呼ばれ、ＳＤＲＡＭではモードレジスタ４に
よって変更することが可能である。
続して８ビットのデータを読出す動作を行なうときの外
部信号の状態を示すタイムチャートである。なお、連続
的に読出されるまたは書込まれるデータのビット数はバ
ースト長と呼ばれ、ＳＤＲＡＭではモードレジスタ４に
よって変更することが可能である。
【００９１】ＳＤＲＡＭにおいては、外部クロック信号
ＣＬＫの立上がりエッジで外部制御信号やアドレス信号
Ａ０〜Ａ１２などが取込まれる。アドレス信号Ａ０〜Ａ
１２は、時分割的に多重化された行アドレス信号Ｘと列
アドレス信号Ｙを含む。
ＣＬＫの立上がりエッジで外部制御信号やアドレス信号
Ａ０〜Ａ１２などが取込まれる。アドレス信号Ａ０〜Ａ
１２は、時分割的に多重化された行アドレス信号Ｘと列
アドレス信号Ｙを含む。
【００９２】サイクル１におけるクロック信号ＣＬＫの
立上がりエッジにおいて、信号／ＲＡＳが活性化レベル
の「Ｌ」レベル、信号／ＣＡＳ，／ＷＥが「Ｈ」レベル
であれば、そのときのアドレス信号Ａ０〜Ａ１２が行ア
ドレス信号Ｘａとして取込まれる。
立上がりエッジにおいて、信号／ＲＡＳが活性化レベル
の「Ｌ」レベル、信号／ＣＡＳ，／ＷＥが「Ｈ」レベル
であれば、そのときのアドレス信号Ａ０〜Ａ１２が行ア
ドレス信号Ｘａとして取込まれる。
【００９３】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりエッジにおいて、信号／ＣＡＳは活性
化レベルの「Ｌ」レベルであれば、そのときのアドレス
信号Ａ０〜Ａ１２が列アドレス信号Ｙｂとして取込まれ
る。この取込まれた行アドレス信号Ｘａおよび列アドレ
ス信号Ｙｂに従ってＳＤＲＡＭ内において行および列選
択動作が実施される。信号／ＲＡＳが「Ｌ」レベルに立
下がってから所定のクロック期間（図６においては６ク
ロックサイクル）が経過した後、最初のデータＢ０が出
力される。以降、クロック信号ＣＬＫの立下がりに応答
してデータｂ１〜ｂ７が順次出力される。
ＣＬＫの立上がりエッジにおいて、信号／ＣＡＳは活性
化レベルの「Ｌ」レベルであれば、そのときのアドレス
信号Ａ０〜Ａ１２が列アドレス信号Ｙｂとして取込まれ
る。この取込まれた行アドレス信号Ｘａおよび列アドレ
ス信号Ｙｂに従ってＳＤＲＡＭ内において行および列選
択動作が実施される。信号／ＲＡＳが「Ｌ」レベルに立
下がってから所定のクロック期間（図６においては６ク
ロックサイクル）が経過した後、最初のデータＢ０が出
力される。以降、クロック信号ＣＬＫの立下がりに応答
してデータｂ１〜ｂ７が順次出力される。
【００９４】図７は、ＳＤＲＡＭにおいて連続して８ビ
ットのデータを書込む動作を行なうときの外部信号の状
態を示すタイムチャートである。
ットのデータを書込む動作を行なうときの外部信号の状
態を示すタイムチャートである。
【００９５】書込動作においては、行アドレス信号Ｘａ
の取込はデータ読出時と同様である。すなわち、サイク
ル１におけるクロック信号ＣＬＫの立上がりエッジにお
いて信号／ＲＡＳは活性化レベルの「Ｌ」レベル、信号
／ＣＡＳ，／ＷＥが「Ｈ」レベルであれば、そのときの
アドレス信号Ａ０〜Ａ１２が行アドレス信号Ｘａとして
取込まれる。サイクル４におけるクロック信号ＣＬＫの
立上がりエッジにおいて信号／ＣＡＳ，／ＷＥがともに
活性化レベルの「Ｌ」レベルであれば、列アドレス信号
Ｙｂが取込まれるとともに、そのときに与えられたデー
タｂ０が最初の書込データとして取込まれる。この信号
／ＲＡＳ，／ＣＡＳの立上がりエッジに応答してＳＤＲ
ＡＭ内部において行および列選択動作が実行される。ク
ロック信号ＣＬＫに同期して順次入力データｂ１〜ｂ７
が取込まれ、順次メモリセルにこの入力データが書込ま
れる。
の取込はデータ読出時と同様である。すなわち、サイク
ル１におけるクロック信号ＣＬＫの立上がりエッジにお
いて信号／ＲＡＳは活性化レベルの「Ｌ」レベル、信号
／ＣＡＳ，／ＷＥが「Ｈ」レベルであれば、そのときの
アドレス信号Ａ０〜Ａ１２が行アドレス信号Ｘａとして
取込まれる。サイクル４におけるクロック信号ＣＬＫの
立上がりエッジにおいて信号／ＣＡＳ，／ＷＥがともに
活性化レベルの「Ｌ」レベルであれば、列アドレス信号
Ｙｂが取込まれるとともに、そのときに与えられたデー
タｂ０が最初の書込データとして取込まれる。この信号
／ＲＡＳ，／ＣＡＳの立上がりエッジに応答してＳＤＲ
ＡＭ内部において行および列選択動作が実行される。ク
ロック信号ＣＬＫに同期して順次入力データｂ１〜ｂ７
が取込まれ、順次メモリセルにこの入力データが書込ま
れる。
【００９６】以下、この発明の特徴となるデータの読出
／書込に関連する部分について詳細に説明する。図８
は、図２に示したローカルコラム回路１４ａのうちのメ
モリマットＭＭ１ａに対応する部分を示すブロック図で
ある。図８において、このローカルコラム回路１４ａ
は、セレクタ２１ａ〜２１ｄ、ＷＤアンプ２２ａ〜２２
ｄおよびライトバッファ２３ａ〜２３ｂを備える。
／書込に関連する部分について詳細に説明する。図８
は、図２に示したローカルコラム回路１４ａのうちのメ
モリマットＭＭ１ａに対応する部分を示すブロック図で
ある。図８において、このローカルコラム回路１４ａ
は、セレクタ２１ａ〜２１ｄ、ＷＤアンプ２２ａ〜２２
ｄおよびライトバッファ２３ａ〜２３ｂを備える。
【００９７】セレクタ２１ａ〜２１ｄは、×４構成にお
ける書込動作時はデータバスＤＢ２をＷＤアンプ２２ａ
〜２２ｄに接続し、×８構成における書込動作時はデー
タバスＤＢ０をＷＤアンプ２２ａ，２２ｂに接続すると
ともにデータバスＤＢ２をＷＤアンプ２２ｃ，２２ｄに
接続し、×１６構成における書込動作時はデータバスＤ
Ｂ０〜ＤＢ３をそれぞれＷＤアンプ２２ａ〜２２ｄに接
続し、ＭＢＴ時はデータバスＤＢ２をＷＤアンプ２２
ｂ，２２ｄに接続するとともにデータバスＤＢ６をＷＤ
アンプ２２ａ，２２ｃに接続する。
ける書込動作時はデータバスＤＢ２をＷＤアンプ２２ａ
〜２２ｄに接続し、×８構成における書込動作時はデー
タバスＤＢ０をＷＤアンプ２２ａ，２２ｂに接続すると
ともにデータバスＤＢ２をＷＤアンプ２２ｃ，２２ｄに
接続し、×１６構成における書込動作時はデータバスＤ
Ｂ０〜ＤＢ３をそれぞれＷＤアンプ２２ａ〜２２ｄに接
続し、ＭＢＴ時はデータバスＤＢ２をＷＤアンプ２２
ｂ，２２ｄに接続するとともにデータバスＤＢ６をＷＤ
アンプ２２ａ，２２ｃに接続する。
【００９８】ＷＤアンプ２２ａ〜２２ｄはそれぞれ、信
号ＣＢＳ０〜ＣＢＳ３が活性化レベルの「Ｈ」レベルに
なったことに応じて活性化され、外部からデータバスＤ
Ｂ０〜ＤＢ３，ＤＢ６を介して与えられたデータを増幅
してライトバッファ２３ａ〜２３ｄに与える。信号ＣＢ
Ｓ０〜ＣＢＳ３は、コラムアドレス信号ＣＡ９，ＣＡ１
１から生成される。ライトバッファ２３ａ〜２３ｄは、
それぞれＷＤアンプ２２ａ〜２２ｄが与えられたデータ
をグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達する。
号ＣＢＳ０〜ＣＢＳ３が活性化レベルの「Ｈ」レベルに
なったことに応じて活性化され、外部からデータバスＤ
Ｂ０〜ＤＢ３，ＤＢ６を介して与えられたデータを増幅
してライトバッファ２３ａ〜２３ｄに与える。信号ＣＢ
Ｓ０〜ＣＢＳ３は、コラムアドレス信号ＣＡ９，ＣＡ１
１から生成される。ライトバッファ２３ａ〜２３ｄは、
それぞれＷＤアンプ２２ａ〜２２ｄが与えられたデータ
をグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達する。
【００９９】×４構成における書込動作時は、信号ＣＢ
Ｓ０〜ＣＢＳ３のうちのいずれか１つの信号（たとえば
ＣＢＳ０）は活性化レベルの「Ｈ」レベルになり、外部
データバスＤＢ２に与えられたデータがセレクタ２１
ａ、ＷＤアンプ２２ａおよびライトバッファ２３ａを介
してグローバルＩＯ線対ＧＩＯに伝達される。
Ｓ０〜ＣＢＳ３のうちのいずれか１つの信号（たとえば
ＣＢＳ０）は活性化レベルの「Ｈ」レベルになり、外部
データバスＤＢ２に与えられたデータがセレクタ２１
ａ、ＷＤアンプ２２ａおよびライトバッファ２３ａを介
してグローバルＩＯ線対ＧＩＯに伝達される。
【０１００】×８構成における書込動作時は、信号ＣＢ
Ｓ０とＣＢＳ１のうちのいずれか１つの信号（たとえば
ＣＢＳ０）と、信号ＣＢＳ２とＣＢＳ３のうちのいずれ
か１つの信号（たとえばＣＢＳ２）とが活性化レベルの
「Ｈ」レベルになり、外部からデータバスＤＢ０に与え
られたデータがセレクタ２１ａ、ＷＤアンプ２２ａおよ
びライトバッファ２３ａを介してグローバルＩＯ線対Ｇ
ＩＯ０に伝達されるとともに、外部から与えられるデー
タバスＤＢ２に与えられたデータがセレクタ２１ｃ、Ｗ
Ｄアンプ２２ｃおよびライトバッファ２３ｃを介してグ
ローバルＩＯ線対ＧＩＯ２に伝達される。
Ｓ０とＣＢＳ１のうちのいずれか１つの信号（たとえば
ＣＢＳ０）と、信号ＣＢＳ２とＣＢＳ３のうちのいずれ
か１つの信号（たとえばＣＢＳ２）とが活性化レベルの
「Ｈ」レベルになり、外部からデータバスＤＢ０に与え
られたデータがセレクタ２１ａ、ＷＤアンプ２２ａおよ
びライトバッファ２３ａを介してグローバルＩＯ線対Ｇ
ＩＯ０に伝達されるとともに、外部から与えられるデー
タバスＤＢ２に与えられたデータがセレクタ２１ｃ、Ｗ
Ｄアンプ２２ｃおよびライトバッファ２３ｃを介してグ
ローバルＩＯ線対ＧＩＯ２に伝達される。
【０１０１】×１６構成における書込動作時は、信号Ｃ
ＢＳ０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベル
になり、外部からデータバスＤＢ０〜ＤＢ３に与えられ
たデータはそれぞれセレクタ２１ａ〜２１ｄ、ＷＤアン
プ２２ａ〜２２ｄおよびライトバッファ２３ａ〜２３ｄ
を介してグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達
される。
ＢＳ０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベル
になり、外部からデータバスＤＢ０〜ＤＢ３に与えられ
たデータはそれぞれセレクタ２１ａ〜２１ｄ、ＷＤアン
プ２２ａ〜２２ｄおよびライトバッファ２３ａ〜２３ｄ
を介してグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に伝達
される。
【０１０２】ＭＢＴにおける書込動作時は、信号ＣＢＳ
０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベルにな
り、外部からデータバスＤＢ２に与えられたデータがセ
レクタ２１ｂ、２１ｄ、ＷＤアンプ２２ｂ，２２ｄおよ
びライトバッファ２３ｂ，２３ｄを介してグローバルＩ
Ｏ線対ＧＩＯ１，ＧＩＯ３に与えられるとともに、外部
からデータバスＤＢ６に与えられたデータがセレクタ２
１ａ，２１ｃ、ＷＤアンプ２２ａ，２２ｃおよびライト
バッファ２３ａ，２３ｃを介してグローバルＩＯ線対Ｇ
ＩＯ０，ＧＩＯ２に与えられる。
０〜ＣＢＳ３がともに活性化レベルの「Ｈ」レベルにな
り、外部からデータバスＤＢ２に与えられたデータがセ
レクタ２１ｂ、２１ｄ、ＷＤアンプ２２ｂ，２２ｄおよ
びライトバッファ２３ｂ，２３ｄを介してグローバルＩ
Ｏ線対ＧＩＯ１，ＧＩＯ３に与えられるとともに、外部
からデータバスＤＢ６に与えられたデータがセレクタ２
１ａ，２１ｃ、ＷＤアンプ２２ａ，２２ｃおよびライト
バッファ２３ａ，２３ｃを介してグローバルＩＯ線対Ｇ
ＩＯ０，ＧＩＯ２に与えられる。
【０１０３】また、このローカルコラム回路１４ａは、
セレクタ２４ａ〜２４ｄ、プリアンプ２５ａ〜２５ｄ、
マスタラッチ回路２６ａ〜２６ｄ、スレーブラッチ回路
２７ａ〜２７ｄ、ＲＤバッファ２８ａ〜２８ｄ、および
ＭＢＴバッファ２９ａ〜２９ｄを備える。
セレクタ２４ａ〜２４ｄ、プリアンプ２５ａ〜２５ｄ、
マスタラッチ回路２６ａ〜２６ｄ、スレーブラッチ回路
２７ａ〜２７ｄ、ＲＤバッファ２８ａ〜２８ｄ、および
ＭＢＴバッファ２９ａ〜２９ｄを備える。
【０１０４】セレクタ２４ａ〜２４ｄは、×４構成にお
ける読出動作時は信号ＣＢＳ０〜ＣＢＳ３に従ってグロ
ーバルＩＯ線対ＧＩＯ０〜ＧＩＯ３のうちのいずれか１
組のグローバルＩＯ線対ＧＩＯをプリアンプ２５ｃにパ
ルス的に接続し、×８構成における読出動作時は信号Ｃ
ＢＳ０，ＣＢＳ１に従ってグローバルＩＯ線対ＧＩＯ
０，ＧＩＯ１のうちのいずれか１組のグローバルＩＯ線
対ＧＩＯをプリアンプ２５ａにパルス的に接続するとと
もに信号ＣＢＳ２，ＣＢＳ３に従ってグローバルＩＯ線
対ＧＩＯ２およびＧＩＯ３のうちのいずれか１組のグロ
ーバルＩＯ線対ＧＩＯをプリアンプ２５ｃにパルス的に
接続し、×１６構成およびＭＢＴにおける読出動作時は
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３をそれぞれプリ
アンプ２５ａ〜２５ｄにパルス的に接続する。信号ＣＢ
Ｓ０〜ＣＢＳ３は、２ビットの列アドレス信号に基づい
てコラムプリデコーダ１３ａおよびコラムデコーダ１２
ａで生成される。
ける読出動作時は信号ＣＢＳ０〜ＣＢＳ３に従ってグロ
ーバルＩＯ線対ＧＩＯ０〜ＧＩＯ３のうちのいずれか１
組のグローバルＩＯ線対ＧＩＯをプリアンプ２５ｃにパ
ルス的に接続し、×８構成における読出動作時は信号Ｃ
ＢＳ０，ＣＢＳ１に従ってグローバルＩＯ線対ＧＩＯ
０，ＧＩＯ１のうちのいずれか１組のグローバルＩＯ線
対ＧＩＯをプリアンプ２５ａにパルス的に接続するとと
もに信号ＣＢＳ２，ＣＢＳ３に従ってグローバルＩＯ線
対ＧＩＯ２およびＧＩＯ３のうちのいずれか１組のグロ
ーバルＩＯ線対ＧＩＯをプリアンプ２５ｃにパルス的に
接続し、×１６構成およびＭＢＴにおける読出動作時は
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３をそれぞれプリ
アンプ２５ａ〜２５ｄにパルス的に接続する。信号ＣＢ
Ｓ０〜ＣＢＳ３は、２ビットの列アドレス信号に基づい
てコラムプリデコーダ１３ａおよびコラムデコーダ１２
ａで生成される。
【０１０５】プリアンプ２５ａ〜２５ｄは、それぞれ、
グローバルＩＯ線対ＧＩＯからセレクタ２４ａ〜２４ｄ
を介して与えられた読出データ信号を増幅する。プリア
ンプ２５ａ〜２５ｄの出力信号はそれぞれマスタラッチ
回路２６ａ〜２６ｄに与えられ、各々の反転出力信号は
それぞれＲＤバッファ２８ａ〜２８ｄおよびＭＢＴバッ
ファ２９ａ〜２９ｄに与えられる。ラッチ回路２６ａ，
２７ａ，…２６ｄ，２７ｄは、それぞれＣＬシフタを構
成し、プリアンプ２５ａ〜２５ｄの出力信号を１クロッ
ク周期分だけ遅延させてＲＤバッファ２８ａ〜２８ｄお
よびＭＢＴバッファ２９ａ〜２９ｄに与える。なお、マ
スタラッチ回路２６ｃおよびスレーブラッチ回路２７ｃ
をそれぞれプリアンプ２５ｃおよびバッファ２８ｃ，２
９ｃ側に配置したのは、セレクタ２４ｃ、プリアンプ２
５ｃおよびマスタラッチ回路２６ｃの面積とスレーブラ
ッチ回路２７ｃおよびバッファ２８ｃ，２９ｃの面積と
が等しくなるようにするためである。
グローバルＩＯ線対ＧＩＯからセレクタ２４ａ〜２４ｄ
を介して与えられた読出データ信号を増幅する。プリア
ンプ２５ａ〜２５ｄの出力信号はそれぞれマスタラッチ
回路２６ａ〜２６ｄに与えられ、各々の反転出力信号は
それぞれＲＤバッファ２８ａ〜２８ｄおよびＭＢＴバッ
ファ２９ａ〜２９ｄに与えられる。ラッチ回路２６ａ，
２７ａ，…２６ｄ，２７ｄは、それぞれＣＬシフタを構
成し、プリアンプ２５ａ〜２５ｄの出力信号を１クロッ
ク周期分だけ遅延させてＲＤバッファ２８ａ〜２８ｄお
よびＭＢＴバッファ２９ａ〜２９ｄに与える。なお、マ
スタラッチ回路２６ｃおよびスレーブラッチ回路２７ｃ
をそれぞれプリアンプ２５ｃおよびバッファ２８ｃ，２
９ｃ側に配置したのは、セレクタ２４ｃ、プリアンプ２
５ｃおよびマスタラッチ回路２６ｃの面積とスレーブラ
ッチ回路２７ｃおよびバッファ２８ｃ，２９ｃの面積と
が等しくなるようにするためである。
【０１０６】ＲＤバッファ２８ａ〜２８ｄは、それぞ
れ、読出動作時に活性化され、プリアンプ２５ａ〜２５
ｄの出力信号およびスレーブラッチ回路２７ａ〜２７ｄ
の出力信号に従ってデータバスＤＢ０〜ＤＢ３をパルス
的に駆動させる。ＭＢＴバッファ２９ａ〜２９ｄは、そ
れぞれ、ＭＢＴにおける読出動作時に活性化され、プリ
アンプ２５ａ〜２５ｄの出力信号およびスレーブラッチ
回路２７ａ〜２７ｄの出力信号に従ってデータバスＤＢ
６，ＤＢ２，ＤＢ６，ＤＢ２を駆動させる。
れ、読出動作時に活性化され、プリアンプ２５ａ〜２５
ｄの出力信号およびスレーブラッチ回路２７ａ〜２７ｄ
の出力信号に従ってデータバスＤＢ０〜ＤＢ３をパルス
的に駆動させる。ＭＢＴバッファ２９ａ〜２９ｄは、そ
れぞれ、ＭＢＴにおける読出動作時に活性化され、プリ
アンプ２５ａ〜２５ｄの出力信号およびスレーブラッチ
回路２７ａ〜２７ｄの出力信号に従ってデータバスＤＢ
６，ＤＢ２，ＤＢ６，ＤＢ２を駆動させる。
【０１０７】×４構成における読出動作時は、セレクタ
２４ａ〜２４ｄのうちのセレクタ２４ｃのみが活性化さ
れるとともに信号ＣＢＳ０〜ＣＢＳ３のうちのいずれか
１つの信号（たとえばＣＢＳ０）が活性化レベルの
「Ｈ」レベルになり、グローバルＩＯ線対（この場合は
ＧＩＯ０）に読出されたデータがセレクタ２４ｃ、プリ
アンプ２５ｃ、ラッチ回路２６ｃ，２７ｃおよびＲＤバ
ッファ２８ｃを介してデータバスＤＢ２にパルス的に与
えられる。
２４ａ〜２４ｄのうちのセレクタ２４ｃのみが活性化さ
れるとともに信号ＣＢＳ０〜ＣＢＳ３のうちのいずれか
１つの信号（たとえばＣＢＳ０）が活性化レベルの
「Ｈ」レベルになり、グローバルＩＯ線対（この場合は
ＧＩＯ０）に読出されたデータがセレクタ２４ｃ、プリ
アンプ２５ｃ、ラッチ回路２６ｃ，２７ｃおよびＲＤバ
ッファ２８ｃを介してデータバスＤＢ２にパルス的に与
えられる。
【０１０８】×８構成における読出動作時は、セレクタ
２４ａ〜２４ｄのうちの２つのセレクタ２４ａ，２４ｃ
が活性化され、信号ＣＢＳ０，ＣＢＳ１のうちのいずれ
か１つの信号（たとえばＣＢＳ０）が活性化レベルの
「Ｈ」レベルになり、グローバルＩＯ線対（この場合は
ＧＩＯ０）に読出されたデータがセレクタ２４ａ、プリ
アンプ２５ａ、ラッチ回路２６ａ，２７ａおよびＲＤバ
ッファ２８ａを介してデータバスＤＢ０にパルス的に与
えられるとともに、信号ＣＢＳ２，ＣＢＳ３のうちのい
ずれか１つの信号（たとえばＣＢＳ２）が活性化レベル
の「Ｈ」レベルになり、グローバルＩＯ線対（この場合
はＧＩＯ２）に読出されたデータがセレクタ２４ｃ、プ
リアンプ２５ｃ、ラッチ回路２６ｃ，２７ｃおよびＲＤ
バッファ２８ｃを介してデータバスＤＢ２にパルス的に
与えられる。
２４ａ〜２４ｄのうちの２つのセレクタ２４ａ，２４ｃ
が活性化され、信号ＣＢＳ０，ＣＢＳ１のうちのいずれ
か１つの信号（たとえばＣＢＳ０）が活性化レベルの
「Ｈ」レベルになり、グローバルＩＯ線対（この場合は
ＧＩＯ０）に読出されたデータがセレクタ２４ａ、プリ
アンプ２５ａ、ラッチ回路２６ａ，２７ａおよびＲＤバ
ッファ２８ａを介してデータバスＤＢ０にパルス的に与
えられるとともに、信号ＣＢＳ２，ＣＢＳ３のうちのい
ずれか１つの信号（たとえばＣＢＳ２）が活性化レベル
の「Ｈ」レベルになり、グローバルＩＯ線対（この場合
はＧＩＯ２）に読出されたデータがセレクタ２４ｃ、プ
リアンプ２５ｃ、ラッチ回路２６ｃ，２７ｃおよびＲＤ
バッファ２８ｃを介してデータバスＤＢ２にパルス的に
与えられる。
【０１０９】×１６構成における読出動作時は、４つの
セレクタ２４ａ〜２４ｄはともに活性化されるととも
に、信号ＣＢＳ０，ＣＢＳ２が活性化レベルの「Ｈ」レ
ベルになり、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に
読出されたデータがそれぞれセレクタ２４ａ〜２４ｄ、
プリアンプ２５ａ〜２５ｄ、ラッチ回路２６ａ〜２６
ｄ，２７ａ〜２７ｄおよびＲＤバッファ２８ａ〜２８ｄ
を介してデータバスＤＢ０〜ＤＢ３にパルス的に与えら
れる。
セレクタ２４ａ〜２４ｄはともに活性化されるととも
に、信号ＣＢＳ０，ＣＢＳ２が活性化レベルの「Ｈ」レ
ベルになり、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に
読出されたデータがそれぞれセレクタ２４ａ〜２４ｄ、
プリアンプ２５ａ〜２５ｄ、ラッチ回路２６ａ〜２６
ｄ，２７ａ〜２７ｄおよびＲＤバッファ２８ａ〜２８ｄ
を介してデータバスＤＢ０〜ＤＢ３にパルス的に与えら
れる。
【０１１０】ＭＢＴにおける読出動作時は、４つのセレ
クタ２４ａ〜２４ｄはともに活性化されるとともに信号
ＣＢＳ０，ＣＢＳ２が活性化レベルの「Ｈ」レベルにな
り、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出され
たデータはそれぞれセレクタ２４ａ〜２４ｄ、プリアン
プ２５ａ〜２５ｄ、ラッチ回路２６ａ〜２６ｄ，２７ａ
〜２７ｄおよびＭＢＴバッファ２９ａ〜２９ｄを介して
データバスＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２に与えられ
る。
クタ２４ａ〜２４ｄはともに活性化されるとともに信号
ＣＢＳ０，ＣＢＳ２が活性化レベルの「Ｈ」レベルにな
り、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ３に読出され
たデータはそれぞれセレクタ２４ａ〜２４ｄ、プリアン
プ２５ａ〜２５ｄ、ラッチ回路２６ａ〜２６ｄ，２７ａ
〜２７ｄおよびＭＢＴバッファ２９ａ〜２９ｄを介して
データバスＤＢ６，ＤＢ２，ＤＢ６，ＤＢ２に与えられ
る。
【０１１１】以下、このＳＤＲＡＭのデータ読出に関連
する部分についてさらに詳細に説明する。セレクタ２４
ｃは、図９に示すように、ＰチャネルＭＯＳトランジス
タ３１〜３８、ＮＡＮＤゲート４０〜４４およびインバ
ータ４１，４２を含む。ＰチャネルＭＯＳトランジスタ
３１，３３，３５，３７は、それぞれグローバルＩＯ線
ＧＩＯＬ０〜ＧＩＯＬ３とノードＮ３１との間に接続さ
れる。ＰチャネルＭＯＳトランジスタ３２，３４，３
６，３８は、それぞれグローバルＩＯ線／ＧＩＯＬ０〜
ＧＩＯＬ３とノードＮ３２との間に接続される。
する部分についてさらに詳細に説明する。セレクタ２４
ｃは、図９に示すように、ＰチャネルＭＯＳトランジス
タ３１〜３８、ＮＡＮＤゲート４０〜４４およびインバ
ータ４１，４２を含む。ＰチャネルＭＯＳトランジスタ
３１，３３，３５，３７は、それぞれグローバルＩＯ線
ＧＩＯＬ０〜ＧＩＯＬ３とノードＮ３１との間に接続さ
れる。ＰチャネルＭＯＳトランジスタ３２，３４，３
６，３８は、それぞれグローバルＩＯ線／ＧＩＯＬ０〜
ＧＩＯＬ３とノードＮ３２との間に接続される。
【０１１２】信号ＰＡＥＬは、インバータ４１によって
反転される。ＮＡＮＤゲート４４は、インバータ４１の
出力信号と信号ＰＡＣＭと信号Ｍ×４８１６とを受け
る。ＮＡＮＤゲート４４の出力信号は、インバータ４６
によって反転されて信号φ４２となる。ＮＡＮＤゲート
４０は、信号φ４２，ＣＢＳ０，Ｍ×４を受け、その出
力信号ＺＰＡＤＴ０はＰチャネルＭＯＳトランジスタ３
１，３２のゲートに入力される。ＮＡＮＤゲート４１
は、信号φ４２，ＣＢＳ１，Ｍ×４を受け、その出力信
号ＺＰＡＤＴ１はＰチャネルＭＯＳトランジスタ３３，
３４のゲートに入力Ｓれる。ＮＡＮＤゲート４２は、信
号φ４２，ＣＢＳ２および「Ｈ」レベルの信号を受け、
その出力信号ＺＰＡＤＴ２はＰチャネルＭＯＳトランジ
スタ３５，３６のゲートに入力される。ＮＡＮＤゲート
４３は、信号φ４２，ＣＢＳ３，Ｍ×４８を受け、その
出力信号ＺＰＡＤＴ３はＰチャネルＭＯＳトランジスタ
３７，３８のゲートに入力される。
反転される。ＮＡＮＤゲート４４は、インバータ４１の
出力信号と信号ＰＡＣＭと信号Ｍ×４８１６とを受け
る。ＮＡＮＤゲート４４の出力信号は、インバータ４６
によって反転されて信号φ４２となる。ＮＡＮＤゲート
４０は、信号φ４２，ＣＢＳ０，Ｍ×４を受け、その出
力信号ＺＰＡＤＴ０はＰチャネルＭＯＳトランジスタ３
１，３２のゲートに入力される。ＮＡＮＤゲート４１
は、信号φ４２，ＣＢＳ１，Ｍ×４を受け、その出力信
号ＺＰＡＤＴ１はＰチャネルＭＯＳトランジスタ３３，
３４のゲートに入力Ｓれる。ＮＡＮＤゲート４２は、信
号φ４２，ＣＢＳ２および「Ｈ」レベルの信号を受け、
その出力信号ＺＰＡＤＴ２はＰチャネルＭＯＳトランジ
スタ３５，３６のゲートに入力される。ＮＡＮＤゲート
４３は、信号φ４２，ＣＢＳ３，Ｍ×４８を受け、その
出力信号ＺＰＡＤＴ３はＰチャネルＭＯＳトランジスタ
３７，３８のゲートに入力される。
【０１１３】ここで語構成選択信号Ｍ×４８１６は×
４，×８，×１６のすべての語構成で「Ｈ」レベルとな
る。信号Ｍ×４は語構成が×４の場合に「Ｈ」レベルと
なり、信号Ｍ×４８は語構成が×４，×８の場合に
「Ｈ」レベルとなる。
４，×８，×１６のすべての語構成で「Ｈ」レベルとな
る。信号Ｍ×４は語構成が×４の場合に「Ｈ」レベルと
なり、信号Ｍ×４８は語構成が×４，×８の場合に
「Ｈ」レベルとなる。
【０１１４】他のセレクタ２４ａ，２４ｂ，２４ｄもセ
レクタ２４ｃと同じ構成である。ただし、セレクタ２４
ａでは、信号ＣＢＳ２，ＣＢＳ３の代わりに「Ｌ」レベ
ルの信号がＮＡＮＤゲート４２，４３に与えられて信号
ＺＰＡＤＴ２，ＺＰＡＤＴ３が「Ｈ」レベルに固定さ
れ、ＰチャネルＭＯＳトランジスタ３５〜３８が非導通
状態に固定される。また、信号Ｍ×４の代わりに信号Ｍ
×８１６がＮＡＮＤゲート４０に与えられ、信号Ｍ×４
の代わりに信号Ｍ×８がＮＡＮＤゲート４１に与えられ
る。信号Ｍ×８１６は語構成が×８，×１６の場合に
「Ｈ」レベルになり、信号Ｍ×８は語構成が×８の場合
に「Ｈ」レベルとなる。
レクタ２４ｃと同じ構成である。ただし、セレクタ２４
ａでは、信号ＣＢＳ２，ＣＢＳ３の代わりに「Ｌ」レベ
ルの信号がＮＡＮＤゲート４２，４３に与えられて信号
ＺＰＡＤＴ２，ＺＰＡＤＴ３が「Ｈ」レベルに固定さ
れ、ＰチャネルＭＯＳトランジスタ３５〜３８が非導通
状態に固定される。また、信号Ｍ×４の代わりに信号Ｍ
×８１６がＮＡＮＤゲート４０に与えられ、信号Ｍ×４
の代わりに信号Ｍ×８がＮＡＮＤゲート４１に与えられ
る。信号Ｍ×８１６は語構成が×８，×１６の場合に
「Ｈ」レベルになり、信号Ｍ×８は語構成が×８の場合
に「Ｈ」レベルとなる。
【０１１５】セレクタ２４ｂでは、信号ＣＢＳ０，ＣＢ
Ｓ２，ＣＢＳ３の代わりに「Ｌ」レベルの信号がＮＡＮ
Ｄゲート４０，４２，４３に与えられて信号ＺＰＡＤＴ
０，ＺＰＡＤＴ２，ＺＰＡＤＴ３が「Ｈ」レベルに固定
され，ＰチャネルＭＯＳトランジスタ３１，３２，３５
〜３７は非導通状態に固定される。また、信号Ｍ×４の
代わりに信号Ｍ×１６がＮＡＮＤゲート４１に与えられ
る。信号Ｍ×１６は、語構成が×１６の場合に「Ｈ」レ
ベルになる。
Ｓ２，ＣＢＳ３の代わりに「Ｌ」レベルの信号がＮＡＮ
Ｄゲート４０，４２，４３に与えられて信号ＺＰＡＤＴ
０，ＺＰＡＤＴ２，ＺＰＡＤＴ３が「Ｈ」レベルに固定
され，ＰチャネルＭＯＳトランジスタ３１，３２，３５
〜３７は非導通状態に固定される。また、信号Ｍ×４の
代わりに信号Ｍ×１６がＮＡＮＤゲート４１に与えられ
る。信号Ｍ×１６は、語構成が×１６の場合に「Ｈ」レ
ベルになる。
【０１１６】セレクタ２４ｄでは、信号ＣＢＳ０〜ＣＢ
Ｓ２の代わりに「Ｌ」レベルの信号がＮＡＮＤゲート４
０〜４２に与えられて信号ＺＰＡＤＴ０〜ＺＰＡＤＴ２
が「Ｈ」レベルに固定され、ＰチャネルＭＯＳトランジ
スタ３２〜３６が非導通状態に固定される。また、信号
Ｍ×４８の代わりに信号Ｍ×１６がＮＡＮＤゲート４３
に与えられる。
Ｓ２の代わりに「Ｌ」レベルの信号がＮＡＮＤゲート４
０〜４２に与えられて信号ＺＰＡＤＴ０〜ＺＰＡＤＴ２
が「Ｈ」レベルに固定され、ＰチャネルＭＯＳトランジ
スタ３２〜３６が非導通状態に固定される。また、信号
Ｍ×４８の代わりに信号Ｍ×１６がＮＡＮＤゲート４３
に与えられる。
【０１１７】プリアンプ２５ｃは、図１０に示すよう
に、ＰチャネルＭＯＳトランジスタ５１〜５５、Ｎチャ
ネルＭＯＳトランジスタ５６〜５８、ＮＡＮＤゲート５
９およびインバータ６０〜６２を含む。ＰチャネルＭＯ
Ｓトランジスタ５１，５２は、図９で示したノードＮ３
１とＮ３２の間に直列接続され、各々ゲートはともに信
号ＺＰＡＥＱを受ける。ＰチャネルＭＯＳトランジスタ
５１，５２はイコライザを構成する。信号ＺＰＡＥＱが
活性化レベルの「Ｌ」レベルになると、ＰチャネルＭＯ
Ｓトランジスタ５１，５２が導通してノードＮ３１，Ｎ
３２が「Ｈ」レベルにイコライズされる。
に、ＰチャネルＭＯＳトランジスタ５１〜５５、Ｎチャ
ネルＭＯＳトランジスタ５６〜５８、ＮＡＮＤゲート５
９およびインバータ６０〜６２を含む。ＰチャネルＭＯ
Ｓトランジスタ５１，５２は、図９で示したノードＮ３
１とＮ３２の間に直列接続され、各々ゲートはともに信
号ＺＰＡＥＱを受ける。ＰチャネルＭＯＳトランジスタ
５１，５２はイコライザを構成する。信号ＺＰＡＥＱが
活性化レベルの「Ｌ」レベルになると、ＰチャネルＭＯ
Ｓトランジスタ５１，５２が導通してノードＮ３１，Ｎ
３２が「Ｈ」レベルにイコライズされる。
【０１１８】ＰチャネルＭＯＳトランジスタ５３は電源
電位ＶＣＣのラインとノードＮ５３の間に接続され、Ｐ
チャネルＭＯＳトランジスタ５４，５５はそれぞれノー
ドＮ５３とノードＮ３１，Ｎ３２との間に接続される。
ＮチャネルＭＯＳトランジスタ５６，５７はそれぞれノ
ードＮ３１，Ｎ３２とノードＮ５８との接続され、Ｐチ
ャネルＭＯＳトランジスタ５８はノードＮ５８と接地電
位ＶＳＳのラインとの間に接続される。ＭＯＳトランジ
スタ５３，５８のゲートはそれぞれ信号ＺＰＡＥ，ＰＡ
Ｅを受ける。ＭＯＳトランジスタ５４，５６のゲートは
ともにノードＮ３２に接続され、ＭＯＳトランジスタ５
５，５７のゲートはともにノードＮ３１に接続される。
ＭＯＳトランジスタ５３〜５８は、差動増幅器を構成す
る。この差動増幅器は、信号ＺＰＡＥ，ＰＡＥが「Ｌ」
レベルおよび「Ｈ」レベルになったことに応じて活性化
され、ノードＮ３１，Ｎ３２のうちの電位が高い方のノ
ードを「Ｈ」レベルにし、他方のノードを「Ｌ」レベル
にする。ノードＮ３１，Ｎ３２に現れる信号が、プリア
ンプ２５ｃの出力信号ＰＤＣＬ１，／ＰＤＣＬ１とな
る。
電位ＶＣＣのラインとノードＮ５３の間に接続され、Ｐ
チャネルＭＯＳトランジスタ５４，５５はそれぞれノー
ドＮ５３とノードＮ３１，Ｎ３２との間に接続される。
ＮチャネルＭＯＳトランジスタ５６，５７はそれぞれノ
ードＮ３１，Ｎ３２とノードＮ５８との接続され、Ｐチ
ャネルＭＯＳトランジスタ５８はノードＮ５８と接地電
位ＶＳＳのラインとの間に接続される。ＭＯＳトランジ
スタ５３，５８のゲートはそれぞれ信号ＺＰＡＥ，ＰＡ
Ｅを受ける。ＭＯＳトランジスタ５４，５６のゲートは
ともにノードＮ３２に接続され、ＭＯＳトランジスタ５
５，５７のゲートはともにノードＮ３１に接続される。
ＭＯＳトランジスタ５３〜５８は、差動増幅器を構成す
る。この差動増幅器は、信号ＺＰＡＥ，ＰＡＥが「Ｌ」
レベルおよび「Ｈ」レベルになったことに応じて活性化
され、ノードＮ３１，Ｎ３２のうちの電位が高い方のノ
ードを「Ｈ」レベルにし、他方のノードを「Ｌ」レベル
にする。ノードＮ３１，Ｎ３２に現れる信号が、プリア
ンプ２５ｃの出力信号ＰＤＣＬ１，／ＰＤＣＬ１とな
る。
【０１１９】ＮＡＮＤゲート５９は、信号ＰＡＥＬ，Ｍ
×４８１６を受け、その出力信号が信号ＺＰＡＥとな
る。信号ＺＰＡＥは、インバータ６０で反転されて信号
ＰＡＥとなる。信号ＰＤＣＬ１，／ＰＤＣＬ１は、それ
ぞれインバータ６１，６２で反転されてプリアンプ２５
ｃの反転出力信号ＰＤＣＬ２，／ＰＤＣＬ２となる。他
のプリアンプ２５ａ，２５ｂ，２５ｄもプリアンプ２５
ｃと同じ構成である。
×４８１６を受け、その出力信号が信号ＺＰＡＥとな
る。信号ＺＰＡＥは、インバータ６０で反転されて信号
ＰＡＥとなる。信号ＰＤＣＬ１，／ＰＤＣＬ１は、それ
ぞれインバータ６１，６２で反転されてプリアンプ２５
ｃの反転出力信号ＰＤＣＬ２，／ＰＤＣＬ２となる。他
のプリアンプ２５ａ，２５ｂ，２５ｄもプリアンプ２５
ｃと同じ構成である。
【０１２０】図１１は、図９および図１０で示したセレ
クタ２４ｃおよびプリアンプ２５ｃの動作を示すタイム
チャートである。列選択信号ＣＳＬが活性化レベルの
「Ｈ」レベルに立上げられると、信号ＺＰＡＥＱが非活
性化レベルの「Ｈ」レベルに立上げられ、図１０のＰチ
ャネルＭＯＳトランジスタ５１，５２が非導通になり、
ノードＮ３１，Ｎ３２のイコライズが停止される。ま
た、プリアンプ活性化マスタ信号ＰＡＣＭが活性化レベ
ルの「Ｈ」レベルに立上がり、その遅延信号であるプリ
アンプ活性化ローカル信号ＰＡＥＬが活性化レベルの
「Ｈ」レベルに立上がる。
クタ２４ｃおよびプリアンプ２５ｃの動作を示すタイム
チャートである。列選択信号ＣＳＬが活性化レベルの
「Ｈ」レベルに立上げられると、信号ＺＰＡＥＱが非活
性化レベルの「Ｈ」レベルに立上げられ、図１０のＰチ
ャネルＭＯＳトランジスタ５１，５２が非導通になり、
ノードＮ３１，Ｎ３２のイコライズが停止される。ま
た、プリアンプ活性化マスタ信号ＰＡＣＭが活性化レベ
ルの「Ｈ」レベルに立上がり、その遅延信号であるプリ
アンプ活性化ローカル信号ＰＡＥＬが活性化レベルの
「Ｈ」レベルに立上がる。
【０１２１】したがって、図９の信号φ４２は、信号Ｐ
ＡＣＭが「Ｈ」レベルに立上がってから、信号ＰＡＥＬ
が「Ｈ」レベルに立上がるまでの間だけ「Ｈ」レベルに
なる。これにより、信号ＺＰＡＤＴ０〜ＺＰＡＤＴ３の
うちの信号Ｍ×４，Ｍ×４８および信号ＣＢＳ０〜ＣＢ
Ｓ３で選択された信号（たとえばＺＰＡＤＴ０）がパル
ス的に「Ｌ」レベルになり、それに対応するＰチャネル
ＭＯＳトランジスタ（この場合は３１，３２）がパルス
的に導通して、グローバルＩＯ線ＧＩＯＬ０，／ＧＩＯ
Ｌ０の電位がノードＮ３１，Ｎ３２に伝達される。この
後、グローバルＩＯ線ＧＩＯＬ０，／ＧＩＯＬ０のイコ
ライズが行なわれる。
ＡＣＭが「Ｈ」レベルに立上がってから、信号ＰＡＥＬ
が「Ｈ」レベルに立上がるまでの間だけ「Ｈ」レベルに
なる。これにより、信号ＺＰＡＤＴ０〜ＺＰＡＤＴ３の
うちの信号Ｍ×４，Ｍ×４８および信号ＣＢＳ０〜ＣＢ
Ｓ３で選択された信号（たとえばＺＰＡＤＴ０）がパル
ス的に「Ｌ」レベルになり、それに対応するＰチャネル
ＭＯＳトランジスタ（この場合は３１，３２）がパルス
的に導通して、グローバルＩＯ線ＧＩＯＬ０，／ＧＩＯ
Ｌ０の電位がノードＮ３１，Ｎ３２に伝達される。この
後、グローバルＩＯ線ＧＩＯＬ０，／ＧＩＯＬ０のイコ
ライズが行なわれる。
【０１２２】また、信号ＰＡＥＬが「Ｈ」レベルになる
と、信号ＺＰＡＥ，ＰＡＥがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルになってＭＯＳトランジスタ５３〜５８
からなる差動増幅器が活性化され、ノードＮ３１，Ｎ３
２のうちの電位が高い方のノードが「Ｈ」レベルにさ
れ、他方のノードが「Ｌ」レベルにされる。プリアンプ
２５ｃの出力信号ＰＤＣＬ１，／ＰＤＣＬ１はマスタラ
ッチ回路２６ｃに与えられ、プリアンプ２５ｃの反転出
力信号ＰＤＣＬ２，／ＰＤＣＬ２はＲＤバッファ２８ｃ
およびＭＢＴバッファ２９ｃに与えられる。
と、信号ＺＰＡＥ，ＰＡＥがそれぞれ「Ｌ」レベルおよ
び「Ｈ」レベルになってＭＯＳトランジスタ５３〜５８
からなる差動増幅器が活性化され、ノードＮ３１，Ｎ３
２のうちの電位が高い方のノードが「Ｈ」レベルにさ
れ、他方のノードが「Ｌ」レベルにされる。プリアンプ
２５ｃの出力信号ＰＤＣＬ１，／ＰＤＣＬ１はマスタラ
ッチ回路２６ｃに与えられ、プリアンプ２５ｃの反転出
力信号ＰＤＣＬ２，／ＰＤＣＬ２はＲＤバッファ２８ｃ
およびＭＢＴバッファ２９ｃに与えられる。
【０１２３】マスタラッチ回路２６ｃは、図１２に示す
ように、クロックドインバータ６３，６４およびインバ
ータ６５〜６８を含む。信号ＰＤＣＬ１，／ＰＤＣＬ１
は、それぞれクロックドインバータ６３，６４に入力さ
れる。クロックドインバータ６３，６４は、ともに信号
ＰＡＥ，ＺＰＡＥが「Ｈ」レベルおよび「Ｌ」レベルで
ある期間に活性化される。インバータ６５，６６は、ラ
ッチ回路を構成し、クロックドインバータ６３の出力レ
ベルをラッチする。インバータ６７，６８は、ラッチ回
路を構成し、クロックドインバータ６４の出力レベルを
ラッチする。インバータ６５，６６；６７，６８にラッ
チされたレベルがそれぞれマスタラッチ回路２６ｃの出
力信号ＰＤＣＬ３，／ＰＤＣＬ３となる。
ように、クロックドインバータ６３，６４およびインバ
ータ６５〜６８を含む。信号ＰＤＣＬ１，／ＰＤＣＬ１
は、それぞれクロックドインバータ６３，６４に入力さ
れる。クロックドインバータ６３，６４は、ともに信号
ＰＡＥ，ＺＰＡＥが「Ｈ」レベルおよび「Ｌ」レベルで
ある期間に活性化される。インバータ６５，６６は、ラ
ッチ回路を構成し、クロックドインバータ６３の出力レ
ベルをラッチする。インバータ６７，６８は、ラッチ回
路を構成し、クロックドインバータ６４の出力レベルを
ラッチする。インバータ６５，６６；６７，６８にラッ
チされたレベルがそれぞれマスタラッチ回路２６ｃの出
力信号ＰＤＣＬ３，／ＰＤＣＬ３となる。
【０１２４】スレーブラッチ回路２７ｃは、図１２に示
すように、クロックドインバータ６９，７０およびイン
バータ７１〜７４を含む。信号ＰＤＣＬ３，／ＰＤＣＬ
３は、それぞれクロックドインバータ６９，７０に入力
される。クロックドインバータ６９，７０は、ともに信
号ＺＲＤＲＶＤ，ＲＤＲＶＤがそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルである期間に活性化される。インバー
タ７１，７２は、ラッチ回路を構成し、クロックドイン
バータ６９の出力レベルをラッチする。インバータ７
３，７４はラッチ回路を構成し、クロックドインバータ
７０の出力レベルをラッチする。インバータ７１，７
２；７３，７４にラッチされたレベルがそれぞれスレー
ブラッチ回路２７ｃの出力信号ＰＤＤ，／ＰＤＤとな
る。
すように、クロックドインバータ６９，７０およびイン
バータ７１〜７４を含む。信号ＰＤＣＬ３，／ＰＤＣＬ
３は、それぞれクロックドインバータ６９，７０に入力
される。クロックドインバータ６９，７０は、ともに信
号ＺＲＤＲＶＤ，ＲＤＲＶＤがそれぞれ「Ｈ」レベルお
よび「Ｌ」レベルである期間に活性化される。インバー
タ７１，７２は、ラッチ回路を構成し、クロックドイン
バータ６９の出力レベルをラッチする。インバータ７
３，７４はラッチ回路を構成し、クロックドインバータ
７０の出力レベルをラッチする。インバータ７１，７
２；７３，７４にラッチされたレベルがそれぞれスレー
ブラッチ回路２７ｃの出力信号ＰＤＤ，／ＰＤＤとな
る。
【０１２５】信号ＰＡＥ，ＺＰＡＥがそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルになるとクロックドインバータ
６３，６４が活性化されて信号ＰＤＣＬ１，／ＰＤＣＬ
１がマスタラッチ回路２６ｃに取込まれ、信号ＰＡＥ，
ＺＰＡＥがそれぞれ「Ｌ」レベルになるとクロックドイ
ンバータ６３，６４が非活性化されて信号ＰＤＣＬ３，
／ＰＤＣＬ３がマスタラッチ回路２６ｃにラッチされ
る。
ベルおよび「Ｌ」レベルになるとクロックドインバータ
６３，６４が活性化されて信号ＰＤＣＬ１，／ＰＤＣＬ
１がマスタラッチ回路２６ｃに取込まれ、信号ＰＡＥ，
ＺＰＡＥがそれぞれ「Ｌ」レベルになるとクロックドイ
ンバータ６３，６４が非活性化されて信号ＰＤＣＬ３，
／ＰＤＣＬ３がマスタラッチ回路２６ｃにラッチされ
る。
【０１２６】信号ＺＲＤＲＶＤ，ＲＤＲＶＤがそれぞれ
「Ｈ」レベルになるとクロックドインバータ６９，７０
が活性化されて信号ＰＤＣＬ３，／ＰＤＣＬ３がスレー
ブラッチ回路２７ｃに取込まれ、信号ＺＲＤＲＶＤ，Ｒ
ＤＲＶＤがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
なるとクロックドインバータ６９，７０が非活性化され
て信号ＰＤＤ，／ＰＤＤがスレーブラッチ回路２７ｃに
ラッチされる。
「Ｈ」レベルになるとクロックドインバータ６９，７０
が活性化されて信号ＰＤＣＬ３，／ＰＤＣＬ３がスレー
ブラッチ回路２７ｃに取込まれ、信号ＺＲＤＲＶＤ，Ｒ
ＤＲＶＤがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
なるとクロックドインバータ６９，７０が非活性化され
て信号ＰＤＤ，／ＰＤＤがスレーブラッチ回路２７ｃに
ラッチされる。
【０１２７】マスタラッチ回路２６ｃとスレーブラッチ
回路２７ｃは、ＣＬシフタを構成し、信号ＰＤＣＬ１，
／ＰＤＣＬ１を１クロック周期分だけ遅延させてＲＤバ
ッファ２８ｃおよびＭＢＴバッファ２９ｃに伝達させ
る。他のマスタラッチ回路２６ａ，２６ｂ，２６ｄもマ
スタラッチ回路２６ｃと同じ構成であり、他のスレーブ
ラッチ回路２７ａ，２７ｂ，２７ｄもスレーブラッチ回
路２７ｃと同じ構成である。
回路２７ｃは、ＣＬシフタを構成し、信号ＰＤＣＬ１，
／ＰＤＣＬ１を１クロック周期分だけ遅延させてＲＤバ
ッファ２８ｃおよびＭＢＴバッファ２９ｃに伝達させ
る。他のマスタラッチ回路２６ａ，２６ｂ，２６ｄもマ
スタラッチ回路２６ｃと同じ構成であり、他のスレーブ
ラッチ回路２７ａ，２７ｂ，２７ｄもスレーブラッチ回
路２７ｃと同じ構成である。
【０１２８】ＲＤバッファ２８ｃは、図１３に示すよう
に、ＰチャネルＭＯＳトランジスタ７１〜８０、Ｎチャ
ネルＭＯＳトランジスタ８１〜８８、ＮＯＲゲート８
９、ＮＡＮＤゲート９０，９１およびインバータ９２〜
９６を含む。ＰチャネルＭＯＳトランジスタ７１，７２
のソースは電源電位ＶＣＣのラインに接続され、各々の
ドレインはＰチャネルＭＯＳトランジスタ７３を介して
ノードＮ７９に接続される。ノードＮ７９に現れる信号
は信号ＺＤＲＶとなる。ＮチャネルＭＯＳトランジスタ
８２，８５，８６は、ノードＮ７９と電源電位ＶＳＳの
ラインとの間に直列接続され、ＮチャネルＭＯＳトラン
ジスタ８１はノードＮ７９とＮチャネルＭＯＳトランジ
スタ８６のドレイン（ノードＮ８６）との間に接続され
る。
に、ＰチャネルＭＯＳトランジスタ７１〜８０、Ｎチャ
ネルＭＯＳトランジスタ８１〜８８、ＮＯＲゲート８
９、ＮＡＮＤゲート９０，９１およびインバータ９２〜
９６を含む。ＰチャネルＭＯＳトランジスタ７１，７２
のソースは電源電位ＶＣＣのラインに接続され、各々の
ドレインはＰチャネルＭＯＳトランジスタ７３を介して
ノードＮ７９に接続される。ノードＮ７９に現れる信号
は信号ＺＤＲＶとなる。ＮチャネルＭＯＳトランジスタ
８２，８５，８６は、ノードＮ７９と電源電位ＶＳＳの
ラインとの間に直列接続され、ＮチャネルＭＯＳトラン
ジスタ８１はノードＮ７９とＮチャネルＭＯＳトランジ
スタ８６のドレイン（ノードＮ８６）との間に接続され
る。
【０１２９】ＰチャネルＭＯＳトランジスタ７４，７５
のソースは電源電位ＶＣＣのラインに接続され、各々の
ドレインはＰチャネルＭＯＳトランジスタ７６を介して
ノードＮ８０に接続される。ノードＮ８０に現れる信号
は信号ＺＺＤＲＶとなる。ＮチャネルＭＯＳトランジス
タ８３，８４はそれぞれノードＮ８０とノードＮ８５，
Ｎ８６との間に接続される。ＰチャネルＭＯＳトランジ
スタ７７，７８は、それぞれ電源電位ＶＣＣのラインと
ノードＮ７９，Ｎ８０との間に接続される。
のソースは電源電位ＶＣＣのラインに接続され、各々の
ドレインはＰチャネルＭＯＳトランジスタ７６を介して
ノードＮ８０に接続される。ノードＮ８０に現れる信号
は信号ＺＺＤＲＶとなる。ＮチャネルＭＯＳトランジス
タ８３，８４はそれぞれノードＮ８０とノードＮ８５，
Ｎ８６との間に接続される。ＰチャネルＭＯＳトランジ
スタ７７，７８は、それぞれ電源電位ＶＣＣのラインと
ノードＮ７９，Ｎ８０との間に接続される。
【０１３０】信号ＰＤＤはＭＯＳトランジスタ７５，８
４のゲートに入力され、信号ＺＰＤＤはＭＯＳトランジ
スタ７２，８２のゲートに入力される。信号ＰＤＣＬ２
はＭＯＳトランジスタ７６，８３のゲートに入力され、
信号／ＰＤＣＬ２はＭＯＳトランジスタ７３，８１のゲ
ートに入力される。ＭＯＳトランジスタ７１，７４，８
５のゲートには信号ＲＤＲＶＭが入力され、ＭＯＳトラ
ンジスタ７７，７８，８６のゲートには信号ＺＲＤＣＵ
Ｔが入力される。
４のゲートに入力され、信号ＺＰＤＤはＭＯＳトランジ
スタ７２，８２のゲートに入力される。信号ＰＤＣＬ２
はＭＯＳトランジスタ７６，８３のゲートに入力され、
信号／ＰＤＣＬ２はＭＯＳトランジスタ７３，８１のゲ
ートに入力される。ＭＯＳトランジスタ７１，７４，８
５のゲートには信号ＲＤＲＶＭが入力され、ＭＯＳトラ
ンジスタ７７，７８，８６のゲートには信号ＺＲＤＣＵ
Ｔが入力される。
【０１３１】ＰチャネルＭＯＳトランジスタ７９，８０
は、それぞれ電源電位ＶＣＣのラインとデータバス線／
ＤＢＬ２，ＤＢＬ２に接続され、各々のゲートはそれぞ
れ信号ＺＤＲＶ，ＺＺＤＲＶを受ける。データバス線／
ＤＢＬ２，ＤＢＬ２はデータバスＤＢ２を構成する。Ｎ
チャネルＭＯＳトランジスタ８７，８８は、それぞれ接
地電位ＶＳＳのラインとデータバス線／ＤＢＬ２，ＤＢ
Ｌ２との間に接続される。信号ＺＺＤＲＶ，ＺＤＲＶ
は、それぞれインバータ９５，９６を介してＮチャネル
ＭＯＳトランジスタ８７，８８のゲートに入力される。
は、それぞれ電源電位ＶＣＣのラインとデータバス線／
ＤＢＬ２，ＤＢＬ２に接続され、各々のゲートはそれぞ
れ信号ＺＤＲＶ，ＺＺＤＲＶを受ける。データバス線／
ＤＢＬ２，ＤＢＬ２はデータバスＤＢ２を構成する。Ｎ
チャネルＭＯＳトランジスタ８７，８８は、それぞれ接
地電位ＶＳＳのラインとデータバス線／ＤＢＬ２，ＤＢ
Ｌ２との間に接続される。信号ＺＺＤＲＶ，ＺＤＲＶ
は、それぞれインバータ９５，９６を介してＮチャネル
ＭＯＳトランジスタ８７，８８のゲートに入力される。
【０１３２】ＮＯＲゲート８９は、信号ＰＤＣＬ２，／
ＰＤＣＬ２を受ける。ＮＡＮＤゲート９０は、信号ＲＤ
ＲＶＭ，Ｍ×４８１６，ＺＴＥを受ける。信号ＺＴＥ
は、ＭＢＴ時に「Ｌ」レベルになり、通常の動作時は
「Ｈ」レベルになる信号である。ＮＡＮＤゲート９１
は、ＮＯＲゲート８９およびＮＡＮＤゲート９０の出力
信号を受け、その出力信号はインバータ９２〜９４を介
してＰチャネルＭＯＳトランジスタ７７，７８のゲート
に入力される。インバータ９４の出力信号は信号ＺＲＤ
ＣＵＴとなる。
ＰＤＣＬ２を受ける。ＮＡＮＤゲート９０は、信号ＲＤ
ＲＶＭ，Ｍ×４８１６，ＺＴＥを受ける。信号ＺＴＥ
は、ＭＢＴ時に「Ｌ」レベルになり、通常の動作時は
「Ｈ」レベルになる信号である。ＮＡＮＤゲート９１
は、ＮＯＲゲート８９およびＮＡＮＤゲート９０の出力
信号を受け、その出力信号はインバータ９２〜９４を介
してＰチャネルＭＯＳトランジスタ７７，７８のゲート
に入力される。インバータ９４の出力信号は信号ＺＲＤ
ＣＵＴとなる。
【０１３３】図１４は、図１３に示したＲＤバッファ２
８ｃの動作を示すタイムチャートである。各クロックサ
イクル期間においてクロック信号ＣＬＫの立上がりエッ
ジに応答して列選択線ＣＳＬが「Ｈ」レベルに立上げら
れ、さらに信号ＰＡＥが「Ｈ」レベルに立上げられ、プ
リアンプ２５ｃの出力信号がマスタラッチ回路２６ｃに
取込まれる。図１０および図１１で示したように、信号
ＰＡＥが「Ｌ」レベルになると信号ＺＰＡＥＱが「Ｌ」
レベルとなり、ノードＮ３１，Ｎ３２がイコライズされ
て信号ＰＤＣＬ２，／ＰＤＣＬ２がともに「Ｌ」レベル
になる。また、この時点では信号ＲＤＲＶＭは「Ｌ」レ
ベルになっており、信号ＺＲＤＣＵＤは「Ｈ」レベルに
なっている。したがって、ＭＯＳトランジスタ７１，７
３，７４，７６，８６が導通し、ＭＯＳトランジスタ７
７，７８，８１，８３，８５が非導通となって、ノード
Ｎ７９，Ｎ８０が「Ｈ」レベルになっている。また、ノ
ードＮ７９，８０が「Ｈ」レベルであるからＭＯＳトラ
ンジスタ７９，８０，８７，８８が非導通になり、デー
タバス線ＤＢＬ２，／ＤＢＬ２はプリチャージ電位ＶＤ
Ｂにプリチャージされている。
８ｃの動作を示すタイムチャートである。各クロックサ
イクル期間においてクロック信号ＣＬＫの立上がりエッ
ジに応答して列選択線ＣＳＬが「Ｈ」レベルに立上げら
れ、さらに信号ＰＡＥが「Ｈ」レベルに立上げられ、プ
リアンプ２５ｃの出力信号がマスタラッチ回路２６ｃに
取込まれる。図１０および図１１で示したように、信号
ＰＡＥが「Ｌ」レベルになると信号ＺＰＡＥＱが「Ｌ」
レベルとなり、ノードＮ３１，Ｎ３２がイコライズされ
て信号ＰＤＣＬ２，／ＰＤＣＬ２がともに「Ｌ」レベル
になる。また、この時点では信号ＲＤＲＶＭは「Ｌ」レ
ベルになっており、信号ＺＲＤＣＵＤは「Ｈ」レベルに
なっている。したがって、ＭＯＳトランジスタ７１，７
３，７４，７６，８６が導通し、ＭＯＳトランジスタ７
７，７８，８１，８３，８５が非導通となって、ノード
Ｎ７９，Ｎ８０が「Ｈ」レベルになっている。また、ノ
ードＮ７９，８０が「Ｈ」レベルであるからＭＯＳトラ
ンジスタ７９，８０，８７，８８が非導通になり、デー
タバス線ＤＢＬ２，／ＤＢＬ２はプリチャージ電位ＶＤ
Ｂにプリチャージされている。
【０１３４】次いでクロック信号ＣＬＫの立上がりエッ
ジに応答して信号ＲＤＲＶＭが「Ｈ」レベルに立上が
り、ＮチャネルＭＯＳトランジスタ８５，８６がともに
導通して、信号ＰＤＤ，ＺＰＤＤのうちの「Ｈ」レベル
の方の信号（たとえばＰＤＤ）をそのゲートに受けるＮ
チャネルＭＯＳトランジスタ（この場合は８４）を介し
てノードＮ８０が「Ｌ」レベルに立下げられ、Ｐチャネ
ルＭＯＳトランジスタ８０およびＮチャネルＭＯＳトラ
ンジスタ８７が導通する。次いでＮＡＮＤゲート９０，
９１およびインバータ９２〜９４の遅延時間（約１ｎ
ｓ）経過後に信号ＺＲＤＣＵＤが「Ｌ」レベルに立下が
り、ＰチャネルＭＯＳトランジスタ７７，７８が導通す
るとともにＮチャネルＭＯＳトランジスタ８６が非導通
になってノードＮ８０が「Ｈ」レベルに立上げられ、Ｐ
チャネルＭＯＳトランジスタ８０およびＮチャネルＭＯ
Ｓトランジスタ８７が非導通になる。したがって、デー
タバス線ＤＢＬ２，／ＤＢＬ２は、ＮＡＮＤゲート９
０，９１およびインバータ９２〜９４の遅延時間だけパ
ルス的に駆動される。
ジに応答して信号ＲＤＲＶＭが「Ｈ」レベルに立上が
り、ＮチャネルＭＯＳトランジスタ８５，８６がともに
導通して、信号ＰＤＤ，ＺＰＤＤのうちの「Ｈ」レベル
の方の信号（たとえばＰＤＤ）をそのゲートに受けるＮ
チャネルＭＯＳトランジスタ（この場合は８４）を介し
てノードＮ８０が「Ｌ」レベルに立下げられ、Ｐチャネ
ルＭＯＳトランジスタ８０およびＮチャネルＭＯＳトラ
ンジスタ８７が導通する。次いでＮＡＮＤゲート９０，
９１およびインバータ９２〜９４の遅延時間（約１ｎ
ｓ）経過後に信号ＺＲＤＣＵＤが「Ｌ」レベルに立下が
り、ＰチャネルＭＯＳトランジスタ７７，７８が導通す
るとともにＮチャネルＭＯＳトランジスタ８６が非導通
になってノードＮ８０が「Ｈ」レベルに立上げられ、Ｐ
チャネルＭＯＳトランジスタ８０およびＮチャネルＭＯ
Ｓトランジスタ８７が非導通になる。したがって、デー
タバス線ＤＢＬ２，／ＤＢＬ２は、ＮＡＮＤゲート９
０，９１およびインバータ９２〜９４の遅延時間だけパ
ルス的に駆動される。
【０１３５】他のＲＤバッファ２８ａ，２８ｂ，２８ｄ
もＲＤバッファ２８ｃと同じ構成である。ただし、ＲＤ
バッファ２８ａでは信号Ｍ×４８１６の代わりに信号Ｍ
×８１６がＮＡＮＤゲート６０に与えられ、ＲＤバッフ
ァ２８ｂ，２８ｄでは信号Ｍ×４８１６の代わりに信号
Ｍ×１６がＮＡＮＤゲート６４に与えられる。
もＲＤバッファ２８ｃと同じ構成である。ただし、ＲＤ
バッファ２８ａでは信号Ｍ×４８１６の代わりに信号Ｍ
×８１６がＮＡＮＤゲート６０に与えられ、ＲＤバッフ
ァ２８ｂ，２８ｄでは信号Ｍ×４８１６の代わりに信号
Ｍ×１６がＮＡＮＤゲート６４に与えられる。
【０１３６】ＭＢＴバッファ２９ｃは、図１５に示すよ
うに、インバータ１００〜１０４、ＮＡＮＤゲート１０
５〜１０８およびＰチャネルＭＯＳトランジスタ１０
９，１１０を含む。信号ＺＴＥは、インバータ１００に
よって反転される。信号ＰＤＣＬ２，／ＰＤＣＬ２は、
それぞれインバータ１０１，１０２によって反転され
る。ＮＡＮＤゲート１０５は、信号ＰＤＤ，ＲＤＲＶＭ
およびインバータ１００の出力信号を受ける。ＮＡＮＤ
ゲート１０６は、信号ＺＰＤＤ，ＲＤＲＶＭおよびイン
バータ１００の出力信号を受ける。ＮＡＮＤゲート１０
７は、インバータ１０１およびＮＡＮＤゲート１０５の
出力信号を受け、その出力信号はインバータ１０３で反
転されて信号ＺＭＢＤＲＶとなる。ＮＡＮＤゲート１０
８は、インバータ１０２およびＮＡＮＤゲート１０６の
出力信号を受け、その出力信号はインバータ１０４で反
転されて信号ＺＺＭＢＤＲＶとなる。ＰチャネルＭＯＳ
トランジスタ１０９，１１０は、それぞれ電源電位ＶＣ
Ｃのラインとデータバス線ＤＢＬ２，／ＤＢＬ２との間
に接続され、各々のゲートはそれぞれ信号ＺＭＢＴＲ
Ｖ，ＺＺＭＢＲＶを受ける。
うに、インバータ１００〜１０４、ＮＡＮＤゲート１０
５〜１０８およびＰチャネルＭＯＳトランジスタ１０
９，１１０を含む。信号ＺＴＥは、インバータ１００に
よって反転される。信号ＰＤＣＬ２，／ＰＤＣＬ２は、
それぞれインバータ１０１，１０２によって反転され
る。ＮＡＮＤゲート１０５は、信号ＰＤＤ，ＲＤＲＶＭ
およびインバータ１００の出力信号を受ける。ＮＡＮＤ
ゲート１０６は、信号ＺＰＤＤ，ＲＤＲＶＭおよびイン
バータ１００の出力信号を受ける。ＮＡＮＤゲート１０
７は、インバータ１０１およびＮＡＮＤゲート１０５の
出力信号を受け、その出力信号はインバータ１０３で反
転されて信号ＺＭＢＤＲＶとなる。ＮＡＮＤゲート１０
８は、インバータ１０２およびＮＡＮＤゲート１０６の
出力信号を受け、その出力信号はインバータ１０４で反
転されて信号ＺＺＭＢＤＲＶとなる。ＰチャネルＭＯＳ
トランジスタ１０９，１１０は、それぞれ電源電位ＶＣ
Ｃのラインとデータバス線ＤＢＬ２，／ＤＢＬ２との間
に接続され、各々のゲートはそれぞれ信号ＺＭＢＴＲ
Ｖ，ＺＺＭＢＲＶを受ける。
【０１３７】図１６は、図１５に示したＭＢＴバッファ
２９ｃの動作を示すタイムチャートである。図１４で説
明したように、信号ＰＡＥが「Ｌ」レベルに立下がる
と、信号ＰＤＣＬ２，／ＰＤＣＬ２がともに「Ｌ」レベ
ルになる。また、ＭＢＴ時は信号ＺＴＥが「Ｌ」レベル
にされている。クロック信号ＣＬＫの立上がりエッジに
応答して信号ＲＤＲＶＭが「Ｈ」レベルに立上げられる
と、信号ＰＤＤ，ＺＰＤＤのうちの「Ｈ」レベルの方の
信号（たとえばＰＤＤ）に対応する信号（この場合はＺ
ＭＢＤＲＶ）が「Ｌ」レベルになり、ＰチャネルＭＯＳ
トランジスタ１０９が導通してデータバス線ＤＢＬ２が
「Ｈ」レベルに立上げられる。
２９ｃの動作を示すタイムチャートである。図１４で説
明したように、信号ＰＡＥが「Ｌ」レベルに立下がる
と、信号ＰＤＣＬ２，／ＰＤＣＬ２がともに「Ｌ」レベ
ルになる。また、ＭＢＴ時は信号ＺＴＥが「Ｌ」レベル
にされている。クロック信号ＣＬＫの立上がりエッジに
応答して信号ＲＤＲＶＭが「Ｈ」レベルに立上げられる
と、信号ＰＤＤ，ＺＰＤＤのうちの「Ｈ」レベルの方の
信号（たとえばＰＤＤ）に対応する信号（この場合はＺ
ＭＢＤＲＶ）が「Ｌ」レベルになり、ＰチャネルＭＯＳ
トランジスタ１０９が導通してデータバス線ＤＢＬ２が
「Ｈ」レベルに立上げられる。
【０１３８】もう１本のデータバス線／ＤＢＬ２は、Ｐ
チャネルＭＯＳトランジスタ１１０が導通しないので、
プリチャージ電位ＶＤＢのまま変化しない。他のＭＢＴ
バッファ２９ａ，２９ｂ，２９ｄもＭＢＴバッファ２９
ｃと同じ構成である。
チャネルＭＯＳトランジスタ１１０が導通しないので、
プリチャージ電位ＶＤＢのまま変化しない。他のＭＢＴ
バッファ２９ａ，２９ｂ，２９ｄもＭＢＴバッファ２９
ｃと同じ構成である。
【０１３９】図１７は、データバスＤＢのイコライズ方
法を示す回路ブロック図である。このＳＤＲＡＭは大容
量でチップ面積が大きいので、データバスＤＢの配線長
が長くなり、データバスＤＢの容量も大きくなってい
る。したがって、サイズの大きなトランジスタを用いた
イコライザをデータバスＤＢの１箇所に配置したので
は、イコライズ速度が遅くなり不利である。また、その
ような大きなイコライザを１箇所に配置することは、レ
イアウト上困難である。
法を示す回路ブロック図である。このＳＤＲＡＭは大容
量でチップ面積が大きいので、データバスＤＢの配線長
が長くなり、データバスＤＢの容量も大きくなってい
る。したがって、サイズの大きなトランジスタを用いた
イコライザをデータバスＤＢの１箇所に配置したので
は、イコライズ速度が遅くなり不利である。また、その
ような大きなイコライザを１箇所に配置することは、レ
イアウト上困難である。
【０１４０】そこで、このＳＤＲＡＭでは、図１７に示
すように、比較的サイズが小さなトランジスタを用いた
複数（図では６つ）のイコライザ１１１〜１１６が各デ
ータバスＤＢの延在方向に分散配置される。図１７で
は、データバスＤＢ２に関連する部分のみが示されてい
る。イコライザ１１２〜１１５には信号ＤＢＥＱが直接
入力される。イコライザ１１１には、ＡＮＤゲート１１
７で生成された信号ＴＥと信号ＤＢＥＱの論理積信号Ｄ
ＢＥＱ′が入力される。イコライザ１１６には、ＡＮＤ
ゲート１１８で生成された信号ＴＥと信号ＤＢＥＱの論
理積信号ＤＢＥＱ′が入力される。信号ＴＥは、ＭＢＴ
時は「Ｈ」レベルになり、通常動作時は「Ｌ」レベルに
なる信号である。
すように、比較的サイズが小さなトランジスタを用いた
複数（図では６つ）のイコライザ１１１〜１１６が各デ
ータバスＤＢの延在方向に分散配置される。図１７で
は、データバスＤＢ２に関連する部分のみが示されてい
る。イコライザ１１２〜１１５には信号ＤＢＥＱが直接
入力される。イコライザ１１１には、ＡＮＤゲート１１
７で生成された信号ＴＥと信号ＤＢＥＱの論理積信号Ｄ
ＢＥＱ′が入力される。イコライザ１１６には、ＡＮＤ
ゲート１１８で生成された信号ＴＥと信号ＤＢＥＱの論
理積信号ＤＢＥＱ′が入力される。信号ＴＥは、ＭＢＴ
時は「Ｈ」レベルになり、通常動作時は「Ｌ」レベルに
なる信号である。
【０１４１】イコライザ１１１は、図１８に示すよう
に、データバス線ＤＢＬ２と／ＤＢＬ２の間に接続さ
れ、そのゲートが信号ＤＢＥＱ′を受けるＮチャネルＭ
ＯＳトランジスタ１２１を含む。ＭＢＴ時において信号
ＤＢＥＱが「Ｈ」レベルになって信号ＤＢＥＱ′が活性
化レベルの「Ｈ」レベルになるとＮチャネルＭＯＳトラ
ンジスタ１２１が導通し、データバス線ＤＢＬ２と／Ｄ
ＢＬ２の電位がイコライズされる。イコライザ１１３，
１１４，１１６もイコライザ１１１と同じ構成である。
ただし、イコライザ１１３，１１４には、信号ＤＢＥ
Ｑ′の代わりに信号ＤＢＥＱが入力される。
に、データバス線ＤＢＬ２と／ＤＢＬ２の間に接続さ
れ、そのゲートが信号ＤＢＥＱ′を受けるＮチャネルＭ
ＯＳトランジスタ１２１を含む。ＭＢＴ時において信号
ＤＢＥＱが「Ｈ」レベルになって信号ＤＢＥＱ′が活性
化レベルの「Ｈ」レベルになるとＮチャネルＭＯＳトラ
ンジスタ１２１が導通し、データバス線ＤＢＬ２と／Ｄ
ＢＬ２の電位がイコライズされる。イコライザ１１３，
１１４，１１６もイコライザ１１１と同じ構成である。
ただし、イコライザ１１３，１１４には、信号ＤＢＥ
Ｑ′の代わりに信号ＤＢＥＱが入力される。
【０１４２】イコライザ１１２は、図１９に示すよう
に、ＮチャネルＭＯＳトランジスタ１２２，１２３およ
びダイオード１２４を含む。ＮチャネルＭＯＳトランジ
スタ１２２，１２３は、データバス線ＤＢＬ２と／ＤＢ
Ｌ２の間に直列接続され、各々のゲートはともに信号Ｄ
ＢＥＱを受ける。ダイオード１２４は、ＮチャネルＭＯ
Ｓトランジスタ１２２と１２３の間のノードＮ１２２と
接地電位ＶＳＳのラインとの間に接続される。
に、ＮチャネルＭＯＳトランジスタ１２２，１２３およ
びダイオード１２４を含む。ＮチャネルＭＯＳトランジ
スタ１２２，１２３は、データバス線ＤＢＬ２と／ＤＢ
Ｌ２の間に直列接続され、各々のゲートはともに信号Ｄ
ＢＥＱを受ける。ダイオード１２４は、ＮチャネルＭＯ
Ｓトランジスタ１２２と１２３の間のノードＮ１２２と
接地電位ＶＳＳのラインとの間に接続される。
【０１４３】信号ＤＢＥＱが「Ｈ」レベルになるとＮチ
ャネルＭＯＳトランジスタ１２２，１２３が導通し、デ
ータバス線ＤＢＬ２と／ＤＢＬ２の電位がプリチャージ
電位ＶＤＢすなわちダイオード１２４のビルトインポテ
ンシャル（たとえば０．５Ｖ）にイコライズされる。
ャネルＭＯＳトランジスタ１２２，１２３が導通し、デ
ータバス線ＤＢＬ２と／ＤＢＬ２の電位がプリチャージ
電位ＶＤＢすなわちダイオード１２４のビルトインポテ
ンシャル（たとえば０．５Ｖ）にイコライズされる。
【０１４４】したがって、信号ＴＥが「Ｌ」レベルとな
る通常動作時では信号ＤＢＥＱが「Ｈ」レベルになると
イコライザ１１２〜１１５が活性化され、信号ＴＥが
「Ｈ」レベルとなるＭＢＴ動作時では信号ＤＢＥＱが
「Ｈ」レベルになるとイコライザ１１１〜１１６が活性
化されて、図２０に示すように、データバス線ＤＢＬ２
と／ＤＢＬ２の電位がプリチャージ電位ＶＤＢにイコラ
イズされる。信号ＤＢＥＱが「Ｌ」レベルに立下げら
れ、イコライズが停止された後、データバス線ＤＢＬ
２，／ＤＢＬ２はＲＤバッファ２８ｃによって駆動され
る。データバス線ＤＢＬ２，／ＤＢＬ２のうちの一方が
電源電位ＶＣＣ（たとえば３Ｖ）のラインにパルス的に
接続されて「Ｈ」レベル（たとえば１．０Ｖ）に立上げ
られ、他方は接地電位ＶＳＳのラインにパルス的に接続
されて「Ｌ」レベル（０Ｖ）にされる。
る通常動作時では信号ＤＢＥＱが「Ｈ」レベルになると
イコライザ１１２〜１１５が活性化され、信号ＴＥが
「Ｈ」レベルとなるＭＢＴ動作時では信号ＤＢＥＱが
「Ｈ」レベルになるとイコライザ１１１〜１１６が活性
化されて、図２０に示すように、データバス線ＤＢＬ２
と／ＤＢＬ２の電位がプリチャージ電位ＶＤＢにイコラ
イズされる。信号ＤＢＥＱが「Ｌ」レベルに立下げら
れ、イコライズが停止された後、データバス線ＤＢＬ
２，／ＤＢＬ２はＲＤバッファ２８ｃによって駆動され
る。データバス線ＤＢＬ２，／ＤＢＬ２のうちの一方が
電源電位ＶＣＣ（たとえば３Ｖ）のラインにパルス的に
接続されて「Ｈ」レベル（たとえば１．０Ｖ）に立上げ
られ、他方は接地電位ＶＳＳのラインにパルス的に接続
されて「Ｌ」レベル（０Ｖ）にされる。
【０１４５】なお、図２１で示すように、ダイオード１
２４をダイオード接続されたＮチャネルＭＯＳトランジ
スタ１２５で置換してもよい。この場合は、プリチャー
ジ電位ＶＤＢは、ＮチャネルＭＯＳトランジスタ１２５
のしきい値電位となる。
２４をダイオード接続されたＮチャネルＭＯＳトランジ
スタ１２５で置換してもよい。この場合は、プリチャー
ジ電位ＶＤＢは、ＮチャネルＭＯＳトランジスタ１２５
のしきい値電位となる。
【０１４６】図２２は、図１に示したＩＯバッファ８の
うちデータバスＤＢ２に対応する部分を示すブロック図
である。図２２において、ＩＯバッファ８は、データ出
力回路１３１、データ出力バッファ回路１３２、データ
入力バッファ回路１３３およびデータラッチ回路１３４
を含む。
うちデータバスＤＢ２に対応する部分を示すブロック図
である。図２２において、ＩＯバッファ８は、データ出
力回路１３１、データ出力バッファ回路１３２、データ
入力バッファ回路１３３およびデータラッチ回路１３４
を含む。
【０１４７】読出動作時は、データ出力回路１３１およ
びデータ出力バッファ回路１３２が活性化される。デー
タ出力回路１３１は、データバス線ＤＢＬ２と／ＤＢＬ
２の電位を比較し、比較結果に応じた読出データ信号Ｒ
Ｄ，／ＲＤをデータ出力バッファ回路１３２に与える。
データ出力バッファ回路１３２は、データ出力回路１３
１からの信号ＲＤ，／ＲＤに応答してデータ入出力パッ
ド１６を「Ｈ」レベル（電源電位ＶＣＣ）または「Ｌ」
レベル（接地電圧ＶＳＳ）にする。
びデータ出力バッファ回路１３２が活性化される。デー
タ出力回路１３１は、データバス線ＤＢＬ２と／ＤＢＬ
２の電位を比較し、比較結果に応じた読出データ信号Ｒ
Ｄ，／ＲＤをデータ出力バッファ回路１３２に与える。
データ出力バッファ回路１３２は、データ出力回路１３
１からの信号ＲＤ，／ＲＤに応答してデータ入出力パッ
ド１６を「Ｈ」レベル（電源電位ＶＣＣ）または「Ｌ」
レベル（接地電圧ＶＳＳ）にする。
【０１４８】書込動作時は、データ入力バッファ回路１
３３およびデータラッチ回路１３４が活性化される。デ
ータ入力バッファ回路１３３は、外部からデータ入出力
パッド１６を介して与えられたデータ信号が「Ｈ」レベ
ルか「Ｌ」レベルかを検出し、検出結果に応じた書込デ
ータ信号ＷＤ，／ＷＤをデータラッチ回路１３４に与え
る。データラッチ回路１３４は、データ入力バッファ回
路１３３からの信号ＷＤ，／ＷＤに従ってデータバス線
ＤＢＬ２，／ＤＢＬ２のうちの一方を「Ｈ」レベル（電
源電位ＶＣＣ）に保持し他方を「Ｌ」レベル（接地電圧
ＶＳＳ）に保持する。
３３およびデータラッチ回路１３４が活性化される。デ
ータ入力バッファ回路１３３は、外部からデータ入出力
パッド１６を介して与えられたデータ信号が「Ｈ」レベ
ルか「Ｌ」レベルかを検出し、検出結果に応じた書込デ
ータ信号ＷＤ，／ＷＤをデータラッチ回路１３４に与え
る。データラッチ回路１３４は、データ入力バッファ回
路１３３からの信号ＷＤ，／ＷＤに従ってデータバス線
ＤＢＬ２，／ＤＢＬ２のうちの一方を「Ｈ」レベル（電
源電位ＶＣＣ）に保持し他方を「Ｌ」レベル（接地電圧
ＶＳＳ）に保持する。
【０１４９】また、データ出力回路１３１は、図２３に
示すように、ＭＢＴにおける読出動作時に１つのデータ
バス（図ではＤＢ２）に読出された４ビットのデータが
一致しているか否かを検出するためのＮＡＮＤゲート１
３５を含む。ＭＢＴにおける書込動作時は１つのデータ
バスＤＢ２から４つのメモリセルＭＣの各々に同一デー
タを書込むので、４つのメモリセルＭＣの各々から同一
データが読出された場合は４つのメモリセルＭＣは正常
であるが、４つのメモリセルＭＣのうちの少なくとも１
つから異なるデータが読出された場合は４つのメモリセ
ルＭＣのうちの少なくとも１つは異常である。したがっ
て、４つのメモリセルＭＣから読出された４ビットのデ
ータが一致しているか否かを検出することにより、４つ
のメモリセルが正常か否かを判定することができる。
示すように、ＭＢＴにおける読出動作時に１つのデータ
バス（図ではＤＢ２）に読出された４ビットのデータが
一致しているか否かを検出するためのＮＡＮＤゲート１
３５を含む。ＭＢＴにおける書込動作時は１つのデータ
バスＤＢ２から４つのメモリセルＭＣの各々に同一デー
タを書込むので、４つのメモリセルＭＣの各々から同一
データが読出された場合は４つのメモリセルＭＣは正常
であるが、４つのメモリセルＭＣのうちの少なくとも１
つから異なるデータが読出された場合は４つのメモリセ
ルＭＣのうちの少なくとも１つは異常である。したがっ
て、４つのメモリセルＭＣから読出された４ビットのデ
ータが一致しているか否かを検出することにより、４つ
のメモリセルが正常か否かを判定することができる。
【０１５０】図２３において、ＰチャネルＭＯＳトラン
ジスタ１０９ａ〜１０９ｄ，１１０ａ〜１１０ｄは、図
１５で示したＭＢＴバッファ２９ｃのＰチャネルＭＯＳ
トランジスタ１０９，１１０に対応するものである。Ｐ
チャネルＭＯＳトランジスタ１０９ａ，１１０ａは図１
８のＭＢＴバッファ２９ｂに含まれ、ＰチャネルＭＯＳ
トランジスタ１０９ｂ，１１０ｂはＭＢＴバッファ２９
ｄに含まれている。ＰチャネルＭＯＳトランジスタ１０
９ｃ，１１０ｃは図２で示したメモリマットＭＭ１ｂに
対応するＭＢＴバッファ２９ｂに含まれ、ＰチャネルＭ
ＯＳトランジスタ１０９ｄ，１１０ｄはメモリマットＭ
Ｍ１ｂに対応するＭＢＴバッファ２９ｄに含まれてい
る。ＮＡＮＤゲート１３５は、データバス線ＤＢＬ２，
／ＤＢＬ２に現われる信号を受け、信号ＲＤＴを出力す
る。
ジスタ１０９ａ〜１０９ｄ，１１０ａ〜１１０ｄは、図
１５で示したＭＢＴバッファ２９ｃのＰチャネルＭＯＳ
トランジスタ１０９，１１０に対応するものである。Ｐ
チャネルＭＯＳトランジスタ１０９ａ，１１０ａは図１
８のＭＢＴバッファ２９ｂに含まれ、ＰチャネルＭＯＳ
トランジスタ１０９ｂ，１１０ｂはＭＢＴバッファ２９
ｄに含まれている。ＰチャネルＭＯＳトランジスタ１０
９ｃ，１１０ｃは図２で示したメモリマットＭＭ１ｂに
対応するＭＢＴバッファ２９ｂに含まれ、ＰチャネルＭ
ＯＳトランジスタ１０９ｄ，１１０ｄはメモリマットＭ
Ｍ１ｂに対応するＭＢＴバッファ２９ｄに含まれてい
る。ＮＡＮＤゲート１３５は、データバス線ＤＢＬ２，
／ＤＢＬ２に現われる信号を受け、信号ＲＤＴを出力す
る。
【０１５１】４つのメモリセルＭＣからの読出データが
一致した場合は、ＰチャネルＭＯＳトランジスタ１０９
ａ〜１０９ｄ，１１０ａ〜１１０ｄのうちのＰチャネル
ＭＯＳトランジスタ１０９ａ〜１０９ｄのみが導通して
データバス線ＤＢＬ２，／ＤＢＬ２のうちのデータバス
線ＤＢＬ２のみが「Ｈ」レベルになるか、ＰチャネルＭ
ＯＳトランジスタ１１０ａ〜１１０ｄのみが導通してデ
ータバス線ＤＢＬ２，／ＤＢＬ２のうちのデータバス線
／ＤＢＬ２のみが「Ｈ」レベルになるので、信号ＲＤＴ
が「Ｈ」レベルになる。
一致した場合は、ＰチャネルＭＯＳトランジスタ１０９
ａ〜１０９ｄ，１１０ａ〜１１０ｄのうちのＰチャネル
ＭＯＳトランジスタ１０９ａ〜１０９ｄのみが導通して
データバス線ＤＢＬ２，／ＤＢＬ２のうちのデータバス
線ＤＢＬ２のみが「Ｈ」レベルになるか、ＰチャネルＭ
ＯＳトランジスタ１１０ａ〜１１０ｄのみが導通してデ
ータバス線ＤＢＬ２，／ＤＢＬ２のうちのデータバス線
／ＤＢＬ２のみが「Ｈ」レベルになるので、信号ＲＤＴ
が「Ｈ」レベルになる。
【０１５２】４つのメモリセルＭＣからの読出データが
一致しない場合は、ＰチャネルＭＯＳトランジスタ１０
９ａ〜１０９ｄのうちの少なくとも１つのＰチャネルＭ
ＯＳトランジスタ（たとえば１０９ａ）とＰチャネルＭ
ＯＳトランジスタ１１０ａ〜１１０ｄのうちのＰチャネ
ルＭＯＳトランジスタ（この場合は１１０ｂ〜１１０
ｄ）とが導通してデータバス線ＤＢＬ２，／ＤＢＬ２が
ともに「Ｈ」レベルになり、信号ＲＤＴが「Ｌ」レベル
になる。
一致しない場合は、ＰチャネルＭＯＳトランジスタ１０
９ａ〜１０９ｄのうちの少なくとも１つのＰチャネルＭ
ＯＳトランジスタ（たとえば１０９ａ）とＰチャネルＭ
ＯＳトランジスタ１１０ａ〜１１０ｄのうちのＰチャネ
ルＭＯＳトランジスタ（この場合は１１０ｂ〜１１０
ｄ）とが導通してデータバス線ＤＢＬ２，／ＤＢＬ２が
ともに「Ｈ」レベルになり、信号ＲＤＴが「Ｌ」レベル
になる。
【０１５３】データ出力回路１３１は信号ＲＤＴに応じ
た読出データ信号ＲＤ，／ＲＤをデータ出力バッファ回
路１３２に与え、データ出力バッファ回路１３２はその
信号ＲＤ，／ＲＤに応じたレベルの信号をデータ入出力
パッド１６に出力する。したがって、データ入出力パッ
ド１６のレベルを検出することにより、４つのメモリセ
ルＭＣが正常か否かを判定することができる。
た読出データ信号ＲＤ，／ＲＤをデータ出力バッファ回
路１３２に与え、データ出力バッファ回路１３２はその
信号ＲＤ，／ＲＤに応じたレベルの信号をデータ入出力
パッド１６に出力する。したがって、データ入出力パッ
ド１６のレベルを検出することにより、４つのメモリセ
ルＭＣが正常か否かを判定することができる。
【０１５４】この実施の形態では、グローバルＩＯ線対
ＧＩＯ１〜ＧＩＯ３とプリアンプ２５ａ〜２５ｄとの間
にセレクタ２４ａ〜２４ｄを設けたので、ＣＬシフタ１
５５ａ〜１５５ｄとＲＤバッファ１５７ａ〜１５７ｄと
の間にセレクタ１５６ａ〜１５６ｄを設けていた従来に
比べ、配線およびレイアウトの簡単化を図ることがで
き、レイアウト面積の縮小化を図ることができる。
ＧＩＯ１〜ＧＩＯ３とプリアンプ２５ａ〜２５ｄとの間
にセレクタ２４ａ〜２４ｄを設けたので、ＣＬシフタ１
５５ａ〜１５５ｄとＲＤバッファ１５７ａ〜１５７ｄと
の間にセレクタ１５６ａ〜１５６ｄを設けていた従来に
比べ、配線およびレイアウトの簡単化を図ることがで
き、レイアウト面積の縮小化を図ることができる。
【０１５５】また、セレクタ２４ａ〜２４ｄによってグ
ローバルＩＯ線対ＧＩＯ１〜ＧＩＯ３とプリアンプ２５
ａ〜２５ｄの入出力ノード対Ｎ３１，Ｎ３２をパルス的
に接続するので、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ
３のイコライズとプリアンプ２５ａ〜２５ｄの入出力ノ
ード対Ｎ３１，Ｎ３２のイコライズとを別々に行なうこ
とができる。したがって、大容量のグローバルＩＯ線対
ＧＩＯ１〜ＧＩＯ３のイコライズ期間を長くとることが
でき、読出動作の安定化を図ることができる。
ローバルＩＯ線対ＧＩＯ１〜ＧＩＯ３とプリアンプ２５
ａ〜２５ｄの入出力ノード対Ｎ３１，Ｎ３２をパルス的
に接続するので、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ
３のイコライズとプリアンプ２５ａ〜２５ｄの入出力ノ
ード対Ｎ３１，Ｎ３２のイコライズとを別々に行なうこ
とができる。したがって、大容量のグローバルＩＯ線対
ＧＩＯ１〜ＧＩＯ３のイコライズ期間を長くとることが
でき、読出動作の安定化を図ることができる。
【０１５６】また、ＲＤバッファ２８ａ〜２８ｄは、デ
ータバス線ＤＢＬ，／ＤＢＬの各々に電源電位ＶＣＣま
たは接地電圧ＶＳＳをパルス的に与え、データバス線Ｄ
ＢＬ，／ＤＢＬの各々を１Ｖまたは０Ｖにする。したが
って、データバス線ＤＢＬ，／ＤＢＬの各々を電源電位
ＶＣＣ（たとえば３Ｖ）または接地電圧ＶＳＳ（０Ｖ）
にしていた従来に比べ、消費電流が小さくて済む。
ータバス線ＤＢＬ，／ＤＢＬの各々に電源電位ＶＣＣま
たは接地電圧ＶＳＳをパルス的に与え、データバス線Ｄ
ＢＬ，／ＤＢＬの各々を１Ｖまたは０Ｖにする。したが
って、データバス線ＤＢＬ，／ＤＢＬの各々を電源電位
ＶＣＣ（たとえば３Ｖ）または接地電圧ＶＳＳ（０Ｖ）
にしていた従来に比べ、消費電流が小さくて済む。
【０１５７】また、信号ＲＤＲＶＭをＮＡＮＤゲート９
０，９１およびインバータ９２〜９４で遅延および反転
させて信号ＺＲＤＣＵＤを生成し、信号ＲＤＲＶＭ，Ｚ
ＲＤＣＵＤがともに「Ｈ」レベルの期間だけデータバス
線ＤＢＬ，／ＤＢＬの各々に電源電位ＶＣＣまたは接地
電圧ＶＳＳを与える。したがって、電源電位ＶＣＣが低
下したときはＮＡＮＤゲート９０，９１およびインバー
タ９２〜９４の遅延時間が長くなるので、電源電位ＶＣ
Ｃの低下時にデータバス線ＤＢＬ，／ＤＢＬの電位振幅
が小さくなるのを防止することができる。
０，９１およびインバータ９２〜９４で遅延および反転
させて信号ＺＲＤＣＵＤを生成し、信号ＲＤＲＶＭ，Ｚ
ＲＤＣＵＤがともに「Ｈ」レベルの期間だけデータバス
線ＤＢＬ，／ＤＢＬの各々に電源電位ＶＣＣまたは接地
電圧ＶＳＳを与える。したがって、電源電位ＶＣＣが低
下したときはＮＡＮＤゲート９０，９１およびインバー
タ９２〜９４の遅延時間が長くなるので、電源電位ＶＣ
Ｃの低下時にデータバス線ＤＢＬ，／ＤＢＬの電位振幅
が小さくなるのを防止することができる。
【０１５８】また、ＳＤＲＡＭはテストモード時はテス
タに接続され、その消費電流および動作速度は問題にさ
れないので、テストモード時はＭＢＴバッファ２９ａ〜
２９ｄがデータバス線ＤＢＬ，／ＤＢＬに電源電位ＶＣ
Ｃまたは接地電圧ＶＳＳを与えるようにしてテスト動作
の安定化を図っている。
タに接続され、その消費電流および動作速度は問題にさ
れないので、テストモード時はＭＢＴバッファ２９ａ〜
２９ｄがデータバス線ＤＢＬ，／ＤＢＬに電源電位ＶＣ
Ｃまたは接地電圧ＶＳＳを与えるようにしてテスト動作
の安定化を図っている。
【０１５９】また、複数のイコライザ１１１〜１１６を
データバスＤＢの延在方向に分散配置させるので、デー
タバスＤＢのイコライズを高速に行なうことができる。
データバスＤＢの延在方向に分散配置させるので、デー
タバスＤＢのイコライズを高速に行なうことができる。
【０１６０】また、イコライザ１１２，１１５は、イコ
ライズ期間にデータバス線ＤＢＬ，／ＤＢＬをダイオー
ド１２４のアノードに接続し、データバス線ＤＢＬ，／
ＤＢＬの各々をダイオード１２４のビルトインポテンシ
ャルにするので、プリチャージ用の電源は不要である。
ライズ期間にデータバス線ＤＢＬ，／ＤＢＬをダイオー
ド１２４のアノードに接続し、データバス線ＤＢＬ，／
ＤＢＬの各々をダイオード１２４のビルトインポテンシ
ャルにするので、プリチャージ用の電源は不要である。
【０１６１】また、通常動作時よりもＭＢＴ時の方がデ
ータバス線ＤＢＬ，／ＤＢＬの電位振幅が大きいが、通
常動作時はイコライザ１１２〜１１５を活性化させ、Ｍ
ＢＴ時はイコライザ１１１〜１１６を活性化させるの
で、通常動作時とＭＢＴ時のイコライズ時間を等しくす
ることができる。
ータバス線ＤＢＬ，／ＤＢＬの電位振幅が大きいが、通
常動作時はイコライザ１１２〜１１５を活性化させ、Ｍ
ＢＴ時はイコライザ１１１〜１１６を活性化させるの
で、通常動作時とＭＢＴ時のイコライズ時間を等しくす
ることができる。
【０１６２】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１６３】
【発明の効果】以上のように、請求項１に係る発明で
は、データ伝達線対の他方端とプリアンプの入出力ノー
ド対との間に接続され、所定時間だけパルス的に導通し
てデータ伝達線対間に生じた電位差をプリアンプの入出
力ノード対に与えるためのスイッチング素子対が設けら
れる。したがって、スイッチング素子対がパルス的に導
通した直後にデータ伝達線対のイコライズを開始するこ
とができるので、容量が大きなデータ伝達線対のイコラ
イズ期間を長くとることができ、読出動作の安定化を図
ることができる。
は、データ伝達線対の他方端とプリアンプの入出力ノー
ド対との間に接続され、所定時間だけパルス的に導通し
てデータ伝達線対間に生じた電位差をプリアンプの入出
力ノード対に与えるためのスイッチング素子対が設けら
れる。したがって、スイッチング素子対がパルス的に導
通した直後にデータ伝達線対のイコライズを開始するこ
とができるので、容量が大きなデータ伝達線対のイコラ
イズ期間を長くとることができ、読出動作の安定化を図
ることができる。
【０１６４】請求項２に係る発明では、請求項１に係る
発明に、スイッチング素子対がパルス的に導通した後の
第１のイコライズ期間にデータ伝達線対の電位をプリチ
ャージ電位にイコライズする第１のイコライザと、スイ
ッチング素子対がパルス的に導通する前の第２のイコラ
イズ期間にプリアンプの入出力ノード対の電位をプリチ
ャージ電位にイコライズする第２のイコライザがさらに
設けられる。これにより、データ伝達線対とプリアンプ
の入出力ノード対とを別々にイコライズすることができ
る。
発明に、スイッチング素子対がパルス的に導通した後の
第１のイコライズ期間にデータ伝達線対の電位をプリチ
ャージ電位にイコライズする第１のイコライザと、スイ
ッチング素子対がパルス的に導通する前の第２のイコラ
イズ期間にプリアンプの入出力ノード対の電位をプリチ
ャージ電位にイコライズする第２のイコライザがさらに
設けられる。これにより、データ伝達線対とプリアンプ
の入出力ノード対とを別々にイコライズすることができ
る。
【０１６５】請求項３に係る発明では、アドレス信号に
従って複数のデータ伝達線対のうちのいずれかのデータ
伝達線対を選択し、そのデータ伝達線対の他方端とプリ
アンプの入出力ノード対とを所定時間だけパルス的に接
続してそのデータ伝達線対間に生じた電位差をプリアン
プの入出力ノード対に与えるためのセレクタが設けられ
る。したがって、データ伝達線対がプリアンプの入出力
ノード対にパルス的に接続された直後にデータ伝達線対
のイコライズを開始できるので、容量が大きなデータ伝
達線対のイコライズ期間を長くとることができ、読出動
作の安定化を図ることができる。
従って複数のデータ伝達線対のうちのいずれかのデータ
伝達線対を選択し、そのデータ伝達線対の他方端とプリ
アンプの入出力ノード対とを所定時間だけパルス的に接
続してそのデータ伝達線対間に生じた電位差をプリアン
プの入出力ノード対に与えるためのセレクタが設けられ
る。したがって、データ伝達線対がプリアンプの入出力
ノード対にパルス的に接続された直後にデータ伝達線対
のイコライズを開始できるので、容量が大きなデータ伝
達線対のイコライズ期間を長くとることができ、読出動
作の安定化を図ることができる。
【０１６６】請求項４に係る発明では、請求項３に係る
発明に、データ伝達線の他方端とプリアンプの入出力ノ
ード対とがパルス的に接続された後の第１のイコライズ
期間に各データ伝達線対間の電位をプリチャージ電位に
イコライズする第１のイコライザと、データ伝達線対の
他方端とプリアンプの入出力ノード対とがパルス的に接
続される前の第２のイコライズ期間にプリアンプの入出
力ノード対の電位をプリチャージ電位にイコライズする
第２のイコライザがさらに設けられる。これにより、各
データ伝達線対とプリアンプの入出力ノード対とを別々
にイコライズすることができる。
発明に、データ伝達線の他方端とプリアンプの入出力ノ
ード対とがパルス的に接続された後の第１のイコライズ
期間に各データ伝達線対間の電位をプリチャージ電位に
イコライズする第１のイコライザと、データ伝達線対の
他方端とプリアンプの入出力ノード対とがパルス的に接
続される前の第２のイコライズ期間にプリアンプの入出
力ノード対の電位をプリチャージ電位にイコライズする
第２のイコライザがさらに設けられる。これにより、各
データ伝達線対とプリアンプの入出力ノード対とを別々
にイコライズすることができる。
【０１６７】請求項５に係る発明では、第１の読出モー
ド時はＮ組のデータ伝達線対の他方端とＮ組のプリアン
プの入出力ノード対をそれぞれ接続し、第２の読出モー
ド時はアドレス信号に従ってＮ組のデータ伝達線対のう
ちのＭ組のデータ伝達線対を選択し、選択したＭ組のデ
ータ伝達線対の他方端をそれぞれ予め選択されたＭ組の
プリアンプの入出力ノード対に接続するセレクタが設け
られる。したがって、Ｎ組のプリアンプとＮ組の伝達回
路との間にセレクタが設けられていた従来に比べ、レイ
アウトの簡単化およびレイアウト面積の縮小化を図るこ
とができる。
ド時はＮ組のデータ伝達線対の他方端とＮ組のプリアン
プの入出力ノード対をそれぞれ接続し、第２の読出モー
ド時はアドレス信号に従ってＮ組のデータ伝達線対のう
ちのＭ組のデータ伝達線対を選択し、選択したＭ組のデ
ータ伝達線対の他方端をそれぞれ予め選択されたＭ組の
プリアンプの入出力ノード対に接続するセレクタが設け
られる。したがって、Ｎ組のプリアンプとＮ組の伝達回
路との間にセレクタが設けられていた従来に比べ、レイ
アウトの簡単化およびレイアウト面積の縮小化を図るこ
とができる。
【０１６８】請求項６に係る発明では、請求項５に係る
発明に、テストモード時にＮ組のプリアンプの出力デー
タ信号の論理が一致しているか否かを判定し、一致して
いる場合は選択されたＮ個のメモリセルは正常であるこ
とを示す信号を出力し、一致していない場合は選択され
たＮ個のメモリセルのうちの少なくとも１つのメモリセ
ルが不良であることを示す信号を出力する判定回路がさ
らに設けられる。この場合は、Ｎ個のメモリセルが正常
か否かを同時にテストすることができる。
発明に、テストモード時にＮ組のプリアンプの出力デー
タ信号の論理が一致しているか否かを判定し、一致して
いる場合は選択されたＮ個のメモリセルは正常であるこ
とを示す信号を出力し、一致していない場合は選択され
たＮ個のメモリセルのうちの少なくとも１つのメモリセ
ルが不良であることを示す信号を出力する判定回路がさ
らに設けられる。この場合は、Ｎ個のメモリセルが正常
か否かを同時にテストすることができる。
【０１６９】請求項７に係る発明では、読出回路によっ
て読出されたデータが第１の論理である場合はデータ伝
達線対に含まれる第１および第２のデータ伝達線の一方
端にそれぞれ第１および第２の電位を所定時間だけパル
ス的に与えて第１および第２のデータ伝達線をそれぞれ
第１および第２の電位間の第３および第４の電位にし、
そのデータが第２の論理である場合は第１および第２の
データ伝達線の一方端にそれぞれ第２および第１の電位
を所定時間だけパルス的に与えて第１および第２のデー
タ伝達線をそれぞれ第４および第３の電位にする第１の
駆動回路が設けられる。したがって、第１および第２の
データ伝達線の各々を第１または第２の電位にしていた
従来に比べ、消費電流が小さくて済む。
て読出されたデータが第１の論理である場合はデータ伝
達線対に含まれる第１および第２のデータ伝達線の一方
端にそれぞれ第１および第２の電位を所定時間だけパル
ス的に与えて第１および第２のデータ伝達線をそれぞれ
第１および第２の電位間の第３および第４の電位にし、
そのデータが第２の論理である場合は第１および第２の
データ伝達線の一方端にそれぞれ第２および第１の電位
を所定時間だけパルス的に与えて第１および第２のデー
タ伝達線をそれぞれ第４および第３の電位にする第１の
駆動回路が設けられる。したがって、第１および第２の
データ伝達線の各々を第１または第２の電位にしていた
従来に比べ、消費電流が小さくて済む。
【０１７０】請求項８に係る発明では、請求項７に係る
発明の第１の駆動回路は、それぞれが電源電圧によって
駆動される直列接続された複数のインバータを有する遅
延回路を含み、上記所定時間は、読出回路の読出動作に
同期した信号が遅延回路に入力されてから出力されるま
での時間である。この場合は、電源電位が低下したとき
は遅延回路の遅延時間が長くなってデータ伝達線の充放
電時間が長くなるので、電源電圧の低下により第１およ
び第２のデータ伝達線の電位振幅が小さくなるのを防止
することができる。
発明の第１の駆動回路は、それぞれが電源電圧によって
駆動される直列接続された複数のインバータを有する遅
延回路を含み、上記所定時間は、読出回路の読出動作に
同期した信号が遅延回路に入力されてから出力されるま
での時間である。この場合は、電源電位が低下したとき
は遅延回路の遅延時間が長くなってデータ伝達線の充放
電時間が長くなるので、電源電圧の低下により第１およ
び第２のデータ伝達線の電位振幅が小さくなるのを防止
することができる。
【０１７１】請求項９に係る発明では、請求項７または
８に係る発明に、第１および第２のデータ伝達線に第１
および第２の電位が与えられる前のイコライズ期間にお
いて第１および第２のデータ伝達線の電位を第１および
第２の電位間の予め定められたプリチャージ電位にイコ
ライズするイコライザがさらに設けられる。この場合
は、読出動作の安定化を図ることができる。
８に係る発明に、第１および第２のデータ伝達線に第１
および第２の電位が与えられる前のイコライズ期間にお
いて第１および第２のデータ伝達線の電位を第１および
第２の電位間の予め定められたプリチャージ電位にイコ
ライズするイコライザがさらに設けられる。この場合
は、読出動作の安定化を図ることができる。
【０１７２】請求項１０に係る発明では、請求項９に係
る発明のイコライザはダイオード素子と、イコライズ期
間において第１および第２のデータ伝達線と第２の電位
のラインとの間にダイオード素子を接続する接続回路と
を含む。この場合は、プリチャージ用の電源が不要とな
るので、構成の簡単化を図ることができる。
る発明のイコライザはダイオード素子と、イコライズ期
間において第１および第２のデータ伝達線と第２の電位
のラインとの間にダイオード素子を接続する接続回路と
を含む。この場合は、プリチャージ用の電源が不要とな
るので、構成の簡単化を図ることができる。
【０１７３】請求項１１に係る発明では、請求項９また
は１０に係る発明のイコライザは複数設けられ、複数の
イコライザは第１および第２のデータ伝達線の延在方向
に分散配置される。この場合は、第１および第２のデー
タ伝達線のイコライズを高速に行なうことができる。
は１０に係る発明のイコライザは複数設けられ、複数の
イコライザは第１および第２のデータ伝達線の延在方向
に分散配置される。この場合は、第１および第２のデー
タ伝達線のイコライズを高速に行なうことができる。
【０１７４】請求項１２に係る発明では、請求項９から
１１のいずれかに係る発明に、イコライズ期間において
第１および第２のデータ伝達線間を接続するサブイコラ
イザがさらに設けられる。この場合は、第１および第２
のデータ伝達線のイコライズをより高速に行なうことが
できる。
１１のいずれかに係る発明に、イコライズ期間において
第１および第２のデータ伝達線間を接続するサブイコラ
イザがさらに設けられる。この場合は、第１および第２
のデータ伝達線のイコライズをより高速に行なうことが
できる。
【０１７５】請求項１３に係る発明では、請求項１２に
係る発明のサブイコライザは複数設けられ、複数のサブ
イコライザは第１および第２のデータ伝達線の延在方向
に分散配置される。この場合は、第１および第２のデー
タ伝達線のイコライズをさらに高速に行なうことができ
る。
係る発明のサブイコライザは複数設けられ、複数のサブ
イコライザは第１および第２のデータ伝達線の延在方向
に分散配置される。この場合は、第１および第２のデー
タ伝達線のイコライズをさらに高速に行なうことができ
る。
【０１７６】請求項１４に係る発明では、請求項１３に
係る発明に、テストモード時は複数のサブイコライザの
すべてを活性化させ、通常動作時は複数のサブイコライ
ザのうちの予め選択されたサブイコライザのみを活性化
させる制御回路がさらに設けられる。この場合は、通常
動作時とテストモード時のイコライズ期間を等しくする
ことができる。
係る発明に、テストモード時は複数のサブイコライザの
すべてを活性化させ、通常動作時は複数のサブイコライ
ザのうちの予め選択されたサブイコライザのみを活性化
させる制御回路がさらに設けられる。この場合は、通常
動作時とテストモード時のイコライズ期間を等しくする
ことができる。
【０１７７】請求項１５に係る発明では、請求項７から
１４のいずれかに係る発明に、テストモード時に活性化
され、読出回路によって読出されたデータが第１の論理
である場合は第１のデータ伝達線を第１の電位にし、そ
のデータが第２の論理である場合は第２のデータ伝達線
を第１の電位にする第２の駆動回路と、第１および第２
のデータ伝達線の電位に基づいて、選択されたメモリセ
ルが正常か否かを判定する判定回路がさらに設けられ
る。この場合は、第１および第２のデータ伝達線の各々
をプリチャージ電位または第１の電位にするので、テス
ト動作の安定化を図ることができる。
１４のいずれかに係る発明に、テストモード時に活性化
され、読出回路によって読出されたデータが第１の論理
である場合は第１のデータ伝達線を第１の電位にし、そ
のデータが第２の論理である場合は第２のデータ伝達線
を第１の電位にする第２の駆動回路と、第１および第２
のデータ伝達線の電位に基づいて、選択されたメモリセ
ルが正常か否かを判定する判定回路がさらに設けられ
る。この場合は、第１および第２のデータ伝達線の各々
をプリチャージ電位または第１の電位にするので、テス
ト動作の安定化を図ることができる。
【図１】 この発明の一実施の形態によるＳＤＲＡＭの
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】 図１に示したＳＤＲＡＭのチップレイアウト
を示すブロック図である。
を示すブロック図である。
【図３】 図２に示したメモリマットＭＭ１ａの構成を
示す図である。
示す図である。
【図４】 図３に示したＺ部の拡大図である。
【図５】 図４に示したメモリブロックＭＫ２の構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図６】 図１〜図５に示したＳＤＲＡＭの連続読出動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図７】 図１〜図５に示したＳＤＲＡＭの連続書込動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図８】 図２に示したローカルコラム回路の構成を示
すブロック図である。
すブロック図である。
【図９】 図８に示したセレクタ２４ｃの構成を示す回
路図である。
路図である。
【図１０】 図８に示したプリアンプ２５ｃの構成を示
す回路図である。
す回路図である。
【図１１】 図９に示したセレクタおよび図１０に示し
たプリアンプの動作を示すタイムチャートである。
たプリアンプの動作を示すタイムチャートである。
【図１２】 図８に示したマスタラッチ回路２６ｃおよ
びスレーブラッチ回路２７ｃの構成を示す回路図であ
る。
びスレーブラッチ回路２７ｃの構成を示す回路図であ
る。
【図１３】 図８に示したＲＤバッファ２８ｃの構成を
示す回路図である。
示す回路図である。
【図１４】 図１３に示したＲＤバッファ２８ｃの動作
を示すタイムチャートである。
を示すタイムチャートである。
【図１５】 図８に示したＭＢＴバッファ２９ｃの構成
を示す回路図である。
を示す回路図である。
【図１６】 図１５に示したＭＢＴバッファ２９ｃの動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図１７】 図８に示したデータバスのイコライズ方法
を説明するための回路ブロック図である。
を説明するための回路ブロック図である。
【図１８】 図１７に示したイコライザ１１１の構成を
示す回路図である。
示す回路図である。
【図１９】 図１７に示したイコライザ１１２の構成を
示す回路図である。
示す回路図である。
【図２０】 図１７〜図１９で示したデータバスのイコ
ライズ方法を説明するためのタイムチャートである。
ライズ方法を説明するためのタイムチャートである。
【図２１】 図１９に示したイコライザ１１２の変更例
を示す回路図である。
を示す回路図である。
【図２２】 図１に示したＩＯバッファ８の構成を示す
ブロック図である。
ブロック図である。
【図２３】 図２２に示したデータ出力回路のＭＢＴ時
の動作を説明するための回路ブロック図である。
の動作を説明するための回路ブロック図である。
【図２４】 従来のＳＤＲＡＭの要部を示すブロック図
である。
である。
【図２５】 図２４に示したプリアンプ１５４ｃおよび
ＣＬシフタ１５５ｃの構成を示す回路ブロック図であ
る。
ＣＬシフタ１５５ｃの構成を示す回路ブロック図であ
る。
【図２６】 図２４に示した信号ＰＡＥ０〜ＰＡＥ３の
生成方法を説明するためのブロック図である。
生成方法を説明するためのブロック図である。
【図２７】 図２４に示したセレクタ１５６ｃの構成を
示す回路図である。
示す回路図である。
【図２８】 図２７に示した信号ＲＤＲＶ４，ＲＤＲＶ
４８，ＲＤＲＶ４８１６の生成方法を説明するための回
路図である。
４８，ＲＤＲＶ４８１６の生成方法を説明するための回
路図である。
【図２９】 図２４に示したＲＤバッファ１５７ｃの構
成を示す回路図である。
成を示す回路図である。
【図３０】 図２４に示したデータバスをイコライズす
るためのイコライザの構成を示す回路図である。
るためのイコライザの構成を示す回路図である。
【図３１】 図２９に示したＲＤバッファおよび図３０
に示したイコライザの通常の読出動作を示すタイムチャ
ートである。
に示したイコライザの通常の読出動作を示すタイムチャ
ートである。
【図３２】 図２９に示したＲＤバッファおよび図３０
に示したイコライザのＭＢＴ時における読出動作を示す
タイムチャートである。
に示したイコライザのＭＢＴ時における読出動作を示す
タイムチャートである。
１ クロックバッファ、２ 制御信号バッファ、３ ア
ドレスバッファ、４モードレジスタ、５ 制御回路、６
ａ〜６ｄ メモリアレイ、７ａ〜７ｄ 読出／書込回
路、８ ＩＯバッファ、１０ 半導体基板、１１ａ〜１
１ｄ ロウデコーダ、１２ａ〜１２ｄ コラムデコー
ダ、１３ａ〜１３ｄ コラムプリデコーダ、１４ａ〜１
４ｄ ローカルコラム回路、１５，１６ パッド、ＭＭ
メモリマット、ＭＡ メモリアレイ、Ｇ メモリアレ
イグループ、ＭＫ メモリブロック、ＤＢ データバ
ス、ＤＢＬ，／ＤＢＬ データバス線、ＧＩＯ グロー
バルＩＯ線対、ＧＩＯＬ，／ＧＩＯＬ グローバルＩＯ
線、ＬＩＯ ローカルＩＯ線対、ＢＳ ブロック選択ス
イッチ、ＷＬ ワード線、ＢＬＰ ビット線対、ＢＬ，
／ＢＬ ビット線、ＣＳＬ 列選択線、ＳＡ センスア
ンプ、ＳＡＣ センスアンプ列、ＥＱＢ，ＥＱＬ，ＥＱ
Ｇ，１１１〜１１６ イコライザ、ＳＡＧ アレイ選択
ゲート、ＣＳＧ 列選択ゲート、２１ａ〜２１ｄ，２４
ａ〜２４ｄ，１５１ａ〜１５１ｄ，１５６ａ〜１５６
ｄ，１５８ａ〜１５８ｄ セレクタ、２２ａ〜２２ｄ，
１５２ａ〜１５２ｄ ＷＤアンプ、２３ａ〜２３ｄ，１
５３ａ〜１５３ｄ ライトバッファ、２５ａ〜２５ｄ，
１５４ａ〜１５４ｄ プリアンプ、２６ａ〜２６ｄ，１
６９ マスタラッチ回路、２７ａ〜２７ｄ，１７０ ス
レーブラッチ回路、２８ａ〜２８ｄ，１５７ａ〜１５７
ｄ ＲＤバッファ、２９ａ〜２９ｄ ＭＢＴバッファ、
３１〜３８，５１〜５５，７１〜８０，１０９，１０９
ａ〜１０９ｃ，１１０，１１０ａ〜１１０ｄ，１６１〜
１６５，１７５，１７６，２１７，２１８ Ｐチャネル
ＭＯＳトランジスタ、４０〜４４，５９，９０，９１，
１０５〜１０８，１３５，２０１〜２０３ ＮＡＮＤゲ
ート、４１，４２，６０〜６２，６５〜６８，７１〜７
４，９２，９６，１００〜１０４，２０４〜２０６，２
１１〜２１４ インバータ、５６〜５８，８１〜８８，
１２１〜１２３，１２５，１６６〜１６８，１８１〜１
８８，１９１〜１９８，２１８，２１９，２２２〜２２
４ ＮチャネルＭＯＳトランジスタ、６３，６４，６
９，７０ クロックトインバータ、８９，２１５，２１
６ ＮＯＲゲート、１２４ ダイオード、１３１ デー
タ出力回路、１３２ データ出力バッファ回路、１３３
データ入力バッファ回路、１３４ データラッチ回路、
１７１ ＰＡＥ発生回路。
ドレスバッファ、４モードレジスタ、５ 制御回路、６
ａ〜６ｄ メモリアレイ、７ａ〜７ｄ 読出／書込回
路、８ ＩＯバッファ、１０ 半導体基板、１１ａ〜１
１ｄ ロウデコーダ、１２ａ〜１２ｄ コラムデコー
ダ、１３ａ〜１３ｄ コラムプリデコーダ、１４ａ〜１
４ｄ ローカルコラム回路、１５，１６ パッド、ＭＭ
メモリマット、ＭＡ メモリアレイ、Ｇ メモリアレ
イグループ、ＭＫ メモリブロック、ＤＢ データバ
ス、ＤＢＬ，／ＤＢＬ データバス線、ＧＩＯ グロー
バルＩＯ線対、ＧＩＯＬ，／ＧＩＯＬ グローバルＩＯ
線、ＬＩＯ ローカルＩＯ線対、ＢＳ ブロック選択ス
イッチ、ＷＬ ワード線、ＢＬＰ ビット線対、ＢＬ，
／ＢＬ ビット線、ＣＳＬ 列選択線、ＳＡ センスア
ンプ、ＳＡＣ センスアンプ列、ＥＱＢ，ＥＱＬ，ＥＱ
Ｇ，１１１〜１１６ イコライザ、ＳＡＧ アレイ選択
ゲート、ＣＳＧ 列選択ゲート、２１ａ〜２１ｄ，２４
ａ〜２４ｄ，１５１ａ〜１５１ｄ，１５６ａ〜１５６
ｄ，１５８ａ〜１５８ｄ セレクタ、２２ａ〜２２ｄ，
１５２ａ〜１５２ｄ ＷＤアンプ、２３ａ〜２３ｄ，１
５３ａ〜１５３ｄ ライトバッファ、２５ａ〜２５ｄ，
１５４ａ〜１５４ｄ プリアンプ、２６ａ〜２６ｄ，１
６９ マスタラッチ回路、２７ａ〜２７ｄ，１７０ ス
レーブラッチ回路、２８ａ〜２８ｄ，１５７ａ〜１５７
ｄ ＲＤバッファ、２９ａ〜２９ｄ ＭＢＴバッファ、
３１〜３８，５１〜５５，７１〜８０，１０９，１０９
ａ〜１０９ｃ，１１０，１１０ａ〜１１０ｄ，１６１〜
１６５，１７５，１７６，２１７，２１８ Ｐチャネル
ＭＯＳトランジスタ、４０〜４４，５９，９０，９１，
１０５〜１０８，１３５，２０１〜２０３ ＮＡＮＤゲ
ート、４１，４２，６０〜６２，６５〜６８，７１〜７
４，９２，９６，１００〜１０４，２０４〜２０６，２
１１〜２１４ インバータ、５６〜５８，８１〜８８，
１２１〜１２３，１２５，１６６〜１６８，１８１〜１
８８，１９１〜１９８，２１８，２１９，２２２〜２２
４ ＮチャネルＭＯＳトランジスタ、６３，６４，６
９，７０ クロックトインバータ、８９，２１５，２１
６ ＮＯＲゲート、１２４ ダイオード、１３１ デー
タ出力回路、１３２ データ出力バッファ回路、１３３
データ入力バッファ回路、１３４ データラッチ回路、
１７１ ＰＡＥ発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原口 大 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小西 康弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA03 AA07 BA07 BA09 BA15 BA23 BA29 CA07 EA04
Claims (15)
- 【請求項１】 複数のメモリセルを備えた半導体記憶装
置であって、 その一方端に前記複数のメモリセルのうちの選択された
メモリセルから読出されたデータに応じた電位差が与え
られるデータ伝達線対、 その入出力ノード対に与えられた電位差を増幅するプリ
アンプ、 前記データ伝達線対の他方端と前記プリアンプの入出力
ノード対との間に接続され、予め定められた時間だけパ
ルス的に導通して前記データ伝達線対間に生じた電位差
を前記プリアンプの入出力ノード対に与えるためのスイ
ッチング素子対、および前記プリアンプの出力信号を外
部に伝達するための伝達回路を備える、半導体記憶装
置。 - 【請求項２】 さらに、前記スイッチング素子対がパル
ス的に導通した後の第１のイコライズ期間に前記データ
伝達線対の電位を予め定められたプリチャージ電位にイ
コライズする第１のイコライザ、および前記スイッチン
グ素子対がパルス的に導通する前の第２のイコライズ期
間に前記プリアンプの入出力ノード対の電位を前記プリ
チャージ電位にイコライズする第２のイコライザを備え
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 それぞれが複数のメモリセルを含む複数
のメモリアレイを備えた半導体記憶装置であって、 各メモリアレイに対応して設けられ、その一方端に対応
のメモリアレイに属する複数のメモリセルのうちの選択
されたメモリセルから読出されたデータに応じた電位差
が与えられるデータ伝達線対、 その入出力ノード対に与えられた電位差を増幅するプリ
アンプ、 アドレス信号に従って複数の前記データ伝達線対のうち
のいずれかのデータ伝達線対を選択し、そのデータ伝達
線対の他方端と前記プリアンプの入出力ノード対とを予
め定められた時間だけパルス的に接続してそのデータ伝
達線対間に生じた電位差を前記プリアンプの入出力ノー
ド対に与えるためのセレクタ、および前記プリアンプの
出力信号を外部に伝達するための伝達回路を備える、半
導体記憶装置。 - 【請求項４】 さらに、前記データ伝達線対の他方端と
前記プリアンプの入出力ノード対とがパルス的に接続さ
れた後の第１のイコライズ期間に各データ伝達線対間の
電位を予め定められたプリチャージ電位にイコライズす
る第１のイコライザ、および前記データ伝達線対の他方
端と前記プリアンプの入出力ノード対とがパルス的に接
続される前の第２のイコライズ期間に前記プリアンプの
入出力ノード対の電位を前記プリチャージ電位にイコラ
イズする第２のイコライザを備える、請求項３に記載の
半導体記憶装置。 - 【請求項５】 それぞれが複数のメモリセルを含むＮ組
（ただし、Ｎは２以上の整数である）のメモリアレイを
備え、Ｎビットのデータ信号を同時に出力する第１の読
出モードと、Ｍビット（ただし、ＭはＮよりも小さな整
数である）のデータ信号を同時に出力する第２の読出モ
ードとを有する半導体記憶装置であって、 各メモリアレイに対応して設けられ、その一方端に対応
のメモリアレイに属する複数のメモリセルのうちの選択
されたメモリセルから読出されたデータに応じた電位差
が与えられるデータ伝達線対、 それぞれの入出力ノード対に与えられた電位差を増幅す
るＮ組のプリアンプ、 前記第１の読出モード時はＮ組の前記データ伝達線対の
他方端と前記Ｎ組のプリアンプの入出力ノード対をそれ
ぞれ接続し、前記第２の読出モード時はアドレス信号に
従ってＮ組の前記データ伝達線対のうちのＭ組のデータ
伝達線対を選択し、選択したＭ組のデータ伝達線対の他
方端をそれぞれ予め選択されたＭ組のプリアンプの入出
力ノード対に接続するセレクタ、および各プリアンプに
対応して設けられ、対応のプリアンプの出力データ信号
を外部に伝達するための伝達回路を備える、半導体記憶
装置。 - 【請求項６】 さらに、各メモリセルが正常か否かをテ
ストするテストモードを有し、 前記セレクタは、前記テストモード時はＮ組の前記デー
タ伝達線対の他方端と前記Ｎ組のプリアンプの入出力ノ
ード対とをそれぞれ接続し、 前記半導体記憶装置は、さらに、前記テストモード時に
前記Ｎ組のプリアンプの出力データ信号の論理が一致し
ているか否かを判定し、一致している場合は選択された
Ｎ組のメモリセルが正常であることを示す信号を出力
し、一致していない場合は選択されたＮ組のメモリセル
のうちの少なくとも１つのメモリセルが不良であること
を示す信号を出力する判定回路を備える、請求項５に記
載の半導体記憶装置。 - 【請求項７】 複数のメモリセルを含むメモリアレイ
と、データ伝達線対とを備えた半導体記憶装置であっ
て、 アドレス信号に従って前記複数のメモリセルのうちのい
ずれかのメモリセルを選択し、そのメモリセルのデータ
を読出す読出回路、 前記読出回路によって読出されたデータが第１の論理で
ある場合は前記データ伝達線対に含まれる第１および第
２のデータ伝達線の一方端にそれぞれ第１および第２の
電位を予め定められた時間だけパルス的に与えて前記第
１および第２のデータ伝達線をそれぞれ前記第１および
第２の電位間の第３および第４の電位にし、そのデータ
が第２の論理である場合は前記第１および第２のデータ
伝達線の一方端にそれぞれ第２および第１の電位を前記
予め定められた時間だけパルス的に与えて前記第１およ
び第２のデータ伝達線をそれぞれ前記第４および第３の
電位にする第１の駆動回路、および前記第１および第２
のデータ伝達線の他方端の電位を比較し、比較結果に応
じたレベルのデータ信号を外部に出力する出力回路を備
える、半導体記憶装置。 - 【請求項８】 前記第１の駆動回路は、それぞれが電源
電圧によって駆動される直列接続された複数のインバー
タを有する遅延回路を含み、 前記予め定められた時間は、前記読出回路の読出動作に
同期した信号が前記遅延回路に入力されてから出力され
るまでの時間である、請求項７に記載の半導体記憶装
置。 - 【請求項９】 さらに、前記第１および第２のデータ伝
達線に前記第１および第２の電位が与えられる前のイコ
ライズ期間において前記第１および第２のデータ伝達線
の電位を前記第１および第２の電位間の予め定められた
プリチャージ電位にイコライズするイコライザを備え
る、請求項７または請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記イコライザは、 ダイオード素子、および前記イコライズ期間において前
記第１および第２のデータ伝達線と前記第２の電位のラ
インとの間に前記ダイオード素子を接続する接続回路を
含む、請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記イコライザは複数設けられ、 複数の前記イコライザは、前記第１および第２のデータ
伝達線の延在方向に分散配置されている、請求項９また
は請求項１０に記載の半導体記憶装置。 - 【請求項１２】 さらに、前記イコライズ期間において
前記第１および第２のデータ伝達線間を接続するサブイ
コライザを備える、請求項９から請求項１１のいずれか
に記載の半導体記憶装置。 - 【請求項１３】 前記サブイコライザは複数設けられ、 複数の前記サブイコライザは、前記第１および第２のデ
ータ伝達線の延在方向に分散配置されている、請求項１
２に記載の半導体記憶装置。 - 【請求項１４】 前記半導体記憶装置は、各メモリセル
が正常が否かをテストするテストモードを有し、 さらに、前記テストモード時は前記複数のサブイコライ
ザのすべてを活性化させ、通常動作時は前記複数のサブ
イコライザのうちの予め選択されたサブイコライザのみ
を活性化させる制御回路を備える、請求項１３に記載の
半導体記憶装置。 - 【請求項１５】 前記半導体記憶装置は、各メモリセル
が正常が否かをテストするテストモードを有し、 さらに、前記テストモード時に活性化され、前記読出回
路によって読出されたデータが第１の論理である場合は
前記第１のデータ伝達線を前記第１の電位にし、そのデ
ータが第２の論理である場合は前記第２のデータ伝達線
を前記第１の電位にする第２の駆動回路、および前記第
１および第２のデータ伝達線の電位に基づいて、選択さ
れたメモリセルが正常か否かを判定する判定回路を備
え、 前記第１の駆動回路および前記出力回路は、前記テスト
モード時は非活性化される、請求項７から請求項１４の
いずれかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33829499A JP2001155485A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
| US09/717,375 US6449198B1 (en) | 1999-11-29 | 2000-11-22 | Semiconductor memory device |
| DE10058422A DE10058422A1 (de) | 1999-11-29 | 2000-11-24 | Halbleiterspeichereinrichtung |
| KR10-2000-0070937A KR100399205B1 (ko) | 1999-11-29 | 2000-11-27 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33829499A JP2001155485A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001155485A true JP2001155485A (ja) | 2001-06-08 |
Family
ID=18316792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33829499A Withdrawn JP2001155485A (ja) | 1999-11-29 | 1999-11-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6449198B1 (ja) |
| JP (1) | JP2001155485A (ja) |
| KR (1) | KR100399205B1 (ja) |
| DE (1) | DE10058422A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
| US7023746B2 (en) | 2003-11-19 | 2006-04-04 | Oki Electric Industry Co., Ltd. | High-speed synchronous memory device |
| KR100649831B1 (ko) | 2005-11-14 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 글로벌 입출력 버스 제어회로 |
| JP2007095280A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100804152B1 (ko) * | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7738307B2 (en) | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109281A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置、半導体装置の販売方法、半導体装置の販売システム及び半導体装置の販売プログラムを記録した記録媒体 |
| US7227805B2 (en) * | 2004-05-10 | 2007-06-05 | Hynix Semiconductor Inc. | Semiconductor memory device having a global data bus |
| KR100576505B1 (ko) * | 2005-01-28 | 2006-05-10 | 주식회사 하이닉스반도체 | Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법 |
| KR100744644B1 (ko) * | 2006-06-05 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100927397B1 (ko) * | 2007-06-08 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 그 리드/라이트 방법 |
| KR100878313B1 (ko) * | 2007-06-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로 |
| KR100892668B1 (ko) * | 2007-09-04 | 2009-04-15 | 주식회사 하이닉스반도체 | 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로 |
| US8868873B2 (en) * | 2007-09-27 | 2014-10-21 | Rambus Inc. | Reconfigurable memory system data strobes |
| KR100942967B1 (ko) * | 2008-06-30 | 2010-02-17 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US9536577B2 (en) * | 2013-09-26 | 2017-01-03 | Intel Corporation | Data movement in memory devices |
| US9727683B2 (en) | 2015-12-30 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having a plurality of conductive segments |
| KR20200047551A (ko) * | 2017-07-30 | 2020-05-07 | 뉴로블레이드, 리미티드. | 메모리 기반 분산 프로세서 아키텍처 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868823B1 (en) * | 1984-08-31 | 1999-07-06 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| JP2785540B2 (ja) | 1991-09-30 | 1998-08-13 | 松下電器産業株式会社 | 半導体メモリの読み出し回路 |
| JPH05159575A (ja) | 1991-12-04 | 1993-06-25 | Oki Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ |
| JP2975777B2 (ja) * | 1992-08-28 | 1999-11-10 | 株式会社東芝 | 集積回路 |
| JP2894115B2 (ja) * | 1992-11-10 | 1999-05-24 | 松下電器産業株式会社 | カラム選択回路 |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JP3319105B2 (ja) * | 1993-12-15 | 2002-08-26 | 富士通株式会社 | 同期型メモリ |
| KR0145886B1 (ko) * | 1995-07-25 | 1998-11-02 | 김광호 | 반도체 메모리장치의 컬럼 디코더 |
| KR100262433B1 (ko) * | 1997-01-10 | 2000-08-01 | 다니구찌 이찌로오, 기타오카 다카시 | 동기형 반도체 기억 장치 |
| KR100230416B1 (ko) * | 1997-03-31 | 1999-11-15 | 윤종용 | 동기식 디램의 2비트 프리팻치 회로를 구비한 칼럼 선택 구조 |
| JP2000021173A (ja) * | 1998-07-02 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
-
1999
- 1999-11-29 JP JP33829499A patent/JP2001155485A/ja not_active Withdrawn
-
2000
- 2000-11-22 US US09/717,375 patent/US6449198B1/en not_active Expired - Fee Related
- 2000-11-24 DE DE10058422A patent/DE10058422A1/de not_active Ceased
- 2000-11-27 KR KR10-2000-0070937A patent/KR100399205B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
| US7023746B2 (en) | 2003-11-19 | 2006-04-04 | Oki Electric Industry Co., Ltd. | High-speed synchronous memory device |
| JP2007095280A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100804152B1 (ko) * | 2005-09-29 | 2008-02-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7738307B2 (en) | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
| KR100649831B1 (ko) | 2005-11-14 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 글로벌 입출력 버스 제어회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100399205B1 (ko) | 2003-09-26 |
| DE10058422A1 (de) | 2001-06-07 |
| US6449198B1 (en) | 2002-09-10 |
| KR20010070242A (ko) | 2001-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100228454B1 (ko) | 다수의 뱅크를 갖는 반도체 메모리 장치 | |
| US6650583B2 (en) | Test circuit device capable of identifying error in stored data at memory cell level and semiconductor integrated circuit device including the same | |
| US5060230A (en) | On chip semiconductor memory arbitrary pattern, parallel test apparatus and method | |
| US7697355B2 (en) | Semiconductor memory and system with matching characteristics of signal supplied to a dummy signal line and a real signal line | |
| JP2001155485A (ja) | 半導体記憶装置 | |
| JP5032004B2 (ja) | 半導体装置、半導体メモリ及びその読み出し方法 | |
| US6741511B2 (en) | Semiconductor memory device | |
| JP4870325B2 (ja) | テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 | |
| US6687174B2 (en) | Semiconductor memory device capable of switching output data width | |
| KR100399496B1 (ko) | 센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억장치 | |
| JPH1139862A (ja) | 半導体記憶装置 | |
| US7821854B2 (en) | Semiconductor memory | |
| KR100377709B1 (ko) | 리크 불량을 효과적으로 검출 가능한 반도체 기억 장치 | |
| JP2001176296A (ja) | ストレス試験を行うダイナミックメモリデバイス | |
| JP5587141B2 (ja) | 半導体装置 | |
| US6636455B2 (en) | Semiconductor memory device that operates in synchronization with a clock signal | |
| JPH11339465A (ja) | 半導体記憶装置 | |
| JPH0821239B2 (ja) | ダイナミック型半導体記憶装置およびそのテスト方法 | |
| KR100842757B1 (ko) | 반도체 메모리 장치 | |
| JP2001101895A (ja) | 半導体集積回路装置 | |
| KR100925375B1 (ko) | 반도체 집적 회로 및 그의 멀티 테스트 방법 | |
| JP2002237199A (ja) | 半導体記憶装置 | |
| JP2004103119A (ja) | 半導体記憶装置 | |
| JP2000132965A (ja) | 同期型半導体記憶装置 | |
| JP2002313099A (ja) | メモリ回路及びその試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070206 |