JP2000132965A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2000132965A JP2000132965A JP10305407A JP30540798A JP2000132965A JP 2000132965 A JP2000132965 A JP 2000132965A JP 10305407 A JP10305407 A JP 10305407A JP 30540798 A JP30540798 A JP 30540798A JP 2000132965 A JP2000132965 A JP 2000132965A
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Abstract
(57)【要約】
【課題】 データの書込速度が改善された同期型半導体
記憶装置を提供する。 【解決手段】 メモリブロック内のセンスアンプ帯部分
において、入出力線ＬＩＯ、／ＬＩＯとビット線ＢＬ、
／ＢＬとの接続部に入出力線ＬＩＯ、／ＬＩＯの振幅を
増幅してビット線ＢＬ、／ＢＬに出力する書込増幅回路
５４を設ける。入出力線の配線長が長くなり抵抗値や容
量値が大きくなった場合や入出力線ＬＩＯ、／ＬＩＯの
振幅が小さくなった場合でも、安定して記憶データの高
速な書込動作が可能となる。
記憶装置を提供する。 【解決手段】 メモリブロック内のセンスアンプ帯部分
において、入出力線ＬＩＯ、／ＬＩＯとビット線ＢＬ、
／ＢＬとの接続部に入出力線ＬＩＯ、／ＬＩＯの振幅を
増幅してビット線ＢＬ、／ＢＬに出力する書込増幅回路
５４を設ける。入出力線の配線長が長くなり抵抗値や容
量値が大きくなった場合や入出力線ＬＩＯ、／ＬＩＯの
振幅が小さくなった場合でも、安定して記憶データの高
速な書込動作が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部から周期的に与えられるクロック信
号に同期して外部信号の取込を行なう同期型半導体記憶
装置に関する。より特定的には、この発明は高い周波数
で毎クロックサイクル書込動作が可能な同期型ダイナミ
ックランダムアクセスメモリ（以下、ＳＤＲＡＭと称す
る）に関する。
に関し、特に、外部から周期的に与えられるクロック信
号に同期して外部信号の取込を行なう同期型半導体記憶
装置に関する。より特定的には、この発明は高い周波数
で毎クロックサイクル書込動作が可能な同期型ダイナミ
ックランダムアクセスメモリ（以下、ＳＤＲＡＭと称す
る）に関する。
【０００２】
【従来の技術】近年高速ＭＰＵ（マイクロプロセッサ
ユニット）のための主記憶として、クロック信号に同期
して動作するＳＤＲＡＭが採用されている。ＳＤＲＡＭ
においては、高速でアクセスするために、システムクロ
ック信号に同期して連続したデータの入出力が行なわれ
る。
ユニット）のための主記憶として、クロック信号に同期
して動作するＳＤＲＡＭが採用されている。ＳＤＲＡＭ
においては、高速でアクセスするために、システムクロ
ック信号に同期して連続したデータの入出力が行なわれ
る。
【０００３】従来のＤＲＡＭでは、ロウアドレスストロ
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳという外部制御信号に同期して、アドレス信号
および入力データ等を取込んで動作が行なわれる。この
方式と異なり、ＳＤＲＡＭにおいては、外部から与えら
れるクロック信号ＣＬＫ（たとえばシステムクロック）
の立上がりエッジでアドレスストローブ信号／ＲＡＳ、
／ＣＡＳ、アドレス信号および入力データ等の外部信号
を取込む。
ーブ信号／ＲＡＳおよびコラムアドレスストローブ信号
／ＣＡＳという外部制御信号に同期して、アドレス信号
および入力データ等を取込んで動作が行なわれる。この
方式と異なり、ＳＤＲＡＭにおいては、外部から与えら
れるクロック信号ＣＬＫ（たとえばシステムクロック）
の立上がりエッジでアドレスストローブ信号／ＲＡＳ、
／ＣＡＳ、アドレス信号および入力データ等の外部信号
を取込む。
【０００４】外部からのクロック信号に同期させて外部
からの制御信号およびデータを取込むこと、すなわち同
期動作を実行することの利点は、アドレス信号のスキュ
ー（アドレス確定までのタイミングのずれ）によるデー
タ入出力タイミングのずれを吸収するためのデータ入出
力タイミングマージンを確保する必要がなく、このため
サイクルタイムを短縮することができること等である。
からの制御信号およびデータを取込むこと、すなわち同
期動作を実行することの利点は、アドレス信号のスキュ
ー（アドレス確定までのタイミングのずれ）によるデー
タ入出力タイミングのずれを吸収するためのデータ入出
力タイミングマージンを確保する必要がなく、このため
サイクルタイムを短縮することができること等である。
【０００５】つまり、クロック信号に同期して連続デー
タの書込および読出を実行することにより、連続アクセ
ス時のアクセスタイムをさらに高速化することが可能と
なる。
タの書込および読出を実行することにより、連続アクセ
ス時のアクセスタイムをさらに高速化することが可能と
なる。
【０００６】ＳＤＲＡＭではデータの連続書込を可能に
するために、１クロックサイクル内でデータをメモリセ
ルに書込まなければならない。したがって、アレイへの
データ書込時間が長くなれば、動作の高速化を律速する
ことになる。
するために、１クロックサイクル内でデータをメモリセ
ルに書込まなければならない。したがって、アレイへの
データ書込時間が長くなれば、動作の高速化を律速する
ことになる。
【０００７】図１２は、従来のＳＤＲＡＭのアレイ部の
一般的な構成を説明するための図である。
一般的な構成を説明するための図である。
【０００８】図１２を参照して、このアレイ部は、列選
択線ＣＳＬ０に対応して設けられるＩＯゲートおよびセ
ンスアンプ部６０２と、ビット線ＢＬＬ０、／ＢＬＬ０
に対応して設けられるメモリセルアレイ６０４とを含
む。図示はしないがビット線ＢＬＲ０、／ＢＬＲ０に対
応してメモリセルアレイ６０４と同様なメモリセルアレ
イが設けられる。
択線ＣＳＬ０に対応して設けられるＩＯゲートおよびセ
ンスアンプ部６０２と、ビット線ＢＬＬ０、／ＢＬＬ０
に対応して設けられるメモリセルアレイ６０４とを含
む。図示はしないがビット線ＢＬＲ０、／ＢＬＲ０に対
応してメモリセルアレイ６０４と同様なメモリセルアレ
イが設けられる。
【０００９】メモリセルアレイ６０４は、ビット線ＢＬ
Ｌ０とワード線ＷＬ０との交点に対応して設けられるメ
モリセル６２１と、ビット線／ＢＬＬ０とワード線ＷＬ
１の交点に対応して設けられるメモリセル６２５とを含
む。メモリセルアレイ６０４はワード線ＷＬ０、ＷＬ１
の他にも図示しない複数本のワード線を含んでいる。こ
れらの他のワード線に対応しても同様のメモリセルを含
んでいるが、ここでは代表してメモリセル６２１、６２
５を図示している。
Ｌ０とワード線ＷＬ０との交点に対応して設けられるメ
モリセル６２１と、ビット線／ＢＬＬ０とワード線ＷＬ
１の交点に対応して設けられるメモリセル６２５とを含
む。メモリセルアレイ６０４はワード線ＷＬ０、ＷＬ１
の他にも図示しない複数本のワード線を含んでいる。こ
れらの他のワード線に対応しても同様のメモリセルを含
んでいるが、ここでは代表してメモリセル６２１、６２
５を図示している。
【００１０】メモリセル６２１は、一方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ６２４と、ワード線
ＷＬ０によって活性化され、キャパシタ６２４のストレ
ージノードとビット線ＢＬＬ０とを電気的に接続するア
クセストランジスタ６２２とを含む。
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ６２４と、ワード線
ＷＬ０によって活性化され、キャパシタ６２４のストレ
ージノードとビット線ＢＬＬ０とを電気的に接続するア
クセストランジスタ６２２とを含む。
【００１１】メモリセル６２５は、一方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ６２６と、ワード線
ＷＬ１によって活性化され、キャパシタ６２６のストレ
ージノードとビット線／ＢＬＬ０とを電気的に接続する
アクセストランジスタ６２８とを含む。
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ６２６と、ワード線
ＷＬ１によって活性化され、キャパシタ６２６のストレ
ージノードとビット線／ＢＬＬ０とを電気的に接続する
アクセストランジスタ６２８とを含む。
【００１２】ＩＯゲートおよびセンスアンプ６０２は、
ビット線分離制御信号ＢＬＩＬがＨ（ハイ）レベルの時
に導通してビット線ＢＬＬ０とビット線ＢＬとを接続す
るビット線分離ゲート６３０と、ビット線分離制御信号
ＢＬＩＬがＨ（ハイ）レベルの時に導通してビット線／
ＢＬＬ０とビット線／ＢＬとを接続するビット線分離ゲ
ート６３２と、ビット線分離制御信号ＢＬＩＲがＨ（ハ
イ）レベルの時に導通してビット線ＢＬＲ０とビット線
ＢＬとを接続するビット線分離ゲート６４２と、ビット
線分離制御信号ＢＬＩＲがＨレベルの時に導通してビッ
ト線／ＢＬＲ０とビット線／ＢＬとを接続するビット線
分離ゲート６４４と、センスアンプ活性化信号ＳＡＥに
よって活性化されてビット線ＢＬとビット線／ＢＬとの
間の電位差を増幅するセンスアンプ６３４とを含む。
ビット線分離制御信号ＢＬＩＬがＨ（ハイ）レベルの時
に導通してビット線ＢＬＬ０とビット線ＢＬとを接続す
るビット線分離ゲート６３０と、ビット線分離制御信号
ＢＬＩＬがＨ（ハイ）レベルの時に導通してビット線／
ＢＬＬ０とビット線／ＢＬとを接続するビット線分離ゲ
ート６３２と、ビット線分離制御信号ＢＬＩＲがＨ（ハ
イ）レベルの時に導通してビット線ＢＬＲ０とビット線
ＢＬとを接続するビット線分離ゲート６４２と、ビット
線分離制御信号ＢＬＩＲがＨレベルの時に導通してビッ
ト線／ＢＬＲ０とビット線／ＢＬとを接続するビット線
分離ゲート６４４と、センスアンプ活性化信号ＳＡＥに
よって活性化されてビット線ＢＬとビット線／ＢＬとの
間の電位差を増幅するセンスアンプ６３４とを含む。
【００１３】ＩＯゲートおよびセンスアンプ６０２は、
さらに、列選択線ＣＳＬ０の電位がＨレベルの時に導通
してビット線ＢＬとローカル入出力線ＬＩＯとを接続す
る入出力線分離ゲート６３６と、列選択線ＣＳＬ０の電
位がＨレベルの時に導通してビット線／ＢＬとローカル
入出力線／ＬＩＯとを接続する入出力線分離ゲート６３
８と、イコライズ信号ＢＬＥＱがＨレベルの時に活性化
されビット線ＢＬとビット線／ＢＬとを接続し所定の電
位ＶＢＬとするイコライズ回路６４０とを含む。
さらに、列選択線ＣＳＬ０の電位がＨレベルの時に導通
してビット線ＢＬとローカル入出力線ＬＩＯとを接続す
る入出力線分離ゲート６３６と、列選択線ＣＳＬ０の電
位がＨレベルの時に導通してビット線／ＢＬとローカル
入出力線／ＬＩＯとを接続する入出力線分離ゲート６３
８と、イコライズ信号ＢＬＥＱがＨレベルの時に活性化
されビット線ＢＬとビット線／ＢＬとを接続し所定の電
位ＶＢＬとするイコライズ回路６４０とを含む。
【００１４】イコライズ回路６４０は、ビット線ＢＬと
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ６４
６と、イコライズ信号ＢＬＥＱによって活性化され所定
の電位ＶＢＬをビット線ＢＬに与えるｎチャネルＭＯＳ
トランジスタ６４８と、イコライズ信号ＢＬＥＱによっ
て活性化され所定の電位ＶＢＬをビット線／ＢＬに与え
るｎチャネルＭＯＳトランジスタ６５０とを含む。
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ６４
６と、イコライズ信号ＢＬＥＱによって活性化され所定
の電位ＶＢＬをビット線ＢＬに与えるｎチャネルＭＯＳ
トランジスタ６４８と、イコライズ信号ＢＬＥＱによっ
て活性化され所定の電位ＶＢＬをビット線／ＢＬに与え
るｎチャネルＭＯＳトランジスタ６５０とを含む。
【００１５】このアレイ部は、さらに、列選択線ＣＳＬ
１に対応して設けられるＩＯゲートおよびセンスアンプ
６０６と、ビット線ＢＬＬ１、／ＢＬＬ１に対応して設
けられるメモリセルアレイ６０８と、列選択線ＣＳＬｎ
−１に対応して設けられるＩＯゲートおよびセンスアン
プ６１０と、ビット線ＢＬＬｎ−１、／ＢＬＬｎ−１に
対応して設けられるメモリセルアレイ６１２と、列選択
線ＣＳＬｎに対応して設けられるＩＯゲートおよびセン
スアンプ６１４と、ビット線ＢＬＬｎ、／ＢＬＬｎに対
応して設けられるメモリセルアレイ６１６とをさらに含
む。図示しないが列選択線ＣＳＬ２〜ＣＳＬｎ−２に対
応して同様なＩＯゲートおよびセンスアンプとメモリセ
ルアレイが設けられる。
１に対応して設けられるＩＯゲートおよびセンスアンプ
６０６と、ビット線ＢＬＬ１、／ＢＬＬ１に対応して設
けられるメモリセルアレイ６０８と、列選択線ＣＳＬｎ
−１に対応して設けられるＩＯゲートおよびセンスアン
プ６１０と、ビット線ＢＬＬｎ−１、／ＢＬＬｎ−１に
対応して設けられるメモリセルアレイ６１２と、列選択
線ＣＳＬｎに対応して設けられるＩＯゲートおよびセン
スアンプ６１４と、ビット線ＢＬＬｎ、／ＢＬＬｎに対
応して設けられるメモリセルアレイ６１６とをさらに含
む。図示しないが列選択線ＣＳＬ２〜ＣＳＬｎ−２に対
応して同様なＩＯゲートおよびセンスアンプとメモリセ
ルアレイが設けられる。
【００１６】ＩＯゲートおよびセンスアンプ６０６、６
１０、６１４は、ＩＯゲートおよびセンスアンプ６０２
と同様の構成を有するので説明は繰返さない。またメモ
リセルアレイ６０８、６１２、６１６はメモリセルアレ
イ６０４と同様の構成を有するため説明は繰返さない。
１０、６１４は、ＩＯゲートおよびセンスアンプ６０２
と同様の構成を有するので説明は繰返さない。またメモ
リセルアレイ６０８、６１２、６１６はメモリセルアレ
イ６０４と同様の構成を有するため説明は繰返さない。
【００１７】このアレイ部は、さらに、ロウ系の活性化
信号φＳ０がＨレベルの時に導通してローカル入出力線
ＬＩＯをグローバル入出力線ＧＩＯに接続する入出力線
分離ゲート６２０と、活性化信号φＳ０がＨレベルの時
に導通してローカル入出力線／ＬＩＯとグローバル入出
力線／ＧＩＯとを接続する入出力線分離ゲート６１８
と、ゲートに活性化信号φＳ０を受け電源ノードとロー
カル入出力線ＬＩＯとの間に接続されるＰチャネルＭＯ
Ｓトランジスタ６２２と、ゲートに活性化信号φＳ０を
受け電源ノードとローカル入出力線／ＬＩＯとの間に接
続されるＰチャネルＭＯＳトランジスタ６２４とを含
む。
信号φＳ０がＨレベルの時に導通してローカル入出力線
ＬＩＯをグローバル入出力線ＧＩＯに接続する入出力線
分離ゲート６２０と、活性化信号φＳ０がＨレベルの時
に導通してローカル入出力線／ＬＩＯとグローバル入出
力線／ＧＩＯとを接続する入出力線分離ゲート６１８
と、ゲートに活性化信号φＳ０を受け電源ノードとロー
カル入出力線ＬＩＯとの間に接続されるＰチャネルＭＯ
Ｓトランジスタ６２２と、ゲートに活性化信号φＳ０を
受け電源ノードとローカル入出力線／ＬＩＯとの間に接
続されるＰチャネルＭＯＳトランジスタ６２４とを含
む。
【００１８】グローバル入出力線ＧＩＯ、／ＧＩＯはラ
イトドライバ＆プリアンプ６２６に接続されている。図
１２では、接続関係を明確にするためにライトドライバ
＆プリアンプ６２６も図中に示している。
イトドライバ＆プリアンプ６２６に接続されている。図
１２では、接続関係を明確にするためにライトドライバ
＆プリアンプ６２６も図中に示している。
【００１９】このライトドライバ＆プリアンプ６２６は
周辺回路の近傍に配置され、グローバル入出力線、ロー
カル入出力線を通ってライトドライバ＆プリアンプ６２
６からビット線にデータが伝わり、そのデータはメモリ
セルに書込まれる。
周辺回路の近傍に配置され、グローバル入出力線、ロー
カル入出力線を通ってライトドライバ＆プリアンプ６２
６からビット線にデータが伝わり、そのデータはメモリ
セルに書込まれる。
【００２０】図１３は、図１２に示した従来のＳＤＲＡ
Ｍの読出動作を説明するための動作波形図である。
Ｍの読出動作を説明するための動作波形図である。
【００２１】図１２、１３を参照して、時刻ｔ１におい
て、ロウ系の回路を活性化する活性化信号φＳ０のレベ
ルが０Ｖから電源電位Ｖｃｃまで立上がる。応じてワー
ド線ＷＬ０が活性化されメモリセルがビット線に接続さ
れビット線対に微小な電位差が生じる。
て、ロウ系の回路を活性化する活性化信号φＳ０のレベ
ルが０Ｖから電源電位Ｖｃｃまで立上がる。応じてワー
ド線ＷＬ０が活性化されメモリセルがビット線に接続さ
れビット線対に微小な電位差が生じる。
【００２２】次に時刻ｔ２において、ビット線対に接続
されたセンスアンプ６３４が活性化されビット線間の電
位差の増幅が開始される。
されたセンスアンプ６３４が活性化されビット線間の電
位差の増幅が開始される。
【００２３】時刻ｔ３において、列選択線ＣＳＬ０〜Ｃ
ＳＬｎのいずれか１本が活性化され、応じてビット線対
に出力されている記憶情報はローカル入出力線ＬＩＯに
伝達され、続いてグローバル入出力線ＧＩＯに伝達され
る。
ＳＬｎのいずれか１本が活性化され、応じてビット線対
に出力されている記憶情報はローカル入出力線ＬＩＯに
伝達され、続いてグローバル入出力線ＧＩＯに伝達され
る。
【００２４】時刻ｔ４において、列選択線が不活性化さ
れると、ローカル入出力線ＬＩＯ、／ＬＩＯはセンスア
ンプ６３４と分離されるため外部にデータの読出が完了
する。その後、ローカル入出力線対ＬＩＯ、／ＬＩＯの
電位は図示しないイコライズ回路によってイコライズさ
れ、既にプリチャージされているグローバル入出力線対
の電位に応じてプリチャージされる。このときＮチャネ
ルＭＯＳトランジスタ６１８、６２０による電圧降下に
よりローカル入出力線対のプリチャージの電位はＶｃｃ
−Ｖｔｎとなる（ＶｔｎはＮチャネルＭＯＳトランジス
タのしきい値）。
れると、ローカル入出力線ＬＩＯ、／ＬＩＯはセンスア
ンプ６３４と分離されるため外部にデータの読出が完了
する。その後、ローカル入出力線対ＬＩＯ、／ＬＩＯの
電位は図示しないイコライズ回路によってイコライズさ
れ、既にプリチャージされているグローバル入出力線対
の電位に応じてプリチャージされる。このときＮチャネ
ルＭＯＳトランジスタ６１８、６２０による電圧降下に
よりローカル入出力線対のプリチャージの電位はＶｃｃ
−Ｖｔｎとなる（ＶｔｎはＮチャネルＭＯＳトランジス
タのしきい値）。
【００２５】時刻ｔ５において、ロウ系の活性化信号φ
Ｓ０が０Ｖに立下がり、応じてローカル入出力線対ＬＩ
Ｏ、／ＬＩＯはＰチャネルＭＯＳトランジスタ６２２、
６２４の働きにより電源電位Ｖｃｃにプリチャージされ
る。
Ｓ０が０Ｖに立下がり、応じてローカル入出力線対ＬＩ
Ｏ、／ＬＩＯはＰチャネルＭＯＳトランジスタ６２２、
６２４の働きにより電源電位Ｖｃｃにプリチャージされ
る。
【００２６】図１４は、図１２に示した従来のＳＤＲＡ
Ｍの書込動作を説明するための動作波形図である。
Ｍの書込動作を説明するための動作波形図である。
【００２７】図１４を参照して、時刻ｔ１において、ロ
ウ系の活性化信号φＳ０が０Ｖから電源電位Ｖｃｃへと
立上がる。応じてビット線ＢＬ、／ＢＬにはメモリセル
に蓄積されている情報が読出され電位差が生じ、時刻ｔ
２においてセンスアンプの働きによりその電位差の増幅
が開始される。
ウ系の活性化信号φＳ０が０Ｖから電源電位Ｖｃｃへと
立上がる。応じてビット線ＢＬ、／ＢＬにはメモリセル
に蓄積されている情報が読出され電位差が生じ、時刻ｔ
２においてセンスアンプの働きによりその電位差の増幅
が開始される。
【００２８】時刻ｔ３においてメモリセルに書込むデー
タが外部よりグローバル入出力線対ＧＩＯ、／ＧＩＯに
伝達され、そのデータはローカル入出力線対ＬＩＯ、／
ＬＩＯに伝達される。
タが外部よりグローバル入出力線対ＧＩＯ、／ＧＩＯに
伝達され、そのデータはローカル入出力線対ＬＩＯ、／
ＬＩＯに伝達される。
【００２９】時刻ｔ４において、列選択線ＣＳＬが活性
化されるとローカル入出力線対に伝達されているデータ
がビット線対にさらに伝達される。このとき選択されて
いない列のビット線対は時刻ｔ４までに読出されたデー
タを保持している。
化されるとローカル入出力線対に伝達されているデータ
がビット線対にさらに伝達される。このとき選択されて
いない列のビット線対は時刻ｔ４までに読出されたデー
タを保持している。
【００３０】データの書換に必要な時間Ｔｒ１が経過し
た後、時刻ｔ５において列選択線が非活性化され、その
後、ローカル入出力線対ＬＩＯ、／ＬＩＯの電位は図示
しないイコライズ回路によってイコライズされグローバ
ル入出力線対ＧＩＯ、／ＧＩＯの電位に従いプリチャー
ジされる。
た後、時刻ｔ５において列選択線が非活性化され、その
後、ローカル入出力線対ＬＩＯ、／ＬＩＯの電位は図示
しないイコライズ回路によってイコライズされグローバ
ル入出力線対ＧＩＯ、／ＧＩＯの電位に従いプリチャー
ジされる。
【００３１】時刻ｔ６においてロウ系の活性化信号φＳ
０が立下がり、ローカル入出力線対ＧＩＯ、／ＧＩＯは
グローバル入出力線対ＧＩＯ、／ＧＩＯと分離されＰチ
ャネルＭＯＳトランジスタ６２２、６２４の働きにより
電源電位Ｖｃｃにプリチャージされる。またビット線Ｂ
Ｌ、／ＢＬは、イコライズ回路６４０の働きにより１／
２Ｖｃｃにその電位がプリチャージされる。
０が立下がり、ローカル入出力線対ＧＩＯ、／ＧＩＯは
グローバル入出力線対ＧＩＯ、／ＧＩＯと分離されＰチ
ャネルＭＯＳトランジスタ６２２、６２４の働きにより
電源電位Ｖｃｃにプリチャージされる。またビット線Ｂ
Ｌ、／ＢＬは、イコライズ回路６４０の働きにより１／
２Ｖｃｃにその電位がプリチャージされる。
【００３２】ライトドライバが周辺回路の近辺に配置さ
れ、アレイ部と離れた配置となる場合には、書込データ
が伝わる経路であるグローバル入出力線、ローカル入出
力線の配線長が長くなる。このため、それぞれの配線に
おいて抵抗値または容量値が大きくなるため書込時間が
長くなってしまう。このような場合はそれぞれの配線を
接続するトランジスタのサイズを大きくするなど、接続
部での抵抗値、容量値を小さくする対策が必要となる。
れ、アレイ部と離れた配置となる場合には、書込データ
が伝わる経路であるグローバル入出力線、ローカル入出
力線の配線長が長くなる。このため、それぞれの配線に
おいて抵抗値または容量値が大きくなるため書込時間が
長くなってしまう。このような場合はそれぞれの配線を
接続するトランジスタのサイズを大きくするなど、接続
部での抵抗値、容量値を小さくする対策が必要となる。
【００３３】以下、入出力線の配線長が長くなった場合
に有効である、読出速度を改善した従来技術の回路につ
いて説明する。
に有効である、読出速度を改善した従来技術の回路につ
いて説明する。
【００３４】図１５は、特開平５−３６２６７号公報に
記載されたアレイ部のＩＯゲートおよびセンスアンプ部
分の構成を示す回路図である。
記載されたアレイ部のＩＯゲートおよびセンスアンプ部
分の構成を示す回路図である。
【００３５】図１５に示した回路は、所定のデータを記
憶するメモリセル７６１、７６２と、メモリセル７６
１、７６２に共通して設けられる１対のビット線７６
５、７６６と、メモリセル７６１、７６２を分離する分
離トランジスタ７６７、７６８、７６９、７７０と、ビ
ット線７６５、７６６の電位差を増幅するセンスアンプ
７７３と、データの伝送が相補的に行なわれる１対の入
出力線７７１、７７２と、入出力線７７２とビット線７
６５との間にチャネルが連結され、書込用コラム選択線
ＷＣＳＬにゲートが接続された入力用トランジスタ７７
７と、入出力線７７１とビット線７６６との間にチャネ
ルが連結され、書込用コラム選択線ＷＣＳＬにゲートが
接続された入力用トランジスタ７７８と、接地電圧端に
チャネルの一端が接続され、読出用コラム選択線ＲＣＳ
Ｌにゲートが接続された放電用トランジスタ７７４と、
放電用トランジスタ７７４のチャネルの他端と入出力線
７７２との間にチャネルが連結され、ビット線７６５に
ゲートが接続された出力用トランジスタ７７５と、放電
用トランジスタ７７４のチャネルの他端と入出力線７７
１との間にチャネルが連結され、ビット線７６６にゲー
トが接続された出力用トランジスタ７７６とを含む。図
１５において、図示されていないが、メモリセル７６
１、７６２は各々隣接したメモリセルアレイに存在して
おり、１つのＩＯゲートおよびセンスアンプが２つのメ
モリセルアレイを担当するようになっている。
憶するメモリセル７６１、７６２と、メモリセル７６
１、７６２に共通して設けられる１対のビット線７６
５、７６６と、メモリセル７６１、７６２を分離する分
離トランジスタ７６７、７６８、７６９、７７０と、ビ
ット線７６５、７６６の電位差を増幅するセンスアンプ
７７３と、データの伝送が相補的に行なわれる１対の入
出力線７７１、７７２と、入出力線７７２とビット線７
６５との間にチャネルが連結され、書込用コラム選択線
ＷＣＳＬにゲートが接続された入力用トランジスタ７７
７と、入出力線７７１とビット線７６６との間にチャネ
ルが連結され、書込用コラム選択線ＷＣＳＬにゲートが
接続された入力用トランジスタ７７８と、接地電圧端に
チャネルの一端が接続され、読出用コラム選択線ＲＣＳ
Ｌにゲートが接続された放電用トランジスタ７７４と、
放電用トランジスタ７７４のチャネルの他端と入出力線
７７２との間にチャネルが連結され、ビット線７６５に
ゲートが接続された出力用トランジスタ７７５と、放電
用トランジスタ７７４のチャネルの他端と入出力線７７
１との間にチャネルが連結され、ビット線７６６にゲー
トが接続された出力用トランジスタ７７６とを含む。図
１５において、図示されていないが、メモリセル７６
１、７６２は各々隣接したメモリセルアレイに存在して
おり、１つのＩＯゲートおよびセンスアンプが２つのメ
モリセルアレイを担当するようになっている。
【００３６】図１６は、図１５に示した回路の動作を説
明するための動作波形図である。まず、読出動作を説明
する。ワード線７６３が選択されてメモリセル７６１の
データがビット線７６５に伝送され、これにより生じた
ビット線７６５、７６６の電位差をセンスアンプ７７３
が増幅する。
明するための動作波形図である。まず、読出動作を説明
する。ワード線７６３が選択されてメモリセル７６１の
データがビット線７６５に伝送され、これにより生じた
ビット線７６５、７６６の電位差をセンスアンプ７７３
が増幅する。
【００３７】同時に、読出用コラム選択線ＲＣＳＬが選
択されると、放電用トランジスタ７７４が導通状態とな
り、出力用トランジスタ７７５、７７６は電流センスア
ンプのように動作する。すなわち、図１２に示すよう
に、入出力線７７１の電位は出力用トランジスタ７７６
が非導通状態となっているので、そのまま維持され、入
出力線７７２の電位は出力用トランジスタ７７５が導通
状態となっているので、放電用トランジスタ７７４を通
じて接地電圧端に放電される。その後、入出力線７７
１、７７２の電位差はセンスアンプ７７９によりさらに
増幅されてチップ外部に出力される。
択されると、放電用トランジスタ７７４が導通状態とな
り、出力用トランジスタ７７５、７７６は電流センスア
ンプのように動作する。すなわち、図１２に示すよう
に、入出力線７７１の電位は出力用トランジスタ７７６
が非導通状態となっているので、そのまま維持され、入
出力線７７２の電位は出力用トランジスタ７７５が導通
状態となっているので、放電用トランジスタ７７４を通
じて接地電圧端に放電される。その後、入出力線７７
１、７７２の電位差はセンスアンプ７７９によりさらに
増幅されてチップ外部に出力される。
【００３８】このような読出動作は、ビット線の電位が
入出力用トランジスタのチャネルを通じて入出力線に伝
送される場合よりも高速に行なわれる。
入出力用トランジスタのチャネルを通じて入出力線に伝
送される場合よりも高速に行なわれる。
【００３９】
【発明が解決しようとする課題】図１５に示した回路
は、読出速度を速くするために提案されたセンスアンプ
帯と入出力線との接続部である。しかしながら、この構
成では、ローカル入出力線およびグローバル入出力線の
配線長が長くなったことに対する書込速度の改善の対策
は何ら施されていない。
は、読出速度を速くするために提案されたセンスアンプ
帯と入出力線との接続部である。しかしながら、この構
成では、ローカル入出力線およびグローバル入出力線の
配線長が長くなったことに対する書込速度の改善の対策
は何ら施されていない。
【００４０】この発明の目的は、高い周波数で書込動作
が可能な同期型半導体記憶装置を提供することである。
が可能な同期型半導体記憶装置を提供することである。
【００４１】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、記憶データが与えられる主入出力線対と、
記憶データを保持する複数のメモリブロックと、複数の
メモリブロックのいずれかを選択する主選択回路とを備
え、各メモリブロックは、複数のメモリセルが行列状に
配列されるメモリセルアレイと、複数のメモリセルに記
憶データを与えるための複数のビット線対と、複数のビ
ット線対に対して共通に設けられ、主選択回路によって
選択された場合に主入出力線対から複数のビット線対に
むけてデータを伝達するための副入出力線対と、ビット
線対に生ずる電位差を拡大するセンスアンプ帯とを含
み、センスアンプ帯は、複数のビット線対間の電位差を
それぞれ増幅するための複数のセンスアンプと、複数の
ビット線対のうちいずれかを選択的に副入出力線対に結
合する副選択回路とを有し、副選択回路は、記憶データ
を書込む際に活性化され、副入出力線対間に生ずる電位
差を拡大して増幅しメモリセルに対応するビット線対に
出力する、センスアンプより駆動力の大きい書込増幅回
路を有する。
記憶装置は、記憶データが与えられる主入出力線対と、
記憶データを保持する複数のメモリブロックと、複数の
メモリブロックのいずれかを選択する主選択回路とを備
え、各メモリブロックは、複数のメモリセルが行列状に
配列されるメモリセルアレイと、複数のメモリセルに記
憶データを与えるための複数のビット線対と、複数のビ
ット線対に対して共通に設けられ、主選択回路によって
選択された場合に主入出力線対から複数のビット線対に
むけてデータを伝達するための副入出力線対と、ビット
線対に生ずる電位差を拡大するセンスアンプ帯とを含
み、センスアンプ帯は、複数のビット線対間の電位差を
それぞれ増幅するための複数のセンスアンプと、複数の
ビット線対のうちいずれかを選択的に副入出力線対に結
合する副選択回路とを有し、副選択回路は、記憶データ
を書込む際に活性化され、副入出力線対間に生ずる電位
差を拡大して増幅しメモリセルに対応するビット線対に
出力する、センスアンプより駆動力の大きい書込増幅回
路を有する。
【００４２】請求項２に記載の半導体記憶装置は、請求
項１に記載の同期型半導体記憶装置の構成に加えて、各
ビット線対は、第１のビット線と、第１のビット線と相
補的に設けられる第２のビット線とを有し、各副入出力
線対は、第１の入出力線と、第１の入出力線と相補的に
設けられる第２の入出力線とを有し、書込増幅回路は、
書込時に複数のビット線対のいずれかを選択する書込列
選択信号により活性化され第１の内部ノードを接地電位
と結合する第１のゲート回路と、書込列選択信号によっ
て活性化され第２の内部ノードを電源電位と結合する第
２のゲート回路と、第１の内部ノードと第１のビット線
との間に接続され、ゲートが第２の入出力線に接続され
た第１のＭＯＳトランジスタと、第１の内部ノードと第
２のビット線との間に接続され、ゲートが第１の入出力
線に接続された第２のＭＯＳトランジスタと、第２の内
部ノードと第１のビット線との間に接続され、ゲートが
第１の入出力線に接続された第３のＭＯＳトランジスタ
と、第２の内部ノードと第２のビット線との間に接続さ
れ、ゲートが第２の入出力線に接続された第４のＭＯＳ
トランジスタとを有する。
項１に記載の同期型半導体記憶装置の構成に加えて、各
ビット線対は、第１のビット線と、第１のビット線と相
補的に設けられる第２のビット線とを有し、各副入出力
線対は、第１の入出力線と、第１の入出力線と相補的に
設けられる第２の入出力線とを有し、書込増幅回路は、
書込時に複数のビット線対のいずれかを選択する書込列
選択信号により活性化され第１の内部ノードを接地電位
と結合する第１のゲート回路と、書込列選択信号によっ
て活性化され第２の内部ノードを電源電位と結合する第
２のゲート回路と、第１の内部ノードと第１のビット線
との間に接続され、ゲートが第２の入出力線に接続され
た第１のＭＯＳトランジスタと、第１の内部ノードと第
２のビット線との間に接続され、ゲートが第１の入出力
線に接続された第２のＭＯＳトランジスタと、第２の内
部ノードと第１のビット線との間に接続され、ゲートが
第１の入出力線に接続された第３のＭＯＳトランジスタ
と、第２の内部ノードと第２のビット線との間に接続さ
れ、ゲートが第２の入出力線に接続された第４のＭＯＳ
トランジスタとを有する。
【００４３】請求項３に記載の半導体記憶装置は、請求
項１に記載の同期型半導体記憶装置の構成に加えて、副
選択回路は、メモリセルに記憶された記憶データを読出
す際に活性化されビット線対間に生ずる電位差を拡大し
て増幅し副入出力線対に出力する読出増幅回路をさらに
有する。
項１に記載の同期型半導体記憶装置の構成に加えて、副
選択回路は、メモリセルに記憶された記憶データを読出
す際に活性化されビット線対間に生ずる電位差を拡大し
て増幅し副入出力線対に出力する読出増幅回路をさらに
有する。
【００４４】請求項４に記載の半導体記憶装置は、記憶
データが与えられる主入出力線対と、記憶データを保持
する複数のメモリブロックとを備え、各メモリブロック
は、複数のメモリセルが行列状に配列されるメモリセル
アレイと、複数のメモリセルに記憶データを与えるため
の複数のビット線対と、複数のビット線対に対して共通
に設けられ、主入出力線から複数のビット線対にむけて
データを伝達するための副入出力線対と、ビット線対に
生ずる電位差を拡大するセンスアンプ帯とを含み、セン
スアンプ帯は、複数のビット線対間の電位差をそれぞれ
増幅するための複数のセンスアンプと、複数のビット線
対のうちいずれかを選択的に副入出力線対に結合する副
選択回路とを有し、複数のメモリブロックのいずれかを
選択し副入出力線対と主入出力線対とを結合する主選択
回路をさらに備え、主選択回路は、主入出力線対間に生
ずる電位差を拡大して増幅し副入出力線対に出力する、
センスアンプより駆動力の大きい書込増幅回路を含む。
データが与えられる主入出力線対と、記憶データを保持
する複数のメモリブロックとを備え、各メモリブロック
は、複数のメモリセルが行列状に配列されるメモリセル
アレイと、複数のメモリセルに記憶データを与えるため
の複数のビット線対と、複数のビット線対に対して共通
に設けられ、主入出力線から複数のビット線対にむけて
データを伝達するための副入出力線対と、ビット線対に
生ずる電位差を拡大するセンスアンプ帯とを含み、セン
スアンプ帯は、複数のビット線対間の電位差をそれぞれ
増幅するための複数のセンスアンプと、複数のビット線
対のうちいずれかを選択的に副入出力線対に結合する副
選択回路とを有し、複数のメモリブロックのいずれかを
選択し副入出力線対と主入出力線対とを結合する主選択
回路をさらに備え、主選択回路は、主入出力線対間に生
ずる電位差を拡大して増幅し副入出力線対に出力する、
センスアンプより駆動力の大きい書込増幅回路を含む。
【００４５】請求項５に記載の半導体記憶装置は、請求
項４に記載の同期型半導体記憶装置の構成に加えて、各
副入出力線対は、第１の入出力線と、第１の入出力線と
相補的に設けられる第２の入出力線とを有し、各主入出
力線対は、第３の入出力線と、第３の入出力線と相補的
に設けられる第４の入出力線とを含み、主選択回路は、
第１、第２の入出力線をプリチャージするプリチャージ
回路をさらに含み、書込増幅回路は、書込時にメモリブ
ロックを選択する書込ブロック選択信号により活性化さ
れ第１、第２の内部ノードをそれぞれ接地電位と結合す
る第１、第２のゲート回路と、第１の内部ノードと第１
の入出力線との間に接続され、ゲートが第４の入出力線
に接続された第１のＭＯＳトランジスタと、第２の内部
ノードと第２のビット線との間に接続され、ゲートが第
３の入出力線に接続された第２のＭＯＳトランジスタと
を有する。
項４に記載の同期型半導体記憶装置の構成に加えて、各
副入出力線対は、第１の入出力線と、第１の入出力線と
相補的に設けられる第２の入出力線とを有し、各主入出
力線対は、第３の入出力線と、第３の入出力線と相補的
に設けられる第４の入出力線とを含み、主選択回路は、
第１、第２の入出力線をプリチャージするプリチャージ
回路をさらに含み、書込増幅回路は、書込時にメモリブ
ロックを選択する書込ブロック選択信号により活性化さ
れ第１、第２の内部ノードをそれぞれ接地電位と結合す
る第１、第２のゲート回路と、第１の内部ノードと第１
の入出力線との間に接続され、ゲートが第４の入出力線
に接続された第１のＭＯＳトランジスタと、第２の内部
ノードと第２のビット線との間に接続され、ゲートが第
３の入出力線に接続された第２のＭＯＳトランジスタと
を有する。
【００４６】請求項６に記載の半導体記憶装置は、請求
項４に記載の同期型半導体記憶装置の構成に加えて、主
選択回路は、記憶データを読出す際に活性化され副入出
力線対間に生ずる電位差を拡大して増幅し主入出力線対
に出力する読出増幅回路をさらに含む。
項４に記載の同期型半導体記憶装置の構成に加えて、主
選択回路は、記憶データを読出す際に活性化され副入出
力線対間に生ずる電位差を拡大して増幅し主入出力線対
に出力する読出増幅回路をさらに含む。
【００４７】請求項７に記載の半導体記憶装置は、請求
項６に記載の同期型半導体記憶装置の構成に加えて、各
副入出力線対は、第１の入出力線と、第１の入出力線と
相補的に設けられる第２の入出力線とを含み、各主入出
力線対は、第３の入出力線と、第３の入出力線と相補的
に設けられる第４の入出力線とを含み、第１、第２の入
出力線をプリチャージするプリチャージ回路をさらに備
え、読出増幅回路は、読出時にメモリブロックを選択す
る読出ブロック選択信号により活性化され第１、第２の
内部ノードをそれぞれ接地電位と結合する第１、第２の
ゲート回路と、第１の内部ノードと第３の入出力線との
間に接続され、ゲートが第２の入出力線に接続された第
１のＭＯＳトランジスタと、第２の内部ノードと第４の
ビット線との間に接続され、ゲートが第１の入出力線に
接続された第２のＭＯＳトランジスタとを有する。
項６に記載の同期型半導体記憶装置の構成に加えて、各
副入出力線対は、第１の入出力線と、第１の入出力線と
相補的に設けられる第２の入出力線とを含み、各主入出
力線対は、第３の入出力線と、第３の入出力線と相補的
に設けられる第４の入出力線とを含み、第１、第２の入
出力線をプリチャージするプリチャージ回路をさらに備
え、読出増幅回路は、読出時にメモリブロックを選択す
る読出ブロック選択信号により活性化され第１、第２の
内部ノードをそれぞれ接地電位と結合する第１、第２の
ゲート回路と、第１の内部ノードと第３の入出力線との
間に接続され、ゲートが第２の入出力線に接続された第
１のＭＯＳトランジスタと、第２の内部ノードと第４の
ビット線との間に接続され、ゲートが第１の入出力線に
接続された第２のＭＯＳトランジスタとを有する。
【００４８】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４９】［実施の形態１］図１は、この発明の実施
の形態１の同期型半導体記憶装置の構成を概略的に示す
図である。
の形態１の同期型半導体記憶装置の構成を概略的に示す
図である。
【００５０】図１では、１ビットのデータ授受に関連す
る部分および周辺回路の構成が示されており、このデー
タ授受に関連する部分はデータ入出力端子それぞれに対
応して設けられる。
る部分および周辺回路の構成が示されており、このデー
タ授受に関連する部分はデータ入出力端子それぞれに対
応して設けられる。
【００５１】図１を参照して、この同期型半導体記憶装
置（以下ＳＤＲＡＭと称する）は、各々が行列状に配列
される複数のメモリセルを有するメモリアレイ１ａａ、
１ａｂ、１ｂａおよび１ｂｂを含む。
置（以下ＳＤＲＡＭと称する）は、各々が行列状に配列
される複数のメモリセルを有するメモリアレイ１ａａ、
１ａｂ、１ｂａおよび１ｂｂを含む。
【００５２】このＳＤＲＡＭは、２つのバンクを有し、
メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、
メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成す
る。
メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、
メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成す
る。
【００５３】このバンクＡおよびＢそれぞれにおいて、
メモリアレイ１ａａがサブバンクＡ０を構成し、メモリ
アレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ
１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂ
がサブバンクＢ１を構成する。
メモリアレイ１ａａがサブバンクＡ０を構成し、メモリ
アレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ
１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂ
がサブバンクＢ１を構成する。
【００５４】このＳＤＲＡＭは、２バンクＳＤＲＡＭと
して機能する。バンクＡおよびＢは、それぞれ互いに独
立に活性／非活性状態へ駆動することができる。バンク
の指定は、各コマンドと同時に与えられるバンクアドレ
スにより行なわれる。
して機能する。バンクＡおよびＢは、それぞれ互いに独
立に活性／非活性状態へ駆動することができる。バンク
の指定は、各コマンドと同時に与えられるバンクアドレ
スにより行なわれる。
【００５５】メモリアレイ１ａａに対し、バンクアドレ
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａａの
アドレス指定された行を選択状態へ駆動するＸデコーダ
群２ａａと、センスアンプ活性化信号φＳＡＡにより活
性化され、メモリアレイ１ａａの選択行に接続されるメ
モリセルデータの検知、増幅およびラッチを行なうセン
スアンプ群３ａａと、バンクアドレス信号ＢＹにより活
性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０
−ｋ）をデコードし、メモリアレイ１ａａのアドレス指
定された列を選択するＹデコーダ群４ａａとが設けられ
る。
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａａの
アドレス指定された行を選択状態へ駆動するＸデコーダ
群２ａａと、センスアンプ活性化信号φＳＡＡにより活
性化され、メモリアレイ１ａａの選択行に接続されるメ
モリセルデータの検知、増幅およびラッチを行なうセン
スアンプ群３ａａと、バンクアドレス信号ＢＹにより活
性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０
−ｋ）をデコードし、メモリアレイ１ａａのアドレス指
定された列を選択するＹデコーダ群４ａａとが設けられ
る。
【００５６】このＹデコーダ群４ａａにより選択された
列上のメモリセルは、内部データバス５ａａに結合され
る。バンクアドレス信号ＢＸは、アクティブコマンドま
たはプリチャージ状態への復帰を指示するプリチャージ
コマンドと同時に与えられるバンクアドレス信号であ
り、またバンクアドレス信号ＢＹは、リードコマンドま
たはライトコマンドと同時に与えられるバンクアドレス
信号である。
列上のメモリセルは、内部データバス５ａａに結合され
る。バンクアドレス信号ＢＸは、アクティブコマンドま
たはプリチャージ状態への復帰を指示するプリチャージ
コマンドと同時に与えられるバンクアドレス信号であ
り、またバンクアドレス信号ＢＹは、リードコマンドま
たはライトコマンドと同時に与えられるバンクアドレス
信号である。
【００５７】メモリアレイ１ａｂに対し、バンクアドレ
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂの
アドレス指定された行を選択状態へと駆動するＸデコー
ダ群２ａｂと、センスアンプ活性化信号φＳＡＡにより
活性化されメモリアレイ１ａｂの選択行に接続されるメ
モリセルに対するデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹ
により活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ
（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのア
ドレス指定された列を選択するＹデコーダ群４ａｂが設
けられる。
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂの
アドレス指定された行を選択状態へと駆動するＸデコー
ダ群２ａｂと、センスアンプ活性化信号φＳＡＡにより
活性化されメモリアレイ１ａｂの選択行に接続されるメ
モリセルに対するデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹ
により活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ
（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのア
ドレス指定された列を選択するＹデコーダ群４ａｂが設
けられる。
【００５８】このＹデコーダ群４ａｂにより選択された
列上のメモリセルは、内部データバス５ａｂに結合され
る。
列上のメモリセルは、内部データバス５ａｂに結合され
る。
【００５９】メモリアレイ１ｂａに対し、バンクアドレ
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂａと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂａの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂａと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＥ０−
ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂ
ａのアドレス指定された列を選択するＹデコーダ群４ｂ
ａが設けられる。
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂａと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂａの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂａと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＥ０−
ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂ
ａのアドレス指定された列を選択するＹデコーダ群４ｂ
ａが設けられる。
【００６０】このＹデコーダ群４ｂａにより選択された
列上のメモリセルは、内部データバス５ｂａに結合され
る。
列上のメモリセルは、内部データバス５ｂａに結合され
る。
【００６１】メモリアレイ１ｂｂに対し、バンクアドレ
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂｂの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂｂと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＯ０−
ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂ
ｂのアドレス指定された列を選択するＹデコーダ群４ｂ
ｂが設けられる。
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂｂの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂｂと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＯ０−
ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂ
ｂのアドレス指定された列を選択するＹデコーダ群４ｂ
ｂが設けられる。
【００６２】このＹデコーダ群４ｂｂにより選択された
列上のメモリセルは、内部データバス５ｂｂに結合され
る。ここで、Ｘデコーダ群、センスアンプ群およびＹデ
コーダ群と称しているのは、Ｘデコーダ群は、各行に対
応して配置されるＸデコーダを備え、センスアンプ群
は、対応のメモリアレイの各列に対応して設けられるセ
ンスアンプを有し、Ｙデコーダ群は、各列に対応して設
けられるＹデコーダを含むためである。
列上のメモリセルは、内部データバス５ｂｂに結合され
る。ここで、Ｘデコーダ群、センスアンプ群およびＹデ
コーダ群と称しているのは、Ｘデコーダ群は、各行に対
応して配置されるＸデコーダを備え、センスアンプ群
は、対応のメモリアレイの各列に対応して設けられるセ
ンスアンプを有し、Ｙデコーダ群は、各列に対応して設
けられるＹデコーダを含むためである。
【００６３】メモリアレイ１ａａおよび１ａｂにおいて
バンクアドレス信号ＢＸおよびＢＹに従って同時にメモ
リセル選択動作が行なわれ、一方、メモリアレイ１ｂａ
および１ｂｂではバンクアドレス信号／ＢＸおよび／Ｂ
Ｙに従って同時に選択動作が行なわれる。
バンクアドレス信号ＢＸおよびＢＹに従って同時にメモ
リセル選択動作が行なわれ、一方、メモリアレイ１ｂａ
および１ｂｂではバンクアドレス信号／ＢＸおよび／Ｂ
Ｙに従って同時に選択動作が行なわれる。
【００６４】メモリアレイ１ａａからデータを読出すた
めに、ライトドライバ＆プリアンプ９ａａが設けられ
る。ライトドライバ＆プリアンプ９ａａは、レジスタ活
性化信号φＲＢＡ０の活性化に応答して、センスアンプ
群３ａａによって内部データバス５ａａ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａａは、メ
モリアレイ１ａａへとデータを書込むために、レジスタ
活性化信号φＷＢＡ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ａａに対して出力する。
めに、ライトドライバ＆プリアンプ９ａａが設けられ
る。ライトドライバ＆プリアンプ９ａａは、レジスタ活
性化信号φＲＢＡ０の活性化に応答して、センスアンプ
群３ａａによって内部データバス５ａａ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａａは、メ
モリアレイ１ａａへとデータを書込むために、レジスタ
活性化信号φＷＢＡ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ａａに対して出力する。
【００６５】メモリアレイ１ａｂからデータを読出すた
めに、ライトドライバ＆プリアンプ９ａｂが設けられ
る。ライトドライバ＆プリアンプ９ａｂは、レジスタ活
性化信号φＲＢＡ１の活性化に応答して、センスアンプ
群３ａｂによって内部データバス５ａｂ上に読出された
メモリアレイ１ａｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａｂは、メ
モリアレイ１ａｂへとデータを書込むために、レジスタ
活性化信号φＷＢＡ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ａｂに対して出力する。
めに、ライトドライバ＆プリアンプ９ａｂが設けられ
る。ライトドライバ＆プリアンプ９ａｂは、レジスタ活
性化信号φＲＢＡ１の活性化に応答して、センスアンプ
群３ａｂによって内部データバス５ａｂ上に読出された
メモリアレイ１ａｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａｂは、メ
モリアレイ１ａｂへとデータを書込むために、レジスタ
活性化信号φＷＢＡ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ａｂに対して出力する。
【００６６】メモリアレイ１ｂａからデータを読出すた
めに、ライトドライバ＆プリアンプ９ｂａが設けられ
る。ライトドライバ＆プリアンプ９ｂａは、レジスタ活
性化信号φＲＢＢ０の活性化に応答して、センスアンプ
群３ｂａによって内部データバス５ｂａ上に読出された
メモリアレイ１ｂａからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂａは、メ
モリアレイ１ｂａへとデータを書込むために、レジスタ
活性化信号φＷＢＢ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ｂａに対して出力する。
めに、ライトドライバ＆プリアンプ９ｂａが設けられ
る。ライトドライバ＆プリアンプ９ｂａは、レジスタ活
性化信号φＲＢＢ０の活性化に応答して、センスアンプ
群３ｂａによって内部データバス５ｂａ上に読出された
メモリアレイ１ｂａからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂａは、メ
モリアレイ１ｂａへとデータを書込むために、レジスタ
活性化信号φＷＢＢ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ｂａに対して出力する。
【００６７】メモリアレイ１ｂｂからデータを読出すた
めに、ライトドライバ＆プリアンプ９ｂｂが設けられ
る。ライトドライバ＆プリアンプ９ｂｂは、レジスタ活
性化信号φＲＢＢ１の活性化に応答して、センスアンプ
群３ｂｂによって内部データバス５ｂｂ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂｂは、メ
モリアレイ１ｂｂへとデータを書込むために、レジスタ
活性化信号φＷＢＢ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ｂｂに対して出力する。
めに、ライトドライバ＆プリアンプ９ｂｂが設けられ
る。ライトドライバ＆プリアンプ９ｂｂは、レジスタ活
性化信号φＲＢＢ１の活性化に応答して、センスアンプ
群３ｂｂによって内部データバス５ｂｂ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂｂは、メ
モリアレイ１ｂｂへとデータを書込むために、レジスタ
活性化信号φＷＢＢ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ｂｂに対して出力する。
【００６８】ライトドライバ＆プリアンプ９ａａおよび
９ｂａに対しては、バンクセレクタ８ａが設けられる。
バンクセレクタ８ａはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａａおよび９ｂａ
が出力するデータ信号のいずれかを選択し出力する。
９ｂａに対しては、バンクセレクタ８ａが設けられる。
バンクセレクタ８ａはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａａおよび９ｂａ
が出力するデータ信号のいずれかを選択し出力する。
【００６９】ライトドライバ＆プリアンプ９ａｂおよび
９ｂｂに対しては、バンクセレクタ８ｂが設けられる。
バンクセレクタ８ｂはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａｂおよび９ｂｂ
が出力するデータ信号のいずれかを選択し出力する。
９ｂｂに対しては、バンクセレクタ８ｂが設けられる。
バンクセレクタ８ｂはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａｂおよび９ｂｂ
が出力するデータ信号のいずれかを選択し出力する。
【００７０】バンクセレクタ８ａ、８ｂに対しては、デ
ータの読出時に選択信号φＳＥＯ、φＳＥＥに応じてバ
ンクセレクタ８ａ、８ｂからいずれかの出力を選択する
セレクタ２６と、セレクタ２６の出力を受けて増幅する
入出力バッファ２８と、入出力バッファ２８の出力信号
を外部に出力するデータ入出力端子６とが設けられる。
ータの読出時に選択信号φＳＥＯ、φＳＥＥに応じてバ
ンクセレクタ８ａ、８ｂからいずれかの出力を選択する
セレクタ２６と、セレクタ２６の出力を受けて増幅する
入出力バッファ２８と、入出力バッファ２８の出力信号
を外部に出力するデータ入出力端子６とが設けられる。
【００７１】データの書込時においては、書込選択信号
φＷＳＥＥ、φＷＳＥＯに応じてセレクタ２６は、入出
力バッファ２８を介して外部よりクロック信号ＣＬＫに
同期して入力されるデータをバンクセレクタ８ａまたは
８ｂに対して出力する。
φＷＳＥＥ、φＷＳＥＯに応じてセレクタ２６は、入出
力バッファ２８を介して外部よりクロック信号ＣＬＫに
同期して入力されるデータをバンクセレクタ８ａまたは
８ｂに対して出力する。
【００７２】このＳＤＲＡＭは、さらに、入力端子１２
ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる
外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅ
ｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬ
Ｋの立上がりに同期して取込み、かつその状態を判定し
て内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲお
よびφＣＡを生成する制御信号発生回路１３とを含む。
ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる
外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅ
ｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬ
Ｋの立上がりに同期して取込み、かつその状態を判定し
て内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲお
よびφＣＡを生成する制御信号発生回路１３とを含む。
【００７３】信号ｅｘｔ．／ＣＳは、チップセレクト信
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性化状態のときにこのＳＤＲＡＭはデータ授受を行な
う。
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性化状態のときにこのＳＤＲＡＭはデータ授受を行な
う。
【００７４】クロック信号ＣＬＫは、外部からクロック
バッファ２０を介して入出力される外部クロック信号ｅ
ｘｔ．ＣＬＫに従って内部クロック発生回路２２で生成
されるクロック信号である。
バッファ２０を介して入出力される外部クロック信号ｅ
ｘｔ．ＣＬＫに従って内部クロック発生回路２２で生成
されるクロック信号である。
【００７５】信号φｘａは、アクティブコマンドが与え
られたときに活性化され、ロウアドレス信号の取込を指
示する。信号φｙａは、リードコマンドまたはライトコ
マンドが与えられたときに活性化され、コラムアドレス
信号の取込を指示する。信号φＷは、ライトコマンドが
与えられたときに活性化され、データ書込を指示する。
信号φＲは、アクティブコマンドが与えられたときに活
性化され、行選択に関連する部分の回路を活性化する。
信号φＣＡは、リードコマンドまたはライトコマンドが
与えられたときに活性化され、列選択およびデータ出力
に関連する部分の回路（コラム系回路）を活性化する。
られたときに活性化され、ロウアドレス信号の取込を指
示する。信号φｙａは、リードコマンドまたはライトコ
マンドが与えられたときに活性化され、コラムアドレス
信号の取込を指示する。信号φＷは、ライトコマンドが
与えられたときに活性化され、データ書込を指示する。
信号φＲは、アクティブコマンドが与えられたときに活
性化され、行選択に関連する部分の回路を活性化する。
信号φＣＡは、リードコマンドまたはライトコマンドが
与えられたときに活性化され、列選択およびデータ出力
に関連する部分の回路（コラム系回路）を活性化する。
【００７６】このＳＤＲＡＭは、さらに、ロウアドレス
取込指示信号φｘａの活性化に応答して外部アドレス信
号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み、内部ロウ
アドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンクアド
レス信号ＢＸを生成するＸアドレスバッファ１４と、コ
ラムアドレス取込指示信号φｙａの活性化時に活性化さ
れ、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内部
コラムアドレス信号を発生するＹアドレスバッファ１５
と、このＹアドレスバッファ１５から与えられる内部コ
ラムアドレス信号を先頭アドレスとして、クロック信号
ＣＬＫに同期して所定のシーケンスでこのアドレスを変
化させて偶数コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ
０−ｋ）および奇数コラムアドレス信号ＹＯ０−ＹＯｋ
（ＹＯ０−ｋ）およびバンクアドレス信号ＢＹ、ＢＡ
０、ＢＡ１（ＢＡ０、１）を発生するＹアドレスオペレ
ーション回路１６とを含む。
取込指示信号φｘａの活性化に応答して外部アドレス信
号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み、内部ロウ
アドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンクアド
レス信号ＢＸを生成するＸアドレスバッファ１４と、コ
ラムアドレス取込指示信号φｙａの活性化時に活性化さ
れ、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内部
コラムアドレス信号を発生するＹアドレスバッファ１５
と、このＹアドレスバッファ１５から与えられる内部コ
ラムアドレス信号を先頭アドレスとして、クロック信号
ＣＬＫに同期して所定のシーケンスでこのアドレスを変
化させて偶数コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ
０−ｋ）および奇数コラムアドレス信号ＹＯ０−ＹＯｋ
（ＹＯ０−ｋ）およびバンクアドレス信号ＢＹ、ＢＡ
０、ＢＡ１（ＢＡ０、１）を発生するＹアドレスオペレ
ーション回路１６とを含む。
【００７７】このＹアドレスオペレーション回路１６
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとにコラムアドレス信号を変化させる。
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとにコラムアドレス信号を変化させる。
【００７８】このＳＤＲＡＭは、さらに、コラム系活性
化信号φＣＡの活性化に従って内部クロック信号ＣＬＫ
をカウントし、そのカウント値に従って所定のタイミン
グでカウントアップ信号を生成するクロックカウンタ１
７と、クロックカウンタ１７のカウントアップ信号と、
バンクアドレス信号ＢＸおよびＢＹと、コラムアドレス
信号の最下位ビットＹ０を受け、各種内部制御信号φＲ
ＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲＢＡ１、φＳＡ
Ａ、φＳＡＢ、φＳＥＯ、φＳＥＥ、φＷＢＢ０、φＷ
ＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷＳＥＯ、φＷＳ
ＥＥを生成する制御信号発生回路３２を含む。
化信号φＣＡの活性化に従って内部クロック信号ＣＬＫ
をカウントし、そのカウント値に従って所定のタイミン
グでカウントアップ信号を生成するクロックカウンタ１
７と、クロックカウンタ１７のカウントアップ信号と、
バンクアドレス信号ＢＸおよびＢＹと、コラムアドレス
信号の最下位ビットＹ０を受け、各種内部制御信号φＲ
ＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲＢＡ１、φＳＡ
Ａ、φＳＡＢ、φＳＥＯ、φＳＥＥ、φＷＢＢ０、φＷ
ＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷＳＥＯ、φＷＳ
ＥＥを生成する制御信号発生回路３２を含む。
【００７９】バンクアドレス信号ＢＸおよびＢＹに従っ
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位コラムアドレス信号ビットＹ０は、１つの
バンクに含まれる２つのメモリアレイのうちいずれのメ
モリアレイに先にアクセスするかを示すために用いられ
る。
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位コラムアドレス信号ビットＹ０は、１つの
バンクに含まれる２つのメモリアレイのうちいずれのメ
モリアレイに先にアクセスするかを示すために用いられ
る。
【００８０】クロックカウンタ１７は、ＣＡＳレイテン
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
【００８１】図２は、実施の形態１のＳＤＲＡＭの連続
アクセスの使用を満たす標準的なタイミングを説明する
ための波形図である。図２においては、データ入出力端
子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）
の入力および出力が可能なＳＤＲＡＭにおいて、連続し
て８つのデータ（８×８の合計６４ビット）を書込みま
たは読出す動作を示す。連続して読出されるデータのビ
ット数はバースト長と呼ばれ、ＳＤＲＡＭでは通常モー
ドレジスタによって変更することが可能である。
アクセスの使用を満たす標準的なタイミングを説明する
ための波形図である。図２においては、データ入出力端
子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）
の入力および出力が可能なＳＤＲＡＭにおいて、連続し
て８つのデータ（８×８の合計６４ビット）を書込みま
たは読出す動作を示す。連続して読出されるデータのビ
ット数はバースト長と呼ばれ、ＳＤＲＡＭでは通常モー
ドレジスタによって変更することが可能である。
【００８２】図２を参照して、時刻ｔ１において、外部
からのクロック信号ｅｘｔ．ＣＬＫ（たとえばシステム
クロック）の立上がりエッジで外部からの制御信号（ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、アドレス信号ＡＤＤなど）が取
込まれる。ロウアドレスストローブ信号／ＲＡＳが活性
状態のＬレベルにあるため、このときのアドレス信号Ａ
ＤＤは行アドレスＸａとして取込まれる。
からのクロック信号ｅｘｔ．ＣＬＫ（たとえばシステム
クロック）の立上がりエッジで外部からの制御信号（ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、アドレス信号ＡＤＤなど）が取
込まれる。ロウアドレスストローブ信号／ＲＡＳが活性
状態のＬレベルにあるため、このときのアドレス信号Ａ
ＤＤは行アドレスＸａとして取込まれる。
【００８３】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりに同期して内部に取込
まれる。このときのアドレス信号ＡＤＤは列アドレスＹ
として取込まれる。この取込まれた行アドレスＸａおよ
び列アドレスＹｂに従ってＳＤＲＡＭ内において行およ
び列の選択動作が実施される。
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりに同期して内部に取込
まれる。このときのアドレス信号ＡＤＤは列アドレスＹ
として取込まれる。この取込まれた行アドレスＸａおよ
び列アドレスＹｂに従ってＳＤＲＡＭ内において行およ
び列の選択動作が実施される。
【００８４】Ｄ／Ｑは、入出力端子ＤＱｉから入出力さ
れるデータ信号を示す。行アドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下がってから所定のクロック周期
（図２においては６クロックサイクル）が経過した後時
刻ｔ３において最初のデータｑ０が出力され、データｑ
０に引き続きデータｑ１〜ｑ７が連続して出力される。
このデータの出力はクロック信号ｅｘｔ．ＣＬＫの立下
がりに応答して出力される。
れるデータ信号を示す。行アドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下がってから所定のクロック周期
（図２においては６クロックサイクル）が経過した後時
刻ｔ３において最初のデータｑ０が出力され、データｑ
０に引き続きデータｑ１〜ｑ７が連続して出力される。
このデータの出力はクロック信号ｅｘｔ．ＣＬＫの立下
がりに応答して出力される。
【００８５】時刻ｔ４以降は書込動作を示す。時刻ｔ４
において、行アドレスＸｃが取込まれる。時刻ｔ５にお
いて、コラムアドレスストローブ信号／ＣＡＳおよびラ
イトイネーブル信号／ＷＥがともに活性状態のＬレベル
であれば、そのときのクロック信号ｅｘｔ．ＣＬＫの立
上がりエッジにおいて列アドレスＹｄが取込まれるとと
もに、そのときに与えられていたデータｄ０が最初の書
込データとして取込まれる。ロウアドレスストローブ信
号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡ
Ｓの立下がりに応答して、ＳＤＲＡＭ内部においては行
および列選択動作が実施される。以降クロック信号ｅｘ
ｔ．ＣＬＫに同期して順次入力データｄ１〜ｄ７が取込
まれ、対応するメモリセルに書込まれる。
において、行アドレスＸｃが取込まれる。時刻ｔ５にお
いて、コラムアドレスストローブ信号／ＣＡＳおよびラ
イトイネーブル信号／ＷＥがともに活性状態のＬレベル
であれば、そのときのクロック信号ｅｘｔ．ＣＬＫの立
上がりエッジにおいて列アドレスＹｄが取込まれるとと
もに、そのときに与えられていたデータｄ０が最初の書
込データとして取込まれる。ロウアドレスストローブ信
号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡ
Ｓの立下がりに応答して、ＳＤＲＡＭ内部においては行
および列選択動作が実施される。以降クロック信号ｅｘ
ｔ．ＣＬＫに同期して順次入力データｄ１〜ｄ７が取込
まれ、対応するメモリセルに書込まれる。
【００８６】図３は、ＳＤＲＡＭの一般的なブロック配
置を示す図である。図３を参照して、ライトドライバＷ
Ｂは周辺回路の脇に配置され、グローバル入出力線、ロ
ーカル入出力線を通ってビット線にデータが伝わり、そ
のデータはメモリセルに書込まれる。このため、それぞ
れの配線において、抵抗値が高くなればもしくは寄生容
量値が大きくなれば書込に要する時間が長くなってしま
う。
置を示す図である。図３を参照して、ライトドライバＷ
Ｂは周辺回路の脇に配置され、グローバル入出力線、ロ
ーカル入出力線を通ってビット線にデータが伝わり、そ
のデータはメモリセルに書込まれる。このため、それぞ
れの配線において、抵抗値が高くなればもしくは寄生容
量値が大きくなれば書込に要する時間が長くなってしま
う。
【００８７】図４は、図１におけるセンスアンプ群３ａ
ａが含まれるセンスアンプ帯のビット線対１対分に相当
する部分の構成を示す回路図である。
ａが含まれるセンスアンプ帯のビット線対１対分に相当
する部分の構成を示す回路図である。
【００８８】図４を参照して、センスアンプ帯５２は、
イコライズ信号ＢＬＥＱが活性化したときにビット線Ｂ
Ｌ、／ＢＬを所定の電位ＶＢＬにするイコライズ回路１
４０と、ビット線ＢＬ、／ＢＬとビット線ＢＬＬ、／Ｂ
ＬＬとをビット線分離制御信号ＢＬＩＬがＬレベルのと
きにそれぞれ切り離し、ビット線分離制御信号ＢＬＩＬ
がＨレベルのときにそれぞれ接続するビット線分離ゲー
ト１３０、１３２と、活性化信号ＳＡＥによって活性化
され、ビット線分離ゲート１３０、１３２を介してビッ
ト線ＢＬ、／ＢＬ上に読出されたメモリセルのデータに
対応する微小な電位を増幅するセンスアンプ１３４と、
列選択線ＣＳＬＲの活性化時に活性化されてビット線Ｂ
Ｌ、／ＢＬに生じる電位差を増幅してローカルＩＯ線Ｌ
ＩＯ、／ＬＩＯに増幅して出力する読出用アンプ５６
と、列選択線ＣＳＬＷの活性化時に活性化されローカル
ＩＯ線ＬＩＯ、／ＬＩＯに外部から送られてきたデータ
をビット線ＢＬ、／ＢＬに増幅して出力する書込用アン
プ５４とを含む。
イコライズ信号ＢＬＥＱが活性化したときにビット線Ｂ
Ｌ、／ＢＬを所定の電位ＶＢＬにするイコライズ回路１
４０と、ビット線ＢＬ、／ＢＬとビット線ＢＬＬ、／Ｂ
ＬＬとをビット線分離制御信号ＢＬＩＬがＬレベルのと
きにそれぞれ切り離し、ビット線分離制御信号ＢＬＩＬ
がＨレベルのときにそれぞれ接続するビット線分離ゲー
ト１３０、１３２と、活性化信号ＳＡＥによって活性化
され、ビット線分離ゲート１３０、１３２を介してビッ
ト線ＢＬ、／ＢＬ上に読出されたメモリセルのデータに
対応する微小な電位を増幅するセンスアンプ１３４と、
列選択線ＣＳＬＲの活性化時に活性化されてビット線Ｂ
Ｌ、／ＢＬに生じる電位差を増幅してローカルＩＯ線Ｌ
ＩＯ、／ＬＩＯに増幅して出力する読出用アンプ５６
と、列選択線ＣＳＬＷの活性化時に活性化されローカル
ＩＯ線ＬＩＯ、／ＬＩＯに外部から送られてきたデータ
をビット線ＢＬ、／ＢＬに増幅して出力する書込用アン
プ５４とを含む。
【００８９】書込用アンプ５４は、列選択線ＣＳＬＷが
ゲートに接続されソースが接地ノードに接続されるＮチ
ャネルＭＯＳトランジスタ６２と、ビット線ＢＬとＮチ
ャネルＭＯＳトランジスタ６２のドレインとの間に接続
されゲートにローカル入出力線／ＬＩＯが接続されるＮ
チャネルＭＯＳトランジスタ５８と、ビット線／ＢＬと
ＮチャネルＭＯＳトランジスタ６２との間に接続されゲ
ートにローカル入出力線ＬＩＯが接続されるＮチャネル
ＭＯＳトランジスタ６０とを含む。
ゲートに接続されソースが接地ノードに接続されるＮチ
ャネルＭＯＳトランジスタ６２と、ビット線ＢＬとＮチ
ャネルＭＯＳトランジスタ６２のドレインとの間に接続
されゲートにローカル入出力線／ＬＩＯが接続されるＮ
チャネルＭＯＳトランジスタ５８と、ビット線／ＢＬと
ＮチャネルＭＯＳトランジスタ６２との間に接続されゲ
ートにローカル入出力線ＬＩＯが接続されるＮチャネル
ＭＯＳトランジスタ６０とを含む。
【００９０】書込用アンプ５４は、さらに、電源ノード
にドレインが接続されゲートに列選択線ＣＳＬＷが接続
されるＮチャネルＭＯＳトランジスタ６４と、Ｎチャネ
ルＭＯＳトランジスタ６４のソースとビット線／ＢＬと
の間に接続されゲートにローカル入出力線／ＬＩＯが接
続されるＮチャネルＭＯＳトランジスタ６６と、Ｎチャ
ネルＭＯＳトランジスタ６４のソースとビット線ＢＬと
の間に接続されゲートにローカル入出力線ＬＩＯが接続
されるＮチャネルＭＯＳトランジスタ６８とを含む。
にドレインが接続されゲートに列選択線ＣＳＬＷが接続
されるＮチャネルＭＯＳトランジスタ６４と、Ｎチャネ
ルＭＯＳトランジスタ６４のソースとビット線／ＢＬと
の間に接続されゲートにローカル入出力線／ＬＩＯが接
続されるＮチャネルＭＯＳトランジスタ６６と、Ｎチャ
ネルＭＯＳトランジスタ６４のソースとビット線ＢＬと
の間に接続されゲートにローカル入出力線ＬＩＯが接続
されるＮチャネルＭＯＳトランジスタ６８とを含む。
【００９１】読出用アンプ５６は、ソースが接地ノード
に接続されゲートに列選択線ＣＳＬＲが接続されるＮチ
ャネルＭＯＳトランジスタ７４と、ＮチャネルＭＯＳト
ランジスタ７４のドレインとローカル入出力線／ＬＩＯ
との間に接続されゲートにビット線ＢＬが接続されるＮ
チャネルＭＯＳトランジスタ７０と、ＮチャネルＭＯＳ
トランジスタ７４のドレインとローカル入出力線ＬＩＯ
との間に接続されゲートにビット線／ＢＬが接続される
ＮチャネルＭＯＳトランジスタ７２とを含む。
に接続されゲートに列選択線ＣＳＬＲが接続されるＮチ
ャネルＭＯＳトランジスタ７４と、ＮチャネルＭＯＳト
ランジスタ７４のドレインとローカル入出力線／ＬＩＯ
との間に接続されゲートにビット線ＢＬが接続されるＮ
チャネルＭＯＳトランジスタ７０と、ＮチャネルＭＯＳ
トランジスタ７４のドレインとローカル入出力線ＬＩＯ
との間に接続されゲートにビット線／ＢＬが接続される
ＮチャネルＭＯＳトランジスタ７２とを含む。
【００９２】イコライズ回路１４０は、ビット線ＢＬと
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるＮチャネルＭＯＳトランジスタ１４
６と、イコライズ信号ＢＬＥＱがＨレベルのときに導通
し所定の電位ＶＢＬをビット線ＢＬに与えるＮチャネル
ＭＯＳトランジスタ１４８と、イコライズ信号ＢＬＥＱ
がＨレベルのときに導通しビット線／ＢＬに所定の電位
ＶＢＬを与えるＮチャネルＭＯＳトランジスタ１５０と
を含む。
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるＮチャネルＭＯＳトランジスタ１４
６と、イコライズ信号ＢＬＥＱがＨレベルのときに導通
し所定の電位ＶＢＬをビット線ＢＬに与えるＮチャネル
ＭＯＳトランジスタ１４８と、イコライズ信号ＢＬＥＱ
がＨレベルのときに導通しビット線／ＢＬに所定の電位
ＶＢＬを与えるＮチャネルＭＯＳトランジスタ１５０と
を含む。
【００９３】図１５のセンスアンプ帯との相違点は、読
出用アンプ５６を備えた上でさらに書込用アンプ５４を
備えている点である。
出用アンプ５６を備えた上でさらに書込用アンプ５４を
備えている点である。
【００９４】図５は、図４に示したセンスアンプ帯５２
の読出時の動作を説明するための動作波形図である。
の読出時の動作を説明するための動作波形図である。
【００９５】図４、図５を参照して、時刻ｔ１におい
て、ロウ系の活性化信号φＳ０が立上がり応じてワード
線が活性化されると、図４には示されていないがメモリ
セルに蓄えられていた電荷が放出されビット線ＢＬ、／
ＢＬの間に微小電位差が生じる。ビット線分離ゲート１
３０、１３２が導通しセンスアンプ１３４の働きにより
時刻ｔ２において微小な電位差の増幅動作が開始され
る。時刻ｔ３においては、ビット線ＢＬ、／ＢＬ間の電
位差の増幅動作はまだ終了していないが、読出用アンプ
５６が列選択線ＣＳＬＲの活性化と同時に活性化される
ので、ローカル入出力線ＬＩＯ、／ＬＩＯにビット線Ｂ
Ｌ、／ＢＬ上に増幅されつつあるデータが並行して増幅
され読出される。読出されたデータは図示しないグロー
バル入出力線ＧＩＯ、／ＧＩＯに読出され外部に読出さ
れる。
て、ロウ系の活性化信号φＳ０が立上がり応じてワード
線が活性化されると、図４には示されていないがメモリ
セルに蓄えられていた電荷が放出されビット線ＢＬ、／
ＢＬの間に微小電位差が生じる。ビット線分離ゲート１
３０、１３２が導通しセンスアンプ１３４の働きにより
時刻ｔ２において微小な電位差の増幅動作が開始され
る。時刻ｔ３においては、ビット線ＢＬ、／ＢＬ間の電
位差の増幅動作はまだ終了していないが、読出用アンプ
５６が列選択線ＣＳＬＲの活性化と同時に活性化される
ので、ローカル入出力線ＬＩＯ、／ＬＩＯにビット線Ｂ
Ｌ、／ＢＬ上に増幅されつつあるデータが並行して増幅
され読出される。読出されたデータは図示しないグロー
バル入出力線ＧＩＯ、／ＧＩＯに読出され外部に読出さ
れる。
【００９６】時刻ｔ４において、列選択線ＣＳＬＲが非
活性化されると、ローカル入出力線ＬＩＯ、／ＬＩＯは
ビット線ＢＬ、／ＢＬから切り離され、図示しないロー
カル入出力線に対応して設けられるイコライズ回路によ
りイコライズされ、グローバル入出力線ＧＩＯ、／ＧＩ
Ｏの電位に従いプリチャージされる。
活性化されると、ローカル入出力線ＬＩＯ、／ＬＩＯは
ビット線ＢＬ、／ＢＬから切り離され、図示しないロー
カル入出力線に対応して設けられるイコライズ回路によ
りイコライズされ、グローバル入出力線ＧＩＯ、／ＧＩ
Ｏの電位に従いプリチャージされる。
【００９７】時刻ｔ５において、ロウ系の活性化信号φ
Ｓ０が立下がると、ローカル入出力線ＬＩＯ、／ＬＩＯ
は図示しないプリチャージ用トランジスタにより電源電
位Ｖｃｃまでプリチャージされる。
Ｓ０が立下がると、ローカル入出力線ＬＩＯ、／ＬＩＯ
は図示しないプリチャージ用トランジスタにより電源電
位Ｖｃｃまでプリチャージされる。
【００９８】読出時においては、図１５に示した回路と
同様ビット線に対応した読出用アンプを設けることによ
り、時刻ｔ２から開始されるビット線対の電位差の増幅
動作と並行してローカル入出力線対にデータを読出す動
作が可能である。したがって、時刻ｔ３から開始される
ローカル入出力線へのデータ読出動作を時刻ｔ２に近づ
けることができる。
同様ビット線に対応した読出用アンプを設けることによ
り、時刻ｔ２から開始されるビット線対の電位差の増幅
動作と並行してローカル入出力線対にデータを読出す動
作が可能である。したがって、時刻ｔ３から開始される
ローカル入出力線へのデータ読出動作を時刻ｔ２に近づ
けることができる。
【００９９】図６は、センスアンプ帯５２の書込動作を
説明するための動作波形図である。図４、図６を参照し
て、時刻ｔ１においてロウ系の活性化信号φＳ０が活性
化されビット線対にデータが読出され、時刻ｔ２以降セ
ンスアンプにより電位差が増幅される点は読出時と同様
である。
説明するための動作波形図である。図４、図６を参照し
て、時刻ｔ１においてロウ系の活性化信号φＳ０が活性
化されビット線対にデータが読出され、時刻ｔ２以降セ
ンスアンプにより電位差が増幅される点は読出時と同様
である。
【０１００】時刻ｔ３において、列選択線ＣＳＬＷが活
性化されると、グローバル入出力線、ローカル入出力線
を介して外部から伝達されていた書込用データがビット
線に与えられる。時刻ｔ１〜ｔ３において読出されてい
たメモリセルのデータと外部から送られてきたデータと
が異なる場合は図６に示すように書換時間Ｔｒ２が経過
後にビット線ＢＬ、／ＢＬのデータは反転する。時刻ｔ
４において列選択線ＣＳＬＷの電位は立下がり、時刻ｔ
５においてロウ系の活性化信号φＳ０が立下がることに
よりデータの書換動作は完了する。
性化されると、グローバル入出力線、ローカル入出力線
を介して外部から伝達されていた書込用データがビット
線に与えられる。時刻ｔ１〜ｔ３において読出されてい
たメモリセルのデータと外部から送られてきたデータと
が異なる場合は図６に示すように書換時間Ｔｒ２が経過
後にビット線ＢＬ、／ＢＬのデータは反転する。時刻ｔ
４において列選択線ＣＳＬＷの電位は立下がり、時刻ｔ
５においてロウ系の活性化信号φＳ０が立下がることに
よりデータの書換動作は完了する。
【０１０１】従来においては、図１２、図１４に示した
ように、グローバル入出力線ＧＩＯ、／ＧＩＯやローカ
ル入出力線ＬＩＯ、／ＬＩＯの長さが長い場合には抵抗
成分や容量成分の増加によりライトドライバがビット線
を駆動するための時間Ｔｒ１が大きくなってしまう。最
悪の場合は、ライトドライバの駆動能力よりもセンスア
ンプの増幅能力が優ってしまい、ビット線の電位を反転
できない場合も生ずる。
ように、グローバル入出力線ＧＩＯ、／ＧＩＯやローカ
ル入出力線ＬＩＯ、／ＬＩＯの長さが長い場合には抵抗
成分や容量成分の増加によりライトドライバがビット線
を駆動するための時間Ｔｒ１が大きくなってしまう。最
悪の場合は、ライトドライバの駆動能力よりもセンスア
ンプの増幅能力が優ってしまい、ビット線の電位を反転
できない場合も生ずる。
【０１０２】実施の形態１では、ビット線に近接した部
分に書込用アンプ５４を設けているため、書換に要する
時間Ｔｒ２を短くすることができるとともに、書込用ア
ンプ５４の駆動能力をセンスアンプの駆動能力より大き
な適切な値にしておけば入出力線の長さに関係なく安定
な動作をすることができる。また、入出力線の振幅が小
さい場合でもデータの書込が可能である。
分に書込用アンプ５４を設けているため、書換に要する
時間Ｔｒ２を短くすることができるとともに、書込用ア
ンプ５４の駆動能力をセンスアンプの駆動能力より大き
な適切な値にしておけば入出力線の長さに関係なく安定
な動作をすることができる。また、入出力線の振幅が小
さい場合でもデータの書込が可能である。
【０１０３】［実施の形態２］図７は、実施の形態２の
同期型半導体記憶装置におけるメモリアレイとグローバ
ル入出力線との接続関係を示す回路図である。
同期型半導体記憶装置におけるメモリアレイとグローバ
ル入出力線との接続関係を示す回路図である。
【０１０４】図７を参照して、このアレイ部は、列選択
線ＣＳＬ０に対応して設けられるＩＯゲートおよびセン
スアンプ部１０２と、ビット線ＢＬＬ０、／ＢＬＬ０に
対応して設けられるメモリセルアレイ１０４とを含む。
図示はしないがビット線ＢＬＲ０、／ＢＬＲ０に対応し
てメモリセルアレイ１０４と同様なメモリセルアレイが
設けられる。
線ＣＳＬ０に対応して設けられるＩＯゲートおよびセン
スアンプ部１０２と、ビット線ＢＬＬ０、／ＢＬＬ０に
対応して設けられるメモリセルアレイ１０４とを含む。
図示はしないがビット線ＢＬＲ０、／ＢＬＲ０に対応し
てメモリセルアレイ１０４と同様なメモリセルアレイが
設けられる。
【０１０５】メモリセルアレイ１０４は、ビット線ＢＬ
Ｌ０とワード線ＷＬ０との交点に対応して設けられるメ
モリセル１２１と、ビット線／ＢＬＬ０とワード線ＷＬ
１の交点に対応して設けられるメモリセル１２５とを含
む。メモリセルアレイ１０４はワード線ＷＬ０、ＷＬ１
の他にも図示しない複数本のワード線を含んでいる。こ
れらの他のワード線に対応しても同様のメモリセルを含
んでいるが、ここでは代表してメモリセル１２１、１２
５を図示している。
Ｌ０とワード線ＷＬ０との交点に対応して設けられるメ
モリセル１２１と、ビット線／ＢＬＬ０とワード線ＷＬ
１の交点に対応して設けられるメモリセル１２５とを含
む。メモリセルアレイ１０４はワード線ＷＬ０、ＷＬ１
の他にも図示しない複数本のワード線を含んでいる。こ
れらの他のワード線に対応しても同様のメモリセルを含
んでいるが、ここでは代表してメモリセル１２１、１２
５を図示している。
【０１０６】メモリセル１２１は、一方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ１２４と、ワード線
ＷＬ０によって活性化され、キャパシタ１２４のストレ
ージノードとビット線ＢＬＬ０とを電気的に接続するア
クセストランジスタ１２２とを含む。
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ１２４と、ワード線
ＷＬ０によって活性化され、キャパシタ１２４のストレ
ージノードとビット線ＢＬＬ０とを電気的に接続するア
クセストランジスタ１２２とを含む。
【０１０７】メモリセル１２５は、一方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ１２６と、ワード線
ＷＬ１によって活性化され、キャパシタ１２６のストレ
ージノードとビット線／ＢＬＬ０とを電気的に接続する
アクセストランジスタ１２８とを含む。
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ１２６と、ワード線
ＷＬ１によって活性化され、キャパシタ１２６のストレ
ージノードとビット線／ＢＬＬ０とを電気的に接続する
アクセストランジスタ１２８とを含む。
【０１０８】ＩＯゲートおよびセンスアンプ１０２は、
ビット線分離制御信号ＢＬＩＬがＨ（ハイ）レベルの時
に導通してビット線ＢＬＬ０とビット線ＢＬとを接続す
るビット線分離ゲート１３０と、ビット線分離制御信号
ＢＬＩＬがＨ（ハイ）レベルの時に導通してビット線／
ＢＬＬ０とビット線／ＢＬとを接続するビット線分離ゲ
ート１３２と、ビット線分離制御信号ＢＬＩＲがＨ（ハ
イ）レベルの時に導通してビット線ＢＬＲ０とビット線
ＢＬとを接続するビット線分離ゲート１４２と、ビット
線分離制御信号ＢＬＩＲがＨレベルの時に導通してビッ
ト線／ＢＬＲ０とビット線／ＢＬとを接続するビット線
分離ゲート１４４と、センスアンプ活性化信号ＳＡＥに
よって活性化されてビット線ＢＬとビット線／ＢＬとの
間の電位差を増幅するセンスアンプ１３４と、列選択線
ＣＳＬ０の電位がＨレベルの時にビット線ＢＬ、／ＢＬ
をローカル入出力線ＬＩＯ、／ＬＩＯと結合する選択回
路１３５と、イコライズ信号ＢＬＥＱがＨレベルの時に
活性化されビット線ＢＬとビット線／ＢＬとを接続し所
定の電位ＶＢＬとするイコライズ回路１４０とを含む。
ビット線分離制御信号ＢＬＩＬがＨ（ハイ）レベルの時
に導通してビット線ＢＬＬ０とビット線ＢＬとを接続す
るビット線分離ゲート１３０と、ビット線分離制御信号
ＢＬＩＬがＨ（ハイ）レベルの時に導通してビット線／
ＢＬＬ０とビット線／ＢＬとを接続するビット線分離ゲ
ート１３２と、ビット線分離制御信号ＢＬＩＲがＨ（ハ
イ）レベルの時に導通してビット線ＢＬＲ０とビット線
ＢＬとを接続するビット線分離ゲート１４２と、ビット
線分離制御信号ＢＬＩＲがＨレベルの時に導通してビッ
ト線／ＢＬＲ０とビット線／ＢＬとを接続するビット線
分離ゲート１４４と、センスアンプ活性化信号ＳＡＥに
よって活性化されてビット線ＢＬとビット線／ＢＬとの
間の電位差を増幅するセンスアンプ１３４と、列選択線
ＣＳＬ０の電位がＨレベルの時にビット線ＢＬ、／ＢＬ
をローカル入出力線ＬＩＯ、／ＬＩＯと結合する選択回
路１３５と、イコライズ信号ＢＬＥＱがＨレベルの時に
活性化されビット線ＢＬとビット線／ＢＬとを接続し所
定の電位ＶＢＬとするイコライズ回路１４０とを含む。
【０１０９】選択回路１３５は、列選択線ＣＳＬ０の電
位がＨレベルの時に導通してビット線ＢＬとローカル入
出力線ＬＩＯとを接続する入出力線分離ゲート１３６
と、列選択線ＣＳＬ０の電位がＨレベルの時に導通して
ビット線／ＢＬとローカル入出力線／ＬＩＯとを接続す
る入出力線分離ゲート１３８とを含む。
位がＨレベルの時に導通してビット線ＢＬとローカル入
出力線ＬＩＯとを接続する入出力線分離ゲート１３６
と、列選択線ＣＳＬ０の電位がＨレベルの時に導通して
ビット線／ＢＬとローカル入出力線／ＬＩＯとを接続す
る入出力線分離ゲート１３８とを含む。
【０１１０】イコライズ回路１４０は、ビット線ＢＬと
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ１４
６と、イコライズ信号ＢＬＥＱによって活性化され所定
の電位ＶＢＬをビット線ＢＬに与えるｎチャネルＭＯＳ
トランジスタ１４８と、イコライズ信号ＢＬＥＱによっ
て活性化され所定の電位ＶＢＬをビット線／ＢＬに与え
るｎチャネルＭＯＳトランジスタ１５０とを含む。
ビット線／ＢＬとの間に接続されゲートにイコライズ信
号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ１４
６と、イコライズ信号ＢＬＥＱによって活性化され所定
の電位ＶＢＬをビット線ＢＬに与えるｎチャネルＭＯＳ
トランジスタ１４８と、イコライズ信号ＢＬＥＱによっ
て活性化され所定の電位ＶＢＬをビット線／ＢＬに与え
るｎチャネルＭＯＳトランジスタ１５０とを含む。
【０１１１】このアレイ部は、さらに、列選択線ＣＳＬ
１に対応して設けられるＩＯゲートおよびセンスアンプ
１０６と、ビット線ＢＬＬ１、／ＢＬＬ１に対応して設
けられるメモリセルアレイ１０８と、列選択線ＣＳＬｎ
−１に対応して設けられるＩＯゲートおよびセンスアン
プ１１０と、ビット線ＢＬＬｎ−１、／ＢＬＬｎ−１に
対応して設けられるメモリセルアレイ１１２と、列選択
線ＣＳＬｎに対応して設けられるＩＯゲートおよびセン
スアンプ１１４と、ビット線ＢＬＬｎ、／ＢＬＬｎに対
応して設けられるメモリセルアレイ１１６とをさらに含
む。図示しないが列選択線ＣＳＬ２〜ＣＳＬｎ−２に対
応して同様なＩＯゲートおよびセンスアンプとメモリセ
ルアレイが設けられる。
１に対応して設けられるＩＯゲートおよびセンスアンプ
１０６と、ビット線ＢＬＬ１、／ＢＬＬ１に対応して設
けられるメモリセルアレイ１０８と、列選択線ＣＳＬｎ
−１に対応して設けられるＩＯゲートおよびセンスアン
プ１１０と、ビット線ＢＬＬｎ−１、／ＢＬＬｎ−１に
対応して設けられるメモリセルアレイ１１２と、列選択
線ＣＳＬｎに対応して設けられるＩＯゲートおよびセン
スアンプ１１４と、ビット線ＢＬＬｎ、／ＢＬＬｎに対
応して設けられるメモリセルアレイ１１６とをさらに含
む。図示しないが列選択線ＣＳＬ２〜ＣＳＬｎ−２に対
応して同様なＩＯゲートおよびセンスアンプとメモリセ
ルアレイが設けられる。
【０１１２】ＩＯゲートおよびセンスアンプ１０６、１
１０、１１４は、ＩＯゲートおよびセンスアンプ１０２
と同様の構成を有するので説明は繰返さない。これらは
隣接して配列されセンスアンプ帯を形成している。また
メモリセルアレイ１０８、１１２、１１６はメモリセル
アレイ１０４と同様の構成を有するため説明は繰返さな
い。
１０、１１４は、ＩＯゲートおよびセンスアンプ１０２
と同様の構成を有するので説明は繰返さない。これらは
隣接して配列されセンスアンプ帯を形成している。また
メモリセルアレイ１０８、１１２、１１６はメモリセル
アレイ１０４と同様の構成を有するため説明は繰返さな
い。
【０１１３】このアレイ部は、さらに、ゲートに活性化
信号φＳ０を受け電源ノードとローカル入出力線ＬＩＯ
との間に接続されるＰチャネルＭＯＳトランジスタ１２
２と、ゲートに活性化信号φＳ０を受け電源ノードとロ
ーカル入出力線／ＬＩＯとの間に接続されるＰチャネル
ＭＯＳトランジスタ１２４とを含む。
信号φＳ０を受け電源ノードとローカル入出力線ＬＩＯ
との間に接続されるＰチャネルＭＯＳトランジスタ１２
２と、ゲートに活性化信号φＳ０を受け電源ノードとロ
ーカル入出力線／ＬＩＯとの間に接続されるＰチャネル
ＭＯＳトランジスタ１２４とを含む。
【０１１４】このアレイ部は、さらに、書込用アンプ１
２８を含み、グローバル入出力線とローカル入出力線と
を接続するＮチャネルＭＯＳトランジスタ１１８、１２
０をデータ読出時のみ活性化させるためのＡＮＤゲート
１３０とを含む点が図１２に示した従来の構成と異な
る。
２８を含み、グローバル入出力線とローカル入出力線と
を接続するＮチャネルＭＯＳトランジスタ１１８、１２
０をデータ読出時のみ活性化させるためのＡＮＤゲート
１３０とを含む点が図１２に示した従来の構成と異な
る。
【０１１５】書込用アンプ１２８は、活性化信号φＳ０
と書込を示す信号ＷＲＩＴＥとを受けるＡＮＤ回路１３
２と、ＡＮＤ回路１３２の出力をゲートに受けソースが
接地ノードに接続されるＮチャネルＭＯＳトランジスタ
１３６、１４０と、ローカル入出力線ＬＩＯとＮチャネ
ルＭＯＳトランジスタ１３６のドレインとの間に接続さ
れゲートがグローバル入出力線／ＧＩＯに接続されるＮ
チャネルＭＯＳトランジスタ１３４と、ローカル入出力
線／ＬＩＯとＮチャネルＭＯＳトランジスタ１４０のド
レインとの間に接続されゲートがグローバル入出力線Ｇ
ＩＯに接続されるＮチャネルＭＯＳトランジスタ１３８
とを含む。
と書込を示す信号ＷＲＩＴＥとを受けるＡＮＤ回路１３
２と、ＡＮＤ回路１３２の出力をゲートに受けソースが
接地ノードに接続されるＮチャネルＭＯＳトランジスタ
１３６、１４０と、ローカル入出力線ＬＩＯとＮチャネ
ルＭＯＳトランジスタ１３６のドレインとの間に接続さ
れゲートがグローバル入出力線／ＧＩＯに接続されるＮ
チャネルＭＯＳトランジスタ１３４と、ローカル入出力
線／ＬＩＯとＮチャネルＭＯＳトランジスタ１４０のド
レインとの間に接続されゲートがグローバル入出力線Ｇ
ＩＯに接続されるＮチャネルＭＯＳトランジスタ１３８
とを含む。
【０１１６】グローバル入出力線ＧＩＯ、／ＧＩＯはラ
イトドライバ＆プリアンプ１２６に接続されている。図
７では、接続関係を明確にするためにライトドライバ＆
プリアンプ１２６も図中に示している。
イトドライバ＆プリアンプ１２６に接続されている。図
７では、接続関係を明確にするためにライトドライバ＆
プリアンプ１２６も図中に示している。
【０１１７】このライトドライバ＆プリアンプ１２６は
周辺回路の近傍に配置され、グローバル入出力線、ロー
カル入出力線を通ってライトドライバ＆プリアンプ１２
６からビット線にデータが伝わり、そのデータはメモリ
セルに書込まれる。また、ライトドライバ＆プリアンプ
１２６はデータの読出しや書込みのされていない間はグ
ローバル入出力線ＧＩＯ、／ＧＩＯを所定の電位にプリ
チャージしている。
周辺回路の近傍に配置され、グローバル入出力線、ロー
カル入出力線を通ってライトドライバ＆プリアンプ１２
６からビット線にデータが伝わり、そのデータはメモリ
セルに書込まれる。また、ライトドライバ＆プリアンプ
１２６はデータの読出しや書込みのされていない間はグ
ローバル入出力線ＧＩＯ、／ＧＩＯを所定の電位にプリ
チャージしている。
【０１１８】図８は、図７に示した回路のデータ書込時
における動作を説明するための動作波形図である。
における動作を説明するための動作波形図である。
【０１１９】図７、図８を参照して、時刻ｔ１において
ロウ系の活性化信号φＳ０の活性化に応じてワード線が
活性化され、メモリセルに記憶されていたデータに応じ
てビット線に微小な電位差が生じる。時刻ｔ２におい
て、センスアンプ１３４によりビット線ＢＬ、／ＢＬ間
の電位差の増幅が開始される。
ロウ系の活性化信号φＳ０の活性化に応じてワード線が
活性化され、メモリセルに記憶されていたデータに応じ
てビット線に微小な電位差が生じる。時刻ｔ２におい
て、センスアンプ１３４によりビット線ＢＬ、／ＢＬ間
の電位差の増幅が開始される。
【０１２０】時刻ｔ３において、書込を示す信号ＷＲＩ
ＴＥが活性化され、グローバル入出力線に外部からのデ
ータが伝達され、続いてローカル入出力線ＬＩＯ、／Ｌ
ＩＯに書込データが伝達される。次に時刻ｔ４におい
て、データを書込む列の列選択線が活性化され、ローカ
ル入出力線まで伝達されていた書込データはビット線に
伝達される。書換時間Ｔｒ３が経過してその後に時刻ｔ
５において列選択線が非活性化される。続いてグローバ
ル入出力線はプリチャージ状態へとなり、また書込を示
す信号ＷＲＩＴＥは非活性化されグローバル入出力線と
ローカル入出力線は分離される。
ＴＥが活性化され、グローバル入出力線に外部からのデ
ータが伝達され、続いてローカル入出力線ＬＩＯ、／Ｌ
ＩＯに書込データが伝達される。次に時刻ｔ４におい
て、データを書込む列の列選択線が活性化され、ローカ
ル入出力線まで伝達されていた書込データはビット線に
伝達される。書換時間Ｔｒ３が経過してその後に時刻ｔ
５において列選択線が非活性化される。続いてグローバ
ル入出力線はプリチャージ状態へとなり、また書込を示
す信号ＷＲＩＴＥは非活性化されグローバル入出力線と
ローカル入出力線は分離される。
【０１２１】時刻ｔ７において、書込を動作が終了しロ
ウ系の活性化信号φＳ０は０Ｖへと立下がる。そしてロ
ーカル入出力線はＰチャネルＭＯＳトランジスタ１２
２、１２４の働きにより電源電位Ｖｃｃにプリチャージ
される。
ウ系の活性化信号φＳ０は０Ｖへと立下がる。そしてロ
ーカル入出力線はＰチャネルＭＯＳトランジスタ１２
２、１２４の働きにより電源電位Ｖｃｃにプリチャージ
される。
【０１２２】実施の形態２の構成をとれば、データの書
換に要する時間Ｔｒ３は実施の形態１における場合と同
様に小さくすることができる。したがって、書込の高速
化を図ることができる。また、入出力線の振幅が小さい
場合でもデータの書込が可能である。さらに、実施の形
態１の構成の場合では、ビット線対ごとに書込増幅回路
を設けるためセンスアンプ帯の面積が大きくなってしま
うが、実施の形態２の構成であればローカル入出力線と
グローバル入出力線の接続部のみの回路追加であるた
め、実施の形態１の構成と比較して面積増加は少なくて
済む。
換に要する時間Ｔｒ３は実施の形態１における場合と同
様に小さくすることができる。したがって、書込の高速
化を図ることができる。また、入出力線の振幅が小さい
場合でもデータの書込が可能である。さらに、実施の形
態１の構成の場合では、ビット線対ごとに書込増幅回路
を設けるためセンスアンプ帯の面積が大きくなってしま
うが、実施の形態２の構成であればローカル入出力線と
グローバル入出力線の接続部のみの回路追加であるた
め、実施の形態１の構成と比較して面積増加は少なくて
済む。
【０１２３】［実施の形態３］図９は、実施の形態３の
同期型半導体記憶装置のメモリアレイとグローバル入出
力線との接続部分の構成を示す回路図である。
同期型半導体記憶装置のメモリアレイとグローバル入出
力線との接続部分の構成を示す回路図である。
【０１２４】図９を参照して、実施の形態３の同期型半
導体記憶装置はＡＮＤ回路１３０、ＮチャネルＭＯＳト
ランジスタ１１８、１２０に代えて、読出用アンプ１５
０を備える点が実施の形態２の同期型半導体記憶装置と
異なる。他の構成は図７に示した回路と同様であるため
説明は繰返さない。
導体記憶装置はＡＮＤ回路１３０、ＮチャネルＭＯＳト
ランジスタ１１８、１２０に代えて、読出用アンプ１５
０を備える点が実施の形態２の同期型半導体記憶装置と
異なる。他の構成は図７に示した回路と同様であるため
説明は繰返さない。
【０１２５】読出用アンプ１５０は、ロウ系の活性化信
号φＳ０と読出を示す信号ＲＥＡＤとを受けるＡＮＤ回
路１６０と、ＡＮＤ回路１６０の出力をゲートに受けソ
ースが接地ノードに接続されるＮチャネルＭＯＳトラン
ジスタ１５２、１５４と、ＮチャネルＭＯＳトランジス
タ１５４のドレインとグローバル入出力線／ＧＩＯとの
間に接続されゲートにローカル入出力線ＬＩＯが接続さ
れるＮチャネルＭＯＳトランジスタ１５８と、Ｎチャネ
ルＭＯＳトランジスタ１５２のドレインとグローバル入
出力線ＧＩＯとの間に接続されゲートにローカル入出力
線／ＬＩＯが接続されるＮチャネルＭＯＳトランジスタ
１５６とを含む。
号φＳ０と読出を示す信号ＲＥＡＤとを受けるＡＮＤ回
路１６０と、ＡＮＤ回路１６０の出力をゲートに受けソ
ースが接地ノードに接続されるＮチャネルＭＯＳトラン
ジスタ１５２、１５４と、ＮチャネルＭＯＳトランジス
タ１５４のドレインとグローバル入出力線／ＧＩＯとの
間に接続されゲートにローカル入出力線ＬＩＯが接続さ
れるＮチャネルＭＯＳトランジスタ１５８と、Ｎチャネ
ルＭＯＳトランジスタ１５２のドレインとグローバル入
出力線ＧＩＯとの間に接続されゲートにローカル入出力
線／ＬＩＯが接続されるＮチャネルＭＯＳトランジスタ
１５６とを含む。
【０１２６】図１０は、図９に示した回路のデータ読出
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【０１２７】図９、図１０を参照して、時刻ｔ１におい
て、ロウ系の活性化信号φＳ０の活性化に応じてビット
線ＢＬ、／ＢＬに電位差が生じる。時刻ｔ２において、
センスアンプが活性化しビット線ＢＬ、／ＢＬ間の電位
差の増幅が開始される。時刻ｔ３において、ビット線Ｂ
Ｌ、／ＢＬの増幅と並行して読出アンプ１５０の働きに
よりビット線上のデータがローカル入出力線ＬＩＯ、／
ＬＩＯに読出され、続いてグローバル入出力線ＧＩＯ、
／ＧＩＯにデータが伝達される。
て、ロウ系の活性化信号φＳ０の活性化に応じてビット
線ＢＬ、／ＢＬに電位差が生じる。時刻ｔ２において、
センスアンプが活性化しビット線ＢＬ、／ＢＬ間の電位
差の増幅が開始される。時刻ｔ３において、ビット線Ｂ
Ｌ、／ＢＬの増幅と並行して読出アンプ１５０の働きに
よりビット線上のデータがローカル入出力線ＬＩＯ、／
ＬＩＯに読出され、続いてグローバル入出力線ＧＩＯ、
／ＧＩＯにデータが伝達される。
【０１２８】時刻ｔ４において、列選択線ＣＳＬは非活
性化され、ローカル入出力線ＬＩＯ、／ＬＩＯはビット
線ＢＬ、／ＢＬと分離される。時刻ｔ５においてロウ系
の活性化信号φＳ０は非活性化され、ローカル入出力線
は電源電位Ｖｃｃにプリチャージされる。
性化され、ローカル入出力線ＬＩＯ、／ＬＩＯはビット
線ＢＬ、／ＢＬと分離される。時刻ｔ５においてロウ系
の活性化信号φＳ０は非活性化され、ローカル入出力線
は電源電位Ｖｃｃにプリチャージされる。
【０１２９】図１１は、図９に示した回路の書込動作を
説明するための動作波形図である。図９、図１１を参照
して、時刻ｔ１において、ロウ系の活性化信号φＳ０が
立上がり応じてビット線ＢＬ、／ＢＬ間に電位差が生じ
る。時刻ｔ２においてセンスアンプの働きによりこの電
位差の増幅が開始される。
説明するための動作波形図である。図９、図１１を参照
して、時刻ｔ１において、ロウ系の活性化信号φＳ０が
立上がり応じてビット線ＢＬ、／ＢＬ間に電位差が生じ
る。時刻ｔ２においてセンスアンプの働きによりこの電
位差の増幅が開始される。
【０１３０】時刻ｔ３において、列選択信号ＣＳＬの活
性化に従い選択された列のビット線では、それまでに伝
達されていたローカル入出力線上の書込用データの値に
応じてビット線ＢＬ、／ＢＬ上に現われているデータの
書換が行なわれる。
性化に従い選択された列のビット線では、それまでに伝
達されていたローカル入出力線上の書込用データの値に
応じてビット線ＢＬ、／ＢＬ上に現われているデータの
書換が行なわれる。
【０１３１】時刻ｔ４において、列選択線ＣＳＬの非活
性化に伴い、ローカル入出力線はビット線と分離され
る。
性化に伴い、ローカル入出力線はビット線と分離され
る。
【０１３２】時刻ｔ５においてロウ系の活性化信号φＳ
０が立下がり応じてローカル入出力線ＬＩＯ、／ＬＩＯ
は電源電位Ｖｃｃにプリチャージされる。
０が立下がり応じてローカル入出力線ＬＩＯ、／ＬＩＯ
は電源電位Ｖｃｃにプリチャージされる。
【０１３３】実施の形態３においては、ローカル入出力
線からグローバル入出力線にデータを増幅して伝達する
読出用アンプを設けた。したがって読出時にもグローバ
ル入出力線の長さに影響されることなくデータを読出す
ことが可能である。また読出用アンプはローカル入出力
線とグローバル入出力線の接続部のみに設けられるた
め、実施の形態２の場合と同様センスアンプ帯の面積増
加は少なくて済む。
線からグローバル入出力線にデータを増幅して伝達する
読出用アンプを設けた。したがって読出時にもグローバ
ル入出力線の長さに影響されることなくデータを読出す
ことが可能である。また読出用アンプはローカル入出力
線とグローバル入出力線の接続部のみに設けられるた
め、実施の形態２の場合と同様センスアンプ帯の面積増
加は少なくて済む。
【０１３４】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１３５】
【発明の効果】請求項１〜２に記載の同期型半導体記憶
装置は、メモリアレイの書込経路である入出力線の長さ
に影響を受けにくいため、高速でデータを書込むことが
可能である。
装置は、メモリアレイの書込経路である入出力線の長さ
に影響を受けにくいため、高速でデータを書込むことが
可能である。
【０１３６】請求項３に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置が奏する効
果に加えて、高速でデータを読み出すことが可能であ
る。
は、請求項１に記載の同期型半導体記憶装置が奏する効
果に加えて、高速でデータを読み出すことが可能であ
る。
【０１３７】請求項４〜５に記載の同期型半導体記憶装
置は、ローカル入出力線とグローバル入出力線との間の
接続部に増幅回路を共通して設ける。したがって、メモ
リアレイの書込経路である入出力線の長さに影響を受け
にくいため、高速でデータを書込むことが可能であると
ともに、チップ面積の増加を抑えることができる。
置は、ローカル入出力線とグローバル入出力線との間の
接続部に増幅回路を共通して設ける。したがって、メモ
リアレイの書込経路である入出力線の長さに影響を受け
にくいため、高速でデータを書込むことが可能であると
ともに、チップ面積の増加を抑えることができる。
【０１３８】請求項６〜７に記載の同期型半導体記憶装
置は、請求項４に記載の同期型半導体記憶装置が奏する
効果に加えて、高速でデータを読み出すことが可能であ
る。
置は、請求項４に記載の同期型半導体記憶装置が奏する
効果に加えて、高速でデータを読み出すことが可能であ
る。
【図１】 この発明の実施の形態１の同期型半導体記憶
装置の構成を概略的に示す図である。
装置の構成を概略的に示す図である。
【図２】 実施の形態１のＳＤＲＡＭの連続アクセスの
使用を満たす標準的なタイミングを説明するための波形
図である。
使用を満たす標準的なタイミングを説明するための波形
図である。
【図３】 ＳＤＲＡＭの一般的なブロック配置を示す図
である。
である。
【図４】 図１におけるセンスアンプ群３ａａが含まれ
るセンスアンプ帯のビット線対１対分に相当する部分の
構成を示す回路図である。
るセンスアンプ帯のビット線対１対分に相当する部分の
構成を示す回路図である。
【図５】 図４に示したセンスアンプ帯５２の読出時の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【図６】 センスアンプ帯５２の書込動作を説明するた
めの動作波形図である。
めの動作波形図である。
【図７】 実施の形態２の同期型半導体記憶装置におけ
るメモリアレイとグローバル入出力線との接続関係を示
す回路図である。
るメモリアレイとグローバル入出力線との接続関係を示
す回路図である。
【図８】 図７に示した回路のデータ書込時における動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図９】 実施の形態３の同期型半導体記憶装置のメモ
リアレイとグローバル入出力線との接続部分の構成を示
す回路図である。
リアレイとグローバル入出力線との接続部分の構成を示
す回路図である。
【図１０】 図９に示した回路のデータ読出の動作を説
明するための動作波形図である。
明するための動作波形図である。
【図１１】 図９に示した回路の書込動作を説明するた
めの動作波形図である。
めの動作波形図である。
【図１２】 従来のＳＤＲＡＭのアレイ部の一般的な構
成を説明するための図である。
成を説明するための図である。
【図１３】 図１２に示した従来のＳＤＲＡＭの読出動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図１４】 図１２に示した従来のＳＤＲＡＭの書込動
作を説明するための動作波形図である。
作を説明するための動作波形図である。
【図１５】 特開平５−３６２６７号公報に記載された
アレイ部のＩＯゲートおよびセンスアンプ部分の構成を
示す回路図である。
アレイ部のＩＯゲートおよびセンスアンプ部分の構成を
示す回路図である。
【図１６】 図１５に示した回路の動作を説明するため
の動作波形図である。
の動作波形図である。
ＬＩＯ，／ＬＩＯ ローカル入出力線、ＧＩＯ，／ＧＩ
Ｏ グローバル入出力線、ＲＤ ロウデコーダ、ＣＤ
コラムデコーダ、ＰＡ プリアンプ、ＷＢ ライトバッ
ファ、ＰＣＩＲ 周辺回路、ＭＢ１〜ＭＢ４ メモリブ
ロック、ＣＳＬＷ，ＣＳＬＲ 列選択線、５４，１２８
書込用アンプ、５６ 読出用アンプ、１０２，１０
６，１１０，１１４ センスアンプ帯、１０４，１０
８，１１２，１１６ メモリセルアレイ、１４０ イコ
ライズ回路、１３４ センスアンプ、１２１，１２５
メモリセル、１３０，１３２ ＡＮＤ回路、１３４〜１
４０ＮチャネルＭＯＳトランジスタ、１５０ 読出用ア
ンプ、１６０ ＡＮＤ回路、１５２〜１５８ Ｎチャネ
ルＭＯＳトランジスタ、１２６ ライトドライバ＆プリ
アンプ。
Ｏ グローバル入出力線、ＲＤ ロウデコーダ、ＣＤ
コラムデコーダ、ＰＡ プリアンプ、ＷＢ ライトバッ
ファ、ＰＣＩＲ 周辺回路、ＭＢ１〜ＭＢ４ メモリブ
ロック、ＣＳＬＷ，ＣＳＬＲ 列選択線、５４，１２８
書込用アンプ、５６ 読出用アンプ、１０２，１０
６，１１０，１１４ センスアンプ帯、１０４，１０
８，１１２，１１６ メモリセルアレイ、１４０ イコ
ライズ回路、１３４ センスアンプ、１２１，１２５
メモリセル、１３０，１３２ ＡＮＤ回路、１３４〜１
４０ＮチャネルＭＯＳトランジスタ、１５０ 読出用ア
ンプ、１６０ ＡＮＤ回路、１５２〜１５８ Ｎチャネ
ルＭＯＳトランジスタ、１２６ ライトドライバ＆プリ
アンプ。
Claims (7)
- 【請求項１】 記憶データが与えられる主入出力線対
と、 前記記憶データを保持する複数のメモリブロックと、 前記複数のメモリブロックのいずれかを選択する主選択
回路とを備え、 各前記メモリブロックは、 複数のメモリセルが行列状に配列されるメモリセルアレ
イと、 前記複数のメモリセルに前記記憶データを与えるための
複数のビット線対と、 前記複数のビット線対に対して共通に設けられ、前記主
選択回路によって選択された場合に前記主入出力線対か
ら前記複数のビット線対にむけてデータを伝達するため
の副入出力線対と、 前記ビット線対に生ずる電位差を拡大するセンスアンプ
帯とを含み、 前記センスアンプ帯は、 複数のビット線対間の電位差をそれぞれ増幅するための
複数のセンスアンプと、 複数のビット線対のうちいずれかを選択的に前記副入出
力線対に結合する副選択回路とを有し、 前記副選択回路は、 前記記憶データを書込む際に活性化され、前記副入出力
線対間に生ずる電位差を拡大して増幅し前記メモリセル
に対応する前記ビット線対に出力する、前記センスアン
プより駆動力の大きい書込増幅回路を有する、同期型半
導体記憶装置。 - 【請求項２】 各前記ビット線対は、 第１のビット線と、 前記第１のビット線と相補的に設けられる第２のビット
線とを有し、 各前記副入出力線対は、 第１の入出力線と、 前記第１の入出力線と相補的に設けられる第２の入出力
線とを有し、 前記書込増幅回路は、 書込時に前記複数のビット線対のいずれかを選択する書
込列選択信号により活性化され第１の内部ノードを接地
電位と結合する第１のゲート回路と、 前記書込列選択信号によって活性化され第２の内部ノー
ドを電源電位と結合する第２のゲート回路と、 前記第１の内部ノードと前記第１のビット線との間に接
続され、ゲートが前記第２の入出力線に接続された第１
のＭＯＳトランジスタと、 前記第１の内部ノードと前記第２のビット線との間に接
続され、ゲートが前記第１の入出力線に接続された第２
のＭＯＳトランジスタと、 前記第２の内部ノードと前記第１のビット線との間に接
続され、ゲートが前記第１の入出力線に接続された第３
のＭＯＳトランジスタと、 前記第２の内部ノードと前記第２のビット線との間に接
続され、ゲートが前記第２の入出力線に接続された第４
のＭＯＳトランジスタとを有する、請求項１に記載の同
期型半導体記憶装置。 - 【請求項３】 前記副選択回路は、 前記メモリセルに記憶された前記記憶データを読出す際
に活性化され前記ビット線対間に生ずる電位差を拡大し
て増幅し前記副入出力線対に出力する読出増幅回路をさ
らに有する、請求項１に記載の同期型半導体記憶装置。 - 【請求項４】 記憶データが与えられる主入出力線対
と、 前記記憶データを保持する複数のメモリブロックとを備
え、 各前記メモリブロックは、 複数のメモリセルが行列状に配列されるメモリセルアレ
イと、 前記複数のメモリセルに前記記憶データを与えるための
複数のビット線対と、 前記複数のビット線対に対して共通に設けられ、前記主
入出力線から前記複数のビット線対にむけてデータを伝
達するための副入出力線対と、 前記ビット線対に生ずる電位差を拡大するセンスアンプ
帯とを含み、 前記センスアンプ帯は、 前記複数のビット線対間の電位差をそれぞれ増幅するた
めの複数のセンスアンプと、 前記複数のビット線対のうちいずれかを選択的に前記副
入出力線対に結合する副選択回路とを有し、 前記複数のメモリブロックのいずれかを選択し前記副入
出力線対と前記主入出力線対とを結合する主選択回路を
さらに備え、 前記主選択回路は、 前記主入出力線対間に生ずる電位差を拡大して増幅し前
記副入出力線対に出力する、前記センスアンプより駆動
力の大きい書込増幅回路を含む、同期型半導体記憶装
置。 - 【請求項５】 各前記副入出力線対は、 第１の入出力線と、 前記第１の入出力線と相補的に設けられる第２の入出力
線とを有し、 各前記主入出力線対は、 第３の入出力線と、 前記第３の入出力線と相補的に設けられる第４の入出力
線とを含み、 前記主選択回路は、 前記第１、第２の入出力線をプリチャージするプリチャ
ージ回路をさらに含み、 前記書込増幅回路は、 書込時に前記メモリブロックを選択する書込ブロック選
択信号により活性化され第１、第２の内部ノードをそれ
ぞれ接地電位と結合する第１、第２のゲート回路と、 前記第１の内部ノードと前記第１の入出力線との間に接
続され、ゲートが前記第４の入出力線に接続された第１
のＭＯＳトランジスタと、 前記第２の内部ノードと前記第２のビット線との間に接
続され、ゲートが前記第３の入出力線に接続された第２
のＭＯＳトランジスタとを有する、請求項４に記載の同
期型半導体記憶装置。 - 【請求項６】 前記主選択回路は、 前記記憶データを読出す際に活性化され前記副入出力線
対間に生ずる電位差を拡大して増幅し前記主入出力線対
に出力する読出増幅回路をさらに含む、請求項４に記載
の同期型半導体記憶装置。 - 【請求項７】 各前記副入出力線対は、 第１の入出力線と、 前記第１の入出力線と相補的に設けられる第２の入出力
線とを含み、 各前記主入出力線対は、 第３の入出力線と、 前記第３の入出力線と相補的に設けられる第４の入出力
線とを含み、 前記第１、第２の入出力線をプリチャージするプリチャ
ージ回路をさらに備え、 前記読出増幅回路は、 読出時に前記メモリブロックを選択する読出ブロック選
択信号により活性化され第１、第２の内部ノードをそれ
ぞれ接地電位と結合する第１、第２のゲート回路と、 前記第１の内部ノードと前記第３の入出力線との間に接
続され、ゲートが前記第２の入出力線に接続された第１
のＭＯＳトランジスタと、 前記第２の内部ノードと前記第４のビット線との間に接
続され、ゲートが前記第１の入出力線に接続された第２
のＭＯＳトランジスタとを有する請求項６に記載の同期
型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305407A JP2000132965A (ja) | 1998-10-27 | 1998-10-27 | 同期型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305407A JP2000132965A (ja) | 1998-10-27 | 1998-10-27 | 同期型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132965A true JP2000132965A (ja) | 2000-05-12 |
Family
ID=17944766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10305407A Withdrawn JP2000132965A (ja) | 1998-10-27 | 1998-10-27 | 同期型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000132965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010108549A (ja) * | 2008-10-30 | 2010-05-13 | Elpida Memory Inc | 半導体記憶装置 |
-
1998
- 1998-10-27 JP JP10305407A patent/JP2000132965A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2010108549A (ja) * | 2008-10-30 | 2010-05-13 | Elpida Memory Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |