KR100399205B1 - 반도체 기억 장치 - Google Patents

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KR100399205B1
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Abstract

SDRAM에 있어서, 셀렉터(24c)는 컬럼 블록 선택 신호(CBS0 ∼ CBS3) 및 단어 구성 선택 신호(M×4, M×48)에 따라서 4조의 글로벌 IO선쌍(GIOL0, /GIOL0 ∼ GIOL3, /GIOL3) 중 어느 1조의 글로벌 IO선쌍을 선택하고, 그 글로벌 IO선쌍을 전치 증폭기(25c)의 입출력 노드쌍(N31, M32)에 소정 시간만큼 펄스적으로 접속한다. 따라서, 글로벌 IO선쌍이 전치 증폭기(25c)의 입출력 노드쌍(N31, N32)에 펄스적으로 접속된 직후에 글로벌 IO선쌍의 이퀄라이즈를 개시할 수 있으므로 글로벌 IO선쌍의 이퀄라이즈 시간을 길게 할 수 있어 판독 동작의 안정화를 도모할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 복수의 메모리셀과 데이터 전달선쌍을 포함한 반도체 기억 장치에 관한 것이다.
종래부터, 싱크로너스 DRAM(이하, SDRAM이라고 칭한다)에서는 ×4, ×8, ×16의 3개의 단어 구성으로부터 어느 하나의 단어 구성이 선택 가능해지고 있다. ×4, ×8, ×16의 단어 구성으로는 각각 4비트, 8비트, 16비트의 데이터를 동시에 입출력하는 것이 가능해진다.
또한, SDRAM에서는 테스트 시간의 단축화나 동시에 테스트하는 것이 가능한칩수를 늘리기 위해서 소위 멀티 비트 테스트(이하, MBT라고 칭한다)가 가능해지고 있다. 이 MBT에서는 복수(예를 들면 4개)의 메모리셀이 정상인지의 여부의 테스트를 하나의 데이터 입출력 핀으로부터 행하는 것이 가능해진다.
도 24는 그와 같은 SDRAM의 주요부를 나타내는 블록도이다. 도 24에서 이 SDRAM은 데이터 버스 DB0 ∼ DB3, DB6, 셀렉터(151a ∼ 151d), 라이트 데이터 증폭기(이하, WD 증폭기라고 칭한다 ; 152a ∼ 152d), 라이트 버퍼(153a ∼ 153d) 및 글로벌 IO선쌍 GIO0 ∼ GIO를 포함한다.
셀렉터(151a ∼ 151d)는 ×4 구성에서의 기입 동작 시에는 데이터 버스 DB2를 WD 증폭기(152a ∼ 152d)에 접속하고, ×8 구성에서의 기입 동작 시에는 데이터 버스 DB0를 WD 증폭기(152a, 152b)에 접속함과 함께 데이터 버스 DB2를 WD 증폭기(152c, 152d)에 접속하고, ×16 구성에서의 기입 동작 시에는 데이터 버스 DB0 ∼ DB3을 각각 WD 증폭기(152a ∼ 152d)에 접속하고, MBT 시에는 데이터 버스 DB2를 WD 증폭기(152b, 152d)에 접속함과 함께 데이터 버스 DB6을 WD 증폭기(152a, 152c)에 접속한다.
WD 증폭기(152a ∼ 152d)는 각각, 신호 CBS0 ∼ CBS3이 활성화 레벨의 「H」 레벨이 된 것에 따라 활성화되며, 외부로부터 데이터 버스 DB0 ∼ DB3, DB6을 통하여 주어진 데이터를 증폭하여 라이트 버퍼(153a ∼ 153d)에 제공한다. 라이트 버퍼(153a ∼ 153d)는 각각 WD 증폭기(152a ∼ 152d)에서 주어진 데이터를 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달한다.
×4 구성에서의 기입 동작 시에는 신호 CBS0 ∼ CBS3 중 어느 하나의 신호(예를 들면 CBS0)가 활성화 레벨인 「H」 레벨이 되며, 외부로부터 데이터 버스 DB2에 주어진 데이터가 셀렉터(151a), WD 증폭기(152a) 및 라이트 버퍼(153a)를 통하여 글로벌 IO선쌍 GIO0에 전달된다. 글로벌 IO선쌍 GIO0에 전달된 데이터는 선택된 메모리셀에 기입된다.
×8 구성에서의 기입 동작 시에는 신호 CBS0과 CBS1 중 어느 하나의 신호(예를 들면 CBSO)와, 신호 CBS2와 CBS3 중 어느 하나의 신호(예를 들면 CBS2)가 활성화 레벨인 「H」 레벨이 되며, 외부에서 데이터 버스 DB0에 주어진 데이터가 셀렉터(151a), WD 증폭기(152a) 및 라이트 버퍼(153a)를 통하여 글로벌 IO선쌍 GIO0에 전달됨과 함께, 외부에서 데이터 버스 DB2에 주어진 데이터가 셀렉터(151c), WD 증폭기(152c) 및 라이트 버퍼(153c)를 통하여 글로벌 IO선쌍 GIO2에 전달된다. 글로벌 IO선쌍 GIO0, GIO2에 전달된 데이터는 각각 선택된 2개의 메모리셀에 기입된다.
×16 구성에서의 기입 동작 시에는 신호 CBS0 ∼ CBS3이 모두 활성화 레벨인 「H」 레벨이 되며, 외부에서 데이터 버스 DB0 ∼ DB3에 주어진 데이터가 각각 셀렉터(151a ∼ 151d), WD 증폭기(152a ∼ 152d) 및 라이트 버퍼(153a ∼ 153d)를 통하여 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달된다. 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달된 데이터는 각각 선택된 4개의 메모리셀에 기입된다.
MBT에서의 기입 동작 시에는 신호 CBS0 ∼ CBS3이 모두 활성화 레벨의 「H」 레벨이 되며, 외부에서 데이터 버스 DB2에 주어진 데이터가 셀렉터(151b, 151d), WD 증폭기(152b, 152d) 및 라이트 버퍼(153b, 153d)를 통하여 글로벌 IO선쌍 GIO1, GIO3에 주어짐과 함께, 외부에서 데이터 버스 DB6에 주어진 데이터가 셀렉터(151a,151c), WD 증폭기(152a, 152c) 및 라이트 버퍼(153a ∼ 153c)를 통하여 글로벌 IO선쌍 GIO0, GIO2에 제공된다. 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달된 데이터는 각각 선택된 4개의 메모리셀에 기입된다.
또한, 이 SDRAM은 전치 증폭기(154a ∼ 154d), CAS 레이턴시 시프터(이하, CL 시프터라고 칭한다), 셀렉터(156a ∼ 156d, 158a ∼ 158d) 및 리드 데이터 버퍼(이하, RD 버퍼라고 칭한다)를 포함한다.
전치 증폭기(154a ∼ 154d)는 각각 신호 PAE0 ∼ PAE3이 활성화 레벨의 「H」 레벨이 된 것에 따라서 활성화되며, 글로벌 IO선쌍 GIO0 ∼ GIO3에 판독된 데이터 신호를 증폭한다. CL 시프터(155a ∼ 155d)는 각각 전치 증폭기(154a ∼ 154d)의 출력 신호를 1 클럭 주기분만큼 지연시킨다.
셀렉터(156a ∼ 156d)는 ×4 구성에서의 판독 동작 시는 전치 증폭기(154a ∼ 154d) 중의 신호 PAE0 ∼ PAE3에 의해서 선택된 전치 증폭기(예를 들면 참조 번호 154a)로부터 CL 시프터(155a)를 통하여 주어진 데이터를 RD 버퍼(157c)에 제공한다. 또한, 셀렉터(156a ∼ 156d)는 ×8 구성에서의 판독 동작 시는 전치 증폭기(154a, 154b) 중의 신호 PAE0 PAE1에 의해서 선택된 전치 증폭기(예를 들면 참조 번호 154a)로부터 CL 시프터(155a)를 통하여 주어진 데이터를 RD 버퍼(157a)에 제공함과 함께 전치 증폭기(154c, 154d) 중의 신호 PAE2, PAE3에 의해서 선택된 전치 증폭기(예를 들면 참조 번호 154c)로부터 CL 시프터(155c)를 통하여 주어진 데이터를 RD 버퍼(157c)에 제공한다. 또한, 셀렉터(156a ∼ 156d)는 ×16 구성 및 MBT에서의 판독 동작 시는 각각, 전치 증폭기(154a ∼ 154d)에서부터 CL시프터(155a ∼ 155d)를 통하여 주어진 데이터를 RD 버퍼(157a ∼ 157d)에 제공한다.
셀렉터(158a ∼ 158d)는 각각, 통상의 판독 동작 시는 RD 버퍼(157a ∼ 157d)와 데이터 버스 DB0 ∼ DB3을 결합시켜서, MBT에서의 판독 동작 시는 RD 버퍼(157a ∼ 157d)와 데이터 버스 DB6, DB2, DB6, DB2를 결합시킨다.
RD 버퍼(157a ∼ 157d)는 각각, 셀렉터(156a ∼ 156d)에서 주어진 데이터에 따라서 통상의 판독 동작 시는 데이터 버스 DB0 ∼ DB3을 구동시켜서, MBT에서의 판독 동작 시는 데이터 버스 DB6, DB2, DB6, DB2를 구동시킨다.
×4 구성에서의 판독 동작 시는 신호 PAE0 ∼ PAE3 중 어느 하나의 신호(예를 들면 신호 PAE0)가 활성화 레벨의 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO0)에 판독된 데이터가 전치 증폭기(154a), CL 시프터(155a), 셀렉터(156c), RD 버퍼(157c) 및 셀렉터(158c)를 통하여 데이터 버스 DB2에 전달된다. 데이터 버스 DB2에 전달된 데이터는 외부에 출력된다.
×8 구성에서의 판독 동작 시는 신호 PAE0, PAE1 중 어느 하나의 신호(예를 들면 PAE0)가 활성화 레벨의 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO0)에 판독된 데이터가 전치 증폭기(154a), CL 시프터(155a), 셀렉터(156a), RD 버퍼(157a) 및 셀렉터(158a)를 통하여 데이터 버스 DB0에 전달됨과 함께, 신호 PAE2, PAE3 중 어느 하나의 신호(예를 들면 PAE2)가 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO2)에 판독된 데이터가 전치 증폭기(154c), CL 시프터(155c), 셀렉터(156c), RD 버퍼(157c) 및 셀렉터(158c)를 통하여 데이터 버스 DB2에 전달된다. 데이터 버스 DB0, DB2에 전달된 데이터는 외부에 출력된다.
×16 구성에서의 판독 동작 시는 신호 PAE0 ∼ PAE3이 모두 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍 GIO0 ∼ GIO3에 판독된 데이터가 각각 전치 증폭기(154a ∼ 154d), CL 시프터(155a ∼ 155d), 셀렉터(156a ∼ 156d), Rd 버퍼(157a ∼ 157d) 및 셀렉터(158a ∼ 158d)를 통하여 데이터 버스 DB0 ∼ DB3에 전달된다. 데이터 버스 DB0 ∼ DB3에 전달된 데이터는 외부에 출력된다.
MBT에서의 판독 동작 시는 신호 PAE0 ∼ PAE3이 모두 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍 GIO0 ∼ GIO3에 판독된 데이터가 각각 전치 증폭기(154a ∼ 154d), CL 시프터(155a ∼ 155d), 셀렉터(156a ∼ 156d), RD 버퍼(157a ∼ 157d) 및 셀렉터(158a ∼ 158d)를 통하여 데이터 버스 DB6, DB2, DB6, DB2에 전달된다. 데이터 버스 DB6에 판독된 2 비트의 데이터가 일치한 경우에는 2개의 메모리셀이 정상이라고 판정되며, 일치하지 않은 경우에는 불량이라고 판정된다. 데이터 버스 DB2에 판독된 2 비트의 데이터가 일치한 경우에는 2개의 메모리셀은 정상이라고 판정되며 일치하지 않은 경우에는 불량이라고 판정된다.
이하, 도 24에 도시한 블록 중 데이터의 판독에 관련된 부분에 대하여 보다 상세하게 설명한다.
전치 증폭기(154c)는 도 25에 도시한 바와 같이, P 채널 MOS 트랜지스터(161 ∼ 165) 및 N 채널 MOS 트랜지스터(166 ∼ 168)를 포함한다. 전치 증폭기(154c)의 입출력 노드 N161, N162는 각각 글로벌 IO선 GIOL2, /GIOL2에 접속된다. P 채널 MOS 트랜지스터(161, 162)는 노드 N161과 N162 간에 직렬 접속되며, 각각의 게이트가 모두 신호 ZPAEQ를 받는다. P 채널 MOS 트랜지스터(161, 162)는 이퀄라이저를 구성한다. 신호 ZPAEQ가 활성화 레벨인 「L」 레벨이 되면, P 채널 MOS 트랜지스터(161, 162)가 도통하여 노드 N161, N162가 「H」 레벨로 이퀄라이즈된다.
P 채널 MOS 트랜지스터(163)는 전원 전위 VCC의 라인과 노드 N163 간에 접속되며, P 채널 MOS 트랜지스터(164, 165)가 각각 노드 N163과 노드 N161, N162 간에 접속된다. N 채널 MOS 트랜지스터(166, 167)는 각각 노드 N161, N162와 노드 N168 간에 접속되며, P 채널 MOS 트랜지스터(168)는 노드 N168과 접지 전위 VSS의 라인 간에 접속된다. MOS 트랜지스터(163, 168)의 게이트는 각각 신호 ZPAE2, PAE2를 받는다. MOS 트랜지스터(164, 166)의 게이트는 모두 노드 N162에 접속되며, MOS 트랜지스터(165, 167)의 게이트는 모두 노드 N161에 접속된다. MOS 트랜지스터(163 ∼ 168)는 차동 증폭기를 구성한다. 이 차동 증폭기는 신호 ZPAE2, PAE2가 각각「L」 레벨 및 「H」 레벨이 된 것에 따라서 활성화되며, 노드 N161, N162 중의 전위가 높은 쪽의 노드를「H」 레벨로 하고, 다른쪽의 노드를 「L」 레벨로 한다. 노드 N161, N162에 나타나는 신호가 전치 증폭기(154c)의 출력 신호 PDCL, /PDCL이 된다.
판독 동작 시는 우선 신호 ZPAEQ가 비활성화 레벨인 「H」 레벨로 상승되어 P 채널 MOS 트랜지스터(161, 162)가 비도통이 되는 노드 N161, N162의 이퀄라이즈가 정지된다. 계속해서, 선택된 메모리셀에서부터 데이터가 판독되며, 그 데이터에 따라서 글로벌 IO선쌍 GIOL2, /GIOL2 간에 미소 전위차가 생긴다. 계속해서 신호 PAE, ZPAE가 각각 「H」 레벨 및 「L」 레벨이 되어 MOS 트랜지스터(163 ∼168)로 이루어지는 차동 증폭기가 활성화되며, 글로벌 IO선 GIOL2, /GIOL2 중 전위가 높은 쪽이 「H」 레벨(전원 전위 VCC)로 되며 전위가 낮은 쪽이 「L」 레벨(접지 전위 VSS)로 된다.
다른 전치 증폭기(154a, 154b, 154d)도 전치 증폭기(154c)와 동일 구성이다. 단, 전치 증폭기(154a, 154b, 154d)에는 신호 PAE2, ZPAE2 대신에 신호 PAE0, ZPAE0 ; PAE1, ZPAE1 ; PAE3, ZPAE3이 제공될 수 있다.
또, 전치 증폭기 활성화 신호 PAE0 ∼ PAE3은 도 26에 도시한 바와 같이, 전치 증폭기 활성화 마스터 신호 PACM과 컬럼 블록 디코드 신호 CBS0 ∼ CBS3에 기초하여 생성된다.
CL 시프터(155c)는 도 25에 도시한 바와 같이, 마스터 래치 회로(169) 및 슬레이브 래치 회로(170)를 포함한다. 래치 회로(169, 170)는 전치 증폭기(154c)의 출력 신호 PDCL, /PDCL을 반전시킴과 함께 1 클럭 주기분만큼 지연시켜서 출력한다. 슬레이브 래치 회로(170)의 출력 신호 PD2, ZPD2는 셀렉터(156c)에 제공된다. 다른 CL 시프터(155a, 155b, 155d)도 CL 시프터(155c)와 동일 구성이다.
셀렉터(156c)는 도 27에 도시한 바와 같이, P 채널 MOS(175, 176) 및 N 채널 MOS 트랜지스터(181 ∼ 188, 191 ∼ 198)를 포함한다. P 채널 MOS 트랜지스터(175, 176)는 전원 전위 VCC의 라인과 출력 노드 N175, N176 간에 접속되며, 각각의 게이트가 모두 신호 RDRVM을 받는다. N 채널 MOS 트랜지스터(181와 182, 183와 184, 185와 186, 187와 188)는 각각 노드 N175와 접지 전위 VSS의 라인 간에 직렬 접속된다. N 채널 MOS 트랜지스터(191와 192, 193와 194, 195와 196,197와 198)는 각각 노드 N176과 접지 전위 VSS의 라인 간에 직렬 접속된다.
N 채널 MOS 트랜지스터(181, 183, 185, 187)의 게이트는 각각 신호 PD0 ∼ PD3을 받아, N 채널 MOS 트랜지스터(191, 193, 195, 197)의 게이트는 각각 신호 ZPD0 ∼ ZPD3을 받는다. N 채널 MOS 트랜지스터(182, 184, 192, 194)의 게이트는 모두 신호 RDRV4를 받는다. N 채널 MOS 트랜지스터(186, 196)의 게이트는 모두 신호 RDRV4816을 받는다. N 채널 MOS 트랜지스터(188, 198)의 게이트는 모두 신호 RDRV48을 받는다. 노드 N175, N176에 나타나는 신호가 각각 신호 ZDRV, ZZDRV가 된다.
신호 RDRV4는 ×4 구성에서의 판독 동작 시에 활성화 레벨의 「H」 레벨이 된다. 신호 RDRV48은 ×4, ×8 구성에서의 판독 동작 시에 활성화 레벨인 「H」 레벨이 된다. 신호 RDRV4816은 ×4, ×8, ×16 구성 및 MBT에서의 판독 동작 시에 활성화 레벨인 「H」 레벨이 된다.
×4 구성에서의 판독 동작 시는 우선 신호 RDRVM이 소정 시간만큼 「L」 레벨로 되어 P 채널 MOS 트랜지스터(175, 176)가 소정 시간만큼 도통하고, 노드 N175, N176이 「H」 레벨로 프리차지된다. 계속해서, 신호 RDRV4, RDRV48, RDRV4816이 활성화 레벨인 「H」 레벨로 되어 N 채널 MOS 트랜지스터(182, 184, 186, 188, 192, 194, 196, 198)가 도통함과 함께, 신호 PD0 ∼ PD3, ZPD0 ∼ ZPD3 중 어느 하나의 신호(예를 들면 PD3)가 「H」 레벨로 되어 N 채널 MOS 트랜지스터(이 경우에는 참조 번호 187)가 도통하고 노드 N175이 「L」 레벨이 된다.
×8 구성에서의 판독 동작 시는 노드 N175, N176이 「H」 레벨에 프리차지된후, 신호 RDRV48, RDRV4816이 활성화 레벨인 「H」 레벨로 되어 N 채널 MOS 트랜지스터(186, 188, 196, 198)가 도통함과 함께, 신호 PD2, PD3, ZPD2, ZPD3 중 어느 하나의 신호(예를 들면 PD2)가 「H」 레벨로 되어 N 채널 MOS 트랜지스터(이 경우에는 참조 번호 185)가 도통하여 노드 N175이 「L」 레벨이 된다.
×16 구성 및 MBT에서의 판독 동작 시는 노드 N175, N176이 「H」 레벨로 프리차지된 후, 신호 RDRV4816이 활성화 레벨인 「H」 레벨로 되어 N 채널 MOS 트랜지스터(186, 196)가 도통함과 함께, 신호 PD2, ZPD2 중 어느 하나의 신호(예를 들면 PD2)가 「H」 레벨로 되어 N 채널 MOS 트랜지스터(이 경우에는 참조 번호 185)가 도통하고 노드 N175가 「L」 레벨이 된다.
또, 신호 RDRV4, RDRV48, RDRV4816은 도 28에 도시한 바와 같이, NAND 게이트(201 ∼ 203) 및 인버터(204 ∼ 206)에 의해 신호 RDRVM과 단어 구성 선택 신호 M×4, M×48, M×4816에 기초하여 생성된다. 즉, NAND 게이트(201)는 신호 RDRVM, M×4를 받아, 그 출력 신호가 인버터(204)로 반전되어 신호 RDRV4가 된다. NAND 게이트(202)는 신호 RDRVM, M×48을 받아서, 그 출력 신호는 인버터(205)로 반전되어 신호 RDRV48이 된다. NAND 게이트(203)는 신호 RDRVM, M×4816을 받아, 그 출력 신호는 인버터(206)로 반전되어 신호 RDRV4816이 된다. 신호 M×4는 ×4 구성인 경우에 「H」 레벨이 된다. 신호 M×48은 ×4, ×8 구성인 경우에 「H」 레벨이 된다. 신호 M×4816은 ×4, ×8, ×16 구성의 경우에 「H」 레벨이 된다.
다른 셀렉터(156a, 156b, 156d)도 셀렉터(156c)와 동일 구성이다. 단, 셀렉터(156a)에서는 신호 RDRV4 대신에 신호 RDRV816이 N 채널 MOS 트랜지스터(182,192)의 게이트에 입력되며, 신호 RDRV4 대신에 신호 RDRV8이 N 채널 MOS 트랜지스터(184, 194)의 게이트에 입력되며, N 채널 MOS 트랜지스터(186, 188, 196, 198)의 게이트는 접지된다. 신호 RDRV816은 ×8, ×16 구성에서의 판독 동작 시에 활성화 레벨의 「H」 레벨이 되며, 신호 RDRV8은 ×8 구성 및 MBT에서의 판독 동작 시에 활성화 레벨의 「H」 레벨이 된다.
셀렉터(156b)에서는 신호 RDRV4 대신에 신호 RDRV16이 N 채널 MOS 트랜지스터(184, 194)의 게이트에 입력되며, N 채널 MOS 트랜지스터(182, 186, 188, 192, 196, 198)의 게이트가 접지된다. 신호 RDRV16은 ×16 구성 및 MBT에서의 판독 동작 시에 활성화 레벨의 「H」 레벨이 된다. 셀렉터(156d)에서는 신호 RDRV48 대신에 신호 RDRV16이 N 채널 MOS 트랜지스터(188, 198)의 게이트에 입력되며 N 채널 MOS 트랜지스터(182, 184, 186, 192, 194, 196)의 게이트는 접지된다.
RD 버퍼(157c)는 도 29에 도시한 바와 같이, 인버터(211 ∼ 214), NOR 게이트(215, 216), P 채널 MOS 트랜지스터(217, 218) 및 N 채널 MOS 트랜지스터(219, 220)를 포함한다. RD 버퍼(157c)는 셀렉터(158c)에 의해서 데이터 버스 DB2에 접속되어 있는 것으로 한다.
P 채널 MOS 트랜지스터(217, 218)는 각각 전원 전위 VCC의 라인과 데이터 버스선 DBL2, /DBL2 간에 접속되며, 각각의 게이트는 각각 셀렉터(156c)로부터 신호 ZDRV, ZZDRV를 받는다. N 채널 MOS 트랜지스터(219, 220)는 각각 접지 전위 VSS의 라인과 데이터 버스선 DBL2, /DBL2 간에 접속된다. NOR 게이트(215)는 신호 TE, ZZDRV를 받아, 그 출력 신호 φ215는 N 채널 MOS 트랜지스터(219)의 게이트에 입력된다. NOR 게이트(216)는 신호 TE, ZDRV를 받아서 그 출력 신호 φ216은 N 채널 MOS 트랜지스터(220)의 게이트에 입력된다. 인버터(211, 212)는 래치 회로를 구성하고, 신호 ZDRV의 레벨을 래치한다. 인버터(213, 214)는 래치 회로를 구성하고, 신호 ZZDRV의 레벨을 래치한다. 다른 RD 버퍼(157a, 157b, 157d)도 RD 버퍼(157c)와 동일 구성이다.
도 30은 데이터 버스 DB2에 설치된 이퀄라이저(221)를 나타내는 회로도이다. 도 30에서 이 이퀄라이저(221)는 N 채널 MOS 트랜지스터(222 ∼ 224)를 포함한다. N 채널 MOS 트랜지스터(222, 223)는 각각 데이터 버스선 DBL2, /DBL2와 접지 전위 VSS의 라인 간에 접속되며, N 채널 MOS 트랜지스터(224)는 데이터 버스선 DBL2와 /DBL2 간에 접속된다. N 채널 MOS 트랜지스터(222 ∼ 224)의 게이트는 신호 DBEQ를 받는다. 신호 DBEQ가 활성화 레벨인 「H」 레벨이 되면, N 채널 MOS 트랜지스터(222 ∼ 224)가 도통하여 데이터 버스선 DBL2, /DBL2는 「L」 레벨(접지 전위 VSS)에 이퀄라이즈된다. 이퀄라이저(221)는 데이터 버스 DB0 ∼ DB3, DB6 각각에 설치된다.
도 31은 도 29에 도시한 RD 버퍼(157c) 및 도 30에 도시한 이퀄라이저(221)의 통상의 판독 동작을 나타내는 타임차트이다. 도 31에서 통상의 판독 동작 시는 신호 TE는 「L」 레벨로 고정된다. 따라서, NOR 게이트(215, 216)는 각각 신호 ZZDRV, ZDRV에 대하여 인버터로서 동작한다. 초기 상태에서는 신호 ZDRV, ZZDRV는 「H」 레벨로 되어 있으며, MOS 트랜지스터(217 ∼ 220)는 모두 비도통으로 되어 있다. 또한, 이퀄라이즈가 종료하여 N 채널 MOS 트랜지스터(222 ∼ 224)는 비도통으로 되어 있고, 데이터 버스선 DBL2, /DBL2는 모두 「L」 레벨이 되며 또한 하이 임피던스 상태로 되어 있다.
어느 시각에서 메모리셀의 데이터가 판독되며 예를 들면 신호 ZDRV가 「L」 레벨이 되면, MOS 트랜지스터(217, 220)가 도통하여 데이터 버스선 DBL2, /DBL2는 각각 「H」 레벨 및 「L」 레벨이 된다. 데이터 버스선 DBL2와 /DBL2의 전위가 비교되며 비교 결과에 따른 레벨의 신호가 판독 데이터로서 외부로 출력된다.
도 32는 도 29에 도시한 RD 버퍼(157c) 및 도 30에 도시한 이퀄라이저(221)의 MBT 시의 판독 동작을 나타내는 타임차트이다. MBT 시는 RD 버퍼(157c)는 셀렉터(158c)에 의해서 데이터 버스 DB6과 접속된다. 도 32에서 MBT 시에는 신호 TE는「H」 레벨로 고정된다. 따라서, NOR 게이트(215, 216)의 출력 신호 φ215, φ216은 「L」 레벨이 되며, N 채널 MOS 트랜지스터(219, 220)는 비도통 상태로 고정된다. 초기 상태에서는 신호 ZDRV, ZZDRV가 「H」 레벨로 되어 있으며, P 채널 MOS 트랜지스터(217, 218)는 비도통으로 되어 있다. 또한, 이퀄라이즈가 종료하여 N 채널 MOS 트랜지스터(222 ∼ 224)는 비도통으로 되어 있고, 데이터 버스선 DBL6, /DBL6은 모두 「L」 레벨이 되며 또한 하이 임피던스 상태로 되어 있다.
어느 시각에서 메모리셀의 데이터가 판독되며, 예를 들면 신호 ZDRV가 「L」 레벨이 되면, MOS 트랜지스터(217 ∼ 220) 중 MOS 트랜지스터(217)만이 도통하여 데이터 버스선 DBL6이 「L」 레벨이 된다. 데이터 버스선/DBL6은 「L」 레벨로 또한 하이 임피던스 상태대로 변화하지 않는다. 이 때, RD 버퍼(157a)에 의해서도 데이터 버스 DB6이 구동된다. MBT에서의 기입 동작 시는 데이터 버스 DB6으로부터셀렉터(151a, 151c), WD 증폭기(152a, 152c), 라이트 버퍼(153a, 153c) 및 글로벌 IO선쌍 GIO0, GIO2를 통하여 2개의 메모리셀에 동일 데이터를 기입하고 있다.
따라서, MBT에서의 판독 동작 시는 2개의 메모리셀이 정상이면 글로벌 IO선쌍 GIO0, GIO2에 동일한 데이터가 판독되며 데이터 버스선 DBL6, /DBL6 중 한쪽 데이터 버스선(예를 들면 DBL6)만이 「H」 레벨로 된다. 그러나, 2개의 메모리셀 중 한쪽이 불량이면, 글로벌 IO선쌍 GIO0, GIO2로 서로 다른 데이터가 판독되며, 데이터 버스선 DBL6, /DBL6 양쪽이 「H」 레벨로 된다. 따라서, 데이터 버스선 DBL6과 /DBL6의 레벨을 비교함으로써, 2개의 메모리셀이 정상인지의 여부를 판정할 수 있으며 판정 결과에 따른 레벨의 신호가 외부로 출력된다.
종래의 SDRAM은 이상과 같이 구성되어 있었으므로, 이하와 같은 문제가 있었다. 즉, 글로벌 IO선쌍 GIO0 ∼ GIO3과 전치 증폭기(154a ∼ 154d)의 입출력 노드 N161, N162이 직접 접속되어 있으므로, 고속 동작을 하게 하려면 글로벌 IO선쌍 GIO0 ∼ GIO3의 이퀄라이즈가 불충분해지며 판독 동작이 불안정해진다는 문제가 있었다.
또한, CL 시프터(155a ∼ 155d)와 RD 버퍼(157a ∼ 157d) 간에 셀렉터(156a ∼ 156d)가 설치되었으므로 레이아웃이 복잡해지며 레이아웃 면적이 크다고 하는 문제가 있었다.
또한, 데이터 버스선 DBL, /DBL 각각을 전원 전위 VCC 또는 접지 전위 VSS에 구동시키고 있었으므로 소비 전류가 크다고 하는 문제가 있었다.
그런 까닭에, 본 발명의 주된 목적은 안정된 판독 동작이 가능하며, 레이아웃 면적이 작고 소비 전류가 작은 반도체 기억 장치를 제공하는 것이다.
본 발명의 일 국면으로는, 데이터 전달선쌍의 다른쪽단과 전치 증폭기의 입출력 노드쌍 간에 접속되며, 소정 시간만큼 펄스적으로 도통하여 데이터 전달선쌍 간에 생긴 전위차를 전치 증폭기의 입출력 노드쌍에 제공하기 위한 스위칭 소자쌍이 설치된다. 따라서, 스위칭 소자쌍이 펄스적으로 도통한 직후에 데이터 전달선쌍의 이퀄라이즈를 개시할 수 있으므로 용량이 큰 데이터 전달선쌍의 이퀄라이즈 기간을 길게 취할 수 있어 판독 동작의 안정화를 도모할 수 있다.
바람직하게는, 스위칭 소자쌍이 펄스적으로 도통한 후의 제1 이퀄라이즈 기간에 데이터 전달선쌍의 전위를 프리차지 전위에 이퀄라이즈하는 제1 이퀄라이저와, 스위칭 소자쌍이 펄스적으로 도통하기 전의 제2 이퀄라이즈 기간에 전치 증폭기의 입출력 노드쌍의 전위를 프리차지 전위에 이퀄라이즈하는 제2 이퀄라이저가 또한 설치된다. 이에 따라, 데이터 전달선쌍과 전치 증폭기의 입출력 노드쌍을 별도로 이퀄라이즈할 수 있다.
또한 바람직하게는, 메모리 어레이 방법 데이터 전달선은 복수조 설치되며, 어드레스 신호에 따라서 복수의 데이터 전달선쌍 중 어느 하나의 데이터 전달선쌍을 선택하고, 그 데이터 전달선쌍에 대응하는 스위칭 소자쌍을 상기 소정 시간만큼 펄스적으로 도통시키는 선택 회로가 또한 설치된다. 이 경우는 복수의 데이터 전달선쌍 중의 어드레스 신호에 의해 계정된 데이터 전달선쌍만이 전치 증폭기의 입출력 노드쌍에 펄스적으로 접속된다.
또한 바람직하게는, 데이터 전달선의 다른쪽단과 전치 증폭기의 입출력 노드쌍이 펄스적으로 접속된 후의 제1 이퀄라이즈 기간에 각 데이터 전달선쌍 간의 전위를 프리차지 전위에 이퀄라이즈하는 제1 이퀄라이저와, 데이터 전달선쌍의 다른쪽단과 전치 증폭기의 입출력 노드쌍이 펄스적으로 접속되기 전의 제2 이퀄라이즈 기간에 전치 증폭기의 입출력 노드쌍의 전위를 프리차지 전위에 이퀄라이즈하는 제2 이퀄라이저가 또한 설치된다. 이에 따라, 각 데이터 전달선쌍과 전치 증폭기의 입출력 노드쌍을 별도로 이퀄라이즈할 수 있다.
본 발명의 다른 국면으로는, 제1 판독 모드 시에는 N조의 데이터 전달선쌍의 다른쪽단과 N조의 전치 증폭기의 입출력 노드쌍을 각각 접속하고, 제2 판독 모드 시는 어드레스 신호에 따라서 N조의 데이터 전달선쌍 중 M조의 데이터 전달선쌍을 선택하고, 선택한 M조의 데이터 전달선쌍의 다른쪽단을 각각 미리 선택된 M조의 전치 증폭기의 입출력 노드쌍에 접속하는 셀렉터가 설치된다. 따라서, N조의 전치 증폭기와 N조의 전달 회로 간에 셀렉터가 설치되어 있던 종래에 비하여, 레이아웃이 간단화 및 레이아웃 면적의 축소화를 도모할 수 있다.
바람직하게는, 테스트 모드 시에 N조의 전치 증폭기의 출력 데이터 신호의 논리가 일치하고 있는지의 여부를 판정하고, 일치하고 있는 경우에는 선택된 N개의 메모리셀은 정상인 것을 나타내는 신호를 출력하고, 일치하지 않은 경우에는 선택된 N개의 메모리셀 중 적어도 하나의 메모리셀이 불량인 것을 나타내는 신호를 출력하는 판정 회로가 또한 설치된다. 이 경우에는 N개의 메모리셀이 정상인지의 여부를 동시에 테스트할 수 있다.
본 발명의 또 다른 국면으로는, 판독 회로에 의해서 판독된 데이터가 제1 논리인 경우에는 데이터 전달선쌍에 포함되는 제1 및 제2 데이터 전달선의 한쪽 끝에 각각 제1 및 제2 전위를 소정 시간만큼 펄스적으로 제공하여 제1 및 제2 데이터 전달선을 각각 제1 및 제2 전위 간의 제3 및 제4 전위로 하고, 그 데이터가 제2 논리인 경우에는 제1 및 제2 데이터 전달선의 한쪽 끝에 각각 제2 및 제1 전위를 소정 시간만큼 펄스적으로 제공하여 제1 및 제2 데이터 전달선을 각각 제4 및 제3 전위로 하는 제1 구동 회로가 설치된다. 따라서, 제1 및 제2 데이터 전달선 각각을 제1 또는 제2 전위로 하고 있던 종래에 비하여, 소비 전류가 적게 해결된다.
바람직하게는, 제1 구동 회로는 각각이 전원 전압에 의해 구동되는 직렬 접속된 복수의 인버터를 갖는 지연 회로를 포함하고, 상기 소정 시간은 판독 회로의 판독 동작에 동기한 신호가 지연 회로에 입력되고나서 출력되기까지의 시간이다. 이 경우에는 전원 전위가 저하했을 때는 지연 회로의 지연 시간이 길어져서 데이터 전달선의 충방전 시간이 길어지므로, 전원 전압의 저하에 의해 제1 및 제2 데이터 전달선의 전위 진폭이 작아지는 것을 방지할 수 있다.
또한 바람직하게는, 제1 및 제2 데이터 전달선에 제1 및 제2 전위가 제공되기 전의 이퀄라이즈 기간에서 제1 및 제2 데이터 전달선의 전위를 제1 및 제2 전위 간의 미리 정해진 프리차지 전위에 이퀄라이즈하는 이퀄라이저가 또한 설치된다. 이 경우에는 판독 동작의 안정화를 도모할 수 있다.
또한 바람직하게는, 이퀄라이저는 다이오드 소자와, 이퀄라이즈 기간에서 제1 및 제2 데이터 전달선과 제2 전위의 라인 간에 다이오드 소자를 접속하는 접속회로를 포함한다. 이 경우에는, 프리차지용 전원이 불필요해지므로 구성의 간단화를 도모할 수 있다.
또한 바람직하게는 이퀄라이저는 복수 설치되며, 복수의 이퀄라이저는 제1 및 제2 데이터 전달선의 연장 방향으로 분산 배치된다. 이 경우에는 제1 및 제2 데이터 전달선의 이퀄라이즈를 고속으로 행할 수 있다.
또한 바람직하게는, 이퀄라이즈 기간에 있어서 제1 및 제2 데이터 전달선 간을 접속하는 서브 이퀄라이저가 또한 설치된다. 이 경우에는 제1 및 제2 데이터 전달선의 이퀄라이즈를 보다 고속으로 행할 수 있다.
또한 바람직하게는 서브 이퀄라이저는 복수 설치되며, 복수의 서브 이퀄라이저는 제1 및 제2 데이터 전달선의 연장 방향으로 분산 배치된다. 이 경우에는 제1 및 제2 데이터 전달선의 이퀄라이즈를 더욱 고속으로 행할 수 있다.
또한 바람직하게는, 테스트 모드 시에는 복수의 서브 이퀄라이저의 전부를 활성화시켜서, 통상 동작 시는 복수의 서브 이퀄라이저 중 미리 선택된 서브 이퀄라이저만을 활성화시키는 제어 회로가 또한 설치된다. 이 경우에는 통상 동작 시와 테스트 모드 시의 이퀄라이즈 기간을 같게 할 수 있다.
또한 바람직하게는, 테스트 모드 시에 활성화되며 판독 회로에 의해서 판독된 데이터가 제1 논리인 경우에는 제1 데이터 전달선을 제1 전위로 하고, 그 데이터가 제2 논리인 경우에는 제2 데이터 전달선을 제1 전위로 하는 제2 구동 회로와, 제1 및 제2 데이터 전달선의 전위에 기초하여, 선택된 메모리셀이 정상인지의 여부를 판정하는 판정 회로가 또한 설치된다. 이 경우에는 제1 및 제2 데이터 전달선각각을 프리차지 전위 또는 제1 전위로 하므로 테스트 동작의 안정화를 도모할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 SDRAM의 개략 구성을 나타내는 블록도.
도 2는 도 1에 도시한 SDRAM의 칩 레이아웃을 나타내는 블록도.
도 3a ∼ 도 3b는 도 2에 도시한 메모리 매트 MM1a의 구성을 나타내는 도면
도 4는 도 3a에 도시한 Z부의 확대도.
도 5는 도 4에 도시한 메모리 블록 MK2의 구성을 나타내는 회로 블록도.
도 6a ∼ 도 6g는 도 1 ∼ 도 5에 도시한 SDRAM의 연속 판독 동작을 나타내는 타임 차트.
도 7a ∼ 도 7g는 도 1 ∼ 도 5에 도시한 SDRAM의 연속 기입 동작을 나타내는 타임 차트.
도 8은 도 2에 도시한 로컬 컬럼 회로의 구성을 나타내는 블록도.
도 9는 도 8에 도시한 셀렉터(24c)의 구성을 나타내는 회로도.
도 10은 도 8에 도시한 전치 증폭기(25c)의 구성을 나타내는 회로도.
도 11a ∼ 도 11h는 도 9에 도시한 셀렉터 및 도 10에 도시한 전치 증폭기의 동작을 나타내는 타임차트.
도 12는 도 8에 도시한 마스터 래치 회로(26c) 및 슬레이브 래치 회로(27c)의 구성을 나타내는 회로도.
도 13은 도 8에 도시한 RD 버퍼(28c)의 구성을 나타내는 회로도.
도 14a ∼ 도 14h는 도 13에 도시한 RD 버퍼(28c)의 동작을 나타내는 타임차트.
도 15는 도 8에 도시한 MBT 버퍼(29c)의 구성을 나타내는 회로도.
도 16a ∼ 도 16h는 도 15에 도시한 MBT 버퍼(29c)의 동작을 나타내는 타임차트.
도 17은 도 8에 도시한 데이터 버스의 이퀄라이즈 방법을 설명하기 위한 회로 블록도.
도 18은 도 17에 도시한 이퀄라이저(111)의 구성을 나타내는 회로도.
도 19는 도 17에 도시한 이퀄라이저(112)의 구성을 나타내는 회로도.
도 20은 도 17 ∼ 도 19에서 나타낸 데이터 버스의 이퀄라이즈 방법을 설명하기 위한 타임차트.
도 21은 도 19에 도시한 이퀄라이저(112)의 변경예를 나타내는 회로도.
도 22는 도 1에 도시한 IO 버퍼(8)의 구성을 나타내는 블록도.
도 23은 도 22에 도시한 데이터 출력 회로의 MBT 시의 동작을 설명하기 위한 회로 블록도.
도 24는 종래의 SDRAM의 주요부를 나타내는 블록도.
도 25는 도 24에 도시한 전치 증폭기(154c) 및 CL 시프터(155c)의 구성을 나타내는 회로 블록도.
도 26은 도 24에 도시한 신호 PAE0 ∼ PAE3의 생성 방법을 설명하기 위한 블록도.
도 27은 도 24에 도시한 셀렉터(156c)의 구성을 나타내는 회로도.
도 28은 도 27에 도시한 신호 RDRV4, RDRV48, RDRV4816의 생성 방법을 설명하기 위한 회로도.
도 29는 도 24에 도시한 RD 버퍼(157c)의 구성을 나타내는 회로도.
도 30은 도 24에 도시한 데이터 버스를 이퀄라이즈하기 위한 이퀄라이저의 구성을 나타내는 회로도.
도 31은 도 29에 도시한 RD 버퍼 및 도 30에 도시한 이퀄라이저의 통상의 판독 동작을 나타내는 타임차트.
도 32는 도 29에 도시한 RD 버퍼 및 도 30에 도시한 이퀄라이저의 MBT 시에서의 판독 동작을 나타내는 타임차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 클럭 버퍼
2 : 제어 신호 버퍼
3 : 어드레스 버퍼
4 : 모들 레지스터
5 : 제어 회로
7a - 7d : 판독/기입 회로
8 : I/O 버퍼
11a - 11d : 로우 디코더
12a - 12d : 컬럼 디코더
13a - 13d : 컬럼 프리 디코더
14a - 14d : 로컬 컬럼 회로
21a - 21d : 셀렉터
22a - 22d : WD 증폭기
23a - 23d : 라이트 버퍼
25a - 25d : 전치 증폭기
26a - 26d :마스터 래치 회로
28a - 28d : RD 버퍼
도 1은 본 발명의 일 실시 형태에 따른 SDRAM의 개략 구성을 나타내는 블록도이다. 도 1에서, 이 SDRAM은 클럭 버퍼(1), 제어 신호 버퍼(2), 어드레스 버퍼(3), 모드 레지스터(4), 제어 회로(5), 4개의 메모리 어레이(6a ∼ 6d ; 뱅크＃1 ∼ ＃4), 4개의 판독/기입 회로(7a ∼ 7d), I/O 버퍼(8)를 포함한다.
클럭 버퍼(1)는 외부 제어 신호 CKE에 의해서 활성화되며, 외부 클럭 신호 CLK를 제어 신호 버퍼(2), 어드레스 버퍼(3) 및 제어 회로(5)에 전달시킨다. 제어 신호 버퍼(2)는 클럭 버퍼(1)로부터의 외부 클럭 신호 CLK에 동기하여 외부 제어 신호/CS, /RAS, /CAS, /WE, DQM을 래치하고 제어 회로(5)에 제공한다. 어드레스 버퍼(3)는, 클럭 버퍼(1)로부터의 외부 클럭 신호 CLK에 동기하고, 외부 어드레스 신호 A0 ∼ A12 및 뱅크 선택 신호 BA0, BA1을 래치하고 제어 회로(5)에 제공한다.
모드 레지스터(4)는 외부 어드레스 신호 A0 ∼ A12에 의해서 지시된 모드를 기억하고 그 모드에 따른 내부 커맨드 신호를 출력한다. 메모리 어레이(6a ∼ 6d) 각각은 행렬형으로 배열되며, 각각이 1 비트의 데이터를 기억하는 복수의 메모리셀을 포함한다. 복수의 메모리셀은 미리 n개(단지, n은 4, 8 및 16으로부터 미리 선택된 수이다)씩 그룹화되어 있다.
제어 회로(5)는 클럭 버퍼(1), 제어 신호 버퍼(2), 어드레스 버퍼(3) 및 모드 레지스터(4)로부터의 신호에 따라서 여러가지의 내부 신호를 생성하고, SDRAM전체를 제어한다. 제어 회로(5)는 판독 동작 시 및 기입 동작 시에는 뱅크 선택 신호 BA0, BA1에 따라서 4개의 메모리 어레이(6a ∼ 6d) 중 어느 하나의 메모리 어레이를 선택하고, 어드레스 신호 A0 ∼ A12에 따라서 그 메모리 어레이 중 n개의 메모리셀을 선택한다.
판독/기입 회로(7a ∼ 7d)는 판독 동작 시는 제어 회로(5)에 의해서 선택된 n개의 메모리셀에서부터 데이터 Q1 ∼ Qn을 판독하고, 기입 동작 시에는 제어 회로(5)에 의해서 선택된 n개의 메모리셀에 데이터 D1 ∼ Dn을 기입한다. 판독/기입 회로(7a ∼ 7d)는 데이터 버스 DB0 ∼ DB15를 통해 I/O 버퍼(8)에 결합된다.
I/O 버퍼(8)는 판독 동작 시는 판독/기입 회로(7a ∼ 7d)로부터의 판독 데이터 Q1 ∼ Qn을 외부로 출력하고, 기입 동작 시에는 외부에서 입력된 데이터 D1 ∼ Dn을 판독/기입 회로(7a ∼ 7d)에 제공한다.
도 2는 도 1에 도시한 SDRAM의 칩 레이아웃을 나타낸 도면이다. 도 2에서 SDRAM은 장방형 반도체 기판(10)의 네 구석에 각각 배치된 4개의 메모리 매트 MM1 ∼ MM4를 포함한다. 이 SDRAM은 256M비트의 기억 용량을 가지며, 메모리 매트 MM1 ∼ MM4 각각은 64M비트의 기억 용량을 갖는다. 메모리 매트 MM1 ∼ MM4는 더욱 각각 칩 긴변 방향으로 4개의 메모리 매트 MM1a ∼ MM1d, …, MM4a ∼ MM4d로 분할되어 있으며, 메모리 매트 MM1b와 MM1c, …, MM4b와 MM4c 간에는 각각 로우 디코더(11a ∼ 11d)가 배치되어 있다.
또한, 메모리 매트 MM1 ∼ MM4의 칩 중앙측에는 각각 컬럼 디코더(12a ∼ 12d), 컬럼 프리디코더(13a ∼ 13d) 및 로컬 컬럼 회로(14a ∼ 14d)가 배치되어 있다. 칩 중앙부에는 신호 A0 ∼ A12, BA0, BA1, CLK, CKE, /CS, /RAS, /CAS, /WE, DQM을 입력하기 위한 복수의 패드(15) 및 데이터 입출력용의 복수의 패드(16)가 칩 긴변 방향으로 배열되어 있다. 패드(15, 16) 열의 양측에는 데이터 버스 DB0 ∼ DB7, DB8 ∼ DB15가 각각 배치되어 있다. 데이터 버스 DB0 ∼ DB7과 DB8 ∼ DB15는 메모리 매트 MM1 ∼ MM4 각각과 데이터의 수수를 행하기 위해서 각 메모리 매트 MM의 중앙부에서 교차되어 있다.
여기서, 메모리 매트 MM1 ∼ MM4는 각각 도 1의 메모리 어레이(6a ∼ 6d)를 포함한다. 로우 디코더(11a ∼ 11d), 컬럼 디코더(12a ∼ 12d) 및 컬럼 프리디코더(13a ∼ 13d)는 도 1의 제어 회로(5)에 포함된다. 또한, 로컬 컬럼 회로(14a ∼ 14d)는 도 1의 판독/기입 회로(7a ∼ 7d)에 포함된다.
메모리 매트 MM1a는 도 3a 및 도 3b에 도시한 바와 같이, 칩 짧은변 방향(Y 방향)에 16의 메모리 어레이 MA1 ∼ MA16으로 분할되며, 메모리 어레이 MA1 ∼ MA16의 각각은 칩 긴변 방향(X 방향)으로 8개의 메모리 블록 MK로 분할되어 있다. 즉, 메모리 매트 MM1a는 16행 8열의 메모리 블록 MK로 분할되어 있다. 컬럼 디코더(12a)에 가까운 쪽의 8개의 메모리 어레이 MA1 ∼ MA8은 제1 메모리 어레이 그룹 G1을 구성하고, 컬럼 디코더(12b)에서 먼 쪽의 8개의 메모리 어레이 MA9 ∼ MA16은 제2 메모리 어레이 그룹 G2를 구성한다.
각 메모리 어레이 MA는 도면 중 X 방향으로 연장하는 복수의 워드선 WL과, 도면 중 Y 방향으로 연장하는 복수의 비트선쌍 BLP를 포함한다. 각 워드선 WL의 한쪽 끝은 로우 디코더(11a)에 접속된다. 참조 번호 16의 메모리 어레이 MA1 ∼MA16에 공통으로 복수의 열 선택선 CSL이 설치되며, 각 열 선택선 CSL의 한쪽 끝은 컬럼 디코더(12a)에 접속된다.
메모리 어레이 MA1 ∼ MA16의 각 사이 및 이들 양측에 X 방향으로 연장하는 로컬 IO선쌍 LIO가 배치되며, 짝수번 열의 메모리 블록 MK에 따라서 Y 방향으로 연장하는 글로벌 IO선쌍 GIO0 ∼ GIO3이 각각 배치된다. 각 로컬 IO선쌍 LIO와 4조의 글로벌 IO선쌍 GIO0 ∼ GIO3 중 어느 하나의 글로벌 IO선쌍 CIO 간에 블록 선택 스위치 BS가 배치된다. 로컬 IO선쌍 LIO는 인접하는 2개의 메모리 어레이 MA에 의해서 공유된다. 2조의 글로벌 IO선쌍 GIO는 1개의 메모리 어레이 그룹 G1 또는 G2에 의해 이용된다.
열 선택선 CSL은 메모리 매트 MM1a에서 1개가 선택 상태가 된다. 1개의 열 선택선 CSL은 칩 중앙부에서부터 먼 메모리 어레이 그룹 C2에서 2개의 비트선쌍 BLP를 선택하여 대응하는 로컬 IO선쌍 LIO에 접속하고 또한 칩 중앙부에 가까운 메모리 어레이 그룹 G1에서 2개의 비트선쌍 BLP를 선택하여 대응하는 로컬 IO선쌍 LIO로 접속한다.
즉, 1개의 열 선택선 CSL에 의해 4개의 비트선쌍 BLP가 선택 상태가 되며, 로컬 IO선쌍 LIO를 통하여 4개의 글로벌 IO선쌍 GIO에 접속된다. 뱅크 ＃1 즉 메모리 매트 MM1이 선택된 경우에는 메모리 매트 MM1a ∼ MM1d 각각에서 4조의 비트선쌍 BLP가 선택되기 때문에, 합계 16조의 비트선쌍 BLP가 선택되게 되며, 전체 합계 16 비트의 메모리셀에 동시에 액세스하는 것이 가능하다.
도 4는 도 3a의 Z부의 확대도이다. 도 4에 있어서, 이 SDRAM에서는 소위 교대 배치형 공유 감지 증폭기 방식이 채용되고 있다. 즉, 메모리 블록 MK1과 MK2로 공용되는 로컬 IO선쌍 LIO2와 감지 증폭기열 SAC2가 메모리 블록 MK1과 MK2 간의 영역으로 설치된다. 감지 증폭기 열 SAC2의 감지 증폭기 SA는 메모리 블록 MK1 및 MK2의 예를 들면 짝수번의 비트선쌍 BLP에 대응하여 설치된다.
또한, 메모리 블록 MK2와 MK3으로 공용되는 로컬 IO선쌍 LIO3과 감지 증폭기열 SAC3이 메모리 블록 MK2와 MK3 간의 영역으로 설치된다. 감지 증폭기 열 SAC3의 감지 증폭기 SA는 메모리 블록 MK2 및 MK3의 예를 들면 홀수번의 비트선쌍 BLP에 대응하여 설치된다.
예를 들면 메모리 블록 MK2가 선택된 경우에는 도 4에 도시한 바와 같이, 감지 증폭기열 SAC2 및 SAC3의 각 감지 증폭기 SA는 메모리 블록 MK2가 대응하는 비트선쌍 BLP와 접속된다. 감지 증폭기 SAC2 중 선택된 열에 대응하는 감지 증폭기 SA는 로컬 IO선쌍 LIO2에 접속되며 또한 블록 선택 스위치 BS를 통하여 글로벌 IO선쌍 GIO2에 접속된다. 또한, 감지 증폭기열 SAC3 중 선택된 열에 대응하는 감지 증폭기 SA는 로컬 IO선쌍 LIO3에 접속되며 또한 도시하지 않은 블록 선택 스위치 BS를 통하여 도시하지 않은 글로벌 IO선쌍 GIO에 접속된다.
도 5는 1개의 메모리 블록 MK2에 관련하는 부분의 구성을 나타내는 일부 생략한 회로도이다. 도 5에서는 간단화를 위해, 메모리 블록 MK2 중 로컬 IO선쌍 LIO2 및 감지 증폭기열 SAC2에 관련하는 부분만이 나타나고, 로컬 IO선쌍 LIO3 및 감지 증폭기 열 SAC3에 관련하는 부분은 생략된다.
도 5를 참조하여, 메모리 블록 MK2는 로우 디코더(11a)에서부터의 행 선택신호가 전달되는 워드선 WL과, 이 워드선 WL과 교차하는 방향으로 배치되는 비트선쌍 BLP와, 워드선 WL과 비트선쌍 BLP의 교차부에 대응하여 배치되는 다이내믹형 메모리셀 MC를 포함한다. 메모리셀 MC는 액세스용 트랜지스터와, 정보 기억용 캐패시터를 포함한다. 비트선쌍 BLP는 서로 상보적인 신호가 전달되는 비트선 BL 및 /BL을 포함한다.
도시하지 않은 메모리 블록 MK1의 로컬 IO선쌍 LIO2측의 단부에 어레이 선택 게이트 SAG1이 배치되며, 메모리 블록 MK2의 로컬 IO선쌍 LIO2측의 단부에 어레이 선택 게이트 SAG2가 배치된다. 어레이 선택 게이트 SAG1은 어레이 선택 신호 φA1에 응답하여 도통 상태가 되며, 어레이 선택 게이트 SAG2는 어레이 선택 신호 φA2에 응답하여 도통 상태가 된다. 메모리 블록 MK1 및 MK2의 비트선쌍 BLP는 각각 어레이 선택 게이트 SAG1 및 SAG2를 통하여 감지 증폭기 SAC2의 감지 증폭기 SA에 접속된다. 감지 증폭기 SA는 감지 증폭기 활성화 신호 S0N에 의해서 활성화된다.
각 감지 증폭기 SA에 대하여, 이 감지 증폭기 SA에 접속된 비트선 BL, /BL에 프리차지 전위 VCC/2를 제공하기 위한 비트선 이퀄라이저 EQB2가 설치된다. 비트선 이퀄라이저 EQB2는 데이터 판독 동작 시에서 감지 증폭기 SA가 활성화되기까지의 기간에 비트선 이퀄라이즈 신호 BLEQ에 의해서 활성화된다.
또한, 각 감지 증폭기 SA에 대하여 이 감지 증폭기 SA에 의해 검지 증폭된 데이터를 로컬 IO선쌍 LIO2로 전달하기 위한 열 선택 게이트 CSG2가 설치된다. 로컬 IO선쌍 LIO2에는 로컬 IO선 이퀄라이즈 신호 LIOEQ에 의해서 활성화되며, 로컬 IO선쌍 LIO2에 프리차지 전위 VCC를 제공하기 위한 로컬 IO선 이퀄라이저 EQL2가설치된다. 로컬 IO선쌍 LIO2와 글로벌 IO선쌍 GIO2 간에 블록 선택 신호 φB에 응답하여 도통하는 블록 선택 스위치 BS가 설치된다. 글로벌 IO선쌍 GIO2에는 글로벌 IO선 이퀄라이즈 신호 GIOEQ에 의해서 활성화되며, 글로벌 IO선쌍 GIO2에 프리차지 전위 VCC를 제공하기 위한 글로벌 IO선 이퀄라이저 EQG2가 설치된다.
다음에, 동작에 대하여 간단하게 설명한다. 우선 이퀄라이즈 신호 BLEQ, LIOEQ, GIOEQ가 「L」 레벨로 되어 비트선쌍 BLP, 로컬 IO선쌍 LIO 및 글로벌 IO선쌍 GIO의 이퀄라이즈는 정지되며, 로우 디코더(11a)에 의해서 1개의 워드선 WL이 선택된다. 선택된 워드선 WL이 메모리 블록 MK2에 포함되어 있는 경우, 어레이 선택 신호 φA2가 활성화 레벨이 되며, 메모리 블록 MK2에 포함되는 비트선쌍 BLP가 감지 증폭기 열 SAC2의 감지 증폭기 SA에 접속된다. 메모리 블록 MK1에 대하여 설치된 어레이 선택 게이트 SAG1은 비도통 상태가 된다. 메모리 블록 MK1은 프리차지 상태를 유지한다.
메모리 블록 MK2에서는 각 비트선쌍 BLP에서 메모리셀 데이터가 나타난 후, 감지 증폭기 SA가 활성화되며, 이 메모리셀 데이터를 검지 증폭한다.
계속해서, 열 선택선 CSL이 활성화 레벨인 「H」 레벨로 상승되면, 1조의 열 선택 게이트 CSG2가 도통하고, 감지 증폭기 SA에서 검지 증폭된 데이터가 로컬 IO선쌍 LIO2로 전달된다.
계속해서, 블록 선택 신호 φB가 활성화 레벨인 「H」 레벨이 되며, 로컬 IO선쌍 LIO2가 글로벌 IO선쌍 GIO2에 접속된다. 데이터 판독 동작 시에서는 이 글로벌 IO선쌍 GIO2의 데이터가 로컬 컬럼 회로(14a), 데이터 버스 DB 및 입출력패드(16)를 통하여 외부에 출력된다. 데이터 기입 동작 시에서는 외부에서 입출력 패드(16), 데이터 버스 DB 및 로컬 컬럼 회로(14a)를 통하여 주어진 기입 데이터가 글로벌 IO선쌍 GIO2 및 로컬 IO선쌍 LIO2를 통하여 선택된 비트선쌍 BLP로 전달되며 메모리셀 MC로의 데이터의 기입이 실행된다.
블록 선택 신호 φB는 선택 워드선 WL이 속하는 메모리 블록 MK2에 대해서만 활성화 레벨이 된다. 어레이 선택 신호 φA1 및 φA2도 마찬가지이다. 블록 선택 신호 φB 및 어레이 선택 신호 φA1, φA2는 행 어드레스 신호의 소정수의 비트(예를 들면 4 비트)를 이용하여 생성할 수 있다.
도 6a ∼ 도 6g는 이러한 SDRAM에서 연속하여 8 비트의 데이터를 판독하는 동작을 행할 때의 외부 신호의 상태를 나타내는 타임차트이다. 또, 연속적으로 판독되거나 또는 기입되는 데이터의 비트수는 버스트 길이라고 불리며 SDRAM에서는 모드 레지스터(4)에 의해서 변경하는 것이 가능하다.
SDRAM에서는 외부 클럭 신호 CLK의 상승 엣지로 외부 제어 신호나 어드레스 신호 A0 ∼ A12 등이 취득된다. 어드레스 신호 A0 ∼ A12는 시분할적으로 다중화된 행 어드레스 신호 X와 열 어드레스 신호 Y를 포함한다.
사이클(1)에서의 클럭 신호 CLK의 상승 엣지에서 신호/RAS가 활성화 레벨인 「L」 레벨, 신호/CAS, /WE가 「H」 레벨이면, 그 때의 어드레스 신호 A0 ∼ A12가 행 어드레스 신호 Xa로서 취득된다.
계속해서, 사이클(4)에서의 클럭 신호 CLK의 상승 엣지에 있어서, 신호/CAS는 활성화 레벨인 「L」 레벨이면, 그 때의 어드레스 신호 A0 ∼ A12가 열 어드레스 신호 Yb로서 취득된다. 이 취득된 행 어드레스 신호 Xa 및 열 어드레스 신호 Yb에 따라서 SDRAM 내에서 행 및 열 선택 동작이 실시된다. 신호/RAS가 「L」 레벨로 하강하고나서 소정의 클럭 기간(도 6에서는 6 클럭 사이클)이 경과한 후, 최초의 데이터 B0이 출력된다. 이후, 클럭 신호 CLK의 하강에 응답하여 데이터 b1 ∼ b7이 순차 출력된다.
도 7a ∼ 도 7g는 SDRAM에서 연속하여 8 비트의 데이터를 기입하는 동작을 행할 때의 외부 신호의 상태를 나타내는 타임차트이다.
기입 동작에서는 행 어드레스 신호 Xa의 취득은 데이터 판독 시와 마찬가지이다. 즉, 사이클(1)에서의 클럭 신호 CLK의 상승 엣지에서 신호/RAS는 활성화 레벨인 「L」 레벨, 신호/CAS, /WE가 「H」 레벨이면, 그 때의 어드레스 신호 A0 ∼ A12가 행 어드레스 신호 Xa로서 취득된다. 사이클(4)에서의 클럭 신호 CLK의 상승 엣지에 있어서 신호/CAS, /WE가 모두 활성화 레벨의 「L」 레벨이면, 열 어드레스 신호 Yb가 취득됨과 함께, 그 때 주어진 데이터 b0이 최초의 기입 데이터로서 취득된다. 이 신호/RAS, /CAS의 상승 엣지에 응답하여 SDRAM 내부에서 행 및 열 선택 동작이 실행된다. 클럭 신호 CLK에 동기하여 순차 입력 데이터 b1 ∼ b7이 입력되며 순차 메모리셀에 이 입력 데이터가 기입된다.
이하, 본 발명의 특징이 되는 데이터의 판독/기입에 관련하는 부분에 대하여 상세하게 설명한다. 도 8은 도 2에 도시한 로컬 컬럼 회로(14a) 중 메모리 매트 MM1a에 대응하는 부분을 나타내는 블록도이다. 도 8에서, 이 로컬 컬럼 회로(14a)는 셀렉터(21a ∼ 21d), WD 증폭기(22a ∼ 22d) 및 라이트 버퍼(23a ∼ 23b)를 포함한다.
셀렉터(21a ∼ 21d)는 ×4 구성에서의 기입 동작 시에는 데이터 버스 DB2를 WD 증폭기(22a ∼ 22d)에 접속하고, ×8 구성에서의 기입 동작 시에는 데이터 버스 DB0을 WD 증폭기(22a, 22b)에 접속함과 함께 데이터 버스 DB2를 WD 증폭기(22c, 22d)에 접속하고, ×16 구성에서의 기입 동작 시에는 데이터 버스 DB0 ∼ DB3을 각각 WD 증폭기(22a ∼ 22d)에 접속하고, MBT 시에는 데이터 버스 DB2를 WD 증폭기(22b, 22d)에 접속함과 함께 데이터 버스 DB6을 WD 증폭기(22a, 22c)에 접속한다.
WD 증폭기(22a ∼ 22d)는 각각, 신호 CBS0 ∼ CBS3이 활성화 레벨인 「H」 레벨이 된 것에 따라서 활성화되며, 외부에서부터 데이터 버스 DB0 ∼ DB3, DB6을 통하여 주어진 데이터를 증폭하여 라이트 버퍼(23a ∼ 23d)에 제공한다. 신호 CBS0 ∼ CBS3은 컬럼 어드레스 신호 CA9, CA11로부터 생성된다. 라이트 버퍼(23a ∼ 23d)는 각각 WD 증폭기(22a ∼ 22d)가 주어진 데이터를 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달한다.
×4 구성에서의 기입 동작 시에는 신호 CBS0 ∼ CBS3 중 어느 하나의 신호(예를 들면 CBS0)는 활성화 레벨의 「H」 레벨이 되며, 외부 데이터 버스 DB2에 주어진 데이터가 셀렉터(21a), WD 증폭기(22a) 및 라이트 버퍼(23a)를 통하여 글로벌 IO선쌍 GIO에 전달된다.
×8 구성에서의 기입 동작 시에는 신호 CBS0과 CBS1 중 어느 하나의 신호(예를 들면 CBS0)와, 신호 CBS2와 CBS3 중 어느 하나의 신호(예를 들면 CBS2)가 활성화 레벨인 「H」 레벨이 되며, 외부에서 데이터 버스 DB0에 주어진 데이터가 셀렉터(21a), WD 증폭기(22a) 및 라이트 버퍼(23a)를 통하여 글로벌 IO선쌍 GIO0에 전달됨과 함께, 외부에서 주어지는 데이터 버스 DB2에 주어진 데이터가 셀렉터(21c), WD 증폭기(22c) 및 라이트 버퍼(23c)를 통하여 글로벌 IO선쌍 GIO2에 전달된다.
×16 구성에서의 기입 동작 시에는, 신호 CBS0 ∼ CBS3이 모두 활성화 레벨인 「H」 레벨이 되며, 외부에서 데이터 버스 DB0 ∼ DB3에 주어진 데이터는 각각 셀렉터(21a ∼ 21d), WD 증폭기(22a ∼ 22d) 및 라이트 버퍼(23a ∼ 23d)를 통하여 글로벌 IO선쌍 GIO0 ∼ GIO3에 전달된다.
MBT에서의 기입 동작 시에는 신호 CBS0 ∼ CBS3이 모두 활성화 레벨의 「H」 레벨이 되며, 외부에서 데이터 버스 DB2에 주어진 데이터가 셀렉터(21b, 21d), WD 증폭기(22b, 22d) 및 라이트 버퍼(23b, 23d)를 통하여 글로벌 IO선쌍 GIO1, GIO3에 주어짐과 함께, 외부에서 데이터 버스 DB6에 주어진 데이터가 셀렉터(21a, 21c), WD 증폭기(22a, 22c) 및 라이트 버퍼(23a, 23c)를 통하여 글로벌 IO선쌍 GIO0, GIO2에 제공된다.
또한, 이 로컬 컬럼 회로(14a)는 셀렉터(24a ∼ 24d), 전치 증폭기(25a ∼ 25d), 마스터 래치 회로(26a ∼ 26d), 슬레이브 래치 회로(27a ∼ 27d), RD 버퍼(28a ∼ 28d) 및 MBT 버퍼(29a ∼ 29d)를 포함한다.
셀렉터(24a ∼ 24d)는 ×4 구성에서의 판독 동작 시는 신호 CBS0 ∼ CBS3에 따라서 글로벌 IO선쌍 GIO0 ∼ GIO3 중 어느 하나의 글로벌 IO선쌍 GIO를 전치 증폭기(25c)에 펄스적으로 접속하고, ×8 구성에서의 판독 동작 시는 신호 CBS0,CBS1에 따라서 글로벌 IO선쌍 GIO0, GIO1 중 어느 1조의 글로벌 IO선쌍 GIO를 전치 증폭기(25a)에 펄스적으로 접속함과 함께 신호 CBS2, CBS3에 따라서 글로벌 IO선쌍 GIO2 및 GIO3 중 어느 1조의 글로벌 IO선쌍 GIO를 전치 증폭기(25c)에 펄스적으로 접속하고, ×16 구성 및 MBT에서의 판독 동작 시는 글로벌 IO선쌍 GIO0 ∼ GIO3을 각각 전치 증폭기(25a ∼ 25d)에 펄스적으로 접속한다. 신호 CBS0 ∼ CBS3은 2비트의 열 어드레스 신호에 기초하여 컬럼 프리디코더(13a) 및 컬럼 디코더(12a)에서 생성된다.
전치 증폭기(25a ∼ 25d)는 각각 글로벌 IO선쌍 GIO에서부터 셀렉터(24a ∼ 24d)를 통하여 제공된 판독 데이터 신호를 증폭한다. 전치 증폭기(25a ∼ 25d)의 출력 신호는 각각 마스터 래치 회로(26a ∼ 26d)에 제공되며, 각각 반전 출력 신호는 각각 RD 버퍼(28a ∼ 28d) 및 MBT 버퍼(29a ∼ 29d)에 제공된다. 래치 회로(26a, 27a, …, 26d, 27d)는 각각 CL 시프터를 구성하고, 전치 증폭기(25a ∼ 25d)의 출력 신호를 1 클럭 주기분만큼 지연시켜서 RD 버퍼(28a ∼ 28d) 및 MBT 버퍼(29a ∼ 29d)에 제공한다. 또, 마스터 래치 회로(26c) 및 슬레이브 래치 회로(27c)를 각각 전치 증폭기(25c) 및 버퍼(28c, 29c) 측에 배치한 것은 셀렉터(24c), 전치 증폭기(25c) 및 마스터 래치 회로(26c)의 면적과 슬레이브 래치 회로(27c) 및 버퍼(28c, 29c)의 면적이 같게 되도록 하기 때문이다.
RD 버퍼(28a ∼ 28d)는, 각각, 판독 동작 시에 활성화되며 전치 증폭기(25a ∼ 25d)의 출력 신호 및 슬레이브 래치 회로(27a ∼ 27d)의 출력 신호에 따라서 데이터 버스 DB0 ∼ DB3을 펄스적으로 구동시킨다. MBT 버퍼(29a ∼ 29d)는 각각MBT에서의 판독 동작 시에 활성화되며, 전치 증폭기(25a ∼ 25d)의 출력 신호 및 슬레이브 래치 회로(27a ∼ 27d)의 출력 신호에 따라서 데이터 버스 DB6, DB2, DB6, DB2를 구동시킨다.
×4 구성에서의 판독 동작 시는 셀렉터(24a ∼ 24d) 중 셀렉터(24c)만이 활성화됨과 함께 신호 CBS0 ∼ CBS3 중 어느 하나의 신호(예를 들면 CBS0)이 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO0)에 판독된 데이터가 셀렉터(24c), 전치 증폭기(25c), 래치 회로(26c, 27c) 및 RD 버퍼(28c)를 통하여 데이터 버스 DB2에 펄스적으로 제공된다.
×8 구성에서의 판독 동작 시는 셀렉터(24a ∼ 24d) 중 2개의 셀렉터(24a, 24c)가 활성화되며, 신호 CBS0, CBS1 중 어느 하나의 신호(예를 들면 CBS0)이 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO0)에 판독된 데이터가 셀렉터(24a), 전치 증폭기(25a), 래치 회로(26a, 27a) 및 RD 버퍼(28a)를 통하여 데이터 버스 DB0에 펄스적으로 주어짐과 함께, 신호 CBS2, CBS3 중 어느 하나의 신호(예를 들면 CBS2)가 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍(이 경우에는 GIO2)에 판독된 데이터가 셀렉터(24c), 전치 증폭기(25c), 래치 회로(26c, 27c) 및 RD 버퍼(28c)를 통하여 데이터 버스 DB2에 펄스적으로 제공된다.
×16 구성에서의 판독 동작 시는 4개의 셀렉터(24a ∼ 24d)는 모두 활성화됨과 함께, 신호 CBS0, CBS3이 활성화 레벨의 「H」 레벨이 되며, 글로벌 IO선쌍 GIO0 ∼ GIO3에 판독된 데이터가 각각 셀렉터(24a ∼ 24d), 전치 증폭기(25a ∼ 25d), 래치 회로(26a ∼ 26d, 27a ∼ 27d) 및 RD 버퍼(28a ∼ 28d)를 통하여 데이터 버스 DB0 ∼ DB3에 펄스적으로 제공된다.
MBT에서의 판독 동작 시는 4개의 셀렉터(24a ∼ 24d)는 모두 활성화됨과 동시에 신호 CBS0, CBS3가 활성화 레벨인 「H」 레벨이 되며, 글로벌 IO선쌍 CIO0 ∼ GIO3에 판독된 데이터는 각각 셀렉터(24a ∼ 24d), 전치 증폭기(25a ∼ 25d), 래치 회로(26a ∼ 26d, 27a ∼ 27d) 및 MBT 버퍼(29a ∼ 29d)를 통하여 데이터 버스 DB6, DB2, DB6, DB2에 제공된다.
이하, 이 SDRAM의 데이터 판독에 관련하는 부분에 대하여 더 상세하게 설명한다. 셀렉터(24c)는 도 9에 도시한 바와 같이, P 채널 MOS 트랜지스터(31 ∼ 38), NAND 게이트(40 ∼ 44) 및 인버터(45, 46)를 포함한다. P 채널 MOS 트랜지스터(31, 33, 35, 37)는 각각 글로벌 IO선 GIOL0 ∼ GIOL3과 노드 N31 간에 접속된다. P 채널 MOS 트랜지스터(32, 34, 36, 38)는 각각 글로벌 IO선/GIOL0 ∼ GIOL3과 노드 N32 간에 접속된다.
신호 PAEL은 인버터(45)에 의해서 반전된다. NAND 게이트(44)는 인버터(45)의 출력 신호와 신호 PACM과 신호 M×4816을 받는다. NAND 게이트(44)의 출력 신호는 인버터(46)에 의해서 반전되어 신호 φ42가 된다. NAND 게이트(40)는 신호 φ46, CBS0, M×4를 받아, 그 출력 신호 ZPADT0은 P 채널 MOS 트랜지스터(31, 32)의 게이트에 입력된다. NAND 게이트(41)는 신호 φ46, CBS1, M×4를 받고, 그 출력 신호 ZPADT1은 P 채널 MOS 트랜지스터(33, 34)의 게이트에 입력된다. NAND 게이트(42)는 신호 φ46, CBS2 및 「H」 레벨의 신호를 받아, 그 출력 신호 ZPADT2는 P 채널 MOS 트랜지스터(35, 36)의 게이트에 입력된다. NAND 게이트(43)는 신호φ46, CBS3, M×48를 받아서, 그 출력 신호 ZPADT3은 P 채널 MOS 트랜지스터(37, 38)의 게이트에 입력된다.
여기서 단어 구성 선택 신호 M×4816은 ×4, ×8, ×16의 모든 단어 구성으로 「H」 레벨이 된다. 신호 M×4는 단어 구성이 ×4인 경우에 「H」 레벨이 되며, 신호 M×48은 단어 구성이 ×4, ×8인 경우에 「H」 레벨이 된다.
다른 셀렉터(24a, 24b, 24d)도 셀렉터(24c)와 동일 구성이다. 단, 셀렉터(24a)에서는 신호 CBS2, CBS3 대신에 「L」 레벨의 신호가 NAND 게이트(42, 43)에 주어져 신호 ZPADT2, ZPADT3이 「H」 레벨로 고정되며, P 채널 MOS 트랜지스터(35 ∼ 38)가 비도통 상태로 고정된다. 또한, 신호 M×4 대신에 신호 M×816이 NAND 게이트(40)에 주어져, 신호 M×4 대신에 신호 M×8가 NAND 게이트(41)에 주어진다. 신호 M×816은 단어 구성이 ×8, ×16인 경우에 「H」 레벨이 되며, 신호 M×8은 단어 구성이 ×8인 경우에 「H」 레벨이 된다.
셀렉터(24b)에서는 신호 CBS0, CBS2, CBS3 대신에 「L」 레벨의 신호가 NAND 게이트(40, 42, 43)로 주어져 신호 ZPADT0, ZPADT2, ZPADT3이 「H」 레벨로 고정되며, P 채널 MOS 트랜지스터(31, 32, 35 ∼ 37)는 비도통 상태로 고정된다. 또한, 신호 M×4 대신에 신호 M×16이 NAND 게이트(41)에 주어진다. 신호 M×16은 단어 구성이 ×16인 경우에 「H」 레벨이 된다.
셀렉터(24d)에서는 신호 CBS0 ∼ CBS2 대신에 「L」 레벨의 신호가 NAND 게이트(40 ∼ 42)에 주어져 신호 ZPADT0 ∼ ZPADT2가 「H」 레벨로 고정되며, P 채널 MOS 트랜지스터(31 ∼ 36)가 비도통 상태로 고정된다. 또한, 신호 M×48 대신에신호 M×16이 NAND 게이트(43)에 주어진다.
전치 증폭기(25c)는 도 10에 도시한 바와 같이, P 채널 MOS 트랜지스터(51 ∼ 55), N 채널 MOS 트랜지스터(56 ∼ 58), NAND 게이트(59) 및 인버터(60 ∼ 62)를 포함한다. P 채널 MOS 트랜지스터(51, 52)는 도 9에서 도시한 노드 N31과 N32 간에 직렬 접속되며, 각각 게이트는 모두 신호 ZPAEQ를 받는다. P 채널 MOS 트랜지스터(51, 52)는 이퀄라이저를 구성한다. 신호 ZPAEQ가 활성화 레벨인 「L」 레벨이 되면, P 채널 MOS 트랜지스터(51, 52)가 도통하여 노드 N31, N32가 「H」 레벨로 이퀄라이즈된다.
P 채널 MOS 트랜지스터(53)는 전원 전위 VCC의 라인과 노드 N53 간에 접속되며, P 채널 MOS 트랜지스터(54, 55)는 각각 노드 N53과 노드 N31, N32 간에 접속된다. N 채널 MOS 트랜지스터(56, 57)는 각각 노드 N31, N32와 노드 N58과 접속되며, P 채널 MOS 트랜지스터(58)는 노드 N58과 접지 전위 VSS의 라인 간에 접속된다. MOS 트랜지스터(53, 58)의 게이트는 각각 신호 ZPAE, PAE를 받는다. MOS 트랜지스터(54, 56)의 게이트는 모두 노드 N32에 접속되며, MOS 트랜지스터(55, 57)의 게이트는 모두 노드 N31에 접속된다. MOS 트랜지스터(53 ∼ 58)는 차동 증폭기를 구성한다. 이 차동 증폭기는 신호 ZPAE, PAE가 「L」 레벨 및 「H」 레벨이 된 것에 따라서 활성화되며, 노드 N31, N32 중 전위가 높은 쪽의 노드를 「H」 레벨로 하고, 다른쪽 노드를 「L」 레벨로 한다. 노드 N31, N32에 나타나는 신호가 전치 증폭기(25c)의 출력 신호 PDCL1, /PDCL1이 된다.
NAND 게이트(59)는 신호 PAEL, M×4816을 받아서, 그 출력 신호가 신호 ZPAE가 된다. 신호 ZPAE는 인버터(60)로 반전되어 신호 PAE가 된다. 신호 PDCL1, /PDCL1은 각각 인버터(61, 62)로 반전되어 전치 증폭기(25c)의 반전 출력 신호 PDCL2, /PDCL2가 된다. 다른 전치 증폭기(25a, 25b, 25d)도 전치 증폭기(25c)와 동일 구성이다.
도 11a ∼ 도 11h는 도 9 및 도 10에서 나타낸 셀렉터(24c) 및 전치 증폭기(25c)의 동작을 나타내는 타임차트이다. 열 선택 신호 CSL이 활성화 레벨의 「H」 레벨로 상승되면, 신호 ZPAEQ가 비활성화 레벨인 「H」 레벨로 상승되며, 도 10의 P 채널 MOS 트랜지스터(51, 52)가 비도통이 되며, 노드 N31, N32의 이퀄라이즈가 정지된다. 또한, 전치 증폭기 활성화 마스터 신호 PACM이 활성화 레벨인 「H」 레벨로 상승하고, 그 지연 신호인 전치 증폭기 활성화 로컬 신호 PAEL이 활성화 레벨인 「H」 레벨로 상승한다.
따라서, 도 9의 신호 φ46은 신호 PACM이 「H」 레벨로 상승하고나서, 신호 PAEL이 「H」 레벨로 상승하기까지의 동안만큼 「H」 레벨이 된다. 이에 따라, 신호 ZPADT0 ∼ ZPADT3 중 신호 M×4, M×48 및 신호 CBS0 ∼ CBS3으로 선택된 신호(예를 들면 ZPADT0)가 펄스적으로 「L」 레벨이 되며, 그에 대응하는 P 채널 MOS 트랜지스터(이 경우에는 31, 32)가 펄스적으로 도통하여, 글로벌 IO선 GIOL0, /GIOL0의 전위가 노드 N31, N32에 전달된다. 이 후, 글로벌 IO선 GIOL0, /GIOL0의 이퀄라이즈가 행해진다.
또한, 신호 PAEL이 「H」 레벨이 되면, 신호 ZPAE, PAE가 각각「L」 레벨 및「H」 레벨로 되어 MOS 트랜지스터(53 ∼ 58)로 이루어지는 차동 증폭기가 활성화되며, 노드 N31, N32 중 전위가 높은 쪽의 노드가 「H」 레벨로 되어, 다른쪽의 노드가 「L」 레벨로 된다. 전치 증폭기(25c)의 출력 신호 PDCL1, /PDCL1은 마스터 래치 회로(26c)에 제공되며, 전치 증폭기(25c)의 반전 출력 신호 PDCL2, /PDCL2는 RD 버퍼(28c) 및 MBT 버퍼(29c)에 주어진다.
마스터 래치 회로(26c)는 도 12에 도시한 바와 같이, 클럭드 인버터(63, 64) 및 인버터(65 ∼ 68)를 포함한다. 신호 PDCL1, /PDCL1은 각각 클럭드 인버터(63, 64)에 입력된다. 클럭드 인버터(63, 64)는 모두 신호 PAE, ZPAE가 「H」 레벨 및 「L」 레벨인 기간에 활성화된다. 인버터(65, 66)는 래치 회로를 구성하고, 클럭드 인버터(63)의 출력 레벨을 래치한다. 인버터(67, 68)는 래치 회로를 구성하고, 클럭드 인버터(64)의 출력 레벨을 래치한다. 인버터(65, 66 ; 67, 68)에 래치된 레벨이 각각 마스터 래치 회로(26c)의 출력 신호 PDCL3, /PDCL3이 된다.
슬레이브 래치 회로(27c)는 도 12에 도시한 바와 같이 클럭드 인버터(69, 70) 및 인버터(71 ∼ 74)를 포함한다. 신호 PDCL3, /PDCL3은 각각 클럭드 인버터(69, 70)에 입력된다. 클럭드 인버터(69, 70)는 모두 신호 ZRDRVD, RDRVD가 각각「H」 레벨 및 「L」 레벨인 기간에 활성화된다. 인버터(71, 72)는 래치 회로를 구성하고 클럭드 인버터(69)의 출력 레벨을 래치한다. 인버터(73, 74)는 래치 회로를 구성하고 클럭드 인버터(70)의 출력 레벨을 래치한다. 인버터(71, 72 ; 73, 74)에 래치된 레벨이 각각 슬레이브 래치 회로(27c)의 출력 신호 PDD, ZPDD가 된다.
신호 PAE, ZPAE가 각각 「H」 레벨 및 「L」 레벨이 되면 클럭드 인버터(63,64)가 활성화되어 신호 PDCL1, /PDCL1이 마스터 래치 회로(26c)에 취득되며, 신호 PAE, ZPAE가 각각 「L」 레벨이 되면 클럭드 인버터(63, 64)가 비활성화되어 신호 PDCL3, /PDCL3이 마스터 래치 회로(26c)에 래치된다.
신호 ZRDRVD, RDRVD가 각각 「H」 레벨 및 「L」 레벨이 되면 클럭드 인버터(69, 70)가 활성화되어 신호 PDCL3, /PDCL3이 슬레이브 래치 회로(27c)에 취득되며, 신호 ZRDRVD, RDRVD가 각각 「L」 레벨 및 「H」 레벨이 되면 클럭드 인버터(69, 70)가 비활성화되어 신호 PDD, ZPDD가 슬레이브 래치 회로(27c)에 래치된다.
마스터 래치 회로(26c)와 슬레이브 래치 회로(27c)는 CL 시프터를 구성하고, 신호 PDCL1, /PDCL1을 1 클럭 주기분만큼 지연시켜서 RD 버퍼(28c) 및 MBT 버퍼(29c)에 전달시킨다. 다른 마스터 래치 회로(26a, 26b, 26d)도 마스터 래치 회로(26c)와 동일 구성이며, 다른 슬레이브 래치 회로(27a, 27b, 27d)도 슬레이브 래치 회로(27c)와 동일 구성이다.
RD 버퍼(28c)는 도 13에 도시한 바와 같이, P 채널 MOS 트랜지스터(71 ∼ 80), N 채널 MOS 트랜지스터(81 ∼ 88), NOR 게이트(89), NAND 게이트(90, 91) 및 인버터(92 ∼ 96)를 포함한다. P 채널 MOS 트랜지스터(71, 72)의 소스는 전원 전위 VCC의 라인에 접속되며, 각각 드레인은 p 채널 MOS 트랜지스터(73)를 통하여 노드 N79에 접속된다. 노드 N79에 나타나는 신호는 신호 ZDRV가 된다. N 채널 MOS 트랜지스터(82, 85, 86)는 노드 N79와 전원 전위 VSS의 라인 간에 직렬 접속되며, N 채널 MOS 트랜지스터(81)는 노드 N79와 N 채널 MOS 트랜지스터(86)의 드레인(노드 N86) 간에 접속된다.
P 채널 MOS 트랜지스터(74, 75)의 소스는 전원 전위 VCC의 라인에 접속되며, 각각의 드레인은 P 채널 MOS 트랜지스터(76)를 통하여 노드 N80에 접속된다. 노드 N80에 나타나는 신호는 신호 ZZDRV가 된다. N 채널 MOS 트랜지스터(83, 84)는 각각 노드 N80과 노드 N85, N86 간에 접속된다. P 채널 MOS 트랜지스터(77, 78)는 각각 전원 전위 VCC의 라인과 노드 N79, N80 간에 접속된다.
신호 PDD는 MOS 트랜지스터(75, 84)의 게이트에 입력되며, 신호 ZPDD는 MOS 트랜지스터(72, 82)의 게이트에 입력된다. 신호 PDCL2는 MOS 트랜지스터(76, 83)의 게이트에 입력되며, 신호/PDCL2는 MOS 트랜지스터(73, 81)의 게이트에 입력된다. MOS 트랜지스터(71, 74, 85)의 게이트에는 신호 RDRVM이 입력되어, MOS 트랜지스터(77, 78, 86)의 게이트에는 신호 ZRDCUT가 입력된다.
P 채널 MOS 트랜지스터(79, 80)는 각각 전원 전위 VCC의 라인과 데이터 버스선/DBL2, DBL2에 접속되며, 각각의 게이트는 각각 신호 ZDRV, ZZDRV를 받는다. 데이터 버스선/DBL2, DBL2는 데이터 버스 DB2를 구성한다. N 채널 MOS 트랜지스터(87, 88)는 각각 접지 전위 VSS의 라인과 데이터 버스선/DBL2, DBL2 간에 접속된다. 신호 ZZDRV, ZDRV는 각각 인버터(95, 96)를 통하여 N 채널 MOS 트랜지스터(87, 88)의 게이트에 입력된다.
NOR 게이트(89)는 신호 PDCL2, /PDCL2를 받는다. NAND 게이트(90)는 신호 RDRVM, M×4816, ZTE를 받는다. 신호 ZTE는 MBT 시에 「L」 레벨이 되며, 통상의 동작 시는 「H」 레벨이 되는 신호이다. NAND 게이트(91)는 NOR 게이트(89) 및NAND 게이트(90)의 출력 신호를 받아서, 그 출력 신호는 인버터(92 ∼ 94)를 통하여 P 채널 MOS 트랜지스터(77, 78)의 게이트에 입력된다. 인버터(94)의 출력 신호는 신호 ZRDCUT가 된다.
도 14a ∼ 도 14h는 도 13에 도시한 RD 버퍼(28c)의 동작을 나타내는 타임차트이다. 각 클럭 사이클 기간에서 클럭 신호 CLK의 상승 엣지에 응답하여 열 선택선 CSL이 「H」 레벨로 상승되며 또한 신호 PAE가 「H」 레벨로 상승되며, 전치 증폭기(25c)의 출력 신호가 마스터 래치 회로(26c)에 취득된다. 도 10 및 도 11에서 도시한 바와 같이, 신호 PAE가 「L」 레벨이 되면 신호 ZPAEQ가 「L」 레벨이 되며, 노드 N31, N32가 이퀄라이즈되어 신호 PDCL2, /PDCL2가 모두 「L」 레벨이 된다. 또한, 이 시점에서는 신호 RDRVM은 「L」 레벨로 되어 있으며, 신호 ZRDCUD는「H」 레벨로 되어 있다. 따라서, MOS 트랜지스터(71, 73, 74, 76, 86)가 도통하고, MOS 트랜지스터(77, 78, 81, 83, 85)가 비도통이 되며, 노드 N79, N80이 「H」 레벨로 되어 있다. 또한, 노드 N79, N80이 「H」 레벨이므로 MOS 트랜지스터(79, 80, 87, 88)가 비도통이 되며, 데이터 버스선 DBL2, /DBL2는 프리차지 전위 VDB에 프리차지되어 있다.
계속해서 클럭 신호 CLK의 상승 엣지에 응답하여 신호 RDRVM이 「H」 레벨로 상승하고, N 채널 MOS 트랜지스터(85, 86)가 모두 도통하여, 신호 PDD, ZPDD 중 「H」 레벨쪽의 신호(예를 들면 PDD)를 그 게이트에 받는 N 채널 MOS 트랜지스터(이 경우에는 참조 번호 84)를 통하여 노드 N80이 「L」 레벨로 하강되며, P 채널 MOS 트랜지스터(80) 및 N 채널 MOS 트랜지스터(87)가 도통한다. 계속해서 NAND 게이트(90, 91) 및 인버터(92 ∼ 94)의 지연 시간(약 1㎱) 경과 후에 신호 ZRDCUD가 「L」 레벨로 하강하고, P 채널 MOS 트랜지스터(77, 78)가 도통함과 함께 N 채널 MOS 트랜지스터(86)가 비도통으로 되어 노드 N80이 「H」 레벨로 상승되며, P 채널 MOS 트랜지스터(80) 및 N 채널 MOS 트랜지스터(87)가 비도통이 된다. 따라서, 데이터 버스선 DBL2, /DBL2는 NAND 게이트(90, 91) 및 인버터(92 ∼ 94)의 지연 시간만큼 펄스적으로 구동된다.
다른 RD 버퍼(28a, 28b, 28d)도 RD 버퍼(28c)와 동일 구성이다. 단, RD 버퍼(28a)에서는 신호 M×4816 대신에 신호 M×816이 NAND 게이트(90)에 제공되며, RD 버퍼(28b, 28d)에서는 신호 M×4816 대신에 신호 M×16이 NAND 게이트(90)에 제공된다.
MBT 버퍼(29c)는 도 15에 도시한 바와 같이, 인버터(100 ∼ 104), NAND 게이트(105 ∼ 108) 및 P 채널 MOS 트랜지스터(109, 110)를 포함한다. 신호 ZTE는 인버터(100)에 의해서 반전된다. 신호 PDCL2, /PDCL2는 각각 인버터(101, 102)에 의해서 반전된다. NAND 게이트(105)는 신호 PDD, RDRVM 및 인버터(100)의 출력 신호를 받는다. NAND 게이트(106)는 신호 ZPDD, RDRVM 및 인버터(100)의 출력 신호를 받는다. NAND 게이트(107)는 인버터(101) 및 NAND 게이트(105)의 출력 신호를 받아, 그 출력 신호는 인버터(103)로 반전되어 신호 ZMBDRV가 된다. NAND 게이트(108)는 인버터(102) 및 NAND 게이트(106)의 출력 신호를 받아, 그 출력 신호는 인버터(104)로 반전되어 신호 ZZMBDRV가 된다. P 채널 MOS 트랜지스터(109, 110)는 각각 전원 전위 VCC의 라인과 데이터 버스선 DBL2, /DBL2 간에 접속되며,각각의 게이트는 각각 신호 ZMBDRV, ZZMBDRV를 받는다.
도 16a ∼ 도 16h는 도 15에 도시한 MBT 버퍼(29c)의 동작을 나타내는 타임차트이다. 도 14에서 설명한 바와 같이, 신호 PAE가 「L」 레벨로 하강하면, 신호 PDCL2, /PDCL2가 모두 「L」 레벨이 된다. 또한, MBT 시는 신호 ZTE가 「L」 레벨로 되어 있다. 클럭 신호 CLK의 상승 엣지에 응답하여 신호 RDRVM이 「H」 레벨로 상승하면, 신호 PDD, ZPDD 중 「H」 레벨쪽 신호(예를 들면 PDD)에 대응하는 신호(이 경우에는 ZMBDRV)가 「L」 레벨이 되며, P 채널 MOS 트랜지스터(109)가 도통하여 데이터 버스선 DBL2가 「H」 레벨로 상승된다.
다른 하나의 데이터 버스선/DBL2는 P 채널 MOS 트랜지스터(110)가 도통하지 않으므로, 프리차지 전위 VDB 그대로 변화하지 않는다. 다른 MBT 버퍼(29a, 29b, 29d)도 MBT 버퍼(29c)와 동일 구성이다.
도 17은 데이터 버스 DB의 이퀄라이즈 방법을 나타내는 회로 블록도이다. 이 SDRAM은 대용량으로 칩 면적이 크므로, 데이터 버스 DB의 배선 길이가 길어지며, 데이터 버스 DB의 용량도 커지고 있다. 따라서, 사이즈가 큰 트랜지스터를 이용한 이퀄라이저를 데이터 버스 DB의 1개소로 배치하였다면, 이퀄라이즈 속도가 늦어져서 불리하다. 또한, 그와 같은 큰 이퀄라이저를 1개소로 배치하는 것은 레이아웃 상 곤란하다.
그래서, 이 SDRAM에서는 도 17에 도시한 바와 같이 비교적 사이즈가 작은 트랜지스터를 이용한 복수(도면에서는 6개)의 이퀄라이저(111 ∼ 116)가 각 데이터 버스 DB의 연장 방향으로 분산 배치된다. 도 17에서는 데이터 버스 DB2에 관련하는 부분만이 나타나고 있다. 이퀄라이저(112 ∼ 115)에는 신호 DBEQ가 직접 입력된다. 이퀄라이저(111)에는 AND 게이트(117)로 생성된 신호 TE와 신호 DBEQ의 논리곱 신호 DBEQ'가 입력된다. 이퀄라이저(116)에는 AND 게이트(118)로 생성된 신호 TE와 신호 DBEQ의 논리곱 신호 DBEQ'가 입력된다. 신호 TE는 MBT 시는 「H」 레벨이 되며 통상 동작 시는 「L」 레벨이 되는 신호이다.
이퀄라이저(111)는 도 18에 도시한 바와 같이, 데이터 버스선 DBL2와 /DBL2 간에 접속되며, 그 게이트가 신호 DBEQ'를 받는 N 채널 MOS 트랜지스터(121)를 포함한다. MBT 시에서 신호 DBEQ가 「H」 레벨로 되어 신호 DBEQ'가 활성화 레벨인 「H」 레벨이 되면 N 채널 MOS 트랜지스터(121)가 도통하고, 데이터 버스선 DBL2와 /DBL2의 전위가 이퀄라이즈된다. 이퀄라이저(113, 114, 116)도 이퀄라이저(111)와 동일 구성이다. 단, 이퀄라이저(113, 114)에는 신호 DBEQ' 대신에 신호 DBEQ가 입력된다.
이퀄라이저(112)는 도 19에 도시한 바와 같이, N 채널 MOS 트랜지스터(122, 123) 및 다이오드(124)를 포함한다. N 채널 MOS 트랜지스터(122, 123)는 데이터 버스선 DBL2와 /DBL2 간에 직렬 접속되며, 각각의 게이트는 모두 신호 DBEQ를 받는다. 다이오드(124)는 N 채널 MOS 트랜지스터(122, 123) 간의 노드 N122와 접지 전위 VSS의 라인 간에 접속된다. 이퀄라이저(115)는 이퀄라이저(112)와 동일한 구성이다.
신호 DBEQ가 「H」 레벨이 되면 N 채널 MOS 트랜지스터(122, 123)가 도통하고 데이터 버스선 DBL2와 /DBL2의 전위가 프리차지 전위 VDB 즉 다이오드(124)의빌트 인포텐셜(예를 들면 0.5V)에 이퀄라이즈된다.
따라서, 신호 TE가 「L」 레벨이 되는 통상 동작 시에서는 신호 DBEQ가 「H」 레벨이 되면 이퀄라이저(112 ∼ 115)가 활성화되며, 신호 TE가 「H」 레벨이 되는 MBT 동작 시에서는 신호 DBEQ가 「H」 레벨이 되면 이퀄라이저(111 ∼ 116)가 활성화되어, 도 20에 도시한 바와 같이 데이터 버스선 DBL2와 /DBL2의 전위가 프리차지 전위 VDB에 이퀄라이즈된다. 신호 DBEQ가 「L」 레벨로 하강되며 이퀄라이즈가 정지된 후, 데이터 버스선 DBL2, /DBL2는 RD 버퍼(28c)에 의해서 구동된다. 데이터 버스선 DBL2, /DBL2 중 한쪽이 전원 전위 VCC(예를 들면 3V)의 라인에 펄스적으로 접속되어 「H」 레벨(예를 들면 1.0V)로 상승되며, 다른쪽은 접지 전위 VSS의 라인에 펄스적으로 접속되어 「L」 레벨(0V)로 된다.
또, 도 21에서 도시한 바와 같이 다이오드(124)를 다이오드 접속된 N 채널 MOS 트랜지스터(125)로 치환해도 된다. 이 경우에는 프리차지 전위 VDB는 N 채널 MOS 트랜지스터(125)의 임계치 전위가 된다.
도 22는 도 1에 도시한 I/O 버퍼(8) 중 데이터 버스 DB2에 대응하는 부분을 나타내는 블록도이다. 도 22에서 I/O 버퍼(8)는 데이터 출력 회로(131), 데이터 출력 버퍼 회로(132), 데이터 입력 버퍼 회로(133) 및 데이터 래치 회로(134)를 포함한다.
판독 동작 시는 데이터 출력 회로(131) 및 데이터 출력 버퍼 회로(132)가 활성화된다. 데이터 출력 회로(131)는 데이터 버스선 DBL2와 /DBL2의 전위를 비교하고, 비교 결과에 따른 판독 데이터 신호 RD, /RD를 데이터 출력 버퍼 회로(132)에제공한다. 데이터 출력 버퍼 회로(132)는 데이터 출력 회로(131)로부터의 신호 RD, /RD에 응답하여 데이터 입출력 패드(16)를 「H」 레벨(전원 전위 VCC) 또는 「L」 레벨(접지 전압 VSS)로 한다.
기입 동작 시에는 데이터 입력 버퍼 회로(133) 및 데이터 래치 회로(134)가 활성화된다. 데이터 입력 버퍼 회로(133)는 외부에서 데이터 입출력 패드(16)를 통하여 주어진 데이터 신호가 「H」 레벨이나 「L」 레벨을 검출하고, 검출 결과에 따른 기입 데이터 신호 WD, /WD를 데이터 래치 회로(134)에 제공한다. 데이터 래치 회로(134)는 데이터 입력 버퍼 회로(133)로부터의 신호 WD, /WD에 따라서 데이터 버스선 DBL2, /DBL2 중 한쪽을 「H」 레벨(전원 전위 VCC)로 유지하고 다른쪽을 「L」 레벨(접지 전압 VSS)로 유지한다.
또한, 데이터 출력 회로(131)는 도 23에 도시한 바와 같이, MBT에서의 판독 동작 시에 1개의 데이터 버스(도면에서 DB2)에 판독된 4 비트의 데이터가 일치하고 있는지의 여부를 검출하기 위한 NAND 게이트(135)를 포함한다. MBT에서의 기입 동작 시에는 1개의 데이터 버스 DB2로부터 4개의 메모리셀 MC 각각에 동일 데이터를 기입하므로, 4개의 메모리셀 MC 각각으로부터 동일 데이터가 판독된 경우에는 4개의 메모리셀 MC는 정상이지만, 4개의 메모리셀 MC 중 적어도 하나로부터 다른 데이터가 판독된 경우에는 4개의 메모리셀 MC 중 적어도 하나는 이상이 있다. 따라서, 4개의 메모리셀 MC에서 판독된 4 비트의 데이터가 일치하고 있는지의 여부를 검출함으로써 4개의 메모리셀이 정상인지의 여부를 판정할 수 있다.
도 23에서 P 채널 MOS 트랜지스터(109a ∼ 109d, 110a ∼ 110d)는 도 15에서도시한 MBT 버퍼(29c)의 P 채널 MOS 트랜지스터(109, 110)에 대응하는 것이다. P 채널 MOS 트랜지스터(109a, 110a)는 도 8의 MBT 버퍼(29b)에 포함되며, P 채널 MOS 트랜지스터(109b, 110b)는 MBT 버퍼(29d)에 포함되어 있다. P 채널 MOS 트랜지스터(109c, 110c)는 도 2에서 도시한 메모리 매트 MM1b에 대응하는 MBT 버퍼(29b)에 포함되며, P 채널 MOS 트랜지스터(109d, 110d)는 메모리 매트 MM1b에 대응하는 MBT 버퍼(29d)에 포함되어 있다. NAND 게이트(135)는 데이터 버스선 DBL2, /DBL2에 나타나는 신호를 받아서 신호 RDT를 출력한다.
4개의 메모리셀 MC에서부터의 판독 데이터가 일치한 경우에는 P 채널 MOS 트랜지스터(109a ∼ 109d, 110a ∼ 110d) 중의 P 채널 MOS 트랜지스터(109a ∼ 109d)만이 도통하여 데이터 버스선 DBL2, /DBL2 중 데이터 버스선 DBL2만이 「H」 레벨이 되거나, P 채널 MOS 트랜지스터(110a ∼ 110d)만이 도통하여 데이터 버스선 DBL2, /DBL2 중 데이터 버스선/DBL2만이 「H」 레벨이 되므로 신호 RDT가 「H」 레벨이 된다.
4개의 메모리셀 MC에서부터의 판독 데이터가 일치하지 않은 경우에는 P 채널 MOS 트랜지스터(109a ∼ 109d) 중 적어도 하나의 P 채널 MOS 트랜지스터(예를 들면 109a)와 P 채널 MOS 트랜지스터(110a ∼ 110d) 중 P 채널 MOS 트랜지스터(이 경우에는 참조 번호 110b ∼ 110d)가 도통하여 데이터 버스선 DBL2, /DBL2가 모두 「H」 레벨이 되며 신호 RDT가 「L」 레벨이 된다.
데이터 출력 회로(131)는 신호 RDT에 따른 판독 데이터 신호 RD, /RD를 데이터 출력 버퍼 회로(132)에 제공하여, 데이터 출력 버퍼 회로(132)는 그 신호 RD,/RD에 따른 레벨의 신호를 데이터 입출력 패드(16)에 출력한다. 따라서, 데이터 입출력 패드(16)의 레벨을 검출함으로써, 4개의 메모리셀 MC가 정상인지의 여부를 판정할 수 있다.
이 실시 형태에서는, 글로벌 IO선쌍 GIO0 ∼ GIO3과 전치 증폭기(25a ∼ 25d) 간에 셀렉터(24a ∼ 24d)를 설치하였으므로, CL 시프터(155a ∼ 155d)와 RD 버퍼(157a ∼ 157d) 간에 셀렉터(156a ∼ 156d)를 설치하고 있던 종래에 비하여, 배선 및 레이아웃의 간단화를 도모할 수 있어 레이아웃 면적의 축소화를 도모할 수 있다.
또한, 셀렉터(24a ∼ 24d)에 의해서 글로벌 IO선쌍 GIO0 ∼ GIO3과 전치 증폭기(25a ∼ 25d)의 입출력 노드쌍 N31, N32을 펄스적으로 접속하므로 글로벌 IO선쌍 GIO0 ∼ GIO3의 이퀄라이즈와 전치 증폭기(25a ∼ 25d)의 입출력 노드쌍 N31, N32의 이퀄라이즈를 따로따로 행할 수 있다. 따라서, 대용량의 글로벌 IO선쌍 GIO0 ∼ GIO3의 이퀄라이즈 기간을 길게 취할 수 있어 판독 동작의 안정화를 도모할 수 있다.
또한, RD 버퍼(28a ∼ 28d)는 데이터 버스선 DBL, /DBL 각각에 전원 전위 VCC 또는 접지 전압 VSS를 펄스적으로 제공하여, 데이터 버스선 DBL, /DBL 각각을 1V 또는 0V로 한다. 따라서, 데이터 버스선 DBL, /DBL 각각을 전원 전위 VCC(예를 들면 3V) 또는 접지 전압 VSS(0V)로 하고 있던 종래에 비하여 소비 전류가 적게 해결된다.
또한, 신호 RDRVM을 NAND 게이트(90, 91) 및 인버터(92 ∼ 94)로 지연 및 반전시켜서 신호 ZRDCUD를 생성하고, 신호 RDRVM, ZRDCUD가 모두 「H」 레벨의 기간만큼 데이터 버스선 DBL, /DBL 각각에 전원 전위 VCC 또는 접지 전압 VSS를 제공한다. 따라서, 전원 전위 VCC가 저하했을 때는 NAND 게이트(90, 91) 및 인버터(92 ∼ 94)의 지연 시간이 길어지므로, 전원 전위 VCC의 저하 시에 데이터 버스선 DBL, /DBL의 전위 진폭이 작아지는 것을 방지할 수 있다.
또한, SDRAM은 테스트 모드 시에는 테스터에 접속되며, 그 소비 전류 및 동작 속도는 문제 삼아지지 않으므로, 테스트 모드 시에는 MBT 버퍼(29a ∼ 29d)가 데이터 버스선 DBL, /DBL에 전원 전위 VCC 또는 접지 전압 VSS를 제공하도록 하여 테스트 동작의 안정화를 도모하고 있다.
또한, 복수의 이퀄라이저(111 ∼ 116)를 데이터 버스 DB의 연장 방향으로 분산 배치시키므로 데이터 버스 DB의 이퀄라이즈를 고속으로 행할 수 있다.
또한, 이퀄라이저(112, 115)는 이퀄라이즈 기간에 데이터 버스선 DBL, /DBL을 다이오드(124)의 애노드에 접속하고, 데이터 버스선 DBL, /DBL 각각을 다이오드(124)의 빌트 인포텐셜로 하므로 프리차지용 전원은 불필요하다.
또한, 통상 동작 시보다도 MBT 시 쪽이 데이터 버스선 DBL, /DBL의 전위 진폭이 크지만, 통상 동작 시는 이퀄라이저(112 ∼ 115)를 활성화시켜서, MBT 시는 이퀄라이저(111 ∼ 116)를 활성화시키므로, 통상 동작 시와 MBT 시의 이퀄라이즈 시간을 같게 할 수 있다.
본 발명은 안정된 판독 동작이 가능하며, 레이아웃 면적이 작고 소비 전류가작은 반도체 기억 장치를 제공하는 것이다.
또, 이번 개시된 실시 형태는 모든 점에서 예시로써 제한적이지 않다고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타나며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 복수의 메모리셀을 포함하는 메모리 어레이를 구비한 반도체 기억 장치에 있어서,
    상기 복수의 메모리셀 중 선택된 메모리셀로부터 판독된 데이터에 따른 전위차가 제공되는 데이터 전달선쌍,
    그 입출력 노드쌍에 제공된 전위차를 증폭하는 전치 증폭기,
    상기 데이터 전달선쌍과 상기 전치 증폭기의 입출력 노드쌍 간에 접속되며, 미리 정해진 시간만큼 펄스적으로 도통하여 상기 데이터 전달선쌍 간에 생긴 전위차를 상기 전치 증폭기의 입출력 노드쌍에 제공하기 위한 스위칭 소자쌍, 및
    상기 전치 증폭기의 출력 신호를 외부로 전달하기 위한 전달 회로
    를 포함하는 반도체 기억 장치.
  2. 각각이 복수의 메모리셀을 포함하고, N비트(단, N은 2 이상의 정수임)의 데이터 신호를 동시에 출력하는 제1 판독 모드와, M 비트(단, M은 N보다도 작은 정수임)인 데이터 신호를 동시에 출력하는 제2 판독 모드를 갖는 반도체 기억 장치에 있어서,
    상기 복수의 메모리셀 중 선택된 메모리셀로부터 판독된 데이터에 따른 전위차가 제공되는 데이터 전달선쌍,
    각각의 입출력 노드쌍에 주어진 전위차를 증폭하는 N조(組)의 전치 증폭기,
    상기 제1 판독 모드시에는 N조의 상기 데이터 전달선쌍과 상기 N조의 전치 증폭기의 입출력 노드쌍을 각각 접속하고, 상기 제2 판독 모드시에는 어드레스 신호에 따라서 N조의 상기 데이터 전달선쌍 중 M조의 데이터 전달선쌍을 선택하고, 선택한 M조의 데이터 전달선쌍을 각각 미리 선택된 M조의 전치 증폭기의 입출력 노드쌍에 접속하는 셀렉터, 및
    각 전치 증폭기에 대응하여 설치되며, 대응하는 전치 증폭기의 출력 데이터 신호를 전달하기 위한 전달 회로
    를 포함하는 반도체 기억 장치.
  3. 복수의 메모리셀을 포함하는 메모리 어레이와, 데이터 전달선쌍을 구비한 반도체 기억 장치에 있어서,
    어드레스 신호에 따라서 상기 복수의 메모리셀 중 어느 하나의 메모리셀을 선택하고, 그 메모리셀의 데이터를 판독하는 판독 회로,
    상기 판독 회로에 의해서 판독된 데이터가 제1 논리인 경우에는 상기 데이터 전달선쌍에 포함되는 제1 및 제2 데이터 전달선에 각각 제1 및 제2 전위를 미리 정해진 시간만큼 펄스적으로 제공하여 상기 제1 및 제2 데이터 전달선을 각각 상기 제1 및 제2 전위 간의 제3 및 제4 전위로 하고, 그 데이터가 제2 논리인 경우에는 상기 제1 및 제2 데이터 전달선에 각각 제2 및 제1 전위를 상기 미리 정해진 시간만큼 펄스적으로 제공하여 상기 제1 및 제2 데이터 전달선을 각각 상기 제4 및 제3 전위로 하는 제1 구동 회로, 및
    상기 제1 및 제2 데이터 전달선의 전위를 비교하고, 비교 결과에 따른 레벨의 데이터 신호를 외부에 출력하는 출력 회로
    를 포함하는 반도체 기억 장치.
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