KR100744644B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 메모리 코어 영역과 입/출력 인터페이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인과, 다수의 비트로 이루어진 데이터를 입력받아 상기 데이터의 값에 대응하는 펄스폭을 가지는 한 비트의 펄스신호로서 변조하여 상기 글로벌 라인으로 전송하기 위한 송신수단, 및 상기 글로벌 라인을 통해 전달된 상기 펄스신호를 입력받아 상기 펄스신호의 펄스폭에 대응하는 데이터로 복조하기 위한 수신수단을 구비하는 반도체 메모리 소자를 제공한다.
송신카운터, 수신카운터, 펄스발생부

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일실시예 따른 송신부와 수신부 및 글로벌라인을 설명하기 위한 블록도.
도 2는 도 1의 송신부와 수신부의 동작특성을 설명하기 위한 타이밍도.
도 3은 도 1의 글로벌라인을 다수개 구비한 다른 실시예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : 송신부 110 : 송신용 클럭 오실레이터
120 : 송신카운터 130 : 데이터 비교부
140 : 펄스발생부 200 : 수신부
210 : 수신용 클럭 오실레이터 220 : 수신카운터
230 : 플립플롭
본 발명은 반도체 설계 기술에 관한 것으로, 더 자세히는 단선으로 이루어진 글로벌라인을 통해 데이터를 송/수신하는 장치에 관한 것이다.
일반적으로, 디램(DRAM, Dynamic Random Access Memory)은 글로벌라인을 통해 병렬 데이터를 전송하고 있다. 이는 데이터를 고속으로 전송하기에 유리하나 많은 수의 병렬 데이터를 고속 전송이 아닌 저속으로 전송하는 경우, 각 데이터마다 글로벌라인을 사용하기 때문에 효율적이지 못하다. 때문에, 글로벌라인의 효율성을 높이기 위해 병렬 데이터를 직렬 데이터로 변환하여 전송하는 방법이 가능하지만 글로벌라인 양측에 파이프 래치(pipe latch)회로 및 이에 대한 제어회로를 구비해야 하는 부담이 있다. 그리고, 병렬 데이터를 직렬로 변환하여 전송할 경우 다수의 글로벌라인으로 병렬 데이터를 전송할때보다 상대적으로 고속 전송이 되기 때문에 글로벌라인으로 전송하는데 문제가 생긴다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 병렬로 입력되는 다수의 비트 데이터를 한 비트의 펄스 데이터로 변환하고, 이 펄스데이터를 하나의 글로벌라인을 통해 전송하는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리 코어 영역과 입/출력 인터페 이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인; 다수의 비트로 이루어진 데이터를 입력받아 상기 데이터의 값에 대응하는 펄스폭을 가지는 한 비트의 펄스신호로서 변조하여 상기 글로벌 라인으로 전송하기 위한 송신수단; 및 상기 글로벌 라인을 통해 전달된 상기 펄스신호를 입력받아 상기 펄스신호의 펄스폭에 대응하는 데이터로 복조하기 위한 수신수단을 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 메모리 코어 영역과 입/출력 인터페이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인; 제1 클럭신호를 생성하는 제1 오실레이터; 상기 제1 클럭신호를 입력받고 제어신호에 응답하여 카운팅하는 송신카운터; 다수의 비트로 이루어진 데이터와 상기 송신카운터의 출력신호를 비교하는 데이터비교부; 상기 데이터비교부의 출력신호와 제어신호를 입력받아 한 비트의 펄스신호를 발생하는 펄스발생부; 제2 클럭신호를 생성하는 제2 오실레이터; 상기 제2 클럭신호를 입력받고 상기 펄스신호에 응답하여 카운팅하는 수신카운터; 상기 펄스신호에 응답하여 상기 수신카운터에서 카운팅된 최종출력신호를 출력하는 출력부를 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예 따른 송신부와 수신부 및 글로벌라인을 설명하기 위한 블록도이다.
도 1을 참조하면, 2-비트 이상의 데이터(INPUT DATA)를 입력받는 송신부(100)는 1-비트의 펄스데이터(PULSE)를 생성하여 하나의 글로벌라인을 통해 전송한다. 수신부(200)는 이 펄스데이터(PULSE)를 입력받아 송신부(100)에서 입력받았던 2-비트 이상의 데이터(INPUT DATA)를 복조하여 출력 데이터(OUTPUT DATA)로 출력한다.
자세한 구성을 살펴보면, 송신부(100)와 수신부(200)에서 생성되는 클럭(CLK)의 동기를 맞추기 위한 기준클럭생성부(300)를 더 구비할 수 있다.
송신부(100)는 기준클럭생성부(300)에서 출력하는 기준클럭신호(REF_CLK)에 응답하여 클럭신호(CLK)를 생성하는 송신용 클럭 오실레이터(110)와, 제어신호(CTR)에 응답하여 카운팅하는 송신카운터(120)와, 입력되는 데이터(INPUT DATA)와 송신카운터(120)에서 카운팅된 값을 비교하는 데이터비교부(130), 및 제어신호(CTR)와 데이터비교부(130)의 출력신호에 응답하여 펄스데이터(PULSE)를 출력하는 펄스발생부(140)를 구비한다. 이 펄스데이터(PULSE)는 하나의 글로벌라인을 통해 수신부(200)로 입력된다.
수신부(200)는 기준클럭신호(REF_CLK)에 응답하여 클럭신호(CLK)를 생성하는 수신용 클럭 오실레이터(210)와, 클럭신호(CLK)와 펄스데이터(PULSE)를 입력받아 카운팅하는 수신카운터(220), 및 펄스데이터(PULSE)와 수신카운터(220)에서 카운팅된 값을 입력받아 데이터(OUTPUT DATA)를 출력하는 플립플롭(230)을 구비한다.
도 2는 도 1의 송신부와 수신부의 동작특성을 설명하기 위한 타이밍도이다.
설명의 편이를 위해, 입력되는 데이터(INPUT DATA)가 '0011'이라고 가정하기로 한다.
도 1과 도 2를 참조하면, 기준클럭신호(REF_CLK)를 입력받은 송신용 클럭 오실레이터(110)와 수신용 클럭 오실레이터(210)는 동일한 주파수의 클럭신호(CLK)를 각각 생성한다. 이때, '0011'의 데이터(INPUT DATA)가 입력되고 제어신호(CTR)는 논리'하이'가 된다. 이 제어신호(CTR)에 의해 송신카운터(120)는 클럭신호(CLK)의 라이징 에지(rasing edge) 마다 카운팅하고, 데이터펄스(PULSE)는 논리'로우'에서 논리'하이'로 천이된다. 데이터비교부(130)는 카운팅 되는 송신카운터(120)의 출력신호와 입력받은 데이터(INPUT DATA) 값을 비교한다. 송신카운터(120)의 카운팅 값이 '0011' 까지 카운팅 되면, 데이터비교부(130)의 출력신호에 의해 데이터펄스(PULSE)가 논리'로우'로 천이된다. 때문에, 데이터펄스(PULSE)는 3개의 클럭신호(CLK)를 포함하는 펄스폭을 갖게 된다. 즉, 펄스폭은 입력되는 데이터의 값과 클럭신호(CLK)의 주기에 의해 결정된다.
이렇게 생성된 데이터펄스(PULSE)는 하나의 글로벌라인을 통해 수신부(200)로 전달된다. 수신카운터(220)는 데이터펄스(PULSE)가 논리'하이'인 구간동안 카운팅을 하게 된다. 즉, 수신카운터(220)는 데이터펄스(PULSE)의 펄스폭 동안 카운팅을 하게된다. 그리고, 플립플롭(230)은 데이터펄스(PULSE)의 논리'로우'가 될 때, 수신카운터(220)에서 카운팅한 최종 값인 '0011'을 출력한다.
예컨데, 입력되는 데이터(INPUT DATA)가 '0001'이라면 생성되는 1개의 클럭신호(CLK)를 포함하는 펄스폭의 데이터펄스(PULSE)를 생성하고, 입력되는 데이 터(INPUT DATA)가 '0100'이라면 4개의 클럭신호(CLK)를 포함하는 펄스폭의 데이터펄스(PULSE)를 생성한다.
한편, 클럭 오실레이터, 카운터, 데이터비교부(130), 펄스발생부(140), 플립플롭(230), 및 송수신선택수단(도면에 미도시)을 구비하여 양방향 데이터 전송이 가능한다. 이때 송수신선택수단은 선택신호를 입력받아 송신일 경우 데이터비교부(130)와 펄스발생부(140)를 인에이블(enable)시키고, 수신일 경우 플립플롭(230)을 인에이블 시키는 역할을 한다.
이러한 구성은 양방향 통신을 하기 위한 일반적인 기술이기 때문에, 자세한 설명은 생략하기로 한다.
도 3은 도 1의 글로벌라인을 다수 개 구비한 다른 실시예를 나타낸 도면이다.
도 3을 참조하면, 송신부(800)에는 도 1의 송신카운터(120)와 데이터비교부(130)와 펄스발생부(140)를 송신블록(400)으로 하여 다수 구비하고, 다수의 송신블록(400)은 송신용클럭 오실레이터(500)에서 생성되는 클럭신호(CLK)를 공통으로 입력받는다.
또한, 수신부(900)에는 도 1의 수신카운터(220)와 플립플롭(230)을 수신블록(600)으로 하여 송신블록(400)과 대응되게 다수 구비한다. 다수의 수신블록(600)은 수신용클럭 오실레이터(700)에서 생성되는 클럭신호(CLK)를 공통으로 입력받는다. 이러한 구성은 더 많은 수의 데이터를 더 적은 수의 글로벌라인을 통해 송/수신을 가능하게 한다.
상술한 바와 같이, 본 발명은 병렬의 데이터를 한 비트의 펄스신호로 변환하여 하나의 글로벌라인을 통해 송/수신할 수 있다. 때문에 글로벌라인의 개수를 줄이는 것이 가능하다. 또한, 카운터의 능력에 따라 한 비트의 펄스신호로 표현할 수 있는 수가 결정됨으로 더 많은 병렬의 데이터를 한개의 글로벌라인을 통해 송/수신 할 수 있다. 또한, 도 3과 같은 구성을 통해 더 많은 수의 글로벌라인을 줄일 수 있다.
이러한 구성은 반도체 메모리 소자뿐 아니라, 글로벌라인을 통해 복수의 데이터를 전달하고자 하는 장치에 사용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 송신부와 수신부 사이에서 데이터가 전달되는 글로벌라인의 개수를 줄일 수 있는 효과를 얻을 수 있다.

Claims (10)

  1. 메모리 코어 영역과 입/출력 인터페이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인;
    다수의 비트로 이루어진 데이터를 입력받아 상기 데이터의 값에 대응하는 펄스폭을 가지는 한 비트의 펄스신호로서 변조하여 상기 글로벌 라인으로 전송하기 위한 송신수단; 및
    상기 글로벌 라인을 통해 전달된 상기 펄스신호를 입력받아 상기 펄스신호의 펄스폭에 대응하는 데이터로 복조하기 위한 수신수단
    을 구비하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 송신수단과 수신수단의 동기를 맞추기 위한 기준클럭생성수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1 항 또는 제2 항에 있어서,
    상기 펄스폭은 상기 데이터의 값과 상기 클럭신호의 주기에 의해 결정되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 메모리 코어 영역과 입/출력 인터페이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인;
    제1 클럭신호를 생성하는 제1 오실레이터;
    상기 제1 클럭신호를 입력받고 제어신호에 응답하여 카운팅하는 송신카운터;
    다수의 비트로 이루어진 데이터와 상기 송신카운터의 출력신호를 비교하는 데이터비교부;
    상기 데이터비교부의 출력신호와 제어신호를 입력받아 한 비트의 펄스신호를 발생하는 펄스발생부;
    제2 클럭신호를 생성하는 제2 오실레이터;
    상기 제2 클럭신호를 입력받고 상기 펄스신호에 응답하여 카운팅하는 수신카운터;
    상기 펄스신호에 응답하여 상기 수신카운터에서 카운팅된 최종출력신호를 출력하는 출력부
    를 구비하는 반도체 메모리 소자.
  5. 제4 항에 있어서,
    상기 제1 오실레이터와 제2 오실레이터의 동기를 맞추기 위한 기준클럭생성수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4 항 또는 제5 항에 있어서,
    상기 펄스신호는 상기 데이터의 값에 대응하는 펄스폭을 가지는 펄스신호인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6 항에 있어서,
    상기 펄스폭은 상기 데이터의 값과 상기 제1 클럭신호의 주기에 의해 결정되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제4 항 또는 제5 항에 있어서,
    상기 제1 클럭신호와 제2 클럭신호는 동일한 주파수를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  9. 메모리 코어 영역과 입/출력 인터페이스 사이의 데이터 교환을 위해 단선으로 이루어진 글로벌 라인;
    송신의 경우, 다수의 비트로 이루어진 데이터를 입력받아 상기 데이터의 값에 대응하는 펄스폭을 가지는 한 비트의 펄스신호로서 변조하여 상기 글로벌 라인 으로 전송하기 위한 송신수단;
    수신의 경우, 상기 글로벌 라인을 통해 전달된 상기 펄스신호를 입력받아 상기 펄스신호의 펄스폭에 대응하는 데이터로 복조하기 위한 수신수단; 및
    선택신호에 응답하여 상기 송신수단과 수신수단 중 어느 하나를 인에이블 시키기 위한 송수신선택수단
    을 구비하는 반도체 메모리 소자.
  10. 제9 항에 있어서,
    상기 펄스폭은 상기 데이터의 값과 상기 클럭신호의 주기에 의해 결정되는 것을 특징으로 하는 반도체 메모리 소자.
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