KR100300865B1 - 고속 동기식 직렬 통신 시스템 - Google Patents

Abstract

본 발명은 데이터 처리(data processing) 기술에 관한 것으로, 특히 보다 적은 통신 회선을 이용하면서도 고속의 통신을 실현하기 위한 동기식 직렬 통신 시스템에 관한 것이며, 복잡한 회로의 추가 또는 소자의 변화 없이, 특히 클럭 수를 증가시키지 않으면서 고속의 데이터 전송을 가능하게 하는 동기식 직렬 통신 시스템을 제공하는데 그 목적이 있다. 이를 위해 본 발명은 데이터 전달을 위한 전송단에서 데이터 비트의 폭을 2배로 늘려주어 입력 데이터를 각각 홀수 클럭 및 짝수 클럭으로 구분하여 전송하고, 수신단에서 이들을 래치하여 동기화시키는 방식을 사용하였다. 즉, 2개의 데이터 회선을 하나의 클럭에 동기시킴으로써 클럭 회선을 하나로 줄일 수 있으며, 2개의 데이터 회선 중에서 하나는 클럭의 상승 에지(rising edge)에 동기시키고 다른 하나는 클럭의 하강 에지(falling edge)에 동기시키므로 수신단에서 볼 때 동기된 2배속의 데이터를 전송 받을 수 있다.

Description

고속 동기식 직렬 통신 시스템

본 발명은 데이터 처리(data processing) 기술에 관한 것으로, 특히 보다 적은 통신 회선을 이용하면서도 고속의 통신을 실현하기 위한 동기식 직렬 통신 시스템에 관한 것이다.

직렬(serial) 통신 기술의 발전은 통신 회선의 수를 적게 하여 설치비를 감소시키는 장점이 있다. 따라서 직렬 통신 시스템은 병렬(parallel) 통신에 비해 장거리의 유선 통신에서 널리 사용되고 있으며, 수많은 연구·개발을 통해 고속화 추세에 있다.

일반적으로, 동기식(synchronous) 통신 시스템에는 데이터 회선 이외에도 내부 클럭(clock)이 지원된다. 이러한 클럭은 전달되는 데이터의 비트(bit)의 경계를 표시해 주기 때문에 동기 통신 시스템의 속도를 높이고 싶으면 클럭과 함께 데이터의 전달 속도를 높이면 된다. 그러나 실제로 구현된 동기식 통신 시스템은 그 회선의 지원 가능한 고주파 대역폭(bandwidth)이 정해져 있기 때문에 소자의 속도가 빨라진다 하더라도 그 만큼의 속도를 낼 수 없는 것이 현실이다.

따라서 종래에는 지원 가능한 최대 대역(maximum band)의 2배의 고속 데이터를 보내고자 할 때에는 독립된 2개의 클럭과 2개의 데이터 회선을 필요로 하였다. 그리고 이러한 종래의 방식은 수신된 두 데이터가 서로 비동기적(asynchronous)이기 때문에 이를 다시 동기화시키기 위한 별도의 회로를 필요로 하는 문제점이 있었다. 또한 통신 회선도 접지(ground) 회선을 포함하여 5개의 회선이 필요한 단점이 있었다.

본 발명은 상술한 바와 같은 종래기술의 경제적·기술적 문제점을 해결하고자 제안된 것으로, 복잡한 회로의 추가 또는 소자의 변화 없이, 특히 클럭 수를 증가시키지 않으면서 고속의 데이터 전송을 가능하게 하는 동기식 직렬 통신 시스템을 제공하는데 그 목적이 있다.

도 1은 전송단 소자의 내부 클럭과 입력 데이터 신호의 타이밍도.

도 2a는 본 발명의 일 실시예에 따른 전송단 회로도.

도 2b는 도 2a에 언급된 신호들의 타이밍도.

도 3은 짝수 클럭(even_clk)과 홀수 클럭(odd_clk) 형성을 위한 로직의 회로도.

도 4는 본 발명의 일 실시예에 따른 수신단 회로도.

도 5는 본 발명에 따른 전송단과 수신단간의 회선 연결 상태를 나타낸 블럭도.

* 도면의 주요 부분에 대한 부호의 설명

10, 20, 30, 40 : D 플립플롭

50 : 짝수 데이터(even_data) 전송 회선

60 : 홀수 데이터(odd_data) 전송 회선

70 : 데이터 전송 클럭(CLK) 회선

80 : 접지(GND) 회선 100 : 송신단

200 : 수신단 Data_in : 입력 데이터

even_clk : 짝수 클럭 odd_clk : 홀수 클럭

본 발명은 데이터 전달을 위한 전송단에서 데이터 비트의 폭을 2배로 늘려주어 입력 데이터를 각각 홀수 클럭 및 짝수 클럭으로 구분하여 전송하고, 수신단에서 이들을 래치하여 동기화시키는 방식을 사용하였다. 즉, 2개의 데이터 회선을 하나의 클럭에 동기시킴으로써 클럭 회선을 하나로 줄일 수 있으며, 2개의 데이터 회선 중에서 하나는 클럭의 상승 에지(rising edge)에 동기시키고 다른 하나는 클럭의 하강 에지(falling edge)에 동기시키므로 수신단에서 볼 때 동기된 2배속의 데이터를 전송 받을 수 있다.

상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 동기식 직렬 통신 시스템은 각각 전송기의 내부 클럭의 짝수 주기 신호 및 홀수 주기 신호에 응답하여 입력 데이터를 입력받아 제1 및 제2 전송 데이터를 출력하는 전송단; 상기 제1 및 제2 전송 데이터를 각각 전송하는 제1 및 제2 데이터 전송 회선; 데이터 전송 클럭을 전송하는 데이터 전송 회선; 및 각각 상기 데이터 전송 클럭의 서로 다른 레벨에서 상기 제1 및 제2 전송 데이터를 래치하는 수신단을 포함한다.

이하, 본 발명의 용이하고 바람직한 실시를 위하여 본 발명의 실시예를 소개한다.

우선 도 1은 전송단 소자의 내부 클럭과 입력 데이터 신호의 타이밍을 도시한 것으로, 전송단 소자에서는 고속의 클럭과 데이터의 전송이 가능하므로 내부 클럭(int_clk) 속도는 데이터 전송 클럭(CLK) 속도의 2배로 한다. 즉, 데이터 전송 클럭(CLK)은 내부 클럭(int_clk)을 1/2분주하여 만든다. 따라서 소자 내부에서 전달되는 데이터는 내부 클럭(int_clk)의 상승 에지에서 발생된다.

다음으로 도 2a는 본 발명의 일 실시예에 따른 전송단 회로를 도시한 것으로, 전송단 소자(도시되지 않음)로부터 출력된 입력 데이터(Data_in)를 두 개의 D 플립플롭(10, 20)에 동시에 연결하고, 하나의 D 플립플롭(10)은 짝수 클럭(even_clk)에 동기된 짝수 데이터(even_data)를 데이터 전송 회선으로 출력하며, 다른 하나의 D 플립플롭(20)은 홀수 클럭(odd_clk)에 동기된 홀수 데이터(odd_data)를 데이터 전송 회선으로 출력한다.

이와 같이 입력 데이터(Data_in)를 짝수 데이터(even_data)와 홀수 데이터(odd_data)로 구분하여 전송하기 위해 짝수 클럭(even_clk)과 홀수 클럭(odd_clk)을 생성해야 한다. 이러한 짝수 클럭(even_clk)과 홀수 클럭(odd_clk)은 도 3에 도시된 바와 같은 로직을 사용하여 생성할 수 있다. 즉, 짝수 클럭(even_clk)은 내부 클럭(int_clk)과 데이터 전송 클럭(CLK)의 논리곱에 의해 생성하며, 홀수 클럭(odd_clk)은 내부 클럭(int_clk)과 데이터 전송 클럭의 반전 신호(CLK/)의 논리곱에 의해 생성한다.

첨부된 도면 도 2b는 앞서 언급한 신호들의 타이밍을 도시한 것이다.

도 4는 본 발명의 일 실시예에 따른 수신단 회로를 도시한 것으로, 하나의 D 플립플롭(30)은 데이터 전송 클럭(CLK)에 동기되어 데이터 전송 회선으로부터 짝수 데이터(even_data)를 입력받고, 다른 하나의 D 플립플롭(40)은 데이터 전송 클럭의 반전 신호(CLK/)에 동기되어 데이터 전송 회선으로부터 홀수 데이터(odd_data)를 입력받는다. 각각의 D 플립플롭(30, 40)은 각각의 출력 데이터(data0, data1)를 수신단 소자(도시되지 않음)로 출력한다. 즉, 수신단 소자는 짝수 데이터(even_data)는 하이-레벨 래치(high-level latch)하고 홀수 데이터(odd_data)는 로우-레벨 래치(low-level latch)하여 받아들인다.

상술한 바와 같은 본 발명에 따른 전송단과 수신단간의 회선 연결 상태를 도 5에 도시하였다. 도시된 바와 같이 본 발명에 따른 동기식 직렬 통신 시스템의 전송단(100) 및 수신단(200) 사이의 고속 통신을 위하여 짝수 데이터(even_data)와 홀수 데이터(odd_data)를 전송하기 위한 2개의 데이터 전송 회선(50, 60)과 데이터 전송 클럭(CLK) 회선(70)과 접지(GND) 회선(80) 등 4개의 회선을 필요로 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 살펴본 바와 같이 본 발명은 종래의 직렬 통신을 병렬 통신과 유사하게 변경하는 방식을 사용하여 복잡한 회로의 추가하거나 소자의 변화 없이 데이터 전송 속도를 높일 수 있는 효과가 있으며, 기존의 통신 시스템에 몇 개의 플립플롭을 추가하면 되므로 경제적인 측면에서의 장점이 있다.

Claims (8)

1. 각각 전송기의 내부 클럭의 짝수 주기 신호 및 홀수 주기 신호에 응답하여 입력 데이터를 입력받아 제1 및 제2 전송 데이터를 출력하는 전송단;

   상기 제1 및 제2 전송 데이터를 각각 전송하는 제1 및 제2 데이터 전송 회선;

   데이터 전송 클럭을 전송하는 데이터 전송 회선; 및

   각각 상기 데이터 전송 클럭의 서로 다른 레벨에서 상기 제1 및 제2 전송 데이터를 래치하는 수신단

   을 포함하는 동기식 직렬 통신 시스템.
2. 제1항에 있어서, 상기 전송단이,

   상기 전송기;

   상기 짝수 주기 신호에 응답하여 상기 전송기로부터 상기 입력 데이터를 입력받아 상기 제1 전송 데이터를 출력하는 제1 래치 수단; 및

   상기 홀수 주기 신호에 응답하여 상기 전송기로부터 상기 입력 데이터를 입력받아 상기 제2 전송 데이터를 출력하는 제2 래치 수단

   을 포함하는 것을 특징으로 하는 동기식 직렬 통신 시스템.
3. 제1항에 있어서, 상기 수신단이,

   수신기;

   상기 데이터 전송 클럭에 응답하여 상기 제1 전송 데이터를 하이-레벨 래치하는 제3 래치 수단; 및

   상기 데이터 전송 클럭에 응답하여 상기 제2 전송 데이터를 로우-레벨 래치하는 제4 래치 수단

   을 포함하는 것을 특징으로 하는 동기식 직렬 통신 시스템.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터 전송 클럭이,

   상기 내부 클럭의 1/2분주 신호인 것을 특징으로 하는 동기식 직렬 통신 시스템.
5. 제4항에 있어서, 상기 짝수 주기 신호가,

   상기 내부 클럭 및 상기 데이터 전송 클럭을 앤딩하여 생성된 것을 특징으로 하는 동기식 직렬 통신 시스템.
6. 제4항에 있어서, 상기 홀수 주기 신호가,

   상기 내부 클럭 및 상기 데이터 전송 클럭의 반전 신호를 앤딩하여 생성된 것을 특징으로 하는 동기식 직렬 통신 시스템.
7. 제4항에 있어서, 상기 제1 내지 제4 래치 수단이,

   D 플립플롭인 것을 특징으로 하는 동기식 직렬 통신 시스템.
8. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 전송단과 상기 수신단 사이에 접지 회선을 더 포함하는 것을 특징으로 하는 동기식 직렬 통신 시스템.