KR20170057917A - 귀환 회로를 포함하는 직렬화기 - Google Patents

귀환 회로를 포함하는 직렬화기 Download PDF

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Abstract

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 직렬화기는 제 1 논리 회로, 제 2 논리 회로, 귀환 회로를 포함할 수 있다. 제 1 논리 회로는 복수의 입력 신호를 제공받아 제 1 출력 신호를 생성할 수 있다. 제 2 논리 회로는 복수의 입력 신호를 제공받아 제 1 출력 신호와 상보적인 제 2 출력 신호를 생성할 수 있다. 귀환 회로는 제 1 출력 신호와 제 2 출력 신호를 제공받아 제 1 출력 신호와 제 2 출력 신호의 전환 타이밍을 보정할 수 있다.

Description

귀환 회로를 포함하는 직렬화기 {Serilizer Comprising Feedback Circuit}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 회로에 관한 것이다.
전자회로 시스템들 간의 데이터 통신방식은 크게 패러랠(Parallel) 통신방식과 시리얼(Serial) 통신방식으로 나눌 수 있다. 패러랠 통신방식은 데이터 비트를 바이트 단위로 송수신하는 통신방식이다. 시리얼 통신방식은 데이터 비트를 비트단위로 송수신하는 통신방식이다.
일반적으로 전자회로 시스템은 내부적으로 고속의 데이터 처리속도에 촛점을 맞추어 설계된다. 따라서 한 번에 많은 양의 데이터를 처리할 수 있는 패러랠 통신방식이 주로 이용된다. 패러랠 통신방식은 데이터 전송거리의 제한성, 하드웨어 구성의 어려움 및 하드웨어 구성에 따른 많은 비용 등의 문제가 있다. 또한, 많은 양의 데이터 전송이 요구되지 않는 부분에서 패러랠 통신은 비효율적이다.
이러한 이유로 하나의 전자회로 시스템과 다른 하나의 전자회로 시스템 간의 통신방식은 주로 시리얼 통신방식을 이용한다. 시리얼 통신방식은 패러랠 통신에 비해 채널의 수가 적고, 또한 채널을 통해 전송되는 신호들 간의 간섭이 적어 데이터의 통신속도를 늘릴수 있는 장점이 있다.
이처럼 고속의 시리얼 통신방식을 이용하는 경우, 먼저 데이터를 수신하는 수신부는 송신부로부터 송신되는 시리얼 데이터를 입력받는다. 이후 수신부는 시리얼 데이터를 패러랠 데이터로 다시 복원하기 위하여 병렬화기(Deserializer)를 구비한다. 이때, 수신부 측에 구비된 병렬화기는 시리얼 데이터 및 이 시리얼 데이터를 다시 패러랠 데이터로 복원하기 위한 클록 신호를 함께 수신한다.
한편, 시리얼 데이터로부터 패러랠 데이터로의 정확한 데이터 복원을 위해서는 송신부로부터 수신된 시리얼 데이터 신호의 위상과 클록 신호의 위상이 정확히 동기되어야 한다. 그러나 신호라인에 의한 전송 지연 등과 같은 외부요인에 의해 데이터 신호와 클록 신호 간의 스큐(skew)가 발생한다. 이 경우, 시리얼 데이터가 패러랠 데이터로 복원되는 과정에 있어서, 시리얼 데이터의 일부 데이터 비트가 손실되는 문제가 발생한다.
본 발명에서는 상술한 문제들로부터 자유로운 직렬화기를 제공하고자 한다.
본 발명의 목적은 입력 신호의 잡음에 둔감한 직렬화기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 직렬화기는 제 1 논리 회로, 제 2 논리 회로, 귀환 회로를 포함할 수 있다. 제 1 논리 회로는 복수의 입력 신호를 제공받아 제 1 출력 신호를 생성할 수 있다. 제 2 논리 회로는 복수의 입력 신호를 제공받아 제 1 출력 신호와 상보적인 제 2 출력 신호를 생성할 수 있다. 귀환 회로는 제 1 출력 신호와 제 2 출력 신호를 제공받아 제 1 출력 신호와 제 2 출력 신호의 전환 타이밍을 보정할 수 있다.
이상과 같은 본 발명의 실시 예에 따르면, 4개의 위상을 갖는 클록 신호를 이용하는 메모리 장치 환경에서 입력 신호 간의 스큐(Skew)에 대한 저항성을 높인 직렬화기를 제공할 수 있다. 결과적으로 메모리 장치의 출력 품질을 높일 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1은 본 발명의 이점을 설명하기 위한 블록도이다.
도 2는 도 1의 논리 블록의 문제점을 설명하기 위한 타이밍 도이다.
도 3은 본 발명의 논리 블록를 보여주는 블록도이다.
도 4는 도 3의 논리 블록의 특성을 설명하기 위한 타이밍 도이다.
도 5는 본 발명에 따른 도 3에 도시된 제 1 논리 회로의 실시 예를 보여주는 회로이다.
도 6은 본 발명에 따른 도 3에 도시된 제 2 논리 회로의 실시 예를 보여주는 회로이다.
도 7은 본 발명에 따른 도 3에 도시된 귀환 회로의 실시 예를 보여주는 회로이다.
도 8은 본 발명의 실시 예에 따른 직렬화기를 포함한 데이터 전송 회로를 나타내는 블록도이다.
도 9는 도 8의 데이터 전송 회로가 클록 신호를 직렬화하는 경우의 타이밍도 이다.
도 10은 도 8의 데이터 전송 회로가 데이터 신호을 직렬화하는 경우의 타이밍도 이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 회로가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 이점을 설명하기 위한 블록도이다. 도 1을 참조하면, 논리 블록(10)은 제 1 논리회로(11)를 포함할 수 있다. 논리 블록(10)은 4개의 입력 신호들(A, B, C, D)을 제공 받는다. 실시 예로, 제 1 논리 회로(11)는 NAND, AND, NOR, OR, XOR, XNOR 중 하나일 수 있다. 실시 예로, 입력 신호들(A, B, C, D)은 클록 신호에 동기화된 데이터 신호일 수 있다. 실시 예로, 입력 신호들(A, B, C, D)는 클록 신호일 수 있다.
예를 들어, 제 1 논리 회로(11)가 XOR 회로인 경우 연산 결과는 다음과 같다. 이 경우, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다. 또한, 입력 신호 'B'는 입력 신호 'D'와 상보적인 신호일 수 있다. 상술한 조건에서 제 1 논리 회로(11)는 신호 'A'와 신호 'B'의 값이 같은 경우에는 논리 '0'의 결과를 출력 신호 'Q'에 제공한다. 반면에, 제 1 논리 회로(11)는 신호 'A'와 신호 'B'의 값이 다른 경우에는 논리 '1'의 결과를 출력 신호 'Q'에 제공한다.
제 1 논리 회로(11)는 입력 신호(A, B, C, D)에 따른 결과를 그대로 출력 신호 'Q'에 제공한다. 즉, 제 1 논리 회로(11)는 출력 신호 'Q'가 귀환(Feedback) 신호에 영향을 받는 구조가 아니다. 따라서 본 구조의 논리 블록(10)은 입력 신호(A, B, C, D)의 잡음(Noise)에 취약한 특성을 가진다. 이러한 특성은 도 2의 타이밍 도에 의해 자세히 설명될 것이다.
도 2는 도 1의 논리 블록의 문제점을 설명하기 위한 타이밍 도이다. 도 2를 참조하면, 도 1의 논리 블록(10)은 단일 입력 신호의 잡음에 민감한 단점을 갖는다.
입력 신호의 잡음은 개별 입력 신호가 제공되는 타이밍에 영향을 준다. 입력 신호의 잡음은 일반적으로 지터(Jitter)와 스큐(Skew)로 나타난다. 지터는 이상적인 기준 시간보다 얼마나 빠르게 혹은 지연되어 나타나는지를 표현하는 값이다. 지터는 누화(Crosstalk), 심볼 간 간섭(ISI: InterSymbol Interference), 열 잡음(Thermal noise)등에 의해 나타난다. 스큐는 동 위상의 신호들이 도착점에서 어긋나는 경우를 말한다. 따라서 단일 신호의 지터는 신호 간의 스큐 형태로 나타날 수 있다.
t0 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(A, B, D)보다 일정 시간(△t0) 앞서 제 1 논리회로(11)에 제공될 수 있다. 나머지 입력 신호들(A, B, D)은 클록 신호에 동기화 되어 tck0 시점에 입력된다. 제 1 논리 회로(11)는 입력 신호 'C'의 지터에 직접 영향을 받는다. 따라서 제 1 논리 회로(11)는 tck0 시점을 기준으로 △t0만큼 앞선 시점 t0에 논리 결과를 출력 신호 Q로 제공한다.
t1 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(A, B, D)보다 일정 시간(△t1) 지연되어 제 1 논리회로(11)에 제공될 수 있다. 입력 신호(A, B, D)는 클록 신호에 동기화 되어 tck1 시점에 입력된다. 이 경우, t0 시점에서 나타난 것과 유사한 결과가 나타날 수 있다. 마찬가지로, 제 1 논리 회로(11)는 입력 신호 'C'의 지터에 직접 영향을 받는다. 따라서 제 1 논리 회로(11)는 tck1 시점을 기준으로 △t1만큼 늦은 시점(t1)에 결과 신호를 출력 신호 Q로 제공한다.
t2 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(B, D)보다 일정 시간(△t2) 앞서 제 1 논리회로(11)에 제공될 수 있다. 동시에, t3 시점에서 입력 신호 'A'가 잡음에 의해 동기화된 입력 신호들(B, D)보다 일정 시간(△t3) 지연되어 제 1 논리회로(11)에 제공될 수 있다. 입력 신호(B, D)는 클록 신호에 동기화 되어 tck2 시점에 입력된다. 이 경우, t2에서 t3 시점까지 유효한 입력 신호(A, C)가 제 1 논리 회로(11)에 제공되지 않게 된다. 결과적으로, t2에서 t3 사이의 시점에서 제 1 논리 회로(11)은 의미 없는 값(Null)을 출력하게 된다.
t0 내지 t2 시점에서 발생하는 입력 신호의 잡음에 의한 출력 신호 Q의 왜곡은 디램(Dram) 칩 내에서도 일반적으로 발생할 수 있다. 입력 신호의 잡음은 칩 내부의 열악한 전력 공급 상태에 의해 발생할 수 있다. 결과적으로, 왜곡된 출력 결과로 출력 신호 Q의 타이밍 마진이 줄어들게 된다. 따라서, 단일 입력 신호의 잡음에 둔감한 출력 신호를 갖는 논리 회로가 필요해 진다. 또한, 논리 블록 내에 입력 신호에서 출력 신호까지의 논리 회로의 단 수(Number of stage)를 줄인 구조의 회로가 필요하다. 이는 논리 회로의 단 수가 늘어남에 따라 전송되는 신호에 영향을 미치는 회로가 늘어나기 때문이다.
도 3은 본 발명의 논리 블록를 보여주는 블록도이다. 도 3를 참조하면, 본 발명의 논리 블록(100)은 제 1 논리 회로(110), 제 2 논리 회로(120), 귀환 회로(130)를 포함할 수 있다. 논리 블록 (100)은 4개의 신호(A, B, C, D)들을 입력 신호로 제공 받을 수 있다. 실시 예로, 입력 신호들(A, B, C, D)은 클록 신호에 동기화된 신호일 수 있다. 실시 예로, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다. 실시 예로, 입력 신호 'B'는 입력 신호 'D'와 상보적인 신호일 수 있다.
제 1 논리 회로(110)는 귀환 회로(130)와 연결될 수 있다. 실시 예로, 제 1 논리 회로(110)는 NAND, AND, NOR, OR, XOR, XNOR 중 하나일 수 있다. 제 2 논리 회로(120)는 제 1 논리 회로(110)와 동일한 신호를 입력 신호으로 제공받는다. 이후 제 2 논리 회로(120)는 제 1 논리 회로(110)의 출력 신호 'Q'와 상보적인 결과를 'Qb'에 출력한다. 실시 예로, 제 2 논리 회로(110)는 NAND, AND, NOR, OR, XOR, XNOR 중 하나일 수 있다. 예를 들어, 제 1 논리 회로(110)가 OR 회로인 경우 제 2 논리 회로(120)는 NOR 회로가 될 것이다. 제 1 논리 회로(110)는 제 2 논리 회로(120)와 동일하게 구성될 수 있다. 이는 논리 블록(100)이 제 1 및 제 2 논리 회로(110, 120)의 상보적인 출력 신호 'Q'와 'Qb'를 이용하여 출력에 영향을 주는 구조로 구성되어 있기 때문이다. 즉, 제 1 및 제 2 논리 회로(110, 120)의 입력 신호부터 출력 신호까지의 지연 시간(Propagation Delay Time)를 동일하게 유지하기 위함이다.
논리 블록(100)의 동작은 다음과 같다. 제 1 논리 회로(110)는 입력 신호(A, B, C, D)에 의한 연산 결과를 출력 신호 'Q'에 제공한다. 동시에 제 2 논리 회로(120)는 입력 신호(A, B, C, D)에 의한 연산 결과를 출력 'Qb'에 제공한다. 예를 들어, 출력 신호 Q가 단일 입력 신호의 잡음에 의해 도 2와 같이 왜곡된 결과를 출력하는 경우를 가정한다. 이 경우, 제 2 논리 회로(120)는 제 1 논리 회로(110)와 반대로 입력 신호를 제공받으므로 출력 신호 'Qb'는 입력 신호의 잡음에 의해 왜곡되지 않은 결과를 출력할 수 있다. 이 때, 출력 신호 'Q'와 'Qb'는 귀환 회로(130)에 의해 서로의 출력 타이밍에 영향을 준다. 결과적으로, 왜곡되지 않은 출력 신호 'Qb'에 의해 출력 신호 'Q'의 왜곡된 정도가 도 2의 결과와 달리 줄어들게 된다. 상술한 귀환 동작은 동시에 발생하므로 신호 'Q'와 'Qb'의 출력 타이밍은 동일할 것이다. 이러한 특성은 도 4의 타이밍 도에 의해 자세히 설명될 것이다.
도 4는 도 3의 논리 블록의 특성을 설명하기 위한 타이밍 도이다. 도 4를 참조하면, 도 3의 논리 블록(100)은 단일 입력 신호의 잡음에 대해 도 1의 논리 블록(10)에 비하여 둔감한 특성을 갖는다. 실시 예로, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다. 실시 예로, 입력 신호 'B'는 입력 신호 'D'와 상보적인 신호일 수 있다.
t0 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(A, B, D)보다 일정 시간(△t0) 앞서 제 1 및 제 2 논리회로(110, 120)에 제공될 수 있다. 나머지 입력 신호들(A, B, D)은 클록 신호에 동기화 되어 tck0 시점에 입력된다. 이에 제 1 논리 회로(110)는 tck0 시점보다 △t0만큼 앞선 시점 t0에 논리 결과를 출력 신호 'Q'에 제공할 것이다. 반면에 제 2 논리 회로(120)는 입력 신호 'C'와 상보적인 입력 신호 'A' 에 의해 연산을 한다. 따라서 입력 신호 'A'는 왜곡이 없기 때문에 제 2 논리 회로(120)는 tck0 시점에 동기화된 출력 신호를 'Qb'에 제공하려 할 것이다. 결과적으로, 논리 블록(100)은 tck0 시점을 기준으로 △t0'(△t0 보다 작은 값) 만큼만 앞서 결과 신호를 출력 신호 'Q'로 제공한다. 이는 tck0 시점에 제공되려 하는 출력 신호 'Qb'가 귀환 회로(130)에 의해 출력 신호 'Q'의 타이밍에 영향을 주기 때문이다. 즉, 출력 신호 'Qb'에 의해 왜곡된 'Q' 신호의 출력 타이밍이 보정된다.
t1 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(A, B, D)보다 일정 시간(△t1) 지연되어 제 1 및 제 2 논리회로(110, 120)에 제공될 수 있다. 나머지 입력 신호들(A, B, C)은 클록 신호에 동기화 되어 tck1 시점에 입력된다. 이 경우, t0 시점에서 나타난 것과 유사한 결과가 나타날 수 있다. 즉, 제 1 논리 회로(110)는 tck1 시점을 기준으로 △t1'(△t1보다 작은 값) 만큼만 늦은 시점(t1)에 결과 신호를 출력 신호 'Q'로 제공한다. 입력 신호 'C'에 의해 왜곡된 출력 신호 'Q'의 타이밍이 보정되는 이유는 상술한 바와 같다.
t2 시점에서, 입력 신호 'C'가 잡음에 의해 동기화된 입력 신호들(B, D)보다 일정 시간(△t2) 앞서 제 1 논리회로(11)에 제공될 수 있다. 또한, t3 시점에서 입력 신호 'A'가 잡음에 의해 동기화된 입력 신호들(B, D)보다 일정 시간(△t3) 지연되어 제 1 및 제 2 논리회로(110, 120)에 제공될 수 있다. 나머지 입력 신호들(B, D)은 클록 신호에 동기화 되어 tck1 시점에 입력된다. 이 경우, t2에서 t3 시점까지 유효한 입력 신호(A, C)가 제 1 및 제 2 논리 회로(110, 120)에 제공되지 않는 것은 도 2의 경우와 동일하다. 다만, 결과적으로 논리 블록(100)의 출력 신호 'Q'가 의미 없는 값(Null)으로 유지되는 시간이 △t2+△t3에서 △t2'+△t3'로 줄어들게 된다(△t2'는 △t2 보다 작은 값이며, △t3'는 △t3보다 작은 값이다). 이유는 상술된 바와 같다.
이상에서 본 발명의 동작 및 효과가 설명되었다. 이하에서는 본 발명의 실시 예로서, 직렬화기(Serializer)가 설명될 것이다. 직렬화기는 속도가 느린 복수의 입력 정보를 속도가 빠른 직렬화된 정보로 출력하는 회로이다.
도 5는 본 발명에 따른 도 3에 도시된 제 1 논리 회로의 실시 예를 보여주는 회로이다. 도 5를 참조하면, 제 1 논리 회로(110)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2)를 포함할 수 있다. 실시 예로, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다. 도 5의 회로는 입력 신호로부터 출력 신호까지의 논리 회로 단수를 최소화하여 논리 회로의 단 수에 의한 잡음을 줄일 수 있는 장점을 가진다.
제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)는 트랜스미션 게이트(Transmission Gate)로서 동작한다. 트랜스미션 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 게이트 노드에 상보적인 입력 신호을 받아서 제어되며, 스위치와 동일한 동작을 한다. PMOS 트랜지스터 또는 NMOS 트랜지스터 중 한 종류의 소자만을 이용한 스위치 회로는 전달하는 신호의 상태(논리 '1' 혹은 논리 '0')에 따라 동작 특성이 달라진다. 트랜스미션 게이트는 상술한 단점을 보완하기 위해 PMOS 트랜지스터와 NMOS 트랜지스터를 동시에 사용한다. 제 1 트랜스미션 게이트(TG1)의 일 단은 입력 신호 'B'와 연결된다. 제 1 트랜스미션 게이트(TG1)의 타 단은 제 1 논리회로의 출력 신호 'Q'와 연결된다. 제 1 PMOS 트랜지스터(P1)의 게이트는 입력 신호 'A'와 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트는 입력 신호 'C'와 연결된다. 결과적으로 제 1 트랜스미션 게이트(TG1)은 입력 신호 'A' 및 'C'에 의해 스위칭된다.
제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)는 제 2 트랜스미션 게이트(TG2)로서 동작한다. 제 2 트랜스미션 게이트(TG2)의 일 단은 입력 신호 'D'와 연결된다. 제 2 트랜스미션 게이트(TG2)의 타 단은 제 1 논리회로의 출력 신호 'Q'와 연결된다. 제 2 PMOS 트랜지스터(P2)의 게이트는 입력 신호 'C'와 연결된다. 제 2 NMOS 트랜지스터(N2)의 게이트는 입력 신호 'A'와 연결된다. 결과적으로, 제 2 트랜스미션 게이트(TG2)는 제 1 트랜스미션 게이트(TG1)와 반대의 시점에 스위칭된다. 예를 들어 입력 신호 'A'가 논리 '0'이고 입력 신호 'C'가 논리 '1'인 경우, 제 1 트랜스미션 게이트(TG1)는 턴온(Turn-on)된다. 이 때, 제 2 트랜스미션 게이트(TG2)는 턴 오프(Turn-off)된다.
제 1 논리 회로(110)는 입력 신호 'B'와 'D'에 따라 XOR 혹은 직렬화기(Serializer)로서 동작할 수 있다. 예를 들어, 입력 신호 'B'가 입력 신호 'D'와 상보적인 신호라고 가정한다. 또한, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호라고 가정한다. 이 경우, 제 1 논리 회로(110)은 XOR 회로로서 동작한다. 입력 신호 'A'가 논리 '0'인 경우, 제 1 트랜스미션 게이트(TG1)는 턴온이 되어 입력 신호 'B'를 출력 신호 'Q'에 제공한다. 반대로 입력 신호 'A'가 논리 '1'인 경우 입력 신호 'C'가 논리 '0'이 되어 제 2 트랜스미션 게이트(TG2)가 턴온이 된다. 따라서 제 2 트랜스미션 게이트(TG2)는 입력 신호 'D'를 출력 신호 'Q'에 제공한다. 즉, 입력 신호 'A'가 논리 '0'이면 입력 신호 'B'가 출력되고 입력 신호 'A'가 논리 '1'이면 입력 신호 'B'와 상보적인 신호인 'D'가 출력된다. 제 1 논리 회로(110)의 논리 표는 다음과 같다.
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반면에, 입력 신호 'B'가 입력 신호 'D'와 상보적인 신호가 아닌 경우 제 1 논리 회로(110)는 직렬화기로서 동작한다. 예를 들어, 입력 신호 'B'는 제 1 데이터 신호이고 입력 신호 'D'는 제 2 데이터 신호일 수 있다. 또한, 입력 신호 'A' 및 'C'는 클록 신호일 수 있다. 동시에 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다. 이 경우 제 1 논리 회로(110)는 입력 신호 'A'가 논리 '0'이면 제 1 데이터 신호를 출력하고 입력 신호 'A'가 논리 '1'이면 제 2 데이터 신호를 출력한다. 결과적으로, 제 1 논리 회로(110)는 입력 신호 'A' 및 'C'에 따라 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력 신호 'Q'에 제공하는 직렬화기로서 동작한다. 다만, 이 경우 제 1 및 제 2 데이터 신호는 입력 신호 'A' 및 'C'에 비하여 속도가 2배 느린 신호일 것이다. 이러한 직렬화기는 디램(Dram) 반도체 장치에서 사용될 수 있다. 도 9 및 도 10의 타이밍 도에서 본 발명의 적용 예로서 직렬화기의 동작이 자세히 설명될 것이다.
도 6은 본 발명에 따른 도 3에 도시된 제 2 논리 회로의 실시 예를 보여주는 회로이다. 도 6을 참조하면, 제 2 논리 회로(120)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2)를 포함할 수 있다. 실시 예로, 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호일 수 있다.
실시 예에 따른 제 2 논리 회로(120)는 도 5의 제 1 논리 회로(110)와 동일하게 동작한다. 따라서 동작에 대한 설명은 생략한다. 다만, 입력 신호 'D'가 제 1 트랜스미션 게이트(TG1)에 제공되고 입력 신호 'B'가 제 2 트랜스미션 게이트(TG2)에 제공된다는 점이 다르다. 즉, 입력 신호 'D' 및 'B'가 제 1 논리 회로(110)와 반대로 연결된다. 따라서, 제 2 논리 회로(120)는 입력 신호 'D'와 'B'가 상보적인 신호인 경우 XNOR 회로로서 동작한다.
입력 신호 'B'가 제 1 데이터 신호이고 입력 신호 'D'가 제 2 데이터 신호인 경우 제 2 논리 회로(120)는 직렬화기로서 동작한다. 다만, 제 2 논리 회로(120)는 제 1 논리 회로(110)와 상보적인 타이밍에 입력 신호를 직렬화여 출력 신호 'Q'에 제공한다는 점이 다르다. 즉, 입력 신호 'A'가 논리 '0'인 경우 제 1 논리 회로(110)와 달리 제 2 논리 회로(120)는 제 2 데이터 신호를 출력 신호 'Q'에 제공한다. 또한 입력 신호 'A'가 논리 '1'인 경우, 제 2 논리 회로(120)는 제 1 데이터 신호를 출력 신호 'Q'에 제공한다.
도 7은 본 발명에 따른 도 3에 도시된 귀환 회로의 실시 예를 보여주는 회로이다. 도 7을 참조하면, 귀환 회로(130)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2)를 포함할 수 있다. 다만, 신호 'Q'는 신호 'Qb'와 상보적인 신호이다.
제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)는 인버터(Inverter) 회로로서 동작한다. 따라서, 제 1 인버터 회로(Inv 1)는 입력 신호 'Qb'를 반대 정보의 신호로 변환하여 출력 신호 'Q'에 제공한다. 또한 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)는 인버터(Inverter) 회로로서 동작한다. 즉, 제 2 인버터 회로(Inv 2)는 입력 신호 'Q'를 반대 정보의 신호로 변환하여 출력 'Qb'에 제공한다.
귀환 회로(130)는 래치 회로로서 동작한다. 즉, 귀환회로(130)는 다른 신호가 입력되지 않는 경우 신호 'Q' 및 'Qb'의 정보를 저장하는 역할을 한다. 또한 귀환회로(130)는 신호 'Q'및 'Qb'가 기존의 신호에서 상보적인 신호로 전환(Transition) 시에 빠르게 전환되도록 도와준다. 다만, 제 1 및 제 2 논리 회로(110, 120) 회로의 출력 정보가 귀환 회로(130)에 의하여 전환되지 않아야 한다. 즉, 귀환 회로(130)가 래치 회로로서 정보를 저장하는 능력이 너무 강하여 출력 신호 'Q'가 왜곡되지 않아야 할 것이다. 따라서 귀환 회로(130)는 상술된 점을 고려하여 소자의 사이즈가 결정되어야 할 것이다. 예를 들어, 귀환 회로(130)는 제 1 및 제 2 논리 회로(110, 120)에 비하여 1/2 혹은 1/3의 크기로 결정될 수 있다.
이상에서 본 발명에 따른 실시 예들이 설명되었다. 이하에서는 본 발명의 적용 예가 설명될 것이다.
반도체 메모리 장치는 클록 신호에 동기되어 데이터를 입력받아 저장하고, 저장된 데이터를 출력하도록 구성된다. 또한, 반도체 메모리 장치는 외부로부터 빠른 신호를 제공받는다. 반도체 메모리 장치의 내부에서는 마진 문제, 전력 문제 등으로 신호를 분주해서 사용한다. 반도체 메모리 장치의 내부에서 데이터 처리가 완료된 후, 반도체 메모리 장치는 데이터를 다시 원래의 속도로 직렬화하여 출력한다. 따라서 직렬화기는 반도체 메모리 장치에서 필수적인 구성요소이다. 본 발명은 반도체 메모리 장치의 데이터 전송 회로에서 직렬화기로서 이용될 수 있다.
도 8은 본 발명의 실시 예에 따른 직렬화기를 포함한 데이터 전송 회로를 나타내는 블록도이다. 도 8을 참고하면, 데이터 전송 회로(1000)는 직렬화기(1100)와 송신 회로(1200)를 포함할 수 있다.
직렬화기(1100)는 도 3의 로직 블록(100)과 동일한 구성을 갖는다. 또한, 직렬화기(1100)는 도 5, 도 6 및 도 7에 도시된 회로들을 포함한다. 직렬화기(1100)는 송신 회로(1200)와 연결된다. 직렬화기(1100)는 4 개의 입력 신호(A, B, C, D)를 제공받아 직렬화하여 출력 신호 'Q' 및 'Qb'에 제공한다. 이후 직렬화기(1100)는 출력 신호 'Q' 및 'Qb'를 송신 회로(1200)에 제공한다.
송신 회로(1200)는 직렬화기(1100)와 연결된다. 송신 회로(1200)는 직렬화된 출력 신호 'Q' 및 'Qb'를 제공받아 하나의 신호(DATA)로 출력한다. 출력 신호 'DATA'는 다음 단의 회로 혹은 채널로 전송된다. 송신 회로(1200)는 출력 신호 'Q' 및 'Qb'에 대한 버퍼(Buffer)의 역할을 한다. 실시 예로 송신 회로(1200)는 LVDS(Low Voltage Differential Signaling) 방식의 송신 회로일 수 있다.
상술한 데이터 전송 회로(1000)는 입력 신호의 종류에 따라 다른 목적으로 사용된다. 도 9 및 도 10에서 자세히 설명될 것이다.
도 9는 도 8의 데이터 전송 회로가 클록 신호를 직렬화하는 경우의 타이밍도 이다. 도 9를 참조하면, 데이터 전송 회로(1000)는 각각 90 도의 위상차를 갖는 4 개의 클록 신호들(A, B, C, D)을 2배의 주파수를 갖는 출력 신호 'DATA'로 직렬화한다. 실시 예로서 입력 신호들(A, B, C, D)는 각각 90 도의 위상차를 갖는 클록 신호이다.
t0와 t1 사이의 시점에서, 제 1 논리 회로(1110)의 제 1 트랜스미션 게이트(TG1)는 입력 신호 'A' 및 'C'를 제공받는다. 입력 신호 'A'는 로직 '0'이고 입력 신호 'C'는 로직 '1'이므로 제 1 트랜스미션 게이트(TG1)는 턴온된다. 따라서 제 1 트랜스미션 게이트(TG1)은 입력 신호 'B'를 출력 신호 'Q'에 제공한다. 같은 시점에서, 제 2 논리 회로(1120)의 제 3 트랜스미션 게이트(TG3)는 입력 신호 'A' 및 'C'를 제공 받아 턴온된다. 따라서 제 3 트랜스미션 게이트(TG3)는 입력 신호 'D'를 출력 'Qb'에 제공한다. 즉, 제 2 논리 회로(1120)는 제 1 논리 회로(1110)의 출력 신호 'Q'와 상보적인 데이터를 출력 'Qb'에 제공한다. 출력 신호 'Q'와 'Qb'는 귀환 회로(1130)을 통하여 서로의 전환(Transition) 타이밍에 영향을 받는다. 이에 입력 신호(A, B, C, D)의 잡음에 의해 나타나는 출력 신호 'Q'의 지터 성분이 일정 부분 보정된다. 이어 출력 신호 'Q' 및 'Qb'는 송신 회로(1200)에 제공된다.
t1과 t2 사이의 시점에서, 입력 신호 'A'가 로직 '1'이 되고 입력 신호 'C'가 로직 '0'이 된다. 따라서 제 2 트랜스미션 게이트(TG2)가 턴온된다. 이에 제 2 트랜스미션 게이트(TG2)는 입력 신호 'D'를 출력 신호 'Q'에 제공한다. 같은 시점에서 제 4 트랜스미션 게이트(TG4)는 입력 신호 'A' 및 'C'에 의해 턴온되어 입력 신호 'B'를 'Qb'에 제공한다. 상술한 바와 같이 귀환 회로(1130)에 의해 출력 신호 'Q'와 'Qb'의 지터 성분이 보정된다. 이후 출력 신호 'Q' 및 'Qb'는 송신회로(1200)에 제공된다.
t2와 t3 사이의 시점에서 입력 신호(A, B, C, D)는 t0와 t1 사이의 시점과 동일하게 직렬화기(1100)에 제공된다. 따라서 직렬화기(1100)는 t0와 t1 사이의 시점과 동일하게 동작한다. 이에 대한 설명은 생략한다.
다음으로, t0와 t3 사이의 시점에서 출력된 신호 'Q' 및 'Qb'는 송신 회로(1200)를 통해 하나의 출력 신호(DATA)로 변환된다. 출력 신호 'DATA'는 다음 단의 회로 또는 채널에 제공된다. 이 경우, 출력 신호 'DATA'는 송신 회로(1200)의 지연 시간(Propagation delay, △t)만큼 지연되어 출력된다.
도 10은 도 8의 데이터 전송 회로가 데이터 신호을 직렬화하는 경우의 타이밍도 이다. 도 10을 참조하면, 데이터 전송 회로(1000)는 입력 신호 'B'와 'D'를 2배의 주파수를 갖는 출력 신호 'DATA'로 직렬화한다. 이 경우, 입력 신호 'A' 및 'C'는 클록 신호이다. 또한 입력 신호 'A'는 입력 신호 'C'와 상보적인 신호이다. 입력 신호 'B'와 'D'는 데이터 신호이고 신호 'A' 및 'C'에 비하여 2배 느린 밴드위스를 갖는다. 입력 신호 'B'는 D1, D3, D5의 정보를 갖는다. 입력 신호 'D'는 D2, D4, D6의 정보를 갖는다. 결과적으로 데이터 전송 회로(1000)는 순차적으로 D1, D2, D3, D4, D5, D6의 신호를 출력한다. 데이터 전송 회로(1000)의 동작은 도 9와 동일하므로 이에 대한 자세한 설명은 생략한다.
본 발명은 여러 실시 예의 관점에서 설명되었으나, 이 기술분야의 숙련된 기술자는 본 발명이 설명된 실시 예에 제한되지 않으며, 첨부된 청구항의 진의 및 범위 내에서의 변형 및 변경과 함께 실행될 수 있다는 것을 인식할 것이다. 그러므로 설명은 제한적이지 않고 예시적인 것으로 간주 되어야 한다.
10, 100 : 논리 블록 11, 110, 1110 : 제 1 논리 회로
120, 1120 : 제 2 논리 회로 130, 1130 : 귀환 회로
1000 : 데이터 전송 회로 1100 : 직렬화기
1200 : 송신 회로

Claims (6)

  1. 복수의 입력 신호를 제공받아 제 1 출력 신호를 생성하는 제 1 논리 회로;
    상기 복수의 입력 신호를 제공받아 상기 제 1 출력 신호와 상보적인 제 2 출력 신호를 생성하는 제 2 논리 회로; 그리고
    상기 제 1 출력 신호와 상기 제 2 출력 신호를 제공받아 상기 제 1 출력 신호와 상기 제 2 출력 신호의 전환 타이밍을 보정하는 귀환 회로를 포함하는 직렬화기.
  2. 제 1 항에 있어,
    상기 제 1 논리 회로는 제 1 트랜스미션 게이트(Transmission Gate)와 제 2 트랜스미션 게이트를 포함하는 배타적 논리합(XOR) 회로이고,
    상기 제 1 트랜스미션 게이트는 제어 신호에 따라 제 1 입력 신호를 상기 제 1 출력 신호로 전달하고,
    상기 제 2 트랜스미션 게이트는 상기 제어 신호에 따라 제 2 입력 신호를 상기 제 1 출력 신호로 전달하되,
    상기 제어 신호는 상기 제 1 트랜스미션 게이트와 상기 제 2 트랜스미션 게이트를 교대로 스위칭하도록 제어하는 직렬화기.
  3. 제 1 항에 있어,
    상기 제 2 논리 회로는 제 1 트랜스미션 게이트와 제 2 트랜스미션 게이트를 포함하는 배타적 부정 논리합(XNOR) 회로이고,
    상기 제 1 트랜스미션 게이트는 제어 신호에 따라 제 2 입력 신호를 상기 제 2 출력 신호로 전달하고,
    상기 제 2 트랜스미션 게이트는 상기 제어 신호에 따라 제 1 입력 신호를 상기 제 2 출력 신호로 전달하되,
    상기 제어 신호는 상기 제 1 트랜스미션 게이트와 상기 제 2 트랜스미션 게이트를 교대로 스위칭하도록 제어하는 직렬화기.
  4. 제 1 항에 있어,
    상기 귀환 회로는 제 1 인버터(Inverter) 회로와 제 2 인버터 회로를 포함하고,
    상기 제 1 인버터 회로의 출력 신호는 상기 제 2 인버터 회로의 입력 신호로 제공되고,
    상기 제 2 인버터 회로의 출력 신호는 상기 제 1 인버터 회로의 입력 신호로 제공되는 직렬화기.
  5. 제 1 항에 있어,
    상기 복수의 입력 신호는 각각 동일한 주파수를 갖고, 각각 90도의 위상차이를 갖는 클록 신호인 직렬화기.
  6. 제 1 항에 있어,
    상기 복수의 입력 신호는 제 1 데이터 신호, 제 2 데이터 신호, 제 1 클록 신호, 그리고 제 2 클록 신호를 포함하고,
    상기 제 1 데이터 신호와 상기 제 2 데이터 신호는 상기 제 1 클록 신호와 상기 제 2 클록 신호의 반주파수(Half-frequency) 신호이고,
    상기 제 1 클록 신호는 상기 제 2 클록 신호와 상보적인 직렬화기.
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